KR100421824B1 - 반도체 장치의 제조방법 - Google Patents

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샤프 가부시키가이샤
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Abstract

본 발명은 제 n층 배선에 4 미만의 유전 상수를 갖는 질화붕소막으로 이루어진 층간 절연막을 형성하는 단계, 층간 절연막에 홀 및/또는 트렌치를 형성하는 단계, 도전성 재료로 홀 및/또는 트렌치를 매립하는 단계, 그리고 홀 및/또는 트렌치 상에 제 (n+1)층 배선을 형성하는 단계로 구성된 배선 형성 단계를 포함하는 반도체 장치의 제조방법을 제공한다.

Description

반도체 장치의 제조방법{A Method of Manufacturing Semiconductor Devices}
본 발명은 반도체 장치의 제조방법에 관한 것이다. 특히, 본 발명은 듀얼다마센(dual damascene) 구조의 배선을 갖는 반도체 장치의 제조 방법에 관한 것이다.
최근, 반도체 장치의 소형화에 따른 배선의 미세화 경향에 따라, 배선 저항 및 배선 용량은 RC로 나타내지는 배선 지연이 LSI의 동작 속도에 대해 무시할 수 없을 정도로 증가되었다. 또한, 배선의 미세화와 함께 배선의 전류 밀도도 증가하고, 그에 따라 전자 이동으로 인한 배선의 신뢰성 저하 및 배선 용량의 증대로 인한 소비 전력의 증대에 의한 심각한 문제를 야기시킨다.
따라서, 알루미늄보다 저항이 낮고 전자이동 내성이 높은 구리가 배선 재료로서 사용하게 되었다.
그러나, 종래의 드라이 에칭 기술에 의한 구리의 패터닝이 어렵기 때문에, CMP법을 이용한 다마센법이 채용되었다. 특히, 배선 트렌치 및 콘택트홀이 동시에 만들어지는 듀얼다마센법이 최근 개발되었다.
이하, 일반적인 듀얼다마센법을 설명한다.
먼저, 도2a에 나타낸 바와 같이, BPSG(boron-phosphorus-silicate glass: 붕소-인-실리케이트 유리)로 이루어진 층간 절연막(22)이 그 위에 형성된 트랜지스터(도시하지 않음)를 갖는 반도체 기판(21) 상에 형성되어 있다. 콘택트홀이 그 층간 절연막(22)에 형성된다. 콘택트홀을 포함하는 층간 절연막(22) 상에는 텅스텐 막이 형성되고 그 표면은 CMP법에 의해 연마되므로 텅스텐 플러그(23)가 콘택트홀에 매립된다.
그 다음, 도2b에 나타낸 바와 같이, 에칭 저지막(24)이 퇴적되고 유전 상수 3.0을 갖는 비불소화 유기 중합체 막(25)이 그 위에 형성된다. 이러한 비불소화 유기 중합체 막(25)에, 다마센 배선 구조를 위한 트렌치가 형성되고, 구리가 다마센 배선 트렌치에 매립되어 제1층 구리 배선(26)을 형성한다.
그 다음, 도2c에 나타낸 바와 같이, 구리 확산 방지막(27)은 플라즈마 CVD법에 의해 비불소화 유기 중합체막(25) 및 제1층 구리 배선(26) 상에 형성되고, 다시 그 위에 비불소화 유기 중합체 막(28), 구리 확산 방지 막(29), 비불소화 유기 중합체 막(30) 및 에칭 저지막(31)이 형성된다. 그리고, 제1층 구리 배선(26)과 제2 배선을 접속하기 위한 콘택트홀(33)이 소정의 형상을 갖는 레지스트 마스크(32)를 이용하는 드라이 에칭에 의해 형성된다.
도2d에 나타낸 바와 같이, 배선 트렌치(35)는 콘택트홀(33)을 포함하도록 미리 형성된 모양을 갖는 레지스트 마스크(34)를 이용하는 드라이 에칭에 의해 형성된다.
도2e에 나타낸 바와 같이, 구리가 콘택트홀(33)과 배선 트렌치(35)에 매립되어 구리 듀얼다마센 배선(36)을 형성한다.
이러한 듀얼 다마센 법에 따르면, 트렌치의 깊이가 배선 저항에 직접 영향을 미치기 때문에, 층간 절연막에 배선 트렌치를 형성하기 위한 드라이 에칭 시 배선 트렌치의 깊이를 조절하기 위해서 에칭 저지막을 사용할 필요가 있다. 또한, 구리는 저온 열처리에 의해서도 층간 절연막에서 쉽게 확산하기 때문에, 배선 형성 후 구리가 층간 절연막으로 확산되는 것을 방지하기 위해 구리 확산 방지 막이 필요하다.
일반적으로, 이산화 실리콘(SiO2)막 또는 불소화 이산화 실리콘(FSG)과 같은 절연막에 비해 드라이 에칭 시 선택도를 얻기 쉽기 때문에, SiN막이 에칭 정지 절연막으로 사용된다. 또한, SiN막은 구리 확산 방지 기능을 갖기 때문에 구리 확산 방지 막으로서 사용된다.
그러나, SiN막은 7이상의 고 유전상수를 나타내기 때문에, 다층 배선 구조의 층간 절연막으로서 저 유전 물질의 막(예, 3.0 이하의 유전상수를 갖는 막)과 함께 사용될 지라도, 상기 방법에서 일반적으로 형성된 SiN막을 이용하여 배선 용량을 효과적으로 낮추기가 어렵다. 여기서, "배선 용량"이란 수직 방향이나 수평 방향으로 배열된 배선들 사이에 형성되는 용량을 의미한다.
한편, 듀얼다마센 구조의 배선을 형성할 때에 에칭 저지막으로 사용된 SiN막을 사용하지 않도록 배선 용량을 낮출 수 있다. 그러나, 이 경우에, 배선 트렌치의 깊이를 조절하기 어렵고, 콘택트홀의 모양이 드라이 에칭의 평판 내 균일성에 따라 달라질 수 있고, 그에 따라 듀얼다마센 배선 구조의 저항이 불안정해지는 다른 문제를 일으킨다.
또한, 에칭 저지막으로서 질화 붕소(BN) 막을 사용하는 기술이 일본 특허출원공개 제7-283312(1995)호에 기재되어 있다. 그러나, 종래의 BN막 형성 공정, 이를테면, 300 W 플라즈마 분위기와 약 350℃에서 B2H6과 N2를 이용하는 플라즈마 CVD법에 의해 비교적 높은 유전상수 약4 밖에 얻어지지 않기 때문에, 수직 방향 및 수평 방향에서의 배선 용량이 아직까지 충분히 줄어들지 않는다.
더욱이, 상기와 같은 BN막을 퇴적하는 방법은 9 nm/분 미만의 퇴적 속도만을 제공할 수 있다. 이 속도는 제조비용 상승 및 제조공정 장기화와 같은 문제를 야기한다.
본 발명은 상기 문제를 해결하고자 이루어진 것이다. 본 발명의 목적은 저 유전상수의 층간절연막을 형성함으로써 수직 방향 및 수평 방향에서의 배선 용량을 감소할 수 있고 간단한 방법으로 고속 동작을 실현할 수 있는 반도체 장치를 제조하는 방법을 제공하는 데 있다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 장치의 제조방법의 구체 예를 나타낸 요부의 개략 단면도.
도 2a 내지 도 2e는 종래 기술에 따른 반도체 장치의 제조 방법을 나타내는 요부의 개략 단면도.
*도면 부호의 설명
1, 21: 실리콘 기판 22: 층간 절연막
3: 콘택트 플러그 5: 비불소화 유기 중합체막
6,8: 제1층 구리 배선 7,9,11: BN 막
14,13,34: 레지스트 마스크 15: 트렌치
16: 제2 구리 배선 23: 텅스텐 플러그
24,31: 에칭 저지막 10,25,28,30: 비불소화 유기 중합체 막
26: 제1층 구리 배선 27,29: 구리 확산 방지 막
33: 콘택트홀 35: 배선 트렌치
본 발명에 따르면, 제 n층 배선에 4 미만의 유전 상수를 갖는 질화붕소 막으로 이루어진 층간 절연막을 형성하는 단계, 층간 절연막에 홀 및/또는 트렌치를 형성하는 단계, 도전성 재료로 홀 및/또는 트렌치를 매립하는 단계, 그리고 홀 및/또는 트렌치 상에 제 (n+1) 층 배선을 형성하는 단계로 구성된 배선 형성 단계를 포함하는 반도체 장치의 제조방법을 제공한다.
[발명의 실시의 형태]
본 발명에 따른 반도체 장치의 제조 방법에서, 층간 절연막은 일반적으로 반도체 기판 상에 형성된다.
반도체 기판은 특별한 제한 없이 반도체 장치에 통상 사용되는 어느 것도 무방하며, 그 예로는 실리콘, 게르마늄과 같은 원소 반도체 그리고 GaAs, InGaAs 및ZnSe와 같은 화합물 반도체가 있다. 이들 중에서, 실리콘 기판이 바람직하다. 이 반도체 기판 상에 소자 분리 영역, 트랜지스터, 커패시터, 저항 등과 같은 소자, 그로 이루어진 회로, 층간 절연막, 기타 반도체 장치 등의 1 이상이 단층 또는 다층 구조로 형성된다. 이들 중에서, 반도체 기판 상에 트랜지스터, 커패시터, 저항 등의 소자, 이들로 이루어진 회로, 반도체 장치 등의 1이상이 단층으로 형성된 반도체 기판이 바람직하다.
본 발명에서 "배선 형성 단계"란 일반적으로 제 (n)층 배선 상에 층간 절연막을 형성하는 단계, 홀 및/또는 트렌치 등을 형성하는 단계; 홀 및/또는 트렌치를 도전성 재료로 매립하는 단계, 및 제 (n+1)층 배선을 홀 및/또는 트렌치 상에 형성하는 단계를 갖는 일련의 단계들을 의미한다.
본 명세서에서 "제 (n+1)층 배선"이란, 예컨대 불순물 확산층이 형성된 기판, 상기와 같이 기판에 형성된 소자, 회로 등의 전극, 또는 제2 혹은 그 위에 형성된 배선 등을 의미한다. "불순물 확산층이 형성되는 기판"이란 P형 또는 N형 불순물이 비교적 고 농도로 확산된 기판을 의미한다. 또한, 전극 및 배선 재료, 그 두께 등은 어떤 특별한 제한 없이 전극 및 배선에 사용되는 것들을 사용할 수 있고, 구체적으로는 도전성 재료, 예를 들면 무정형, 단 결정 또는 다결정 N형 또는 P형 원소 반도체(예, 실리콘, 게르마늄 등) 또는 화합물 반도체(예, GaAs, InP, ZnSe, SsS 등)의 단층 막 또는 적층 막; 금, 백금, 은, 구리, 알루미늄 등과 같은 금속 또는 이들의 합금; 티탄, 탄탈, 텅스텐 등과 같은 고융점 금속; 고융점 금속의 실리사이드, 폴리사이드 등이 있다.
층간 절연막은 배선들 간에 전기적 분리를 유지할 수 있는 것이면 되고, 4미만의 유전 상수를 갖고 BN막을 함유하는 막으로 이루어지는 한, 4 미만의 유전 상수를 갖는 BN막의 단층으로 형성되어도 좋고, 다른 절연막, 이를테면 SiO2막, FSG막, 수소화 sil-세스퀴옥산 수지 막, 탄소를 함유하는 저 유전상수 막(예, CVD-SiOC막 등)의 적층막으로 형성될 수도 있다. 이들 중에서, 기타 절연막으로서는 BN막의 유전상수보다 더 낮거나 거의 같은 유전상수를 갖는 것들이 바람직하다. 또한, BN막의 유전 상수는 4이하, 바람직하기로는 약3.5이하, 더욱 바람직하기로는 약3.0이하, 가장 바람직하기로는 약 2.0 이하이다. 4이하의 유전상수를 갖는 BN막의 두께는 배선의 재료, 상기 제조된 반도체의 특성, 반도체 장치의 인가 전압 등에 따라 적절히 조절될 수 있다. 단층인 경우에, 이를테면 약 5∼30 nm의 두께로 될 수 있다. 다층 막인 경우에, 기타 절연막과 함께 절연을 유지하는 두께를 갖는 막이면 충분하지만, 하기 설명하는 바와 같이 배선 재료로서 구리를 이용하는 듀얼다마센 구조의 다층 배선을 형성하는 공정에 있어서 구리 등과 같은 금속의 확산을 방지하기 위한 막으로서 및/또는 트렌치 배선의 형성을 위한 드라이 에칭 저지막으로서 작용하는 두께를 갖는 막이 더욱 바람직하다. 예를 들면, 상기 기타 절연막이 약 300∼500 nm의 두께를 갖는 경우에, BN막은 약 5∼20 nm의 두께를 갖는 것이 바람직하다. 금속 의 확산을 방지하는 막으로서 및/또는 트렌치 배선을 형성하기 위한 드라이 에칭 저지막으로서 사용될 때, 층간 절연막의 최하층에 BN막을 배치시키는 것이 바람직하다.
4 미만의 유전상수를 갖는 BN막은 여러 방법, 예를 들면, 화학 기상 성장법(CVD), 상압 CVD법, 감압 CVD법, 열 CVD법(고온, 상온, 저온), 플라즈마 CVD법, 광 CVD법, ECR 플라즈마 CVD법 등에 의해 형성될 수 있다. 그 중에서 플라즈마 CVD법과 저온 CVD법이 바람직하다.
예를 들면, 플라즈마 CVD법의 경우에, 재료로서 B2H6및 NH3가스를 사용하는 것이 바람직하고, 이들 가스 외에 헬륨, 네온, 아르곤 등과 같은 불활성 가스가 역시 사용될 수 있다. B2H6와 NH3가스의 적절한 부피 비는 1:약10∼50, 1:약40, 1:약30 및 1:약20이다.
플라즈마 CVD법의 적절한 조건은 하층의 배선 재료의 용융으로 인한 원자 이동을 유발하지 않고 하층의 배선, 기판 등을 손상시키지 않도록 퇴적을 서서히 진행시키는 것이다(예, 퇴적 속도: 약 10 nm/분 이상, 바람직하기로는 약 15 nm/분 이상 등). 예를 들면, 바람직한 조건은 다음과 같다: CVD 장치 내의 압력은 약 0.5∼3 토르; 분위기 온도는 약 450℃ 이하, 바람직하기로는 약 250∼350℃, 전원은 약 40∼200W.
또한, 저온 열 CVD법의 경우에, 재료로서 TEAB(트리에틸아민 베인 복합체) 및 NH3가스를 사용하는 것이 바람직하고, 이들 가스 외에 캐리어 가스를 사용할 수도 있다. TEAB와 NH3가스의 적절한 부피 비는 1:약10∼50, 1:약40, 1:약30 및 1:약20이다. 저온 열 CVD법의 적절한 조건은 상술한 바와 같이 하층의 배선 재료의 용융으로 인한 원자 이동을 유발하지 않고 하층의 배선, 기판 등을 손상시키지 않도록 퇴적을 서서히 진행시키는 것이다. 예를 들면, 바람직한 조건은 다음과 같다: CVD 장치 내의 압력은 약 1∼3 토르; 분위기 온도는 약 450℃ 이하, 바람직하기로는 약 350∼400℃, 전원은 약 40∼200W.
홀은 일반적으로 층간 절연막의 하층과 상층을 접속하기 위한 층간 절연막을 침투하도록 형성된다. 그 예로는 콘택트홀, 비아홀, 스루홀(thorough holes) 등이 있다. 트렌치는 일반적으로 침투하지 않는 콘케이브 부분으로서 층간 절연막의 표면에 배선의 배열을 위해 형성된다. 홀 및 트렌치의 크기와 모양은 그들이 반도체 장치에 일반적으로 이용되는 한 특별히 제한되지 않는다.
홀 및/트렌치 등은 포토리소그래피 및 에칭 기술과 같은 종래의 방법에 의해 형성될 수 있다. 에칭은 여러 방법, 예를 들면 불산, 고온 인산, 질산, 황산 등과 같은 산 또는 알칼리 용액을 이용하는 습식 에칭법; 스퍼터링 등과 같은 물리적 에칭인 드라이 에칭법, RIE법 등과 같은 화학 에칭법이 있다. 그 외에, 에칭 저지막으로서 BN막을 이용하는 경우, BN막에 대한 절연막의 선택 비를 증가시키도록 에칭의 조건을 선택하는 것이 바람직하다.
홀이나 트렌치는 이를테면 PVD법, 스퍼터링법과 같은 물리적 방법 또는 CVD법과 같은 화학적 방법에 의해 홀이나 트렌치를 포함하는 층간 절연막의 전체 표면 상에 도전성 재료의 막을 형성한 다음, 홀이나 트렌치의 외부에서 도전성 재료의 불필요한 부분을 제거함으로써 매립될 수 있다. 도전성 재료는 상기 배선 재료로부터 요구되는 바대로 선택될 수 있다. 이들 중에서, 구리나 그 합금이 바람직하다. 그의 적절한 두께는 특히 제한되지 않지만, 이를테면 홀 및 트렌치의 총 깊이보다 높은 것이 바람직하다. 더욱이, 도전성 재료의 막을 형성하기 전에, 티탄 질화물, 실리콘 텅스텐 질화물, 니오븀, 탄탈 등과 같은 금속이나 합금의 단층 막 또는 적층막이 홀 및/또는 트렌치의 표면에 형성될 수 있다. 도전성 재료의 불필요한 부분은 여러 가지 물리적 또는 화학적 에칭법, 이를테면 스퍼터링, CVD법, CMP법 등에 의해 제거될 수 있다. 그들 중에서, CMP법이 바람직하다.
또한, 본 발명의 상기 배선 단계는 일회 또는 수회 실시될 수 있다. 배선 단계는 수회의 배선 단계 동안 적어도 한번 실시될 수 있다.
본 발명의 반도체 장치를 제조하는 방법은 도면을 참고로 하기에서 상세히 설명된다.
도1a에서 나타낸 바와 같이, 트랜지스터 등과 같은 소자(도시하지 않음)이 만들어지는 실리콘 기판(1)의 표면 상에 BPSG막으로 이루어진 층간 절연막(2)이 상압 CVD법에 의해 형성된다. 이 층간 절연막(2)의 소정의 영역에서, 실리콘 기판(1)을 접속하는 콘택트홀은 포토리소그래피 및 드라이 에칭 기술에 의해 형성된다. 이러한 콘택트홀을 포함하는 층간 절연막(2)의 모든 표면 상에, 텅스텐 막이 스퍼터링법 및 CVD법에 따라 형성되고, 텅스텐 막의 불필요한 부분은 CMP법에 의해 제거되어 콘택트 플러그(3)를 콘택트홀로 매립시키게 된다.
그 다음, 도 1b에서 나타낸 바와 같이, 트렌치 에칭 저지막으로서 질화 붕소(BN) 막이 소스로서 혼합 가스 B2H6및 NH3=50:1을 이용하여 600W 이하의 플라즈마 분위기에서 450℃ 이하의 온도에서 플라즈마 CVD법에 의해 50 nm 두께로 형성된다. 유전 상수 3을 나타내는 500 nm 두께의 비불소화 유기 중합체 막(5)이 2000 rpm으로 스핀 코팅한 후, 질소 분위기 중에서 200℃로 가열함으로써 그 위에 형성된다. 이러한 비불소화 유기 중합체 막(5)의 소정의 영역에서, 배선 트렌치는 포토리소그래피 및 드라이 에칭 기술에 의해 형성된다. 배선 트렌치를 포함하는 비불소화 유기 중합체 막(5)의 표면 상에, 구리 막이 스퍼터링법 및 CVD법에 따라 형성되고, 구리 막의 불필요한 부분은 EP법에 의해 제거되어 제1층 구리 배선(6)을 매립시키게 된다.
그 후, 도 1c에서 나타낸 바와 같이, 제1층 구리 배선(6)을 포함하는 비불소화 유기 중합체 막(5)의 모든 표면 상에 구리 확산 방지 막으로서 BN막(7)이 50 nm 두께로 형성된다. 그 위에 비불소화 유기 중합체 막(8)이 스핀 코팅후 열처리법에 의해 500 nm의 두께로 형성된다. 그 다음, 그 위에 BN막(9)이 50 nm 두께로, 비불소화 유기 중합체막(10)이 450 nm의 두께로, 그리고 BN막(11)이 50 nm의 두께로 순서대로 형성된다. 또한, 레지스트 마스크(12)의 소정의 모양은 포토리소그래피 및 드라이 에칭 기술에 의해 그 위에 형성된다. 제1 구리 배선(6)을 연결하는 콘택트홀(14)은 이 레지스트 마스크(12)를 이용하여 형성된다.
또한, 도 1d에서 나타낸 바와 같이, 레지스트 마스크(13)의 소정의 모양은 포토리소그래피 및 드라이 에칭 기술에 의해 형성된 다음, 다마센 배선을 위한 트렌치(15)가 이 레지스트 마스크(13)를 사용함으로써 형성된다.
그 다음, 도 1e에서 나타낸 바와 같이, 구리 막은 콘택트홀(14)과 다마센 배선용 트렌치(15)를 연결하는 BN막(11) 상에 스퍼터링법 및 EP법에 의해 형성된다.구리 막의 불필요한 부분은 CMP법에 의해 제거되어 제2 구리 배선(16)을 콘택트홀(14) 및 트렌치(15)로 매립시킴으로써 구리 듀얼다마센 적층 배선이 형성된다.
상기와 동일한 제조 단계에 의해서, 유전 상수 3을 갖는 비불소화 유기 중합체막이 층간 절연막으로 사용되고 그리고 유전상수 3을 갖는 BN막이나 유전 상수 8을 갖는 SiN막이 다마센 트렌치 공정 에칭 저지막과 구리 확산 방지 막으로서 사용된 경우에, 구리 듀얼다마센 다층 배선의 수직 및 수평 배선 용량이 측정되었다.
그 결과, 수평 배선 용량의 10% 감소는, SiN막을 이용하는 경우에 비해 배선 깊이 0.45 ㎛ 및 다마센 배선 거리 0.21 ㎛의 조건 하에서 BN막을 사용하였을 때 달성되었다.
또한, 수직 배선 용량의 10% 감소는, SiN막을 이용하는 경우에 비해 듀얼다마센 홀 깊이 0.5 ㎛의 조건 하에서 사용되었을 때 달성되었다.
더욱이, 유전상수 2.7을 갖는 비불소화 유기 중합체막이 층간 절연막으로서 사용되고, 그리고 유전상수 8을 갖는 SiN막, 종래의 방법에 의해 형성된 유전 상수 4를 갖는 BN막 또는 상기 제조 단계에 의해 형성된 유전상수 3 또는 2를 갖는 BN막이 다마센 트렌치 가공 에칭 저지막 및 구리 확산 방지 막으로서 형성된 경우에, 구리 듀얼다마센 다층 배선의 수직 및 수평 배선 용량이 측정되었다.
그 결과, 유전상수 8을 갖는 SiN막의 수직 및 수평 배선 용량이 100%라고 가정할 때, 유전 상수4를 갖는 BN막은 수직 및 수평 배선 용량이 각각 92% 및 95%이었으며, 유전상수 3을 갖는 BN막은 각각 88% 및 91%이었으며, 유전상수 2를 갖는BN막은 각각 85% 및 87%이었다.
그러므로, 유전상수 3과 2를 갖는 BN막은 유전상수 4를 갖는 종래의 BN막보다 동작 속도가 약 10% 증가될 수 있다. 또한, 유전상수가 낮음에 따라 커패시턴스에 미치는 층간 절연막의 두께 균일성의 영향이 적다는 것이 밝혀졌다.
본 발명에 따라서, 배선을 형성하는 단계에서 4 미만의 유전상수를 갖는 질화 붕소 막으로 이루어진 층간 절연막을 형성함으로써 배선 지연을 초래하는 수직 및 수평 배선 용량의 증가를 방지할 수 있는 장치를 형성할 수 있게 되었다. 이와 같이, 고속 장치는 단순한 방법에 의해서 제조될 수 있다.
본 발명의 층간 절연막이 배선 재료로서 구리를 이용하는 듀얼다마센 구조의 다층 배선 형성 단계에서 트렌치 배선을 형성하기 위한 드라이 에칭 스토퍼 및/또는 구리 확산 방지 특성을 타나낼 수 있기 때문에, 이들 특성을 유지하면서 낮은 유전 상수로 인한 특성을 효과적으로 이용할 수 있다. 그러므로, 수직 수평 배선 용량을 줄일 수 있어 장치의 고속화를 실현할 수 있게 된다.

Claims (8)

  1. 제 n층 배선에 4 미만의 유전 상수를 갖는 질화붕소막으로 이루어진 층간 절연막을 형성하는 단계,
    상기 층간 절연막에 홀 및/또는 트렌치를 형성하는 단계,
    도전성 재료로 상기 홀 및/또는 트렌치를 매립하는 단계, 및
    상기 홀 및/또는 트렌치 상에 제 (n+1)층 배선을 형성하는 단계를 포함하는 배선 형성 단계를 구비하는 반도체 장치의 제조방법.
  2. 제1항에 있어서, 상기 반도체 장치가 듀얼다마센 구조의 구리 다층 배선을 갖고, 상기 질화 붕소막이, 구리 확산 방지 막 및/또는 배선 형성용 에칭 저지막으로서 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제1항 또는 제 2항에 있어서, 상기 질화 붕소막은, 재료로서 B2H6및 NH3를 사용하는 플라즈마 CVD법에 의해 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제1항 또는 제 2항에 있어서, 상기 질화 붕소막은, 재료로서 TEAB 및 NH3를 사용하는 열 CVD법에 의해 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제1항에 있어서, 제 n층 배선이 그 안에 형성된 불순물 확산층을 갖는 기판, 기판에 형성된 전극, 또는 제2 또는 상부층으로서 형성된 배선인 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제1항에 있어서, 상기 층간 절연막은, 4 미만의 유전상수를 갖는 BN막과 상기 BN막의 유전상수보다 더 낮거나 거의 동일한 유전상수를 갖는 또다른 절연막의 적층막인 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 제6항에 있어서, 4 미만의 유전상수를 갖는 상기 BN막이 층간 절연막의 저부에 배치되는 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제1항에 있어서, 배선 형성 단계가 복수회 실시되는 것을 특징으로 하는 반도체 장치의 제조방법.
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