JP2002016135A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP2002016135A
JP2002016135A JP2000193001A JP2000193001A JP2002016135A JP 2002016135 A JP2002016135 A JP 2002016135A JP 2000193001 A JP2000193001 A JP 2000193001A JP 2000193001 A JP2000193001 A JP 2000193001A JP 2002016135 A JP2002016135 A JP 2002016135A
Authority
JP
Japan
Prior art keywords
film
wiring
copper
dielectric constant
interlayer insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000193001A
Other languages
English (en)
Other versions
JP3696055B2 (ja
Inventor
Takao Kinoshita
多賀雄 木下
Shirohiko Orita
城彦 折田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2000193001A priority Critical patent/JP3696055B2/ja
Priority to US09/886,467 priority patent/US6511908B2/en
Priority to EP01305540A priority patent/EP1168433A3/en
Priority to KR10-2001-0036959A priority patent/KR100421824B1/ko
Priority to TW090115593A priority patent/TW517310B/zh
Publication of JP2002016135A publication Critical patent/JP2002016135A/ja
Application granted granted Critical
Publication of JP3696055B2 publication Critical patent/JP3696055B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/318—Inorganic layers composed of nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76835—Combinations of two or more different dielectric layers having a low dielectric constant
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

(57)【要約】 （修正有） 【課題】 低誘電率の層間絶縁膜を形成することによっ
て配線層間容量及び同一層配線間容量の低減を図り、簡
便な方法により高速動作を実現することができる半導体
装置の製造方法を提供することを目的とする。 【解決手段】 配線形成工程において、誘電率が４未満
の窒化ホウ素膜７，９，１１からなる層間絶縁膜を形成
する半導体装置の製造方法。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、より詳細には、デュアルダマシン構造配線を
備える半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置の微細化に伴って配線
も微細化しており、その結果、配線抵抗や配線間容量が
増大し、ＲＣで表わされる配線遅延がＬＳＩの動作速度
に対して無視できなくなってきている。また、配線の微
細化とともに配線の電流密度も増加し、エレクトロマイ
グレーションによる配線の信頼性低下及び配線容量増大
による消費電力の増大も深刻な問題である。
【０００３】そこで、配線材料としてアルミニウムより
低抵抗でエレクトロマイグレーション耐性が高い銅が用
いられるようになってきている。しかし、銅は従来のド
ライエッチング技術による加工が難しいため、ＣＭＰ技
術を用いたダマシン法が採用され、特に最近では、配線
溝及び接続孔への埋め込みを同時に形成するデュアルダ
マシン（dual damascene）法が開発されている。以下
に、一般的なデュアルダマシン法を説明する。
【０００４】まず、図２（ａ）に示したように、トラン
ジスタ（図示せず）が形成された半導体基板２１上に、
ＢＰＳＧ（ボロン・リン・ケイ酸ガラス）による層間絶
縁膜２２を形成し、この層間絶縁膜２２に接続孔を形成
する。得られた層間絶縁膜２２上にタングステン膜を形
成し、ＣＭＰ法を用いてタングステン膜の表面を研磨す
ることにより、接続孔内にタングステンプラグ２３を埋
め込む。
【０００５】次いで、図２（ｂ）に示したように、エッ
チングストップ膜２４を堆積し、その上に誘電率３．０
の非フッ素化有機ポリマー膜２５を形成する。この非フ
ッ素化有機ポリマー膜２５にダマシン配線構造用の溝を
形成した後、ダマシン配線溝内に銅を埋め込むことで、
一層目銅配線２６を形成する。続いて、図２（ｃ）に示
したように、プラズマＣＶＤ法により銅拡散防止膜２７
を形成し、その上に非フッ素化有機ポリマー膜２８、銅
拡散防止膜２９、非フッ素化有機ポリマー膜３０及びエ
ッチングストップ膜３１を形成する。その後、所定形状
のレジストマスク３２を用いて、ドライエッチングによ
り一層目銅配線２６と二層目配線間とを接続するための
接続孔３３を開口する。
【０００６】さらに、図２（ｄ）に示したように、所定
形状のレジストマスク３４を用いて、接続孔３３を含む
ようにドライエッチングにより配線溝３５を形成し、図
２（ｅ）に示したように、接続孔３３及び配線溝３５内
に銅を埋め込んで、銅デュアルダマシン配線３６を形成
する。
【０００７】このようなデュアルダマシン法では、層間
絶縁膜に形成する溝深さが直接配線抵抗値に反映される
ことから、配線溝を層間絶縁膜に形成するドライエッチ
ングにおいて溝深さを制御するために、エッチングスト
ップ膜が必要となる。また、銅は、低温熱処理でも容易
に層間絶縁膜中に拡散することから、配線形成後に層間
絶縁膜中に銅が拡散しないように、銅拡散防止膜も必要
となる。一般に、エッチングストップ絶縁膜としては、
二酸化ケイ素（ＳｉＯ2）膜やフッ素添加二酸化ケイ素
（ＦＳＧ）膜等の絶縁膜に対して、ドライエッチングで
の選択性が得られやすいことから、ＳｉＮ膜が用いられ
ている。また、ＳｉＮ膜は、銅の拡散を防止する機能を
も備えているため、銅拡散防止膜としても使用されてい
る。
【０００８】
【発明が解決しようとする課題】しかし、上記の方法で
一般に使用されているＳｉＮ膜は、誘電率が７以上と高
いため、多層配線構造における層間絶縁膜として低誘電
材料による膜（例えば、誘電率が３．０以下の膜）と組
み合わせて用いても、配線層間容量及び同一層配線間容
量を有効に低減することが困難である。一方、配線層間
容量を低減するために、デュアルダマシン構造配線の形
成時にエッチングストップ膜として使用しているＳｉＮ
膜を用いないことも可能であるが、この場合には、配線
溝深さの制御が困難となり、また、接続孔の形状がドラ
イエッチングの面内均一性に依存して、ばらつくことが
あり、デュアルダマシン配線構造の抵抗値が不安定にな
るという別の問題が生じる。
【０００９】また、窒化ホウ素（ＢＮ）膜をエッチング
ストップ膜として使用することが、例えば、特開平７−
２８３３１２号公報に記載されているが、通常のＢＮ膜
の成膜方法、例えば、プラズマＣＶＤ法により、Ｂ2Ｈ6
及びＮ2をソースとして用いて、３５０℃の温度で、３
００Ｗのプラズマ雰囲気中で成膜する方法では、誘電率
が比較的高い４程度しか得られていないため、依然とし
て配線層間容量及び同一層配線間容量の十分な低減には
至っていない。しかも、上記のようなＢＮ膜の成膜方法
では、９ｎｍ／分以下の成膜速度しか得られず、製造工
程の長時間化、ひいては製造コストの増加を招くという
問題がある。
【００１０】本発明は上記課題に鑑みなされたものであ
り、低誘電率の層間絶縁膜を形成することによって配線
層間容量及び同一層配線間容量の低減を図り、簡便な方
法により高速動作を実現することができる半導体装置の
製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明によれば、配線形
成工程において、誘電率が４未満の窒化ホウ素膜からな
る層間絶縁膜を形成する半導体装置の製造方法が提供さ
れる。
【００１２】
【発明の実施の形態】本発明の半導体装置の製造方法に
おいて、層間絶縁膜は、通常、半導体基板上に形成され
る。ここで、半導体基板としては、通常、半導体装置に
使用されるものであれば特に限定されるものではなく、
例えば、シリコン、ゲルマニウム等の元素半導体、Ｇａ
Ａｓ、ＩｎＧａＡｓ、ＺｎＳｅ等の化合物半導体が挙げ
られる。なかでもシリコン基板が好ましい。この半導体
基板上には、素子分離領域、さらにトランジスタ、キャ
パシタ、抵抗等の素子、層間絶縁膜、これらによる回
路、半導体装置等の1以上が、シングル又はマルチレイ
ヤー構造で形成されていてもよいが、なかでも、半導体
基板上に、トランジスタ、キャパシタ、抵抗等の素子、
これらによる回路、半導体装置等の1以上が単層で形成
された半導体基板が好ましい。
【００１３】本発明における配線形成工程とは、一般
に、第ｎ層目配線の上に層間絶縁膜を形成し、コンタク
トホール又はスルーホール等及び／又は配線溝等を形成
し、これらホール及び／又は溝を導電材料で埋め込み、
第（ｎ＋１）層目配線を形成する一連の工程を意味す
る。ここで、第ｎ層目配線とは、例えば、不純物拡散層
が形成された基板、基板上に形成された上記素子又は回
路等の電極、２層目又は２層目より上に形成される配線
等が挙げられる。不純物拡散層が形成された基板とは、
Ｐ型又はＮ型の不純物が比較的高濃度で拡散された上記
基板が挙げられる。また、電極及び配線等の材料、膜厚
等は、通常、電極や配線等として用いられるものであれ
ば、特に限定されるものではなく、導電性材料、具体的
には、アモルファス、単結晶又は多結晶のＮ型又はＰ型
の元素半導体（例えば、シリコン、ゲルマニウム等）又
は化合物半導体（例えば、ＧａＡｓ、ＩｎＰ、ＺｎＳ
ｅ、ＣｓＳ等）；金、白金、銀、銅、アルミニウム等の
金属又は合金；チタン、タンタル、タングステン等の高
融点金属；高融点金属とのシリサイド、ポリサイド等の
単層膜又は積層膜が挙げられる。
【００１４】層間絶縁膜は、配線間の電気的な分離が確
保されるものであればよく、誘電率が４未満のＢＮ膜を
含む膜で形成する限り、誘電率が４未満のＢＮ膜の単層
で形成してもよく、他の絶縁膜、例えば、ＳｉＯ2膜、
ＦＳＧ膜、水素シルセスキオキサン樹脂膜、炭素を含有
した低誘電率膜（例えば、ＣＶＤ−ＳｉＯＣ膜等）等と
の積層膜として形成してもよい。なかでも、他の絶縁膜
は、ＢＮ膜と同程度又はそれ以下の誘電率を有している
ものが好ましい。また、ＢＮ膜の誘電率は、４未満、さ
らに約３．５以下、約３．０以下、約２．０以下がより
好ましい。誘電率が４未満のＢＮ膜の膜厚は、配線層の
材料、得られた半導体装置の特性、印加電圧等により適
宜調整することができる。単層の場合には、例えば、５
〜３０ｎｍ程度が挙げられる。積層膜の場合には、他の
絶縁膜とともに絶縁性が確保できる程度の膜厚であれば
よいが、さらに、後述するように、配線材料として銅を
用いたデュアルダマシン構造多層配線形成工程等におけ
る銅等の金属の拡散防止膜及び／又は溝配線形成用ドラ
イエッチングストップ膜として機能しうる膜厚であるこ
とが好ましい。具体的には、他の絶縁膜の膜厚が３００
〜５００ｎｍ程度の場合には、ＢＮ膜は、５〜２０ｎｍ
程度が挙げられる。なお、金属の拡散防止膜及び／又は
溝配線形成用ドライエッチングストップ膜として用いる
場合には、ＢＮ膜を、層間絶縁膜の最下層に配置させる
ことが好ましい。誘電率が４未満のＢＮ膜は、化学気相
成長法、例えば、常圧ＣＶＤ法、減圧ＣＶＤ法、熱
（高、常、低）ＣＶＤ法、プラズマＣＶＤ法、光ＣＶＤ
法、ＥＣＲプラズマＣＶＤ法等の種々の方法により形成
することができる。なかでも、プラズマＣＶＤ法、低温
熱ＣＶＤ法が好ましい。
【００１５】具体的には、プラズマＣＶＤ法において
は、Ｂ2Ｈ6とＮＨ3とを原料として用いることが好まし
く、これらのガスのほかにキャリアガスとして、例え
ば、ヘリウム、ネオン、アルゴン等の不活性ガスを用い
てもよい。Ｂ2Ｈ6とＮＨ3とは、例えば、１：１０〜５
０程度、さらに１：４０程度、１：３０程度、１：２０
程度の体積比で用いることが好ましい。プラズマＣＶＤ
法を行う際の条件は、所望の誘電率を得ることができ、
成膜が順調に進行し（例えば、成膜速度が１０ｎｍ／分
程度以上、好ましくは１５ｎｍ／分程度以上等）、下層
の配線材料の溶融化による原子移動を発生させず、下層
の配線又は基板等にダメージを発生させない条件を選択
することが必要である。具体的には、装置内の圧力は、
０．５〜３ｔｏｒｒ程度、雰囲気温度４５０℃程度以
下、好ましくは２５０〜３５０℃程度、パワー４０〜２
００Ｗ程度等の条件が挙げられる。
【００１６】また、低温熱ＣＶＤ法においては、ＴＥＡ
Ｂ（triethylamine bane complex）とＮＨ3とを原料と
して用いることが好ましく、これらのガスのほかにキャ
リアガスを用いてもよい。ＴＥＡＢとＮＨ3とは、例え
ば、１：１０〜５０程度、さらに１：４０程度、１：３
０程度、１：２０程度の体積比で用いることが好まし
い。低温熱ＣＶＤ法を行う際の条件は、上記と同様に、
所望の誘電率を得ることができ、成膜が順調に進行し、
下層の配線材料の溶融化による原子移動を発生させず、
下層の配線又は基板等にダメージを発生させない条件を
選択することが必要である。具体的には、装置内の圧力
は、１〜３ｔｏｒｒ程度、雰囲気温度４５０℃程度以
下、好ましくは３５０〜４００℃程度、パワー４０〜２
００Ｗ程度等の条件が挙げられる。
【００１７】コンタクトホール又はスルーホール等及び
／又は配線溝等は、公知の方法、例えば、フォトリソグ
ラフィ及びエッチング工程により形成することができ
る。なお、エッチングは、層間絶縁膜の材料又は膜厚等
に応じて、ふっ酸、熱リン酸、硝酸、硫酸等の酸又はア
ルカリ溶液を用いたウェットエッチング法；スパッタリ
ング等の物理的エッチング及びＲＩＥ法等の化学的エッ
チング等のドライエッチング法等種々の方法により行う
ことができる。また、エッチングは、上記ＢＮ膜をエッ
チングストップ膜として用いる場合には、その上に形成
されている絶縁膜とＢＮ膜との選択比が大きくなる条件
を選択することが好ましい。
【００１８】ホール又は溝の埋め込みは、例えば、層間
絶縁膜上全面に、例えば、ＰＶＤ法、スパッタリング法
等の物理的又はＣＶＤ法等の化学的方法により、導電材
料による膜を形成し、ホール及び溝の外の不要な導電材
料を除去することにより行うことができる。導電材料と
しては、上記配線材料の中から適宜選択して使用するこ
とができる。なかでも、銅又はその合金が好ましい。膜
厚は、特に限定されるものではないが、例えば、ホール
及び溝の合計深さ以上の膜厚であることが好ましい。な
お、導電材料を形成する前に、ホール及び／又は溝の表
面に窒化チタン、タングステン窒化シリコン、ニオブ、
タンタル等の金属又は合金の単層膜又は積層膜を形成し
てもよい。不要な導電材料を除去は、物理的又は化学的
エッチング法により行うことができ、例えば、スパッタ
リング、ＣＶＤ法、ＣＭＰ法等の種々の方法により行う
ことができる。なかでもＣＭＰ法が好ましい。
【００１９】なお、本発明においては、配線工程は１回
のみ行うものであってもよいし、複数回行うものであっ
てもよいし、複数回行う内の少なくとも１回が上記配線
工程を行うものであればよい。
【００２０】以下に、本発明の半導体装置の製造方法に
ついて図面に基づいて説明する。図１（ａ）に示したよ
うに、トランジスタ等の素子（図示せず）が作りこまれ
たシリコン基板１の表面に、常圧ＣＶＤ法によるＢＰＳ
Ｇ膜からなる層間絶縁膜２を形成する。この層間絶縁膜
２の所定の領域に、フォトリソグラフィ及びドライエッ
チング技術を用いて、シリコン基板１との接続孔を形成
する。この接続孔を含む層間絶縁膜２上全面にスパッタ
法及び化学気相成長法によりタングステン膜を埋め込ん
で、不要部分をＣＭＰ法によって除去することにより接
続孔にコンタクトプラグ３を埋め込む。
【００２１】次に、図１（ｂ）に示したように、溝エッ
チングストップ膜４として、プラズマＣＶＤ法により、
Ｂ2Ｈ6及びＮＨ3の５０：１の混合ガスをソースとして
用いて、４５０℃以下の温度、６００Ｗ以下のプラズマ
雰囲気で、膜厚５０ｎｍの窒化ホウ素（ＢＮ）膜を形成
する。その上に、膜厚５００ｎｍの誘電率３の非フッ素
化有機ポリマー膜５を、２０００ｒｐｍの回転数でスピ
ン塗布し、２００℃の窒素雰囲気中で熱処理することに
より形成する。この非フッ素化有機ポリマー膜５の所定
の領域に、フォトリソグラフィ及びドライエッチング技
術を用いて、配線溝を形成し、この配線溝を含む非フッ
素化有機ポリマー膜５上全面にスパッタ法及びＥＰ法を
用いて、銅膜を埋め込んで、ＣＭＰ法によって不要部分
を除去することにより、一層目銅配線６を形成する。
【００２２】続いて、図１（ｃ）に示したように、一層
目銅配線６を含む非フッ素化有機ポリマー膜５上全面
に、銅拡散防止膜として膜厚５０ｎｍのＢＮ膜７を形成
し、その上に、膜厚５００ｎｍの非フッ素化有機ポリマ
ー膜８をスピン塗布し、熱処理方法で形成し、その上
に、膜厚５０ｎｍのＢＮ膜９、膜厚４５０ｎｍの非フッ
素化有機ポリマー膜１０、膜厚５０ｎｍのＢＮ膜１１を
順次形成する。さらにその上に、フォトリソグラフィ及
びドライエッチング技術を用いて、所定形状のレジスト
マスク１２を形成し、このレジストマスク１２を用い
て、一層目銅配線６との接続孔１４を形成する。
【００２３】さらに、図１（ｄ）に示したように、フォ
トリソグラフィ及びドライエッチング技術によって、所
定形状のレジストマスク１３を形成し、このレジストマ
スク１３を用いて、ダマシン配線用の溝１５を形成す
る。その後、図１（ｅ）に示したように、スパッタリン
グ法及びＥＰ法を用いて、接続孔１４及びダマシン配線
用の溝１５を含むＢＮ膜１１上に銅膜を形成し、ＣＭＰ
法により不要部分を除去することで、２層目銅配線１６
を形成し、銅デュアルダマシン積層配線を形成する。
【００２４】上記と同様の製造工程により、層間絶縁膜
として、誘電率３の非フッ素化有機ポリマー膜を用い、
ダマシン溝加工エッチングストップ膜及び銅拡散防止膜
として誘電率３のＢＮ膜又は誘電率８のＳｉＮ膜を用い
た場合の銅デュアルダマシン積層配線の同一層内配線間
容量値及び配線間容量値を測定した。その結果、ダマシ
ン配線間を０．２１μｍ、配線深さを０．４５μｍと
し、ＢＮ膜を用いた場合には、ＳｉＮ膜を用いた場合と
比較して、同一層内配線間容量値の１０％低下を実現す
ることができた。また、デュアルダマシンホール深さを
０．５μｍとし、ＢＮ膜を用いた場合には、ＳｉＮ膜を
用いた場合と比較して、配線間容量値の１０％低下を実
現することができた。
【００２５】さらに、層間絶縁膜として、誘電率２．７
の非フッ素化有機ポリマー膜を用い、ダマシン溝加工エ
ッチングストップ膜及び銅拡散防止膜として誘電率８の
ＳｉＮ膜、従来技術における誘電率４のＢＮ膜及び上記
と同様に形成した誘電率３及び２のＢＮ膜をそれぞれ用
いた場合の銅デュアルダマシン積層配線の同一層内配線
間容量値及び配線間容量値を測定した。その結果、誘電
率８のＳｉＮ膜を１００％とした場合、誘電率４のＢＮ
膜では、同一層内配線間容量値及び配線間容量値がそれ
ぞれ９２％及び９５％、誘電率３のＢＮ膜ではそれぞれ
８８％及び９１％、誘電率２のＢＮ膜ではそれぞれ８５
％及び８７％であった。すなわち、従来の誘電率４のＢ
Ｎ膜を用いるよりも、誘電率３及び２のＢＮ膜を用いる
ことにより、約１０％の動作速度の向上を図ることがで
きることがわかった。また、誘電率が低いほど、容量値
に対する層間絶縁膜の膜厚ばらつきの影響が小さいこと
がわかった。
【００２６】
【発明の効果】本発明によれば、配線形成工程におい
て、誘電率が４未満の窒化ホウ素膜からなる層間絶縁膜
を形成するため、配線遅延を引き起こす同一層配線間容
量及び配線層間容量の増加を抑制するデバイスを形成す
ることが可能となり、高速化を実現したデバイスを簡便
な方法により製造することができる。
【００２７】特に、本発明における層間絶縁膜は、配線
材料として銅を用いたデュアルダマシン構造多層配線形
成工程において、銅拡散防止又は溝配線形成用ドライエ
ッチングストップ機能を発揮するため、これらの性能を
確保しながら、さらに、低誘電率の特性を有効に活用す
ることが可能となる。よって、同一層配線間容量及び配
線層間容量の低減を図ることができ、ひいてはデバイス
の高速化を実現することが可能となる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法の実施の形態を
説明するための要部の概略断面工程図である。
【図２】従来の半導体装置の製造方法を説明するための
要部の概略断面工程図である。
【符号の説明】
１ シリコン基板 ２ 層間絶縁膜 ３ コンタクトプラグ ４ 溝エッチングストップ膜 ５、８、１０ 非フッ素化有機ポリマー膜 ６ 一層目銅配線 ７、９、１１ ＢＮ膜（層間絶縁膜） １２、１３ レジストマスク １４ 接続孔 １５ ダマシン配線用の溝 １６ ２層目銅配線
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 GG01 GG02 HH07 HH11 HH12 HH21 HH25 HH33 JJ07 JJ11 JJ12 JJ19 JJ21 JJ25 JJ33 KK01 KK07 KK11 KK12 KK21 KK25 KK33 MM02 MM13 PP06 PP14 PP15 QQ09 QQ11 QQ13 QQ14 QQ19 QQ23 QQ25 QQ37 QQ48 RR01 RR04 RR05 RR11 RR12 RR15 RR21 RR24 SS01 SS11 SS12 SS13 SS14 SS15 SS22 TT02 TT04 XX24 XX25 5F058 BA20 BC07 BF03 BF04 BF05 BF07 BF09 BF22 BF27 BF30 BJ02

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 配線形成工程において、誘電率が４未満
    の窒化ホウ素膜からなる層間絶縁膜を形成することを特
    徴とする半導体装置の製造方法。
  2. 【請求項２】 窒化ホウ素膜を、配線材料として銅を用
    いたデュアルダマシン構造多層配線形成工程における銅
    拡散防止膜及び／又は溝配線形成用ドライエッチングス
    トップ膜として使用する請求項１に記載の方法。
  3. 【請求項３】 窒化ホウ素膜を、Ｂ2Ｈ6とＮＨ3とを原
    料として用いたプラズマＣＶＤ法により形成する請求項
    １又は２に記載の方法。
  4. 【請求項４】 窒化ホウ素膜を、ＴＥＡＢとＮＨ3とを
    原料として用いた熱ＣＶＤ法により形成する請求項１又
    は２に記載の方法。
JP2000193001A 2000-06-27 2000-06-27 半導体装置の製造方法 Expired - Lifetime JP3696055B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2000193001A JP3696055B2 (ja) 2000-06-27 2000-06-27 半導体装置の製造方法
US09/886,467 US6511908B2 (en) 2000-06-27 2001-06-22 Method of manufacturing a dual damascene structure using boron nitride as trench etching stop film
EP01305540A EP1168433A3 (en) 2000-06-27 2001-06-26 A method of manufacturing a wiring structure in a semiconductor device
KR10-2001-0036959A KR100421824B1 (ko) 2000-06-27 2001-06-27 반도체 장치의 제조방법
TW090115593A TW517310B (en) 2000-06-27 2001-06-27 A method of manufacturing semiconductor devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000193001A JP3696055B2 (ja) 2000-06-27 2000-06-27 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2002016135A true JP2002016135A (ja) 2002-01-18
JP3696055B2 JP3696055B2 (ja) 2005-09-14

Family

ID=18692065

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000193001A Expired - Lifetime JP3696055B2 (ja) 2000-06-27 2000-06-27 半導体装置の製造方法

Country Status (5)

Country Link
US (1) US6511908B2 (ja)
EP (1) EP1168433A3 (ja)
JP (1) JP3696055B2 (ja)
KR (1) KR100421824B1 (ja)
TW (1) TW517310B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006041519A (ja) * 2004-07-29 2006-02-09 Samsung Electronics Co Ltd デュアルダマシン配線の製造方法

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4036075B2 (ja) * 2002-10-29 2008-01-23 豊田合成株式会社 ｐ型ＳｉＣ用電極の製造方法
US6969902B2 (en) * 2003-03-21 2005-11-29 Texas Instruments Incorporated Integrated circuit having antenna proximity lines coupled to the semiconductor substrate contacts
KR100562675B1 (ko) * 2003-11-04 2006-03-20 주식회사 하이닉스반도체 반도체 소자의 제조방법
DE102004021261B4 (de) * 2004-04-30 2007-03-22 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit einem Hybrid-Metallisierungsschichtstapel für eine verbesserte mechanische Festigkeit während und nach dem Einbringen in ein Gehäuse
KR100703425B1 (ko) * 2005-04-21 2007-04-03 삼성전자주식회사 이동통신 단말기용 안테나 조립체
KR100711912B1 (ko) * 2005-12-28 2007-04-27 동부일렉트로닉스 주식회사 반도체 소자의 금속 배선 형성 방법
KR100731075B1 (ko) * 2005-12-29 2007-06-22 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
KR100712398B1 (ko) * 2006-02-28 2007-05-02 고창석 폐비닐 절단장치
US20070238309A1 (en) * 2006-03-31 2007-10-11 Jun He Method of reducing interconnect line to line capacitance by using a low k spacer
US7521358B2 (en) * 2006-12-26 2009-04-21 Lam Research Corporation Process integration scheme to lower overall dielectric constant in BEoL interconnect structures
DE102007004860B4 (de) * 2007-01-31 2008-11-06 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer Kupfer-basierten Metallisierungsschicht mit einer leitenden Deckschicht durch ein verbessertes Integrationsschema
US20130193445A1 (en) * 2012-01-26 2013-08-01 International Business Machines Corporation Soi structures including a buried boron nitride dielectric
US9048292B2 (en) * 2012-10-25 2015-06-02 Micron Technology, Inc. Patterning methods and methods of forming electrically conductive lines
CN104347477B (zh) * 2013-07-24 2018-06-01 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US9231063B2 (en) 2014-02-24 2016-01-05 International Business Machines Corporation Boron rich nitride cap for total ionizing dose mitigation in SOI devices
US9269563B2 (en) * 2014-06-06 2016-02-23 Applied Materials, Inc. Methods for forming interconnect structure utilizing selective protection process for hardmask removal process
US10269706B2 (en) * 2016-07-26 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5739579A (en) * 1992-06-29 1998-04-14 Intel Corporation Method for forming interconnections for semiconductor fabrication and semiconductor device having such interconnections
US5272117A (en) * 1992-12-07 1993-12-21 Motorola, Inc. Method for planarizing a layer of material
JP3695771B2 (ja) 1994-04-12 2005-09-14 シャープ株式会社 半導体装置及びその製造方法
US6372534B1 (en) 1995-06-06 2002-04-16 Lg. Philips Lcd Co., Ltd Method of making a TFT array with photo-imageable insulating layer over address lines
US6069069A (en) * 1996-12-16 2000-05-30 Chartered Semiconductor Manufacturing, Ltd. Method for planarizing a low dielectric constant spin-on polymer using nitride etch stop
US6194321B1 (en) * 1998-08-19 2001-02-27 Micron Technology, Inc. Semiconductor processing methods utilizing boron and nitrogen, and semiconductor wafers comprising boron and nitrogen
US6165891A (en) * 1999-11-22 2000-12-26 Chartered Semiconductor Manufacturing Ltd. Damascene structure with reduced capacitance using a carbon nitride, boron nitride, or boron carbon nitride passivation layer, etch stop layer, and/or cap layer

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006041519A (ja) * 2004-07-29 2006-02-09 Samsung Electronics Co Ltd デュアルダマシン配線の製造方法

Also Published As

Publication number Publication date
US20020001939A1 (en) 2002-01-03
KR20020000842A (ko) 2002-01-05
TW517310B (en) 2003-01-11
EP1168433A3 (en) 2004-04-14
EP1168433A2 (en) 2002-01-02
JP3696055B2 (ja) 2005-09-14
US6511908B2 (en) 2003-01-28
KR100421824B1 (ko) 2004-03-12

Similar Documents

Publication Publication Date Title
US20230013937A1 (en) Semiconductor device with reduced via resistance
US7119441B2 (en) Semiconductor interconnect structure
KR100652120B1 (ko) 구리 보호층 및 열 전도체로서의 알루미늄 나이트라이드
US10854508B2 (en) Interconnection structure and manufacturing method thereof
JP3696055B2 (ja) 半導体装置の製造方法
KR101059968B1 (ko) 장벽층 접착이 개선된 배선들
US7319071B2 (en) Methods for forming a metallic damascene structure
US20020167089A1 (en) Copper dual damascene interconnect technology
US20100327456A1 (en) Process for Improving the Reliability of Interconnect Structures and Resulting Structure
US7851919B2 (en) Metal interconnect and IC chip including metal interconnect
US20120199980A1 (en) Integrated circuits having interconnect structures and methods for fabricating integrated circuits having interconnect structures
US9812391B2 (en) Advanced metallization for damage repair
US6417090B1 (en) Damascene arrangement for metal interconnection using low k dielectric constant materials for etch stop layer
JPH10209156A (ja) 半導体装置及びその形成方法
KR100973277B1 (ko) 반도체 소자의 금속배선 및 그 형성방법
JP4173393B2 (ja) 半導体装置の製造方法
US20230077760A1 (en) Top via interconnects without barrier metal between via and above line
JPH06244287A (ja) 半導体装置の製造方法
JP2000349153A (ja) 半導体装置及び半導体装置の製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040401

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050405

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050526

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050621

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050628

R150 Certificate of patent or registration of utility model

Ref document number: 3696055

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080708

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090708

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100708

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110708

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110708

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120708

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120708

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130708

Year of fee payment: 8

EXPY Cancellation because of completion of term