KR100486759B1 - 금속 막과 이의 제조 방법 및 적층 세라믹 전자 부품과이의 제조 방법 - Google Patents
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Abstract
본 발명은 금속 막을 제조하는 방법을 제공한다. 금속 막은 적층 세라믹 전자 부품의 내부 도전체 막을 형성하고, 금속 막이 형성된 지지 부재로부터의 뛰어난 이형(離型) 특성을 가지고, 또한, 지지 부재로부터의 벗겨짐과 같은 결함과 균열이 거의 발생하지 않는다. 제1금속 막이 진공 박막 형성 장치에 의해 지지 부재에 무전해 도금 촉매 물질로 만들어져 형성된다. 이후에 제2금속 막이 제1금속 막을 촉매로서 사용하여 무전해 도금이 수행되는 동안 금속으로부터 막을 만드는 것에 의해 형성된다. 제1금속 막 형성 단계는 제1금속 막이 일정한 연속적인 막으로 성장하기 전에 완료된다.
Description
본 발명은 금속 막과 이의 제조 방법 및 적층 세라믹 전자 부품과 이의 제조 방법과 관계가 있다. 특히, 본 발명은 무전해 도금에 의해 기본적으로 형성되고 적층 세라믹 전자 부품에 제공되는 내부 도전체 막으로서 사용되기에 적당한 금속 막을 제조하는 방법과 관계가 있다.
적층 세라믹 전자 부품은, 예를 들면, 다층 세라믹 커패시터는 내부 전극과 같은 내부 도전체 막과 함께 제공된다. 이 내부 도전체 막은 다양한 방법들에 의해 형성될 수 있다. 전형적인 실시예들은: 프린팅과 도전 페이스트를 소성하는 것과 같은 후막(thick-film) 형성 기술을 사용하여 내부 도전체 막을 형성하고; 또는 예를 들면, 진공 증착 또는 스퍼터링과 같은 진공 박막 형성 방법, 또는 예를 들면, 무전해 도금 방법 또는 전하 도금 방법같은 습식 도금 방법과 같은 박막 형성 방법을 사용하여 내부 도전체 막을 형성한다.
후자의 박막 형성 기술을 사용하여 내부 도전체 막을 형성하는 방법, 즉, 금속 막을 제조하는 방법이 특히 본 발명과 관련이 있다.
박막 형성 기술을 사용하여 금속 막을 제조 하는 방법은, 예를 들면, 0.1~0.3㎛의 두께를 갖는 제1금속 막이 마스크를 통해 진공 박막 형성 방법에 의해 유기 막(지지 부재)에 형성되는 방법을 기술한, 일본 무심사 특허 출원 공개 제6-302469호로부터 알려졌다. 제2금속 막이 무전해 도금에 의해 제1금속 막에 형성되고, 그 결과, 소정의 두께를 갖는 금속 막이 제조된다.
유기 막에 이렇게 형성된 금속 막은, 적층 세라믹 전자 부품의 내부 도전체 막으로서 사용되기 위해, 예를 들면, 유기 막으로부터 세라믹 그린 시트로 이동되는 것과 같은 몇몇 단계에 의해 금속 막으로부터 유기 막이 벗겨질 수 있는 상태로 되어야 한다.
그러나, 일본 무심사 특허 출원 공개 제6-302469호에 기재된 기술은 후술되는 것과 같은 문제점이 있다.
금속 막이 결함이 발생하지 않는 상태 하에서 형성되는 경우에, 금속막과 지지 부재 사이에서 벗겨지고, 또한, 세라믹 그린 시트에 대해 금속 막의 전송이 불가능한 문제점들이 있다. 이 전송을 위한 시간이 증가되고, 금속막의 일부분이 전송되지 않고 지지 부재에 잔존하고, 그러므로, 파손 또는 균열이 금속 막 등에서 발생한다.
이들 문제점들에 대응하여, 지지 부재와 금속 막 사이에 부착이 감소되는 방법이 효과적이다. 그 결과로, 예를 들면, 지지 부재를 위한 물질과 제1금속 막의 물질을 조합에서 만들어진 고안이 되는, 조치가 이루어졌다. 몇몇 고안들은 또한 제1금속 막을 형성하기 위한 박막 형성 방법을 고려한 막 형성 조건 하에서 만들어졌다.
그러나, 지지 부재와 금속 막 사이의 부착이 상술된 바와 같이 감소되는 경우, 진공 박막 형성 장치에 의해 제1금속 막의 형성 동안, 또는 무전해 도금하는 동안, 또는 제2금속 막의 형성을 위한 무전해 도금 후의 물 세척 동안에, 금속 막에 발생하는 내부 응력으로 인해 금속 막에서 벗겨짐이 발생하기 쉽다. 그 결과, 부분적인 벗겨짐과 균열과 같은, 결함이 발생하는 문제가 금속 막에 발생하기 쉽다.
이런 문제를 극복하기 위하여, 부착 범위 내의 이형 특성을 향상시키기 위해 가능한한 부착이 감소되면서 지지 부재의 금속 막을 유지하기 위한 부착이 보증되는, 금속 막의 형성 동안 벗겨짐으로 인한 결함의 발생을 피하기 위한 방법이 착상되었다. 이 방법을 현실화하기 위하여, 지지 부재와 금속 막 사이의 부착을 정확하게 제어하는 방법이 제안되었다. 예를 들면, 일본 무심사 특허 출원 공개 제7-66072호는 제1금속 막의 핀 홀 개방 영역 비율을 1~70%로 특정하는 것이 기재한다. 이 금속 막은 지지 부재로부터 금속 막을 벗기기 위해 필요한 힘이 제어되면서, 지지 부재를 신뢰성 있게 유지할 수 있다.
그러나, 이와 같은 종래 기술에 의한, 금속 막의 형성 동안 발생하는, 벗겨짐의 억제는 지지 부재와 금속 막 사이의 이형 특성을 낮춘다. 그 결과, 지지 부재와 금속 막 사이의 벗겨짐인, 전술된 일본 무심사 특허 출원 공개 제6-302469호의 문제와, 또한, 세라믹 그린 시트로의 전송이 불가능하고, 전송을 위한 시간이 증가되고, 전송되지 않고 지지 부재에 남아 있는 금속 막의 부분과, 그 결과로, 금속 막에서 발생되는 파손 또는 균열 등이 여전히 충분히 극복되지 않는다.
일본 무심사 특허 출원 공개 제7-66072호는, 제1금속 막이 0.1㎛의 두께가 될 때 까지 증착되는 기술을 기재한다. 증착이 이와 같은 두께가 될 때까지 수행되는 경우, 제1금속 막은 후술되는 박막 성장 처리에서 일정한 연속적인 막으로 성장한다. 전술된 공개에서 기술된 바와 같이, 핀 홀이 형성되는 경우일지라도, 이의 크기는 실시예로 1㎛이고, 일반적으로 0.5마이크로미터 이상이다.
그 결과로서, 일정한 연속적인 막들이 1×105㎚2의 몇몇 영역으로 성취될지라도, 핀홀들의 단지 하나 또는 두 개의 경계 선들이 1×105㎚2의 몇몇 영역에서 관찰될 수도 있고, 1×105㎚2의 다른 영역들이 핀 홀의 일부로 될 수도 있고, 금속 막이 이들 영역 내에 존재하지 않는 상태로 될 수도 있다.
따라서, 종래의 기술에서, 임의의 1×105㎚2의 영역 내에서 금속 막이 섬 구조 또는 망 구조인, 도 5에 도시된 상태가 성취되지 않는다. 즉, 일본 무심사 특허 출원 공개 제7-66072호에 기재된 기술을 기초로 하는 벗겨짐의 제어는 소위 벗겨짐의 매크로 제어이다. 그러므로, 강한 이형 특성의 상태가 나타나는 경우에, 제1금속 막용 금속과 지지 부재의 조합, 그리고 박막 형성 방법에서 막 제조 조건을 고려한 문제가 채용되었다. 금속 막에서 발생할 수도 있는 균열과, 막을 만드는 동안 또는 도금 또는 도금 후의 물 세척 동안에 금속 막의 핀 홀이 아닌 부분에서 발생하는 내부 응력들로 인해 금속 막이 벗겨질 수도 있음에 따라, 부분적인 벗겨짐과 균열과 같은 결함을 포함하지 않는 금속 막을 형성하는 것이 어렵다.
전술한 바와 같이, 벗겨짐과 같은 결함들이 없는 금속 막을 형성하는 것과, 지지 부재와 금속 막 사이의 뛰어난 이형 특성을 성취하는 것 사이에는 교환 관계가 있다. 그 결과, 이들 조건들의 양자를 만족하는 금속 막을 안정되게 생산하는 것은 어렵다.
따라서, 본 발명의 목적은, 전술된 문제들을 극복하거나 감소시킬 수 있는 금속 막의 제조 방법을 제공하는 것이다. 그리하여, 본 발명은 지지 부재로부터의 뛰어난 이형 특성과, 진공 박막 형성 장치에 의해 막을 만드는 동안, 또는 도금에 의해 금속 막을 형성하는 동안 또는 도금 후에 물 세척을 하는 동안 발생하기 쉬운 예를 들면, 벗겨짐과 균열 같은 결함들을 제거하고자 하는 요구 양자를 만족하는 것을 목표로 한다.
본 발명의 다른 목적은 전술된 금속 막을 제조하는 방법을 적용하여 제조된 금속 막을 포함하는 적층 세라믹 전자 부품을 제공하고, 적층 세라믹 전자 부품을 제조하는 방법을 제공하는 것이다.
본 발명의 첫번째 형태에 따르면, 진공 박막 형성 장치를 사용하여 지지 부재에 무전해 도금 촉매 물질로 만들어진 제1금속 막을 형성하는 제1단계, 이 제1단계는 제1금속 막이 일정한 연속적인 막으로 성장하기 전에 완료된다; 그리고, 무전해 도금이 촉매로서 제1금속 막을 사용하여 적용되는 동안 금속으로부터 막을 형성하여 제2금속 막을 형성하는 제2단계를 포함하는 금속 막 제조 방법이 제공된다.
제1금속 막은 섬 구조(섬 스테이지), 망 구조(채널 스테이지 또는 홀 스테이지), 클러스터의 형태, 또는 원자나 분자의 형태로 될 수도 있다. 이 금속 막은 임의의 1×105㎚2 영역에서 섬 구조 또는 망 구조인 것이 바람직하고, 섬 구조인 것이 더 바람직하다.
제1금속 막은 팔라듐, 은, 금, 백금, 니켈, 코발트, 로듐(rhodium) 및 이리듐으로 구성된 그룹으로부터 선택된 적어도 하나의 금속을 함유하는 것이 바람직하다.
제1금속 막은 10㎚ 미만 두께의 팔라듐, 20㎚ 미만 두께의 은 및 20㎚ 미만 두께의 금으로 구성된 그룹으로부터 선택된 금속 막인 것이 더욱 바람직하다.
제2금속 막은 니켈, 구리, 은, 팔라듐, 백금, 코발트 및 로듐으로 구성된 그룹으로부터 선택된 적어도 하나의 금속을 함유하는 것이 바람직하다.
본 발명의 두번째 형태는 금속 막을 제조 하는 방법을 제공하며, 진공 박막 형성 장치를 사용하여 지지 부재에 시드(seed) 물질을 무전해 도금하여 만들어진 제1금속 막을 형성하는 제1단계, 이 제1단계는 제1금속 막이 일정한 연속적인 막으로 성장하기 전에 완료된다; 제1금속 막의 최소한의 표면에 이온 치환 반응으로 인한 담금(immersion) 도금의 적용 동안 접착에 의한 무전해 도금 촉매 물질로 만들어진 제2금속 막을 형성하는 제2단계; 및 촉매로서 제2금속 막을 사용하여 무전해 도금이 적용되는 동안 금속으로부터 막을 만들어 제3금속 막을 형성하는 제3단계를 포함한다.
제1금속 막은, 제1형태의 것과 유사한 방법으로, 일정한 연속적인 막이 아닌 한 임의의 형태일 수도 있다. 그러나, 금속 막은 임의의 1×105㎚2의 영역 내에서 섬 구조 또는 망 구조인 것이 바람직하고, 섬 구조인 것이 더 바람직하다.
바람직하게는, 제1금속 막은 은, 알루미늄, 카드뮴, 코발트, 구리, 크롬, 철, 갈륨, 인듐, 망간, 니켈, 납, 주석 및 아연으로 구성된 그룹으로부터 선택된 적어도 하나의 금속을 포함하고, 제2금속 막은 팔라듐, 백금, 금, 은, 로듐 및 이리듐으로 구성된 그룹으로부터 선택되고 제1금속 막에 함유된 금속을 대신할 수 있는 적어도 하나의 금속을 함유한다.
더 바람직하게는, 제1금속 막은 30㎚ 미만 두께의 구리, 20㎚ 미만 두께의 은 및 10㎚ 미만 두께의 철로 구성된 그룹으로부터 선택된 금속 막이다.
바람직하게는, 제3금속 막은 니켈, 구리, 은, 팔라듐, 백금, 코발트 및 로듐으로 구성된 그룹으로부터 선택된 적어도 하나의 금속을 함유한다.
첫번째 또는 두번째 형태 중 어느 하나에서, 바람직하게는, 제1단계를 수행하는 시간은 제1금속 막이 일정한 연속적인 막으로 성장하기 전에 제1단계를 완료하기 위해 제어된다.
전술된 경우에서, 바람직하게는, 준비 단계가, 추가로 포함된 시간을 고려한 상태를 제외하고 제1단계에서와 같은 조건을 만드는 동일한 막에서 제1금속 막을 형성하여 제1금속 막이 일정한 연속적인 막으로 성장되기 위한 임계 시간을 발견하기 위해 시작되는데, 여기서 이 임계 시간보다 짧은 시간이 제1단계를 수행하는 시간으로 선택된다.
바람직하게는, 제1단계에서, 제1금속 막이 마스크를 통해 형성되는 것에 의해 패턴으로 된다.
바람직하게는, 제1금속 막이 형성되는, 지지 부재의 표면은, 이형 처리가 취해진다.
바람직하게는, 막-형 지지 부재가 사용된다.
임의의 물질이 지지 부재로 사용되고, 예를 들면, 유기 물질, 카본, 금속 또는 산화 금속이 사용된다.
본 발명은 또한 전술된 제조 방법의 하나에 의해 제조된 금속 막을 제공한다.
바람직하게는, 이 금속 막은 적층 세라믹 전자 부품에 제공되는 내부 도전체 막을 형성하기 위해 사용된다.
본 발명은 또한 복수의 적층 세라믹 층들로 제공되는 적층 세라믹 전자 부품과 세라믹 층들 사이의 특정 경계를 따라 확장하는 내부 도전체 막과 관계가 있다. 이와 같은 본 발명을 구성하는 적층 세라믹 전자 부품에서, 내부 도전체 막은 전술된 금속 막을 만든다.
전술된 적층 세라믹 전자 부품들의 전형적인 실시예들은 다층 세라믹 커패시터를 포함한다.
본 발명은 또한 전술된 제조 방법에 의해 제조되고 지지 부재에 형성되는 금속 막을 제공한다. 본 발명을 구성하는 적층 세라믹 전자 부품을 제조하는 방법은 금속 막을 지지 부재에 적용하여 후술되는 바와 같이 수행된다.
본 발명은 적층 세라믹 전자 부품을 제조 하는 방법을 추가로 제공하고, 진공 박막 형성 방법을 사용하여 지지 부재에 무전해 도금 촉매 물질로 만들어진 제1금속 막을 형성하고, 이 형성은 제1금속 막이 일정한 연속적인 막으로 성장하기 전에 완료되며; 촉매로서 제1금속 막을 사용하여 무전해 도금이 적용되는 동안 금속으로부터 막을 만들어 제2금속 막을 형성하고; 금속 막을 덮기 위해 지지 부재에 세라믹 그린 시트를 형성하여 금속 막과 세라믹 그린 시트를 포함하는 합성물을 만들고; 복수의 합성물을 적층하여 그린 적층체를 만들고; 각 합성물들로부터 지지 부재를 벗겨내고; 그리고 그린 적층체를 소성하는 것을 포함한다.
본 발명은 또한 적층 세라믹 전자 부품을 제조하는 방법을 또한 제공하는데, 진공 박막 형성 장치를 사용하여 지지 부재에 무전해 도금 촉매 물질로 만들어진 제1금속 막을 형성하고, 이 형성은 제1금속 막이 일정한 연속적인 막으로 성장하기 전에 완료되며; 촉매로서 제1금속 막을 사용하여 무전해 도금이 적용되면서 금속으로부터 막을 만들어 제2금속 막을 형성하고; 세라믹 그린 시트를 준비하고; 금속 막을 지지 부재로부터 세라믹 그린 시트로 전송하여 금속 막과 세라믹 그린 시트를 포함하는 합성물을 만들어내고; 복수의 합성물들을 적층하여 그린 적층체를 만들어내고; 그리고 그린 적층체를 소성하는 것을 포함한다.
본 발명은 또한 전술된 제조 방법에 의해 만들어진 적층 세라믹 전자 부품을 제공한다.
전술된 바와 같이, 본 발명에 따른 금속 막을 제조하는 방법의 실시형태에서, 무전해 도금 촉매 또는 시드 물질의 제1금속 막이 일정한 연속적인 막이 되지 않도록 형성되고, 그 이후에, 제2금속 막이 촉매로서 제1금속 막을 사용하는 무전해 도금에 의해 형성된다. 선택적으로, 무전해 도금을 위한 촉매가 되도록 제2금속 막은 제1금속 막의 최소한의 표면에 대한 이온 치환 반응에 의해 형성되고, 그 이후에, 제3금속 막이 촉매로서 제2금속 막을 사용하여 형성된다.
이런 접근으로 인해, 금속 막으로부터 지지 부재에 대한 뛰어난 이형 특성을 제공하는 조건을 만드는 지지 부재와 금속 막의 조합 또는 막을 만드는 것이 채용되는 경우일지라도, 예를 들면, 제1금속 막의 형성 동안, 또는 제2 또는 제3금속 막을 형성하도록 무전해 도금하는 동안, 그리고 이 이후의 물 세척 동안 금속 막에서의 벗겨짐과 균열같은 결함들이 거의 발생하지 않도록 만들어질 수 있다.
본 발명을 구성하는 금속 막을 제조하는 방법에서, 전술된 바와 같이, 제1금속 막 무전해 도금 촉매 또는 시드 물질이 형성되며, 이는 일정한 연속적인 막이 되지 않는다. 이것은 막을 만드는 것이 제1금속 막이 일정한 연속적인 막으로 성장할 때까지 수행되는 경우, 때때로, 제1금속 막이 무전해 도금 또는 물 세척 이후에 벗겨지는 경우에 결정된다. 그러나, 막을 만드는 것이 제1금속 막이 일정한 연속적인 막으로 성장하기 전에 완료되는 경우, 제1금속 막은 무전해 도금 또는 물 세척 이후 동안에 벗겨지기 어렵다. 본 발명은 이 발견을 기초로 만들어졌다.
전술된 발견으로부터, 이 현상의 발생 원인은, 제1금속 막이 비연속적인 경우, 무전해 도금 동안에 제2 또는 제3 금속 막인 도금의 코팅의 내부 응력이 몇가지 이유로 완화되기 때문인 것으로 가정된다.
그 결과, 적층 세라믹 전자 부품이 본 발명에 따른 금속 막을 사용하여 제조되는 경우에, 세라믹 그린 시트로 금속 막의 뛰어난 전송이 신뢰성있게 이루어질 수 있다. 전송을 위해 필요한 시간이 감소될 수 있고, 또한 적층 세라믹 전자 부품의 산출이 향상될 수 있다.
본 발명을 구성하는 금속 막을 제조하는 방법에서, 제1금속 막이 임의의 1×105㎚2의 영역 내에서 섬 구조 또는 망 구조로 만들어지는 경우, 금속 막이 뛰어난 이형 특성이 이루어지는 전술된 조건하에서 형성되는 경우에도, 결함들의 발생을 막는 효과가 더욱 신뢰성있게 이루어질 수 있다.
마스크가 제1금속 막의 형성에 사용되는 경우, 예를 들면, 포토리소그라피와 에칭의 단계가 수행되지 않는 경우일지라도, 패턴으로 된 금속 막이 만들어질 수 있고, 그 결과, 패턴으로 된 금속 막을 만들어내는 단계가 간략화 될 수 있다.
제1금속 막을 형성하는 단계를 수행하는 시간은 제1금속 막이 일정한 연속적인 막으로 성장하기 전에 완료되도록 제어된다. 이 시간을 결정하기 위해, 제1금속 막을 일정한 연속적인 막으로 성장되기 위한 임계 시간이 발견되었다. 이 임계 시간보다 짧은 시간이 제1금속 막을 형성하는 단계를 수행하기 위한 시간으로서 선택되는 경우, 제1금속 막을 형성하는 단계를 수행하기 위한 시간은 쉽게 결정될 수 있다. 한번 이 시간이 결정되면, 이후의 금속 막의 제조에서, 제1금속 막이 일정한 연속적인 막으로 되지 않으면서 안정되게 형성될 수 있다.
본 발명의 실시형태들이, 실시예를 사용하여, 첨부된 도면들을 참조로 기술될 것이다.
(바람직한 실시형태들)
도 1a, 1b, 2는 본 발명에 따른 금속 막을 제조하는 방법의 첫번째 실시형태를 설명한다.
도 1a에 도시된 바와 같이, 표적이 되는 금속 막의 제조를 고려하여, 제1단계가 진공 박막 형성 장치를 사용하여 지지 부재(1)에 무전해 도금을 위한 물질로 만들어진 제1금속 막을 형성하여 수행된다. 여기서, 바람직하게는, 마스크(3)가 사용되고, 제1금속 막(2)이 이 마스크(3)를 통해 제1금속 막(2)을 형성하여 패턴이 된다.
전술된 진공 박막 형성 장치의 실시예는, 진공 증착 장치, 스퍼터링 장치, 레이져 절삭 장치, 이온 도금 장치, 클러스터 이온 빔 장치 및 MBE 장치를 포함한다.
유기 물질, 카본, 금속 또는 산화 금속이 지지 부재(1)를 위한 물질로서 사용될 수 있다. 바람직하게는, 지지 부재(1)는, 이형 처리에 처해지는, 제1금속 막(2)이 형성되는 표면을 갖는다. 제1금속 막(2)에 대해 낮은 부착을 갖는 물질이 지지 부재(1)용 물질로서 사용되는 경우, 지지 부재(1)의 표면에 대한 이형 처리가 생략될 수 있다.
예를 들면, 플루오르 레진 또는 실리콘 레진과 같은 유기 물질이 지지 부재(1)용 물질로서 사용되는 경우, 이형 처리가 생략되는 경우일지라도, 뛰어난 이형 특성을 가질 수 있다.
지지 부재(1)는 상대적으로 높은 경도를 갖는 플레이트 모양을 갖거나, 유연성을 갖는 막의 모양을 가질 수도 있다.
지지 부재(1)가 막 모양인 경우, 롤(roll) 모양으로 굽을 수 있음에 따라, 제조 장치의 구조는, 금속 막이 연속적으로 만들어지는 곳에서 간략화될 수 있고, 추가로, 높은 생산성이 기대될 수 있다. 또한, 금속 막이 대량으로 제조되는 경우에 저장 공간이 감소될 수 있고, 만들어진 금속 막들이 전송되는 곳의 무게와 부피가 감소될 수 있고, 저장 비용과 운반 비용이 감소될 수 있다.
막 모양 지지 부재(1)가 사용되는 경우, 일반적으로, 세라믹 그린 시트의 성형에 사용되는 캐리어 막과 같은, 폴리에틸렌 테레프탈레이트(polyethylene terephthalate)로 만들어지고, 세라믹 그린 시트의 주형에 사용되는 캐리어 막이 전환될 수 있다. 이 경우에, 바람직하게는, 캐리어 막의 표면은 쉽게 벗기기를 수행하기 위해 플루오르 레진 또는 실리콘 레진으로 이형 처리되어 있다. 막 모양 지지 부재(1)용 물질로서, 폴리에틸렌 테레프탈레이트에 더하여, 폴리프로필렌 등이 사용될 수 있고, 유기 막이 아닌 스테인리스 합금으로 만들어진 막이 또한 사용될 수 있다.
팔라듐, 은, 금, 백금, 니켈, 코발트, 로듐 및 이리듐으로 구성된 그룹으로부터 선택된 적어도 하나의 금속이 무전해 도금용 촉매가 되기 위해 제1금속 막(2)을 구성하는 물질로서 사용될 수도 있다. 이들 금속들은 단독으로 사용되거나, 이들 금속들을 함유하는 합금으로 사용될 수도 있다.
뛰어난 촉매 작용을 이루기 위하여, 산화물 층의 형성으로 인한 패시베이션(passivation)을 방지하는 것이 필요하다. 그 결과, 제1금속 막(2)이 형성된 후에, 후술되는 무전해 도금의 단계를 즉시 수행하는 것이 필요하거나, 산화 막의 형성을 방지하기 위해 제어하는 것이 필요하다. 쉽게 제어를 수행하는 관점으로부터 귀금속을 사용하는 것이 바람직하다. 무엇보다도, 팔라듐이 다양한 도금 용액에 대해 높은 촉매 작용으로 인해 바람직하다. 또한 패시브 막을 제거하기 위한 처리 후에, 후술되는 것과 같은 무전해 도금을 수행하는 것이 효과적이다.
본 발명의 실시형태들에서, 제1금속 막(2)이 일정한 연속적인 막으로 성장하기 전에 제1금속 막을 형성하는 제1단계를 완료하는 것이 중요하다.
제1단계에 의해 형성된 제1금속 막(2)은 도 2에 도시된 바와 같이, 일정한 연속적인 막을 형성하지 않는 한 임의의 형태일 수도 있다. 예를 들면, 제1금속 막은 섬 구조(섬 스테이지), 망 구조(채널 스테이지 또는 홀 스테이지), 원자의 모양, 분자의 모양, 클러스터의 모양 등이 될 수도 있다. 특히, 제1금속 막(2)은 임의의 1×105㎚2의 영역 내에서 일정한 연속적인 막이 아닌 것이 바람직하다. 제1금속 막(2)의 형상은 섬 구조 또는 망 구조인 것이 바람직하고, 채널 스테이지에서 섬 구조 또는 망 구조인 것이 더욱 바람직하고, 섬 구조인 것이 가장 바람직하다.
일반적으로, 박막의 성장 처리에서, 이를 위하여 지지 부재에서 원자의 도달, 이동, 시드의 형성, 시드의 성장 및 융합(coalescence)이 발생한다. 일정한 연속적인 막으로의 성장은 섬 구조와 망 구조의 스테이지들을 통해 발생한다. 일정한 연속적인 막으로 성장하는데 필요한 시간은, 막을 만드는 조건들, 예를 들면, 부착되는 물질의 정렬과 조건들과 지지 부재, 그리고 또한 진공 후막을 형성하는 장치에서 조건들에 따라 변한다. 그러나, 일반적으로, 두께가 최대로 수십 ㎚에 도달하는 경우, 일정한 연속적인 막으로의 성장이 발생한다. 본 발명자의 실험은, 팔라듐, 은, 구리, 금 및 철에 대해 두께가 10㎚ 이상, 20㎚ 이상, 30㎚ 이상, 20㎚ 이상 그리고 10㎚ 이상이 되는 경우에, 증착된 막들이 거의 모든 지지 부재들과 증착 조건들에 관해 일정한 연속적인 막들로 성장하는 것을 보여준다.
그 결과, 본 발명을 구성하는 금속 막을 제조 하는 방법이 수행되는 경우, 바람직하게는, 막을 만드는 조건이 결정되는 준비 단계가 미리 수행된다. 이것은 예를 들면, 제1 금속 막(2)과 지지 부재(1)를 구성하는 물질의 유형, 진공 박막 형성 장치에서 조건들의 설정, 시간에 대한 조건을 제외한 것을 포함할 수도 있다. 막을 만드는 조건이 결정되어, 제1금속 막(2)이 형성되고, 그 결과, 제1금속 막(2)이 일정한 연속적인 막으로 성장하는 임계 시간이 발견된다.
실질적인 대량 생산 스테이지에서, 제1금속 막(2)을 형성하는 제1단계가 전술된 준비 단계에서 발견된 임계 시간보다 짧은 시간으로 수행된다. 막이 지지 부재로 되는 막의 기다란 길이로 연속적으로 만들어지는 경우, 전술된 시간이 막의 전송 속도에 의해 제어된다. 그러나, 당연히, 제1금속 막(2)은 무전해 도금의 이후 단계에서 무전해 도금을 위한 촉매 시드로서 기능하도록 알맞은 부착량으로 형성되어야 한다.
도 1b에 도시된 바와 같이, 제2금속 막(4)을 형성하는 제2단계가 촉매로서 제1금속 막(2)을 사용하는 무전해 도금이 적용되면서 특정 금속으로부터 막을 만드는 것에 의해 수행된다.
제2금속 막(4)을 형성하는 무전해 도금에서, 무전해 도금 배스(bath)가 사용된다. 이것은 예를 들면, 니켈, 구리, 은, 팔라듐, 백금, 코발트 및 로듐으로 구성된 그룹으로부터 선택된 적어도 하나의 금속을 포함한다.
이 제2금속 막(4)은 결과 금속 막의 키 부분을 구성한다. 제2금속 막(4)은 전기적 전도성, 비용 등의 관점으로부터 구리 또는 니켈로 구성되는 것이 바람직하다. 적층 세라믹 전자 부품을 제조하기 위한 소성의 경우에, 이 금속 막이 적층 세라믹 전자 부품의 내부 도전체 막으로서 사용되고 감압을 적용하기 위해 가능하다. 이 경우에, 예를 들면, 무전해 구리 도금 배스, 무전해 니켈-인 합금 도금 배스 및 무전해 니켈-붕소 합금 도금 배스가 무전해 도금 배스로서 사용될 수 있다.
한편, 적층 세라믹 전자 부품을 만들기 위해 소성 스테이지에서 감압을 적용할 수 없는 경우, 제2금속 막(4)은 은, 팔라듐, 백금 또는 이들의 합금으로 구성된다.
전술된 다양한 금속들을 혼합물로서 다른 금속 성분과 혼합하여 만들어진 합금이 사용될 수도 있다. 이들에 더하여, 코발트-인, 코발트-붕소, 로듐 등의 무전해 도금 배스들이 사용될 수 있다.
도 1a에 도시된 바와 같이, 제1단계에서, 마스크(3)가 제1금속 막(2)을 형성하기 위해 사용되고, 제1금속 막이 이에 의해 패턴으로 된다. 그 결과, 무전해 도금이 제2단계에서 수행되는 경우, 제2금속 막(4)이 제1금속 막(2)이 형성된 부분에만 형성되고, 그 결과, 금속 막이 전체로서 패턴으로 된다. 이와 같은 마스크(3)로서, 예를 들면, 금속 마스크들과 다양한 마스크 막들이 사용될 수 있다.
패턴을 만드는 방법은 전술된 마스크(3)를 사용하는 방법에 한정되지 않는다. 예를 들면, 포토레지스트와 같은 다양한 레지스트들을 사용하는 방법들이 가능하다. 제1금속 막(2)이 형성된 후에 수행되는 에칭의 방법과 제2금속 막(4)이 형성된 후에 수행되는 에칭의 방법도 또한 가능하다.
그러나, 절차의 간략화란 관점으로부터, 금속 마스크와 같은 마스크(3)를 사용하는 방법은 마스크(3)가 쉽게 부착되거나 분리될 수 있고, 반복적으로 사용될 수 있고, 패턴화하는 조건이 제1금속 막(2)이 형성되는 스테이지에서 성취될 수 있음에 따라 유리하다.
본 발명을 구성하는 금속 막을 위한 제조 방법은 또한 후술되는 것과 같이 수행될 수 있다.
이 두번째 실시형태에서, 지지 부재에 제1금속 막을 형성하는 제1단계는 진공 박막 형성 장치를 사용한다. 무전해 도금을 위한 시드가 되는 제1금속 막을 형성하는 물질이나 무전해 도금에 대해 촉매작용을 갖지 않는 물질이 사용된다.
이 제1단계는 제1금속 막이 일정한 연속적인 막으로 성장하기 전에 완료된다. 이것은 첫번째 실시형태와 유사하다. 제1금속 막은 임의의 1×105㎚2 영역의 섬 구조 또는 망 구조인 것이 바람직하다. 이도 또한 첫번째 실시형태와 유사하다.
그 후에, 무전해 도금 촉매로서 작용하는 물질이 표면 또는 담금 도금에 의한 무전해 도금용 시드가 되기 위해 제1금속 막의 전체에 치환되고, 이에 의해, 제2금속 막을 형성하는 제2단계가 수행된다. 이 제2금속 막은 전술된 바와 같은 제1금속 막의 최소한의 표면에 이온 치환 반응으로 인해 형성된다. 그 결과, 제1금속 막과 유사한 방법으로, 일정한 연속적인 막이 구성되지 않는다.
더 상세하게는, 이 제2단계에서, 제1금속 막이 형성된 지지 부재가 무전해 도금 용액에 대해 촉매 작용을 갖는 금속의 수용액에 담금처리된다. 치환 반응은 이 담금된 조건에서 산화-환원 평형 포텐셜에서의 차이로 인해 진행된다. 그 결과, 제1금속 막을 구성하는 금속의 산화-환원 평형 포텐샬이 제2금속 막을 구성하는 금속의 것보다 더 기준이 되는 것이 필요하다. 반대로, 제2금속 막을 구성하는 금속의 산화-환원 평형 포텐샬이 제1금속 막을 구성하는 금속의 것보다 높은 것이 필요하다.
전술된 바와 같이, 제1금속 막은 무전해 도금 용액에 대해 촉매작용을 가질 필요가 없다. 이것은 예를 들면, 은, 알루미늄, 카드뮴, 코발트, 구리, 크롬, 철, 갈륨, 인듐, 망간, 니켈, 납, 주석 및 아연으로 구성된 그롭으로부터 선택된 적어도 하나로 구성될 수 있다.
이들 금속들 중 카드뮴, 납, 주석 및 아연은 촉매를 파괴하는 기능을 하고, 그 결과, 광택 막이 필요한 경우, 다른 금속을 사용하는 것이 보다 낫다.
한편, 팔라듐 클로라이드·염산 수용액 등은 제2금속 막을 형성하는데 사용되는 촉매 기능을 갖는 금속 수용액으로서 사용될 수 있다. 이 용액은 일반적으로 무전해 도금의 전처리용 활성화 용액으로 사용된다. 당연히, 촉매 특성을 갖는 다른 금속들 사이에서, 제1금속 막을 구성하는 물질보다 더 높은 산화-환원 평형 포텐샬을 갖는 이들이 사용될 수 있다. 즉, 이들은 제1금속 막에 함유된 금속을 치환하는 것이 가능하다. 예를 들면, 팔라듐 뿐만 아니라, 백금, 금, 은, 로듐 및 이리듐이 사용될 수 있다.
이 금속들은 단독으로 또는 이들 금속들의 임의의 하나를 함유하는 합금으로서 제1 또는 제2금속 막들에 함유되는 예가 된다.
제3금속 막을 형성하는 제3단계가 촉매로서 전술된 제2금속 막을 사용하여 무전해 도금이 적용되는 동안 금속으로부터 막을 만드는 것에 의해 수행된다. 이 제3단계가 전술된 첫번째 실시형태에서 제2금속 막(4)을 형성하는 제2단계에 대응하고, 이와 실질적으로 유사하기 때문에, 전술된 설명이 이에도 또한 적용된다.
전술된 바와 같이, 첫번째나 두번째 실시형태에서 만들어진 금속 막이 적층 세라믹 전자 부품, 예를 들면, 다층 세라믹 커패시터의 커패시턴스를 형성하는 내부 전극의 내부 도전체 막을 형성하는데 유리하게 사용될 수 있다.
도 3a~3c는 본 발명에 따른 적층 세라믹 전자 부품을 제조하는 방법의 첫번째 실시형태를 도시한다.
도 3a에서, 본 발명에 따른 금속 막을 제조하는 방법의 첫번째 또는 두번째 실시형태들에 의해 만들어진 금속 막들(11)이 지지 부재(12)에 형성되어 도시된다. 금속 막들(11)은 도 3a에 도시된 바와 같이 지지 부재에 형성되는 조건에 따라 다루어진다.
도 3b에 도시된 바와 같이, 금속 막들(11)과 세라믹 그린 시트(13)로 구성된 합성물(14)이 금속 막들(11)을 덮기 위해 지지 부재(12)에 세라믹 그린 시트(13)를 주형하여 만들어진다.
도 3c에 도시된 바와 같이, 그린 적층제(15)가 복수의 합성물들(14)을 적층하여 만들어진다. 도 3c에 따라, 그린 적층체의 일부에만 합성물들(14)의 적층 동안 중간 단계가 도면에 도시된다. 도 3a는 적층에서의 선행으로 합성물(14)이 상부 위치에 위치되는 것을 도시한다.
도 3c에 도시된 바와 같이, 합성물(14)은 먼저 적층된 합성물(14)에 적층될 때까지 지지 부재(12)에 의해 후퇴된다. 그 결과, 합성물(14)이 적층될 때 마다, 복수의 합성물들(14)이 화살표(16)에 의해 지시되는 것과 같이 지지 부재(12)의 측면으로부터의 압력의 적용으로 반복적으로 압착된다. 이후, 지지 부재(12)가 화살표(17)에 의해 지시된 것과 같이 벗겨진다.
지지 부재(12)를 벗기는 단계는 각 합성물(14)을 적층하는 단계 전에 수행될 수도 있다.
다층 세라믹 커패시터를 만들기 위한 그린 시트(15)의 경우, 금속 막들(11) 사이의 정렬이, 커패시턴스를 형성하는 내부 전극이 적층 단계 사이에서, 세라믹 그린 시트(13)와 서로 막들(11)에 의해 구성되도록 수행된다.
그린 적층체(15)가 개별적인 적층 세라믹 전자 부품용 적층 칩을 만들기 위해 절단된다. 필요한 경우, 그 이후에, 탈지의 단계와 소성의 단계가 취해진다.
그 결과, 단자 전극들 등이 소성된 적층체의 외부 표면에 형성되고, 그 결과, 다층 세라믹 커패시터와 같은, 목적하는 세라믹 전자 부품이 완성된다.
도 4a~4c는 본 발명에 따른 적층 세라믹 전자 부품을 제조하는 방법의 두번째 실시형태를 설명하기 위한 도면들이다.
도 4a에서, 금속 막들(21)이 도 3a에 도시된 것과 유사한 방법으로 지지 부재(22)에 형성되는 것이 보인다.
도 4a에서, 캐리어 막(23)에 주형된 세라믹 그린 시트(24)가 보인다.
전술된 바와 같이, 지지 부재(22)에 형성된 금속 막들(21)과 캐리어 막(23)에 주형된 세라믹 그린 시트(24)가 각각 준비되고, 그 이후, 다음 단계들이 순차적으로 수행된다.
도 4b에 도시된 바와 같이, 금속 막들(21)과 세라믹 그린 시트(24)의 합성물(25)을 형성하는 단계가 지지 부재(22)로부터 세라믹 그린 시트(24)로 금속 막들(21)을 전송하는 것에 의해 수행된다.
특히, 지지 부재(22)에 형성된 금속 막들(21)과 캐리어 막(23)에 의해 후퇴되는 세라믹 그린 시트(24)가 서로 겹쳐지고, 이 조건에서, 지지 부재(22)와 캐리어 막(23)이 겹침 방향에서 가압된다. 그 결과, 지지 부재(22)가 화살표(26)에 의해 지시된 것과 같이 벗겨지고, 그에 의해, 금속 막들(21)이 지지 부재(22)로부터 세라믹 그린 시트(24)로 전송된다.
도 4c에 도시된 바와 같이, 그린 적층체(27)를 형성하는 단계가 복수의 합성물들(25)을 적층하여 수행된다. 도 4c에서, 도 3c와 유사하게, 그린 적층체(27)의 일부만이 도시되었고, 이 도면은 적층에 선행하여 합성물들(25)이 상부 위치로 위치된다.
합성물(25)이 선행하여 적층된 합성물(25)에 적층될 때 까지 캐리어 막(23)에 의해 밀려난다. 그 결과, 합성물(25)이 적층된 후에, 화살표(28)에 의해 지시된 바와 같이 캐리어 막(23) 측면으로부터 가압되고, 합성물들(25)이 서로 반복적으로 압착되고, 그 이후, 캐리어 막(23)이 화살표(29)에 의해 지시된 바와 같이 벗겨져서, 그린 적층체(27)가 만들어진다.
캐리어 막(23)을 벗기는 단계는 각 합성물(25)을 적층하는 단계 전에 수행될 수도 있다.
전술된 첫번째 실시형태에서와 유사한 방법으로, 그린 적층체(27)가 절단되어 만들어지고, 필요한 경우, 탈지와 소성의 단계가 취해진다. 그 결과, 단자 전극들 등이 형성되고, 그 결과, 다층 세라믹 커패시터와 같은 목적하는 적층 세라믹 전자 부품이 만들어진다.
본 발명의 실시형태들은 다층 세라믹 커패시터 뿐만 아니라, 예를 들면, 다층 세라믹 지지 부재들, 적층 세라믹 인덕터들 및 적층 필터들과 같은 적층 세라믹 전자 부품들에 적용될 수 있다.
다음으로, 본 발명의 실시형태들에 따른 효과들을 증명하기 위해 수행된 실험들이 기술될 것이다.
(실험 1)
실험 1에서, 금속 막을 제조하는 것에 관한 실시예들과 비교예들이 각각 수행되고, 평가가 만들어진다.
1. 실시예 1
(1) 실리콘계 이형 층이 형성된 폴리에틸렌 테레프탈레이트로 만들어진 막이 지지 부재로서 준비된다. 개구부가 다층 세라믹 커패시터용 복수의 내부 전극들이 되는 부분들에 위치된 0.2㎜ 두께의 스테인리스 합금으로 만들어진 금속 마스크가 준비된다.
(2) 전술된 금속 마스크가 이형 층이 형성된 지지 부재의 표면에 근접하여 부착된다. 제1금속 막이 이 금속 마스크를 통해 진공 증착 장치에 의해 10초 동안 수정 공진기 두께 게이지 기준으로 1Å/sec의 막 생성율로 금속 막의 개구부에 팔라듐을 증착하여 형성된다.
팔라듐으로부터 형성된 제1금속 막이 전자 현미경(TEM)으로 관찰되고, 임의의 1×105㎚2 영역에 섬 구조로 팔라듐이 존재하는 것이 확인된다.
도 5는 전술된 제1금속 막의 전자 현미경을 통해 본 도면이다. 도 5에서, 참조 번호 1은 지지 부재를 나타내고, 참조 번호 2는 제1금속 막을 나타낸다.
(3) 제1금속 막이 형성된 지지 부재가 제2금속 막을 형성하기 위한 환원제로서 포스핀(phosphinic) 산을 사용하는 무전해 니켈-인 합금 도금 배스에 담금된다. 이 무전해 도금에서, 배스 온도는 80℃이고, 담금 시간은 50초이다.
이렇게 형성된 금속 막의 막 두께는 0.7㎛이다.
이 금속 막은 결함이 없고 우수한 이형 특성을 갖는다.
2. 실시예 2
(1) 실시예 1의 (1)에서와 유사하게 지지 부재와 금속 마스크가 준비된다.
(2) 전술된 금속 마스크가 전술된 지지 부재의 이형 층 측면의 표면에 근접하여 부착된다. 제1금속 막이 이 금속 마스크를 통해 진공 증착 장치에 의해 10초 동안 수정 공진기 두께 게이지 기준으로 2Å/sec의 막 생성율로 금속 막의 개구부에 철을 증착하여 형성된다.
철로부터 형성된 제1금속 막이 전자 현미경(TEM)으로 관찰되고, 임의의 1×105㎚2 영역에 섬 구조로 철이 존재하는 것이 확인된다.
(3) 팔라듐이, 1분동안 팔라듐 클로라이드·하이드로클로릭 산 이온 수용액에서, 제1금속 막이 형성된 지지 부재를 담금하여 철로 만들어진 제1금속 막의 표면에 치환되고, 이에 의해, 팔라듐으로 만들어진 제2금속 막이 형성된다.
(4) 제2금속 막이 형성된 지지 부재가 실시예 1의 단계 (3)과 유사하게 유사한 담금 시간 동안 무전해 니켈-인 합금 도금 배스에 담금되고, 그 결과, 제3금속 막이 무전해 도금에 의해 형성된다.
이렇게 형성된 금속 막의 막 두께는 0.7㎛이다.
이 금속 막은 결함이 없고 우수한 이형 특성을 갖는다.
3. 실시예 3
(1) 실시예 1의 (1)에서와 유사한 지지 부재와 금속 마스크가 준비된다.
(2) 전술된 금속 마스크가 전술된 지지 부재의 이형 층 측면의 표면에 근접하여 부착된다. 제1금속 막이 이 금속 마스크를 통해 진공 증착 장치에 의해 16초 동안 수정 공진기 두께 게이지 기준으로 6Å/sec의 막 생성율로 금속 막의 개구부에 은을 증착하여 형성된다.
은으로부터 형성된 제1금속 막이 전자 현미경(TEM)으로 관찰되고, 임의의 1×105㎚2 영역에 섬 구조로 제1금속 막이 존재하는 것이 확인된다.
(3) 제1금속 막이 형성된 지지 부재가 실시예 1의 단계 (3)과 유사하게 유사한 담금 시간 동안 무전해 니켈-인 합금 도금 배스에 담금되고, 그 결과, 제2금속 막이 무전해 도금에 의해 형성된다.
이렇게 형성된 금속 막의 막 두께는 0.6㎛이다.
이 금속 막은 결함이 없고 우수한 이형 특성을 갖는다.
4. 실시예 4
(1) 실시예 1의 (1)에서와 유사한 지지 부재와 금속 마스크가 준비된다.
(2) 전술된 금속 마스크가 전술된 지지 부재의 이형 층 측면의 표면에 근접하여 부착된다. 제1금속 막이 이 금속 마스크를 통해 진공 증착 장치에 의해 10초 동안 수정 공진기 두께 게이지 기준으로 5Å/sec의 막 생성율로 금속 막의 개구부에 은을 증착하여 형성된다.
은으로부터 형성된 제1금속 막이 전자 현미경(TEM)으로 관찰되고, 임의의 1×105㎚2 영역에 섬 구조로 제1금속 막이 존재하는 것이 확인된다.
(3) 팔라듐이, 1분동안 팔라듐 클로라이드·하이드로클로릭 산 이온 수용액에서, 제1금속 막이 형성된 지지 부재를 담금하여 구리로 만들어진 제1금속 막의 표면에 치환되고, 이에 의해, 팔라듐으로 만들어진 제2금속 막이 형성된다.
(4) 제2금속 막이 형성된 지지 부재가 실시예 1의 단계 (3)과 유사하게 유사한 담금 시간 동안 무전해 니켈-인 합금 도금 배스에 담금되고, 그 결과, 제3금속 막이 무전해 도금에 의해 형성된다.
이렇게 형성된 금속 막의 막 두께는 0.7㎛이다.
이 금속 막은 결함이 없고 우수한 이형 특성을 갖는다.
5. 실시예 5
(1) 실시예 1의 (1)에서와 유사한 지지 부재와 금속 마스크가 준비된다.
(2) 전술된 금속 마스크가 전술된 지지 부재의 이형 층 측면의 표면에 근접하여 부착된다. 제1금속 막이 이 금속 마스크를 통해 진공 증착 장치에 의해 30초 동안 수정 공진기 두께 게이지 기준으로 4Å/sec의 막 생성율로 금속 막의 개구부에 구리를 증착하여 형성된다.
구리로부터 형성된 제1금속 막이 전자 현미경(TEM)으로 관찰되고, 임의의 1×105㎚2 영역에 섬 구조로 제1금속 막이 존재하는 것이 확인된다.
(3) 팔라듐이, 1분동안 팔라듐 클로라이드·하이드로클로릭 산 이온 수용액에서, 제1금속 막이 형성된 지지 부재를 담금하여 구리로 만들어진 제1금속 막의 표면에 치환되고, 이에 의해, 팔라듐으로 만들어진 제2금속 막이 형성된다.
(4) 제2금속 막이 형성된 지지 부재가 실시예 1의 단계 (3)과 유사하게 유사한 담금 시간 동안 무전해 니켈-인 합금 도금 배스에 담금되고, 그 결과, 제3금속 막이 무전해 도금에 의해 형성된다.
이렇게 형성된 금속 막의 막 두께는 0.7㎛이다.
이 금속 막은 결함이 없고 우수한 이형 특성을 갖는다.
6. 비교예 1
(1) 실시예 1의 (1)에서와 유사한 지지 부재와 금속 마스크가 준비된다.
(2) 전술된 금속 마스크가 전술된 지지 부재의 이형 층 측면의 표면에 근접하여 부착된다. 제1금속 막이 이 금속 마스크를 통해 진공 증착 장치에 의해 100초 동안 수정 공진기 두께 게이지 기준으로 1Å/sec의 막 생성율로 금속 막의 개구부에 팔라듐을 증착하여 형성된다.
팔라듐으로부터 형성된 제1금속 막이 전자 현미경(TEM)으로 관찰되고, 임의의 1×105㎚2 영역에 섬 구조로 제1금속 막이 존재하는 것이 확인된다.
(3) 제1금속 막이 형성된 지지 부재가 실시예 1의 단계 (3)과 유사하게 유사한 담금 시간 동안 무전해 니켈-인 합금 도금 배스에 담금되고, 그 결과, 제2금속 막이 무전해 도금에 의해 형성된다.
그러나, 제2금속 막은 이 무전해 도금과 도금 후의 물 세척동안 제1금속 막과 함께 벗겨지고, 그 결과, 금속 막은 우수하게 형성될 수 없다.
7. 비교예 2
(1) 실시예 1의 (1)에서와 유사한 지지 부재와 금속 마스크가 준비된다.
(2) 전술된 금속 마스크가 전술된 지지 부재의 이형 층 측면의 표면에 근접하여 부착된다. 제1금속 막이 이 금속 마스크를 통해 진공 증착 장치에 의해 100초 동안 수정 공진기 두께 게이지 기준으로 10Å/sec의 막 생성율로 금속 막의 개구부에 니켈을 증착하여 형성된다.
니켈로부터 형성된 제1금속 막이 전자 현미경(TEM)으로 관찰되고, 임의의 1×105㎚2 영역에 섬 구조로 제1금속 막이 존재하는 것이 확인된다.
(3) 제1금속 막이 형성된 지지 부재가 실시예 1의 단계 (3)과 유사하게 유사한 담금 시간 동안 무전해 니켈-인 합금 도금 배스에 담금되고, 그 결과, 제2금속 막이 무전해 도금에 의해 형성된다.
이렇게 형성된 금속 막의 막 두께는 0.8㎛이다.
이 금속 막은 작은 이형 특성을 갖고, 세라믹 그린 시트로 전송이 시도되는 경우에 전송되지 않는다.
(실험2)
이 실험에서, 다층 세라믹 커패시터가 내부 전극으로서 실험 1에서 실시예1에 따른 금속 막을 사용하여 만들어진다.
주 물질로서 티탄산 바륨을 함유하는 7㎛ 두께의 세라믹 그린 시트가 금속 막이 형성된 지지 부재에 닥터 블레이드 방법으로 형성된다.
복수의 금속 막들과 복수의 세라믹 그린 시트로 제공된 그린 적층체가 세라믹 그린 시트와 금속 막을 서로 적층하여 각각 구성된 복수의 합성물들을 반복적으로 가압하여 만들어진다. 합성물들을 서로 압착하는 것이 지지 부재 측면으로부터의 가압에 의해 수행된다.
지지 부재로부터의 금속 막의 벗겨짐 특성은 이 단계 동안 우수하다.
그린 적층체가 소정의 치수로 절단되고, 그 이후, 1,200℃의 온도에서 소성된다. 그 결과, 단자 전극이 형성되고, 그 결과, 다층 세라믹 커패시터가 만들어진다.
기술된 실시형태에 대한 다양한 수정들이 다음의 청구범위에 의해 정의되는 본 발명의 사상내에서 당업자에게 가능하다.
전술된 바와 같은 본 발명에 의하면, 지지 부재로부터의 뛰어난 이형 특성과, 진공 박막 형성 장치에 의해 막을 만드는 동안, 또는 도금에 의해 금속 막을 형성하는 동안 또는 도금 후에 물 세척을 하는 동안 발생하기 쉬운 예를 들면, 벗겨짐과 균열 같은 결함들의 요구 양자를 만족한다.
도 1a와 도 1b는 본 발명을 구성하는 금속막을 제조하는 방법의 실시형태를 설명하기 위한 단면도이고 이 제조 방법에 포함되는 전형적인 단계들을 도시한다.
도 2는 도 1a에 도시된 제1금속 막(2)의 형성 조건을 추가로 확대한 단면도이다.
도 3a~3c는 본 발명에 따른 적층 세라믹 전자 부품을 제조하는 방법의 첫번째 실시형태를 설명하는 단면도이고, 이 제조 방법에 포함되는 전형적인 단계들을 도시한다.
도 4a~4c는 본 발명에 따른 적층 세라믹 전자 부품을 제조하는 방법의 두번째 실시형태를 설명하는 단면도이고, 이 제조 방법에 포함되는 전형적인 단계들을 도시한다.
도 5는 실험 1에서 만들어진 실시예 1에 따른 제1금속 막의 전자 현미경 사진이다.
<도면의 주요 부분에 대한 간단한 설명>
1: 지지 부재 2: 제1금속 막
3: 마스크 4: 제2금속 막
11: 금속 막 12: 지지 부재
13: 세라믹 그린 시트 14: 합성물
15: 그린 시트 21: 금속 막
22: 지지 부재 23: 캐리어 막
24: 세라믹 그린 시트 25: 합성물
27: 그린 적층체
Claims (16)
- 진공 박막 형성 장치를 사용하여 지지 부재에 무전해 도금 촉매 물질로 만들어진 제1금속 막을 형성하는 제1단계; 그리고촉매로서 상기 제1금속 막을 사용하여 무전해 도금이 적용되면서, 금속으로부터 막을 형성하여 제2금속 막을 형성하는 제2단계를 포함하고, 상기 제1단계는 상기 제1금속 막이 일정한 연속적인 막으로 성장하기 전에 완료되고, 상기 제 1 단계에서, 상기 제1금속 막은 임의의 1×105nm2 의 영역 내에서 섬 구조 또는 망 구조인 것을 특징으로 하는 금속 막의 제조 방법.
- 진공 박막 형성 장치를 사용하여 지지 부재에 무전해 도금 시드 물질로 만들어진 제1금속 막을 형성하는 제1단계;상기 제1금속 막의 최소한의 표면에 이온 치환 반응으로 인한 담금 도금의 적용 동안 부착에 의해 무전해 도금 촉매 물질로 만들어진 제2금속 막을 형성하는 제2단계; 및촉매로서 상기 제2금속 막을 사용하여 무전해 도금이 적용되면서, 금속으로부터 막을 만들어 제3금속 막을 형성하는 제3단계를 포함하고, 상기 제1단계는 상기 제1금속 막이 일정한 연속적인 막으로 성장하기 전에 완료되고, 상기 제 1 단계에서, 상기 제1금속 막은 임의의 1×105nm2 의 영역 내에서 섬 구조 또는 망 구조인 것을 특징으로 하는 금속 막의 제조 방법.
- 삭제
- 제1항에 있어서, 상기 제1금속 막은, 팔라듐, 은, 금, 백금, 니켈, 코발트, 로듐 및 이리듐으로 구성된 그룹으로부터 선택된 적어도 하나의 금속을 포함하는 것을 특징으로 하는 금속 막의 제조 방법.
- 제1항에 있어서, 상기 제1금속 막은 10㎚ 미만 두께의 팔라듐, 20㎚ 미만 두께의 은, 20㎚ 미만 두께의 금으로 구성된 그룹으로부터 선택된 금속 막을 포함하는 것을 특징으로 하는 금속 막의 제조 방법.
- 제1항 또는 제2항에 있어서, 무전해 도금이 적용되면서 형성된 상기 금속 막은 니켈, 구리, 은, 팔라듐, 백금, 코발트 및 로듐으로 구성된 그룹으로부터 선택된 적어도 하나의 금속을 포함하는 것을 특징으로 하는 금속 막의 제조 방법.
- 제2항에 있어서, 상기 제1금속 막은 은, 알루미늄, 카드뮴, 코발트, 구리, 크롬, 철, 갈륨, 인듐, 망간, 니켈, 납, 주석 및 아연으로 구성된 그룹으로부터 선택된 적어도 하나의 금속을 포함하고, 상기 제2금속 막은 상기 제1금속 막에 함유된 금속을 치환가능한 팔라듐, 백금, 금, 은, 로듐 및 이리듐으로 구성된 그룹으로부터 선택된 적어도 하나의 금속을 포함하는 것을 특징으로 하는 금속 막의 제조 방법.
- 제2항에 있어서, 상기 제1금속 막은 30㎚ 미만 두께의 구리, 20㎚ 미만 두께의 은 및 10㎚ 미만 두께의 철로 구성된 그룹으로부터 선택된 금속 막을 포함하는 것을 특징으로 하는 금속 막의 제조 방법.
- 제1항 또는 제2항에 있어서, 상기 제1단계에서, 상기 제1금속 막은 마스크를 통해 패턴이 형성되는 것을 특징으로 하는 금속 막의 제조 방법.
- 제1항 또는 제2항에 있어서, 상기 지지 부재로서, 상기 제1금속 막이 형성되는 표면을 갖고, 이형 처리된 것이 사용되는 것을 특징으로 하는 금속 막의 제조 방법.
- 제1항 또는 제2항에 따른 제조 방법으로 만들어지는 것을 특징으로 하는 금속 막.
- 진공 박막 형성 장치를 사용하여 지지 부재에 무전해 도금 촉매 물질로 만들어진 제1금속 막을 형성하는 단계;촉매로서 상기 제1금속 막을 사용하여 무전해 도금이 적용되면서 금속으로부터 막을 만들어 제2금속 막을 형성하는 단계;상기 금속 막을 덮기 위해 상기 지지 부재에 세라믹 그린 시트를 형성하여 상기 금속 막과 세라믹 그린 시트를 포함하는 합성물을 만드는 단계;복수의 상기 합성물들을 적층하여 그린 적층체를 만드는 단계;상기 각 합성물로부터 지지 부재를 벗기는 단계; 및상기 그린 적층체를 소성하는 단계를 포함하고, 상기 제1금속 막을 형성하는 단계는 상기 제1금속 막이 일정한 역속적인 막으로 성장하기 전에 완료되고, 상기 제 1 단계에서, 상기 제1금속 막은 임의의 1×105nm2 의 영역 내에서 섬 구조 또는 망 구조인 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
- 진공 박막 형성 장치를 사용하여 지지 부재에 무전해 도금 촉매 물질로 만들어진 제1금속 막을 형성하는 단계;촉매로서 상기 제1금속 막을 사용하여 무전해 도금이 적용되면서 금속으로부터 막을 만들어 제2금속 막을 형성하는 단계;세라믹 그린 시트를 준비하는 단계;상기 지지 부재로부터 상기 세라믹 그린 시트로 상기 금속 막을 운송하여 상기 금속 막과 상기 세라믹 그린 시트를 포함하는 합성물을 만드는 단계;상기 복수의 합성물들을 적층하여 그린 적층체를 만드는 단계; 및상기 그린 적층체를 소성하는 단계를 포함하고, 상기 제1금속 막을 형성하는 단계는 상기 제1금속 막이 일정한 연속적인 막으로 성장하기 전에 완료되고, 상기 제 1 단계에서, 상기 제1금속 막은 임의의 1×105nm2 의 영역 내에서 섬 구조 또는 망 구조인 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
- 진공 박막 형성 장치를 사용하여 지지 부재에 무전해 도금 시드 물질로 만들어진 제1금속 막을 형성하는 단계;상기 제1금속 막의 최소한의 표면에 이온 치환 반응으로 인한 담금 도금을 적용하는 동안 접착에 의해 무전해 도금 촉매 물질로 만들어진 제2금속 막을 형성하는 단계;상기 제2금속 막을 촉매로서 사용하여 무전해 도금이 적용되면서 금속으로부터 막을 만들어 제3금속 막을 형성하는 단계;상기 금속 막을 덮기 위해 상기 지지 부재에 세라믹 그린 시트를 형성하여 상기 금속 막과 상기 세라믹 그린 시트를 포함하는 합성물을 만드는 단계;복수의 상기 합성물들을 적층하여 그린 적층체를 만드는 단계;상기 각 합성물로부터 지지 부재를 벗기는 단계; 및상기 그린 적층체를 소성하는 단계를 포함하고, 상기 제1금속 막을 형성하는 단계는 상기 제1금속 막이 일정한 연속적인 막으로 성장하기 전에 완료되고, 상기 제 1 단계에서, 상기 제1금속 막은 임의의 1×105nm2 의 영역 내에서 섬 구조 또는 망 구조인 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
- 진공 박막 형성 장치를 사용하여 지지 부재에 무전해 도금 시드 물질로 만들어진 제1금속 막을 형성하는 단계;상기 제1금속 막의 최소한의 표면에 이온 치환 반응으로 인한 담금 도금을 적용하는 동안 접착에 의해 무전해 도금 촉매 물질로 만들어진 제2금속 막을 형성하는 단계;상기 제2금속 막을 촉매로서 사용하여 무전해 도금이 적용되면서 금속으로부터 막을 만들어 제3금속 막을 형성하는 단계;세라믹 그린 시트를 준비하는 단계;상기 금속 막을 지지 부재로부터 상기 세라믹 그린 시트로 운송하여 상기 금속 막과 상기 세라믹 그린 시트를 포함하는 합성물을 만드는 단계;복수의 상기 합성물들을 적층하여 그린 적층체를 만드는 단계; 및상기 그린 적층체를 소성하는 단계를 포함하고, 상기 제1금속 막을 형성하는 단계는 상기 제1금속 막이 일정한 연속적인 막으로 성장하기 전에 완료되고, 상기 제 1 단계에서, 상기 제1금속 막은 임의의 1×105nm2 의 영역 내에서 섬 구조 또는 망 구조인 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법.
- 제12항, 제13항, 제14항 및 제15항 중 어느 한 항에 따른 제조 방법에 의해 만들어지는 것을 특징으로 하는 적층 세라믹 전자 부품.
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