KR100674313B1 - 커패시터 내장형 인쇄회로기판 및 그 제조방법 - Google Patents

커패시터 내장형 인쇄회로기판 및 그 제조방법 Download PDF

Info

Publication number
KR100674313B1
KR100674313B1 KR1020050107119A KR20050107119A KR100674313B1 KR 100674313 B1 KR100674313 B1 KR 100674313B1 KR 1020050107119 A KR1020050107119 A KR 1020050107119A KR 20050107119 A KR20050107119 A KR 20050107119A KR 100674313 B1 KR100674313 B1 KR 100674313B1
Authority
KR
South Korea
Prior art keywords
layer
printed circuit
circuit board
nickel layer
nickel
Prior art date
Application number
KR1020050107119A
Other languages
English (en)
Inventor
문진석
이승은
정형미
정율교
손승현
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020050107119A priority Critical patent/KR100674313B1/ko
Application granted granted Critical
Publication of KR100674313B1 publication Critical patent/KR100674313B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/162—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed capacitors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/18—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4664—Adding a circuit layer by thick film methods, e.g. printing techniques or by other techniques for making conductive patterns by using pastes, inks or powders

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

본 발명은 커패시터 내장형 인쇄회로기판 및 그 제조방법에 관한 것으로, 상부전극 또는 하부전극과 유전체층 사이에 각각 니켈금속 중간층을 형성함으로써 기존의 전극층의 산화와 확산 문제 및 박막 유전체의 균일한 전면 증착 문제를 해결할 수 있다.
또한, 다층 인쇄회로기판 공정에 직접 적용할 수 있는 도금법을 이용하여 전극을 형성함으로써 경제적이고 효율적인 공정을 통해서 커패시터 내장형 인쇄회로기판을 제공할 수 있는 이점이 있다.
커패시터, 내장형, 인쇄회로기판, 전극, 유전체층, 중간 금속층, 니켈

Description

커패시터 내장형 인쇄회로기판 및 그 제조방법 {Printed circuit board with embedded capacitors and preparing method thereof}
도 1은 종래기술의 일 구체예에 따른 내장형 커패시터의 구조를 개략적으로 나타낸 단면도이다.
도 2는 종래기술의 다른 구체예에 따른 내장형 커패시터의 구조를 개략적으로 나타낸 단면도이다.
도 3은 본 발명의 일 구체예에 따른 내장형 커패시터의 구조를 개략적으로 나타낸 단면도이다.
도 4a 내지 도 4g는 본 발명의 일 구체예에 따라 내장형 커패시터를 제조하는 과정을 설명하기 위한 단면도이다.
도 5는 본 발명의 비교예 1에 따라 형성된 전극층 단면의 주사현미경 사진이다.
도 6은 본 발명의 실시예 1에 따라 형성된 전극층 단면의 주사현미경 사진이다.
※ 도면의 주요 부분에 대한 부호의 설명 ※
11, 12, 16, 17 : 절연수지층
13, 18 : 하부전극
14, 19 : 상부전극
15, 20 : 유전층
101, 108 : 절연수지층
102 : 하부전극
102a : 무전해 금속 도금층
102b : 전해 금속 도금층
103 : 제1니켈층
104 : 비정질 상유전체층
105 : 제2니켈층
106 : 제3니켈층
107 : 상부전극
본 발명은 커패시터 내장형 인쇄회로기판 및 그 제조방법에 관한 것이다. 보다 구체적으로는, 본 발명은 상부전극 또는 하부전극과 유전체층 사이에 니켈금속 중간층이 형성되어 고 신뢰도를 갖는 커패시터 내장형 인쇄회로기판 및 그 제조 방법에 관한 것이다.
현재까지 대부분의 인쇄회로기판(PCB)의 표면에는 일반적인 개별 칩 저항(Discrete Chip Resistor) 또는 일반적인 개별 칩 커패시터(Discrete Chip Capacitor)를 실장하고 있으나, 최근 저항 또는 커패시터 등의 수동소자를 내장한 인쇄회로기판이 개발되고 있다.
이러한 수동소자 내장형 인쇄회로기판 기술은 새로운 재료(물질)와 공정을 이용하여 기판의 외부 혹은 내층에 저항 또는 커패시터 등의 수동소자를 삽입하여 기존의 칩 저항 및 칩 커패시터의 역할을 대체하는 기술을 말한다. 다시 말하면, 수동소자 내장형 인쇄회로기판은 기판 자체의 내층 혹은 외부에 수동소자, 예를 들어, 커패시터가 묻혀 있는 형태로서, 기판 자체의 크기에 관계없이 수동소자인 커패시터가 인쇄회로기판의 일부분으로 통합되어 있다면, 이것을 "내장형 커패시터"라고 하며, 이러한 기판을 커패시터 내장형 인쇄회로기판(Embedded Capacitor PCB)이라고 한다. 이러한 커패시터 내장형 인쇄회로기판의 가장 중요한 특징은 커패시터가 인쇄회로기판의 일부분으로 본래 갖추어져 있기 때문에 기판 표면에 실장할 필요가 없다는 것이다.
한편, 현재까지의 커패시터 내장형 인쇄회로기판 기술은 크게 3가지 방법으로 분류될 수 있는 바, 이를 상세히 설명하면 다음과 같다.
첫째로, 중합체 커패시터 페이스트를 도포하고, 열 경화, 즉 건조시켜 커패시터를 구현하는 중합체 후막형(Polymer Thick Film Type) 커패시터를 구현하는 방법이 있다. 이 방법은 인쇄회로기판의 내층에 중합체 커패시터 페이스트를 도포하 고, 다음에 이를 건조시킨 후에 전극을 형성하도록 동 페이스트(Copper paste)를 인쇄 및 건조시킴으로써 내장형 커패시터를 제조하게 된다.
둘째로, 세라믹 충진 감광성 수지(Ceramic filled photo-dielectric resin)를 인쇄회로기판에 코팅(coating)하여 개별 내장형 커패시터(embedded discrete type capacitor)를 구현하는 방법으로서, 미국 모토롤라(Motorola)사가 관련 특허 기술을 보유하고 있다(미국 특허 제6,349,456호 참조). 이 방법은 세라믹 분말(Ceramic powder)이 함유된 감광성 수지를 기판에 코팅한 후에 동박(copper foil)을 적층시켜서 각각의 상부전극 및 하부전극을 형성하며, 이후에 회로 패턴을 형성하고 감광성 수지를 식각하여 개별 커패시터를 구현하게 된다.
셋째로, 인쇄회로기판의 표면에 실장되던 디커플링 커패시터(Decoupling capacitor)를 대체할 수 있도록 인쇄회로기판 내층에 커패시턴스 특성을 갖는 별도의 유전층을 삽입하여 커패시터를 구현하는 방법으로서, 미국 산미나(Sanmina)사가 관련 특허 기술을 보유하고 있다(미국 특허 제5,079,069호, 제5,261,153호 및 제5,800,575호 참조). 이 방법은 인쇄회로기판의 내층에 전원전극 및 접지전극으로 이루어진, 커패시턴스 특성을 갖는 별도의 유전층을 삽입하여 전원 분산형 디커플링 커패시터(Power distributed decoupling capacitor)를 구현하고 있다.
전술한 3가지 기술별로 각각 여러 공정이 개발되고 있고, 각각의 공정에 따라 구현 방법에 차이가 있지만, 현재의 커패시터 내장형 인쇄회로기판 시장은 크게 형성되어 있지 않다. 따라서 전 세계적으로 이들 기술에 대한 표준화는 아직 이루어지지 않고 있으며, 상용화에 사용될 정도의 공정 기술은 아직 개발 중에 있다.
한편, 통상의 커패시터 내장형 인쇄회로기판에서 커패시터층은 도 1 및 도 2에 나타낸 바와 같이, 한 쌍의 절연수지층(11, 12 및 16, 17) 사이에 형성되며, 하부전극(13 및 18) 및 상부전극(14 및 19)과 그 사이에 형성된 유전체층(15 및 20)으로 구성된다.
특히, 현재 다층 인쇄회로기판의 재료로 사용되고 있는 절연수지는 높은 표면조도를 갖기 때문에, 도 1에 나타낸 바와 같이, 절연수지층(11) 상에 도금법을 통해서 하부전극(13)을 형성한 후 박막 유전층(15)을 증착하는 경우에는 전면으로 고르게 증착하기 어려운 문제점이 있다. 따라서, 커패시터로 제작된 후에도 단락이 발생되기 쉽고, 공정진행 중 전극층(13, 14)이 온도, 습도 등의 환경에 따라 산화되거나 절연층(11, 12)으로 확산될 우려가 있다.
상술한 문제점을 해결하기 위한 방안으로서, 도 2에 나타낸 바와 같이, 물리 기상 증착법(Physical Vapor Deposition)을 사용하여 전극(18, 19)을 형성하는 방법이 적용되고 있다.
이 방법은 하부전극(18)의 표면조도를 낮추어 유전층의 커버리지(coverage)를 좋게 유지하는 장점이 있으나 단가가 높아 공정에 적용하는데 어려움이 있다. 또한, 형성된 전극층(18, 19)은 공정 진행 중에 고온뿐만 아니라 상온 상에서도 산화되거나, 즉, Cu가 Cu2O로 산화되거나, 제조라인 상의 환경(온/습도)의 영향을 받아 금속층이 유전층으로 확산될 가능성이 높아 불량의 원인이 되기도 한다.
이에 본 발명에서는 상기와 같은 문제점을 해결하기 위하여 기존 공정에서 사용하는 도금방식을 개선하여 제품에 적용하고, 중간 금속층을 형성함으로써 상/하부전극의 산화를 방지하고 표면조도를 조절할 수 있음을 발견하였고, 본 발명은 이에 기초하여 완성되었다.
따라서, 본 발명의 목적은 전극층의 산화 및 확산을 방지하고, 박막 유전체를 균일하게 전면 증착시켜 신뢰성을 높일 수 있는 커패시터 내장형 인쇄회로기판 및 그 제조방법을 제공하는데 있다.
본 발명의 다른 목적은 다층 인쇄회로기판 공정에 직접 적용할 수 있는 도금법을 이용하여 전극을 형성함으로써 경제적이고 효율적인 공정을 통해서 커패시터 내장형 인쇄회로기판을 제공할 수 있는 커패시터 내장형 인쇄회로기판 및 그 제조방법을 제공하는데 있다.
상기 목적 및 기타 목적을 달성하기 위한 본 발명의 커패시터 내장형 인쇄회로기판은,
한 쌍의 절연수지층 사이에 적층된 커패시터를 갖는 커패시터 내장형 인쇄회로기판에 있어서,
상기 커패시터가:
하부전극,
상기 하부전극 상에 형성된 제1니켈층,
상기 제1니켈층 상에 형성된 비정질 상유전체층,
상기 유전체층 상에 형성된 제2니켈층,
상기 제2니켈층 상에 형성된 제3니켈층, 및
상기 제3니켈층 상에 형성된 상부전극
을 포함하는 것을 특징으로 한다.
여기서, 상기 비정질 상유전체층은 (ⅰ) Bi 금속과, (ⅱ) Zn, Nb, Mg, Ni, Sc, In, Cu, Ta, Zr, Ti, Gd 및 이들의 조합으로 이루어진 군으로부터 선택된 적어도 하나의 금속의 복합금속 산화물을 함유할 수 있다.
상기 하부전극 및 상부전극의 두께는 각각 1 내지 30㎛인 것이 바람직하다.
상기 제1니켈층 및 제2니켈층의 두께는 각각 0.3 내지 1.0㎛인 것이 바람직하다.
또한, 상기 비정질 상유전체층의 두께는 0.07 내지 1.0㎛인 것이 바람직하다.
상기 제3니켈층의 두께는 0.5 내지 1.0㎛인 것이 바람직하다.
상기 목적 및 기타 목적을 달성하기 위한 본 발명의 커패시터 내장형 인쇄회로기판의 제조방법은,
(a) 절연수지층을 갖는 제1외층용 인쇄회로기판을 제공하는 단계;
(b) 상기 제1외층용 인쇄회로기판의 절연수지층 상에 하부전극을 형성하는 단계;
(c) 상기 하부전극 상에 제1니켈층을 형성하는 단계;
(d) 상기 제1니켈층 상에 비정질 상유전체층을 형성하는 단계;
(e) 상기 비정질 상유전체층 상에 제2니켈층을 형성하는 단계;
(f) 상기 제2니켈층 상에 제3니켈층을 형성하는 단계;
(g) 상기 제3니켈층 상에 상부전극을 형성하는 단계; 및
(h) 상기 상부전극이 형성된 제1외층용 인쇄회로기판 상에 절연수지층을 갖는 제2외층용 인쇄회로기판을 적층하는 단계;
를 포함하는 것을 특징으로 한다.
여기서, 상기 (b) 단계는 무전해 금속 도금 및 전해 금속 도금을 통해서 수행될 수 있다.
바람직하게는, 상기 (c) 단계가 전해 니켈 도금을 통해서 수행될 수 있다.
바람직하게는, 상기 (d) 단계가 상기 제1니켈층 상에 비정질 상유전체를 200℃ 이하의 온도에서 도포하여 수행될 수 있다.
바람직하게는, 상기 (e) 단계가 물리 기상 증착법(PVD)을 통해서 수행될 수 있다.
바람직하게는, 상기 (f) 단계가 무전해 니켈 도금을 통해서 수행될 수 있다.
바람직하게는, 상기 (g) 단계가 전해 금속 도금을 통해서 수행될 수 있다.
바람직하게는, 상기 (h) 단계가 빌드업(Build up) 공정을 이용하여 수행될 수 있다.
이하, 본 발명을 첨부된 도면을 참조하여 좀 더 구체적으로 살펴보면 다음과 같다.
도 3은 본 발명의 일 구체예에 따른 내장형 커패시터의 구조를 개략적으로 나타낸 단면도이다.
본 발명의 커패시터 내장형 인쇄회로기판에서, 상기 내장형 커패시터는 한 쌍의 절연수지층(101, 108) 사이에 적층되어 형성되며, 무전해 금속 도금층(102a) 및 전해 금속 도금층(102b)으로 이루어진 하부전극(102), 제1니켈층(103), 비정질 상유전체층(104), 제2니켈층(105), 제3니켈층(106) 및 상부전극(107)이 순차적으로 적층되어 형성된다.
이하, 도 4a 내지 도 4g를 참조하여 본 발명의 일 구체예에 따른 커패시터 내장형 인쇄회로기판의 제조방법을 설명한다.
우선, 제1외층용 인쇄회로기판의 절연수지층(101) 상에 무전해 도금(electroless plating) 방법으로 금속 시드층(seed layer; 102a)을 약 0.3∼1.0㎛의 두께로 얇게 형성한 후, 상기 금속 시드층(102a)에 전해 도금 방법으로 금속 도금층(102b)을 약 1.0∼30㎛의 두께로 형성하여 하부전극(102)을 형성한다(도 4a 참조).
본 발명에서 사용되는 제1외층용 인쇄회로기판은 적용 목적에 따라 하나 또는 그 이상의 회로층을 갖는 인쇄회로기판이 특별히 한정되지 않고 사용될 수 있으며, 절연수지 역시 당업계에서 사용되는 것이라면 특별히 한정되지 않고 사용가능하다.
상기 금속은 전도성 금속으로서, 은, 금, 백금, 팔라듐, 구리, 니켈, 철, 알루미늄, 몰리브덴, 텅스텐 및 이들의 조합으로 이루어진 군으로부터 선택될 수 있으며, 바람직하게는 구리를 사용하는 것이 전형적이다.
이로부터 형성되는 하부전극(102)의 두께는 통상 1.0∼30㎛인 것이 전형적이다.
다음, 상기 하부전극(102) 상에 니켈 금속 중간층으로서, 바람직하게는 전해 니켈 도금을 통해서 약 0.3 내지 1.0㎛의 두께로 제1니켈층(103)을 형성한다(도 4b 참조).
상기 전해 니켈 도금 방법은 당업계에서 사용되는 방법이라면 특별히 한정되지 않고 적용될 수 있다. 본 발명에서 금속 중간층으로서 형성되는 제1니켈층(103)은 전극의 산화를 방지하고, 공정 진행 중에 발생할 수 있는 절연층으로의 확산을 방지하는 역할을 한다. 또한, 니켈은 통상 전극 형성에 사용되는 구리보다 융점이 높고 다른 재료에 비해 저렴할 뿐 아니라, 표면조도를 낮추어 후속 공정에서 형성되는 유전층에 대한 커버리지 특성을 향상시킬 수 있다.
상기 제1니켈층(103)의 두께는 경제성 대비 상술한 특성을 효율적으로 달성할 수 있도록 0.3 내지 1.0㎛인 것이 바람직하다.
다음, 상기 제1니켈층(103) 상에 바람직하게는 비정질 상유전체를 도포하여 약 0.07 내지 1.0㎛의 두께로 비정질 상유전체층(104)을 형성한다(도 4c 참조).
상기 비정질 상유전체는 40 이상의 유전율을 갖는 유전체로서, 특히, (ⅰ) Bi 금속과, (ⅱ) Zn, Nb, Mg, Ni, Sc, In, Cu, Ta, Zr, Ti, Gd 및 이들의 조합으로 이루어진 군으로부터 선택된 적어도 하나의 금속의 복합금속 산화물을 사용하는 것이 바람직하다.
특별히 이에 한정되는 것은 아니지만, 그 일례로는 다음과 같은 화합물을 들 수 있다:
- Bix(M'yMz")O7, 여기서 M'= Zn, Mg, Ni, Sc, In 또는 Cu이고, M"은 Nb 또는 Ta이며, 1.3<x<2.0, 0.8<y<1.5, 그리고 z<1.6임.
- BixZnyNbzZrαO7, 여기서 1.3<x<2.0, y<1.0, z<1.5,α<2.0임.
- BixZnyNbzTiαO7, 여기서 1.3<x<2.0, y<1.0, z<1.5,α<2.0임.
- BixZnyNbzGdαO7, 여기서 1.3<x<2.0, y<1.0, z<1.5,α<2.0임.
- BixNbyO4, 여기서 1.3<x<2.0, y<1.0임.
가장 바람직하게는, BiZnNb계 비정질 금속 산화물로서, BixZnyNbzO7, 1.3<x<2.0, 0.8<y<1.5, 그리고 z< 1.6을 만족하는 복합금속 산화물을 사용하는 것이 좋다
이때, 상기 도포 방법은 스핀 코팅, 증착, 분사, 졸-겔(Sol-Gel), 스퍼터(Sputter), 복합재료(composite)를 이용한 캐스팅, 적층(laminating) 등의 방법을 이용하여 수행될 수 있으나, 특별히 이에 한정되는 것은 아니다.
또한, 상기 도포 과정은 약 200℃ 이하의 온도, 바람직하게는 약 50 내지 150℃, 좀 더 바람직하게는 100 내지 150℃의 비교적 저온의 온도에서 수행하여 통 상의 소성 등을 통한 결정화과정 없이 비정질 상태로 유지되도록 한다.
다음, 상기 비정질 상유전체층(104) 상에 바람직하게는 물리 기상 증착법(PVD)을 통해서 약 0.3 내지 1.0㎛의 두께로 제2니켈층(105)을 형성한다(도 4d 참조).
상기 물리 기상 증착법은 당업계에서 사용되는 방법이라면 특별히 한정되지 않고 적용될 수 있다. 본 발명에서 또 다른 금속 중간층으로서 형성되는 제2니켈층(105)은 제1니켈층(103)과 마찬가지로 전극의 산화를 방지하고, 공정 진행 중에 발생할 수 있는 절연층으로의 확산을 방지하는 역할을 한다.
상기 제2니켈층(105)의 두께는 경제성 대비 상술한 특성을 효율적으로 달성할 수 있도록 0.3 내지 1.0㎛인 것이 바람직하다.
다음, 상기 제2니켈층(105) 상에 바람직하게는 통상의 무전해 도금 방법으로 제3니켈층(106)으로서 니켈 시드층(106)을 약 0.5 내지 1.0㎛의 두께로 형성한다(도 4e 참조).
상기 제3니켈층(106)은 금속 중간층(105)과 후속 공정에서 형성될 상부전극(107)과의 밀착력을 향상시키고 상부전극(107)의 조도를 향상시키는 역할을 한다.
상기 제3니켈층(106)의 두께는 경제성 대비 상술한 특성을 효율적으로 달성할 수 있도록 0.5 내지 1.0㎛인 것이 바람직하다.
다음, 상기 제3니켈층(106) 상에 전해 도금 방법으로 금속 도금층(107)을 약 1.0∼30㎛의 두께로 형성하여 상부전극(107)을 형성한다(도 4f 참조).
상기 금속은 전도성 금속으로서, 은, 금, 백금, 팔라듐, 구리, 니켈, 철, 알 루미늄, 몰리브덴, 텅스텐 및 이들의 조합으로 이루어진 군으로부터 선택될 수 있으며, 바람직하게는 구리를 사용하는 것이 전형적이다.
이로부터 형성되는 상부전극(107)의 두께는 통상 1.0∼30㎛인 것이 전형적이다.
마지막으로, 상기 상부전극(107)이 형성된 제1외층용 인쇄회로기판 상에 절연수지층(108)을 갖는 제2외층용 인쇄회로기판을 바람직하게는 빌드업(Build up) 공정을 이용하여 적층함으로써 커패시터가 내장된 인쇄회로기판을 완성한다.
상기 제2외층용 인쇄회로기판은 적용 목적에 따라 하나 또는 그 이상의 회로층을 갖는 인쇄회로기판이 특별히 한정되지 않고 사용될 수 있다.
이처럼, 본 발명에 따르면, 통상의 전극층 형성시 사용되는 구리보다 융점이 높고 저렴한 니켈을 이용하여 전극층과 유전체층 사이에 중간 금속층을 형성함으로써 전극의 산화를 방지하고 공정 진행 중에 발생할 수 있는 절연층으로의 확산을 방지할 수 있다. 아울러, 니켈 중간 금속층을 통해서 표면조도를 조절함으로써 유전체의 커버리지를 향상시킬 수 있어 고 신뢰성 및 고 밀착성을 갖는 커패시터 내장형 인쇄회로기판을 구현할 수 있다.
이하 하기 실시예를 통하여 본 발명을 좀 더 구체적으로 설명하지만 이에 본 발명의 범주가 한정되는 것은 아니다.
비교예 1
전처리된 절연기재 상에 다음에 나타낸 공정 조건에서 하부전극, 유전체층 및 상부전극을 각각 형성한 후, 이로부터 얻은 전극층 단면의 주사전자현미경 사진을 도 5에 나타내었다.
※ 절연기재 전처리(Desmear)
1. 스웰러(SEC.MV SWELLER) 5분
2. 핫 린스(Hot Rinse; 기판세척) 1분
3. 수세(기판세척) 1분
4. 과망간산염 처리(KMNO4) 5분
5. 핫 린스(기판세척) 1분
6. 수세(기판세척) 1분
7. 환원(SEC.MV RED.CONDITION) 3분
8. 수세(기판세척) 1분
※ 하부전극 형성
아르곤 분위기 하에 약 200℃ 이하의 온도에서 절연기재 상에 Cu를 약 3시간 동안 증착하여 약 1.0㎛의 두께로 Cu층을 형성함.
※ 유전체층 형성
1. 유전체 종류
- Bi1.5Zn1Nb1.5O7
2. 스퍼터 방법으로 형성
- 증착 압력 : 200mTorr 이하
- 온도 : 200℃ 이하
- 증착 시간 : 3시간 이하
3. 두께 : 300nm(0.3㎛)
※ 상부전극 형성
아르곤 분위기 하에 약 200℃ 이하의 온도에서 유전체층 상에 Cu를 약 3시간 동안 증착하여 약 1.0㎛의 두께로 Cu층을 형성함.
실시예 1
상기 비교예 1에 나타낸 절연기재 전처리 방법에 따라 전처리된 절연기재 상에 다음에 나타낸 공정 조건에서 하부전극, 제1니켈층, 비정질 상유전체층, 제2니켈층, 제3니켈층, 및 상부전극을 각각 형성한 후, 이로부터 얻은 전극층 단면의 주사전자현미경 사진을 도 6에 나타내었다.
※ 하부전극 형성
Cu층을 다음의 무전해 및 전해도금법으로 형성함.
<무전해 도금 조건>
1. 산세(NEOG.MV CONDITIONER)(기판세척) 5분
2. 핫 린스(기판세척) 1분
3. 수세(기판세척) 1분
4. 소프트 에칭[NaPS, 60% H2SO4](기판세척) 3분
5. 수세(기판세척) 1분
6. 프리-딥[Pre Dip Neog MV](도금 전처리) 상온 1분
7. 활성화처리[NEOG.MV ACTIVATOR](도금 전처리) 40℃ 4분
8. 수세(기판세척) 1분
9. 환원[Reducer WA. H3BO3](도금 전처리) 30℃ 3분
10. 수세(기판세척) 1분
11. 화학동[Basic sol. Cu sol. Red sol. Cu, Stabilizer, NaOH(25%)] 20분
12. 수세(기판세척) 1분
13. 건조
- 두께 : 1.0㎛
<전해도금 조건>
- 전류밀도 : 1.2 ampere/dm2
- 도금시간 : 5분
- 도금용액 농도
CuSO4·5H2O : 200g/ℓ
H2SO4 : 30g/ℓ
Cl- : 40ppm 이하
레벨러(Leveler) 20㎖/ℓ
광택제(Brightner) 0.5㎖/ℓ
- 두께 : 1.0㎛
※ 제1니켈층 형성
<전해 도금 조건>
- 전류밀도 : 1.2 A/dm2
- 도금시간 : 5분
- 두께 : 1.0㎛
※ 유전체층 형성
1. 유전체종류
- Bi1.5Zn1Nb1.5O7
2. 스퍼터 방법으로 형성
- 증착 압력 : 200mTorr 이하
- 온도 : 200℃ 이하
- 증착 시간 : 3시간 이하
3. 두께 : 300nm(0.3㎛)
※ 제2니켈층 형성
1. 스퍼터 방법으로 형성
- 증착 압력 : 7.0mTorr 이하
- 온도 : 200℃ 이하
- 증착 시간 : 30분 이하
- 분위기 : 아르곤 가스(15sccm)
2. 두께 : 200nm(0.2㎛)
※ 제3니켈층 형성
<무전해 도금 조건>
1. 산탈지(DP320, H2SO4계열) 온도 40℃, pH 1.0 이하, 1분 처리
2. Pd 흡착(MSR-28) 온도 30℃, pH 3.0∼4.0, 3분 처리
3. 수세(기판세척) 1분
4. 화학Ni(UYEMURA, Ni 4g/L함유) 80℃, 3분
5. 수세(기판세척) 1분
6. 건조
- 두께 1.0㎛
※ 상부전극 형성
<전해 도금 조건>
- 전류밀도 : 1.2 A/dm2
- 도금시간 : 5분
- 도금용액 농도
CuSO4·5H2O : 200g/ℓ
H2SO4 : 30g/ℓ
Cl- : 40ppm 이하
레벨러 20㎖/ℓ
광택제 0.5㎖/ℓ
- 두께 : 1.0㎛
도 5 및 도 6에 나타낸 바와 같이, 중간 Ni 금속층을 적용하여 전극층을 형성한 본 발명의 경우(도 2), 종래기술의 방법에 따라 전극층을 형성한 경우(도 1) 에 비하여 보다 우수한 유전층 커버리지 특성을 얻을 수 있으며, 전극층의 산화 및 확산 등을 방지할 수 있음을 알 수 있었다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 커패시터 내장형 인쇄회로기판 및 그 제조방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
전술한 바와 같이, 본 발명에 따르면, 기존 공정에서 사용하는 도금방식을 개선하여 제품에 적용하고, 전극층과 유전체층 사이에 중간 금속층을 형성함으로써 상/하부전극의 산화 및 확산을 방지하고 표면조도를 조절할 수 있다.
아울러, 박막 유전체를 균일하게 전면 증착시켜 신뢰성을 높일 수 있을 뿐 아니라, 다층 인쇄회로기판 공정에 직접 적용할 수 있는 도금법을 이용하여 전극을 형성함으로써 경제적이고 효율적인 공정을 통해서 커패시터 내장형 인쇄회로기판을 제공할 수 있다는 점에서 그 효용성이 기대된다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.

Claims (19)

  1. 한 쌍의 절연수지층 사이에 적층된 커패시터를 갖는 커패시터 내장형 인쇄회로기판에 있어서,
    상기 커패시터는:
    하부전극,
    상기 하부전극 상에 형성된 제1니켈층,
    상기 제1니켈층 상에 형성된 비정질 상유전체층,
    상기 유전체층 상에 형성된 제2니켈층,
    상기 제2니켈층 상에 형성된 제3니켈층, 및
    상기 제3니켈층 상에 형성된 상부전극
    을 포함하는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판.
  2. 제1항에 있어서, 상기 비정질 상유전체층은 (ⅰ) Bi 금속과, (ⅱ) Zn, Nb, Mg, Ni, Sc, In, Cu, Ta, Zr, Ti, Gd 및 이들의 조합으로 이루어진 군으로부터 선택된 적어도 하나의 금속의 복합금속 산화물을 함유하는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판.
  3. 제1항에 있어서, 상기 하부전극 및 상부전극의 두께는 각각 1 내지 30㎛인 것을 특징으로 하는 커패시터 내장형 인쇄회로기판.
  4. 제1항에 있어서, 상기 제1니켈층 및 제2니켈층의 두께는 각각 0.3 내지 1.0㎛인 것을 특징으로 하는 커패시터 내장형 인쇄회로기판.
  5. 제1항에 있어서, 상기 비정질 상유전체층의 두께는 0.07 내지 1.0㎛인 것을 특징으로 하는 커패시터 내장형 인쇄회로기판.
  6. 제1항에 있어서, 상기 제3니켈층의 두께는 0.5 내지 1.0㎛인 것을 특징으로 하는 커패시터 내장형 인쇄회로기판.
  7. (a) 절연수지층을 갖는 제1외층용 인쇄회로기판을 제공하는 단계;
    (b) 상기 제1외층용 인쇄회로기판의 절연수지층 상에 하부전극을 형성하는 단계;
    (c) 상기 하부전극 상에 제1니켈층을 형성하는 단계;
    (d) 상기 제1니켈층 상에 비정질 상유전체층을 형성하는 단계;
    (e) 상기 비정질 상유전체층 상에 제2니켈층을 형성하는 단계;
    (f) 상기 제2니켈층 상에 제3니켈층을 형성하는 단계;
    (g) 상기 제3니켈층 상에 상부전극을 형성하는 단계; 및
    (h) 상기 상부전극이 형성된 제1외층용 인쇄회로기판 상에 절연수지층을 갖는 제2외층용 인쇄회로기판을 적층하는 단계;
    를 포함하는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판의 제조방법.
  8. 제7항에 있어서, 상기 (b) 단계는 무전해 금속 도금 및 전해 금속 도금을 통해서 수행되는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판의 제조방법.
  9. 제7항에 있어서, 상기 (c) 단계는 전해 니켈 도금을 통해서 수행되는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판의 제조방법.
  10. 제7항에 있어서, 상기 (d) 단계는 상기 제1니켈층 상에 비정질 상유전체를 200℃ 이하의 온도에서 도포하여 수행되는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판의 제조방법.
  11. 제10항에 있어서, 상기 비정질 상유전체는 (ⅰ) Bi 금속과, (ⅱ) Zn, Nb, Mg, Ni, Sc, In, Cu, Ta, Zr, Ti, Gd 및 이들의 조합으로 이루어진 군으로부터 선택된 적어도 하나의 금속의 복합금속 산화물인 것을 특징으로 하는 커패시터 내장형 인쇄회로기판의 제조방법.
  12. 제7항에 있어서, 상기 (e) 단계는 물리 기상 증착법(PVD)을 통해서 수행되는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판의 제조방법.
  13. 제7항에 있어서, 상기 (f) 단계는 무전해 니켈 도금을 통해서 수행되는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판의 제조방법.
  14. 제7항에 있어서, 상기 (g) 단계는 전해 금속 도금을 통해서 수행되는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판의 제조방법.
  15. 제7항에 있어서, 상기 (h) 단계는 빌드업(Build up) 공정을 이용하여 수행되는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판의 제조방법.
  16. 제7항에 있어서, 상기 하부전극 및 상부전극의 두께는 각각 1 내지 30㎛인 것을 특징으로 하는 커패시터 내장형 인쇄회로기판의 제조방법.
  17. 제7항에 있어서, 상기 제1니켈층 및 제2니켈층의 두께는 각각 0.3 내지 1.0㎛인 것을 특징으로 하는 커패시터 내장형 인쇄회로기판의 제조방법.
  18. 제7항에 있어서, 상기 비정질 상유전체층의 두께는 0.07 내지 1.0㎛인 것을 특징으로 하는 커패시터 내장형 인쇄회로기판의 제조방법.
  19. 제7항에 있어서, 상기 제3니켈층의 두께는 0.5 내지 1.0㎛인 것을 특징으로 하는 커패시터 내장형 인쇄회로기판의 제조방법.
KR1020050107119A 2005-11-09 2005-11-09 커패시터 내장형 인쇄회로기판 및 그 제조방법 KR100674313B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050107119A KR100674313B1 (ko) 2005-11-09 2005-11-09 커패시터 내장형 인쇄회로기판 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050107119A KR100674313B1 (ko) 2005-11-09 2005-11-09 커패시터 내장형 인쇄회로기판 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR100674313B1 true KR100674313B1 (ko) 2007-01-24

Family

ID=38014876

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050107119A KR100674313B1 (ko) 2005-11-09 2005-11-09 커패시터 내장형 인쇄회로기판 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR100674313B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000062163A (ko) * 1998-11-23 2000-10-25 무어 제프리 찰스 박막 축전기의 형성
KR20040037241A (ko) * 2001-10-04 2004-05-04 오우크-미츠이, 인크 . 매립형 수동 소자용 전극으로서의 니켈 코팅된 구리

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000062163A (ko) * 1998-11-23 2000-10-25 무어 제프리 찰스 박막 축전기의 형성
KR20040037241A (ko) * 2001-10-04 2004-05-04 오우크-미츠이, 인크 . 매립형 수동 소자용 전극으로서의 니켈 코팅된 구리

Similar Documents

Publication Publication Date Title
US8154849B2 (en) Laminated electronic component
JP4741616B2 (ja) フォトレジスト積層基板の形成方法
US8315036B2 (en) Ceramic electronic component and method for manufacturing the same
US8130485B2 (en) Ceramic electronic component and method for manufacturing the same
DK147800B (da) Fremgangsmaade til fremstilling af metalliserede genstande af isolationsmateriale, fortrinsvis trykte kredsloeb
KR100997629B1 (ko) 내열 에이징 특성이 우수한 금속 피복 폴리이미드 수지 기판의 제조 방법
US9171671B2 (en) Laminate type electronic component and manufacturing method therefor
US3884771A (en) Process of producing resinous board having a rough surface usable for firmly supporting thereon a printed circuit
KR20160001026A (ko) 기판 내장용 적층 세라믹 전자부품, 그 제조방법 및 적층 세라믹 전자부품 내장형 인쇄회로기판
WO2001021859A1 (fr) Film de cuivre electrolytique a feuille de support et procede de fabrication dudit film et stratifie plaque de cuivre utilisant ledit film de cuivre electrolytique a feuille de support
US7430106B2 (en) Materials for forming capacitor layer and printed wiring board having embedded capacitor circuit obtained by using the same
JP2010093112A (ja) 積層型電子部品およびその製造方法
JP4409558B2 (ja) 薄膜キャパシタを内蔵した印刷回路基板の製造方法及びそれにより製造された印刷回路基板
US6962642B2 (en) Treating copper surfaces for electronic applications
JP2637804B2 (ja) メッキ付き基材
KR100674313B1 (ko) 커패시터 내장형 인쇄회로기판 및 그 제조방법
JP2000073170A (ja) 金属化されたサブストレ―ト材料の製造方法
JP5217609B2 (ja) 積層セラミック電子部品およびその製造方法
CN102376450A (zh) 层叠型陶瓷电子部件及其制造方法
US20040027769A1 (en) Method of electroless plating and ceramic capacitor
KR100665367B1 (ko) 박막 커패시터 내장된 인쇄회로기판 및 그 제조방법
KR100219757B1 (ko) 적층형 박막 인덕터의 제조 방법
JPH01187912A (ja) 電子部品の端面電極形成方法
JPH08273967A (ja) 電子部品の電極形成方法
JPH10125556A (ja) 積層電子部品内部電極用転写シート及び積層電子部品の内部電極作成方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130111

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20131224

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141231

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20170102

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180102

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20190103

Year of fee payment: 13