KR100463776B1 - 도전성 페이스트, 적층 세라믹 전자부품의 제조방법 및적층 세라믹 전자부품 - Google Patents

도전성 페이스트, 적층 세라믹 전자부품의 제조방법 및적층 세라믹 전자부품 Download PDF

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    • C04B2237/70—Forming laminates or joined articles comprising layers of a specific, unusual thickness
    • C04B2237/704—Forming laminates or joined articles comprising layers of a specific, unusual thickness of one or more of the ceramic layers or articles

Abstract

본 발명은 적층 세라믹 커패시터에 있어서, 소성시의 세라믹층과 내부 도체막 사이에서의 수축 거동의 차이에 의한 크랙(crack) 등의 결함이 발생하기 어렵게 하기 위하여, 내부 도체막을 위한 도전성 페이스트에 세라믹 분말을 함유시키면서, 이 세라믹 분말이 세라믹층의 전기적 특성에 악영향을 미치지 않도록 하는 것을 목적으로 한다.
본 발명의 구성에 따르면, 도전성 페이스트에 있어서, 도전성 금속 분말 및 유기 비이클(organic vehicle)에 더하여, 세라믹 분말을 함유시킨다. 세라믹 분말은 Ra(La 등), Mg 및 Mn의 화합물 중 적어도 1종을 포함하며, 또한 하소된 ABO3계(A는 Ba 등이고, B는 Ti 등이다)의 분말로, 금속 분말보다 작은 평균 입자 직경을 가지며, 또한, 세라믹층을 구성하는 베이스용 세라믹의 소결 온도에서는 소결하지 않는 분말이다.

Description

도전성 페이스트, 적층 세라믹 전자부품의 제조방법 및 적층 세라믹 전자부품{Electroconductive paste, method of producing monolithic ceramic electronic part, and monolithic ceramic electronic part}
본 발명은 도전성 페이스트, 이 도전성 페이스트를 내부 도체막의 형성을 위해 사용하여 실시되는 적층 세라믹 전자부품의 제조방법, 및 도전성 페이스트를 사용하여 구성된 적층 세라믹 전자부품에 관한 것으로, 특히, 적층 세라믹 전자부품에 있어서 박층화 및 다층화가 진행되더라도, 그 구조상의 결함이 발생하기 어렵게 하기 위한 개량에 관한 것이다.
적층 세라믹 전자부품의 일례로서의 적층 세라믹 커패시터는 이하와 같이 하여 제조되는 것이 일반적이다.
우선, 그 표면에, 원하는 패턴을 갖는 내부 도체막이 도전 성분을 포함하는 도전성 페이스트에 의해 형성된, 유전체 세라믹 원료를 포함하는 세라믹 그린시트가 준비된다. 유전체 세라믹 원료로서는, 예를 들면, BaTiO3를 주성분으로 하는 것이 사용된다.
다음으로, 상술한 내부 도체막이 형성된 세라믹 그린시트를 포함하는 복수의 세라믹 그린시트가 적층되고, 열압착되며, 그에 따라 일체화된 그린 적층체가 제작된다.
다음으로, 이 그린 적층체는 소성되며, 그에 따라, 소결후의 적층체가 얻어진다. 이 적층체는 상술한 세라믹 그린시트에 의해 제공되는 복수의 세라믹층을 구비하는 적층 구조를 가지며, 적층체의 내부에는 상술한 내부 도체막이 세라믹층을통하여 정전 용량을 발생시키도록 배치되어 있다.
이어서, 적층체의 외표면상에는, 정전 용량을 배출하기 위하여 내부 도체막의 특정의 것에 전기적으로 접속되는 외부 전극이 형성된다.
이와 같이 하여, 적층 세라믹 커패시터가 완성된다.
이와 같은 적층 세라믹 커패시터에 있어서, 그 소형화 및 대용량화를 목적으로 하여, 최근, 세라믹층의 박층화 및 다층화가 진행되고 있다.
그러나, 세라믹층의 박층화 및 다층화를 도모하기 위해서는, 세라믹층과 내부 도체막 사이에서의 소성시의 수축 거동을 가능한 한 맞추는 것이 중요한 과제가 된다.
통상, 소성시의 승온 과정에 있어서, 내부 도체막에 포함되는 도전성 금속 분말의 수축 개시 온도는 세라믹층의 수축 개시 온도보다도 대폭으로 낮다. 이와 같이, 양자 사이에서 수축 거동에 차이가 있는 경우, 적층 세라믹 커패시터의 내부에 비교적 큰 응력이 발생하며, 내열충격성 등이 저하됨과 동시에, 심각한 경우에는, 크랙(crack)이나 세라믹층과 내부 도체막 사이에서의 박리가 발생한다.
이들 문제를 해결하기 위하여, 세라믹층에 포함되는 세라믹 원료와 동일한 조성 또는 다른 조성의 다양한 세라믹 원료 분말을, 내부 도체막을 형성하기 위하여 사용되는 도전성 페이스트에 첨가함으로써, 내부 도체막의 수축 거동을 세라믹층의 수축 거동에 가깝게 하는 방법이, 예를 들면 일본국 특허공개공보 평6-29098호에 있어서 제안되어 있다.
상술한 공보에서는 도전성 페이스트에, Zr이나 희토류(希土類) 원소의 산화물 등을 첨가해서, 도전성 페이스트에 포함되는 도전성 금속 분말의 소결을 억제하여, 그 수축 거동을 세라믹층에 있어서의 수축 거동에 가깝게 하는 것이 기재되어 있으며, 이에 의해, 크랙이나 세라믹층과 내부 도체막 사이에서의 박리를 발생하기 어렵게 하는 것에 성공하고 있다.
내부 도체막을 형성하기 위하여 사용되는 도전성 페이스트에의 세라믹 원료 분말의 첨가에 대해서는, 상술한 공보 이외에도, 예를 들면, 일본국 특허등록공보 평5-63929호, 일본국 특허공개공보 2001-15375호, 일본국 특허공개공보 2000-269073호 및 일본국 특허공개공보 평6-96998호 등에 기재되어 있으며, 이들 공보에는 적층 세라믹 커패시터의 구조상의 결함 방지뿐만이 아니라, 유전율의 증가나 내부 도체막의 커버리지(coverage)의 향상 등이 발명의 효과로서 나타나 있다.
최근의 전자공학(electronics) 기술의 발전에 따라, 전자부품의 소형화가 급속하게 진행되어, 적층 세라믹 커패시터에 있어서도, 그 소형화 및 대용량화의 요망이 점점 높아지고 있다. 예를 들면, 적층 세라믹 커패시터에 있어서, 그 세라믹층의 두께는 2㎛정도인 것이 실용화되고자 하고 있다.
한편, 내부 도체막의 두께는 1∼2㎛정도가 주류이며, 그 때문에, 세라믹층의 두께는 내부 도체막의 두께에 가까워지고 있다. 그 결과, 소성시에 있어서의 세라믹층과 내부 도체막 사이에서의 수축 거동의 차이에 의한 문제가 더욱더 현저해지고 있으며, 그로 인해, 적층 세라믹 커패시터의 구조상의 결함이 보다 발생하기 쉬워지고 있다.
물질 확산의 본질로부터 본다면, 소성시에 있어서, 내부 도체막을 형성하기 위한 도전성 페이스트중의 세라믹 원료 분말은 세라믹층측의 성분과 어떠한 반응을 일으킨다고 생각할 수 있다. 예를 들면, 상술한 일본국 특허공개공보 평6-290985호에 기재된 방법에서는, 적층 세라믹 커패시터의 구조상의 결함은 억제할 수 있지만, 세라믹층의 주성분이 아닌 금속 산화물을 도전성 페이스트에 첨가하고 있기 때문에, 소성시에 있어서, 도전성 페이스트중의 금속 산화물과 세라믹층에 포함되는 성분이 반응하여, 세라믹층의 전기적 특성을 변화시키는 것을 생각할 수 있다.
상술한 반응이 균일하게 발생한다면, 그다지 큰 문제가 되지 않지만, 실제는, 반응이 불균일하게 발생하기 때문에, 부분적으로 전기적 특성이 다른 세라믹층이 되어, 적층 세라믹 커패시터의 전기적 특성에 변동이 초래된다.
특히, 희토류 원소의 산화물을 도전성 페이스트에 첨가한 경우, 특허 제2722457호 공보에 기재되어 있는 바와 같이, 세라믹층에 있어서의 희토류 원소 산화물 분말과 접하고 있는 부분을 반도체화하고, 세라믹층에 있어서의 유전체로서 작용하는 부분의 두께가 실제의 세라믹층의 외관상의 두께보다도 얇게 된다는 현상이 발생한다. 그 결과, 적층 세라믹 커패시터의 절연 저항이나 그 외의 전기적 특성에 대한 신뢰성의 저하가 초래되기 때문에, 희토류 원소 산화물을 첨가하는 방법은 특히 세라믹층의 박층화에는 대응할 수 없다.
또한, 희토류 원소 산화물을 첨가한 도전성 페이스트를 사용한다 하더라도, 그 방법을 고안함으로써, 일본국 특허등록공보 평5-63929호나 일본국 특허공개공보 2001-15375호에 기재된 바와 같이, 비유전율의 증가나 신뢰성 향상 등의 효과를 얻을 수 있으나, 역시, 세라믹층에 있어서의 주성분과 이 주성분과는 다른 금속 산화물의 랜덤(random)한 반응에 의해, 세라믹층의 전기적 특성의 변동이 발생하여, 제품으로서의 적층 세라믹 커패시터의 전기적 특성의 변동을 초래한다.
이와 같은 변동에 대처하기 위하여, 제품의 출하 단계에 있어서, 특성마다의 규격화를 만족하도록 선별을 행하면 되지만, 이 경우에는, 양산에 있어서의 수율이 나쁘며, 불량률이 높아져서, 비용면에서 문제가 된다.
특히, 장래적으로는, 1㎛이하의 두께가 되는 것을 예측할 수 있는 것과 같이, 세라믹층의 박층화가 보다 진행된 단계에서는, 변동의 영향이 보다 현저해지기 때문에, 상술한 문제는 보다 심각해진다.
또한, 내부 도체막을 형성하기 위하여 사용되는 도전성 페이스트에, 세라믹층에 있어서의 주성분과는 다른 희토류 원소 산화물과 같은 금속 산화물을 첨가하는 경우, 이 금속 산화물을 단독으로 첨가하는 것이 아니라, 세라믹층에 있어서의 주성분 또는 이것에 유사한 것과 함께 금속 산화물을 첨가하는 것이 좋다고도 생각할 수 있다.
그러나, 상술한 기술을 적용하면서, 예를 들면 일본국 특허공개공보 2001-15375호나 일본국 특허공개공보 2000-269073호에 기재된 것과 같은 방법을 사용하더라도, 희토류 원소 산화물이 세라믹층에 확산되어, 세라믹층의 성분과 반응해서 적층 세라믹 커패시터의 전기적 특성의 변동을 초래하여, 양산에 있어서의 수율의 악화 및 불량률의 증가를 초래한다.
이와 같은 배경하에, 적층 세라믹 커패시터의 점차적인 소형화 및 대용량화가 진행되더라도, 적층 세라믹 커패시터의 구조상의 결함을 발생시키지 않고, 또한, 세라믹층의 전기적 특성에도 실질적인 악영향을 미치지 않는, 내부 도체막의 형성을 위한 도전성 페이스트의 실현이 요망된다.
이는 상술한 적층 세라믹 커패시터에 한하지 않으며, 다른 적층 세라믹 전자부품에 대해서도 마찬가지이다.
그래서, 본 발명의 목적은 상술한 바와 같은 요망을 만족할 수 있는 도전성 페이스트, 이 도전성 페이스트를 내부 도체막의 형성을 위해 사용하여 실시되는 적층 세라믹 전자부품의 제조방법 및 도전성 페이스트를 사용하여 구성된 적층 세라믹 전자부품을 제공하고자 하는 것이다.
도 1은 본 발명의 한 실시형태에 따른 도전성 페이스트를 사용하여 구성되는 적층 세라믹 전자부품의 일례로서의 적층 세라믹 커패시터(1)를 도해적으로 나타내는 단면도이다.
도 2는 본 발명에 따라 실시한 실험예 1에 있어서, 도전성 페이스트에 첨가된 실시예 1 및 비교예 1∼3의 각각에 따른 세라믹 분말 및 베이스용 세라믹에 대한 온도 상승에 따른 수축율의 변화를 나타내는 도면이다.
도 3은 본 발명에 따라 실시한 실험예 2에 있어서, 도전성 페이스트에 첨가된 실시예 2 및 비교예 4의 각각에 따른 세라믹 분말 및 베이스용 세라믹에 대한 온도 상승에 따른 수축율의 변화를 나타내는 도면이다.
<도면의 주요부분에 대한 간단한 설명>
1 : 적층 세라믹 커패시터 2 : 적층체
3 : 유전체 세라믹층 4, 5 : 내부 도체막
8, 9 : 외부 전극
본건 발명자는 이하와 같은 식견에 기초하여, 본 발명을 이루기에 이른 것이다.
즉, 소성시에 있어서의 내부 도체막의 수축 거동을 세라믹층의 수축 거동에 가깝게 하기 위해서는, 내부 도체막을 형성하기 위하여 사용되는 도전성 페이스트에 포함되는 도전성 금속 분말보다도 미립의 세라믹 분말을, 소성전에 건조한 도전성 페이스트막중에 있어서, 도전성 금속 분말 사이에 균일하게 존재시키는 것이 효과적이다. 이에 따라, 세라믹 분말의 첨가 효과를 효율적으로 얻을 수 있으며, 따라서, 도전성 페이스트에 첨가해야 할 세라믹 분말을 필요 최저한으로 억제할 수 있다.
또한, 내부 도체막을 형성하기 위하여 사용되는 도전성 페이스트에, 세라믹층에 있어서의 주성분과는 다른 금속 산화물을 첨가하는 경우, 이 금속 산화물을 단독으로 첨가하는 것이 아니라, 세라믹층에 있어서의 주성분 또는 이것에 유사한 것과 함께 금속 산화물을 첨가하게 되는데, 이들을 단순히 혼합하여 첨가하는 것이 아니라, 이들을 미리 열처리하여 반응시켜, 세라믹층을 구성하는 베이스용 세라믹의 소결 온도에서는 소결하지 않는 상태로 한 후의 단계에서 첨가하는 것이 좋다.
이상과 같은 식견에 기초하여 이루어진 본 발명에 따른 도전성 페이스트는, 베이스용 세라믹층으로 이루어지는 복수의 세라믹층 및 세라믹층 사이의 특정의 계면을 따라 연장되는 내부 도체막을 구비하는 적층 세라믹 전자부품에 있어서의 내부 도체막을 형성하기 위하여 사용되는 도전성 페이스트로서, 다음과 같은 구성을 구비하는 것을 특징으로 하고 있다.
즉, 이 도전성 페이스트는 도전성 금속 분말과, 세라믹 분말과, 유기 비이클(organic vehicle)을 포함하고 있다.
상술한 세라믹 분말은 Re(Re는 La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu 및 Y 중 적어도 1종이다), Mg 및 Mn의 화합물에서 선택되는 적어도 1종을 포함하며, 또한 하소된 ABO3계(A는 Ba, 또는 Ba 및 그 일부가 치환된 Ca 및 Sr 중 적어도 1종이고, B는 Ti, 또는 Ti 및 그 일부가 치환된 Zr 및 Hf 중 적어도 1종이다)의 분말로, 금속 분말보다 작은 평균 입자 직경을 가지며, 또한, 베이스용 세라믹의 소결 온도에서는 소결하지 않는 분말이다.
금속 분말은, 예를 들면, Ag, Ag를 주성분으로 하는 합금, Ni, Ni를 주성분으로 하는 합금, Cu 및 Cu를 주성분으로 하는 합금에서 선택된 적어도 1종으로 구성된다.
본 발명은 또한, 베이스용 세라믹으로 이루어지는 복수의 세라믹층 및 세라믹층 사이의 특정의 계면을 따라 연장되는 내부 도체막을 구비하는 적층 세라믹 전자부품을 제조하는 방법에도 적용된다.
이 적층 세라믹 전자부품의 제조방법은, 주성분이 일반식 A′B′O3(A′는 Ba, 또는 Ba 및 그 일부가 치환된 Ca 및 Sr 중 적어도 1종이고, B′는 Ti, 또는 Ti 및 그 일부가 치환된 Zr 및 Hf 중 적어도 1종이다)로 표시되는 베이스용 세라믹 원료 분말을 포함하는 세라믹 그린시트를 준비하는 공정과; 세라믹층을 제공하도록, 복수의 세라믹 그린시트가 적층됨과 동시에, 내부 도체막을 제공하도록, 상술한 바와 같은 본 발명에 따른 도전성 페이스트가 세라믹 그린시트 사이의 특정의 계면을 따라 부여된 그린 적층체를 제작하는 공정과; 그린 적층체를 소성하는 공정;을 구비하는 것을 특징으로 하고 있다.
이 제조방법은 바람직하게는, 적층 세라믹 커패시터의 제조방법에 적용된다. 이 경우, 그린 적층체를 제작하는 공정에 있어서, 도전성 페이스트에 의해 제공되는 내부 도체막은 세라믹층을 통하여 정전 용량을 얻을 수 있도록 배치되며, 그린 적층체를 소성하는 공정 후, 정전 용량을 배출하기 위하여 내부 도체막의 특정의 것에 전기적으로 접속되는 외부 전극을, 소결후의 적층체의 외표면상에 형성하는 공정이 더 실시된다.
본 발명은 또한, 베이스용 세라믹으로 이루어지는 복수의 세라믹층 및 세라믹층 사이의 특정의 계면을 따라 연장되는 내부 도체막을 구비하는 적층 세라믹 전자부품에도 적용된다.
이 적층 세라믹 전자부품에서는, 베이스용 세라믹의 주성분이 일반식 A′B′O3(A′는 Ba, 또는 Ba 및 그 일부가 치환된 Ca 및 Sr 중 적어도 1종이고, B′는 Ti, 또는 Ti 및 그 일부가 치환된 Zr 및 Hf 중 적어도 1종이다)로 표시되며, 또한, 내부 도체막은 상술한 바와 같은 본 발명에 따른 도전성 페이스트를 소성하여 얻어진 소결체로 이루어지는 것을 특징으로 하고 있다.
이 적층 세라믹 전자부품은 바람직하게는, 적층 세라믹 커패시터에 적용된다. 이 경우, 내부 도체막은 세라믹층을 통하여 정전 용량을 얻을 수 있도록 배치되고, 또한, 적층 세라믹 전자부품은 복수의 세라믹층으로 구성되는 적층체의 외표면상에 형성되며, 또한 정전 용량을 배출하기 위하여 내부 도체막의 특정의 것에 전기적으로 접속되는 외부 전극을 구비하고 있다.
<발명의 실시형태>
도 1은 본 발명의 한 실시형태에 따른 도전성 페이스트를 사용하여 구성되는 적층 세라믹 전자부품의 일례로서의 적층 세라믹 커패시터(1)를 도해적으로 나타내는 단면도이다.
적층 세라믹 커패시터(1)는 적층체(2)를 구비하고 있다. 적층체(2)는 적층되는 복수의 유전체 세라믹층(3)과, 복수의 유전체 세라믹층(3) 사이의 특정의 복수의 계면을 따라 각각 형성되는 복수의 내부 도체막(4 및 5)을 구비하고 있다.
내부 도체막(4 및 5)은 적층체(2)의 외표면에까지 도달하도록 형성되지만, 적층체(2)의 한쪽 단면(6)에까지 인출되는 내부 도체막(4)과 다른쪽 단면(7)에까지 인출되는 내부 도체막(5)이 적층체(2)의 내부에 있어서, 유전체 세라믹층(3)을 통하여 정전 용량을 얻을 수 있도록 번갈아 배치되어 있다.
상술한 정전 용량을 배출하기 위하여, 적층체(2)의 외표면상에서, 단면(6 및 7)상에는, 내부 도체막(4 및 5)의 특정의 것에 전기적으로 접속되도록, 외부 전극(8 및 9)이 각각 형성되어 있다. 또한, 외부 전극(8 및 9)상에는, 니켈, 동 등으로 이루어지는 제 1 도금층(10 및 11)이 각각 형성되며, 또한 그 위에는, 솔더(solder), 주석 등으로 이루어지는 제 2 도금층(12 및 13)이 각각 형성되어 있다.
이와 같은 적층 세라믹 커패시터(1)에 있어서, 유전체 세라믹층(3)을 구성하는 베이스용 세라믹은 일반식 A′B′O3(A′는 Ba, 또는 Ba 및 그 일부가 치환된 Ca 및 Sr 중 적어도 1종이고, B′는 Ti, 또는 Ti 및 그 일부가 치환된 Zr 및 Hf 중 적어도 1종이다)로 표시되는 주성분을 갖고 있다.
한편, 내부 도체막(4 및 5)은 다음과 같은 조성을 갖는 도전성 페이스트를 소성하여 얻어진 소결체로 구성된다.
즉, 도전성 페이스트는 도전성 금속 분말과 세라믹 분말과 유기 비이클을 포함하고 있다.
도전성 금속 분말로서는, 예를 들면, Ag, Ag를 주성분으로 하는 합금, Ni, Ni를 주성분으로 하는 합금, Cu, 또는 Cu를 주성분으로 하는 합금으로 이루어지는 분말, 또는 이들을 혼합한 분말이 사용된다.
세라믹 분말은 Re(Re는 La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu 및 Y 중 적어도 1종이다), Mg 및 Mn의 화합물에서 선택되는 적어도 1종을 포함하며, 또한 하소된 ABO3계(A는 Ba, 또는 Ba 및 그 일부가 치환된 Ca 및 Sr 중 적어도 1종이고, B는 Ti, 또는 Ti 및 그 일부가 치환된 Zr 및 Hf 중 적어도 1종이다) 분말이다. 또한, 이 세라믹 분말은 상술한 금속 분말보다 작은 평균 입자 직경을 가지며, 또한, 상술한 베이스용 세라믹의 소결 온도에서는 소결하지 않는 분말이다.
또한, 상술한 세라믹 분말은 하소 공정을 거쳐 얻어지는 것인데, 이 경우, 주성분인 ABO3계의 하소물과 첨가 성분인 Re, Mg 및 Mn의 화합물 중 적어도 1종을 혼합하여 하소한 것이어도, 또는, 주성분인 ABO3계의 출발 원료로서의 ACO3와 BO2에 첨가 성분으로서의 상술한 화합물을 첨가하여 혼합하고, 이들 출발 원료를 일괄하여 하소함으로써 얻어진 것이어도 된다.
상술한 바와 같이, 내부 도체막(4 및 5)을 형성하기 위하여 사용되는 도전성 페이스트에 포함되는 세라믹 분말에 관하여, 그 평균 입자 직경이 마찬가지로 도전성 페이스트에 포함되는 금속 분말의 평균 입자 직경보다도 작으며, 또한, 베이스용 세라믹의 소결 온도에서는 소결하지 않는 것으로 함으로써, 후술하는 실험예로부터 알 수 있는 바와 같이, 적층 세라믹 커패시터(1)의 구조상의 결함을 발생하기 어렵게 할 수 있고, 또한, 전기적 특성의 변동을 발생하기 어렵게 할 수 있으며, 그 결과, 유전체 세라믹층(3)의 박층화를 유리하게 도모할 수 있다.
도 1에 나타내는 바와 같은 적층 세라믹 커패시터(1)는 다음과 같이 하여 제조될 수 있다.
우선, 상술한 일반식 A′B′O3를 주성분으로 하는 베이스용 세라믹 원료 분말을 포함하는 슬러리가 준비되며, 이 슬러리를 시트 형상으로 성형함으로써, 세라믹 그린시트가 준비된다.
다음으로, 세라믹 그린시트상에, 상술한 특정적인 조성을 갖는 도전성 페이스트를 사용하여, 원하는 패턴을 갖는 내부 도체막(4 및 5)이 인쇄 등에 의해 형성된다.
다음으로, 상술한 바와 같이, 내부 도체막(4 및 5)이 각각 형성된 세라믹 그린시트가 필요 매수 적층됨과 동시에, 그 상하에, 내부 도체막이 형성되지 않은 세라믹 그린시트가 적층되고, 열압착됨으로써, 일체화된 적층체(2)의 그린 상태의 것이 얻어진다.
다음으로, 이 그린 적층체(2)는 예를 들면 환원성 분위기중에서 소성되며, 그에 따라, 적층체(2)가 소결된다. 이 소결 후의 적층체(2)에 있어서, 상술한 세라믹 그린시트는 유전체 세라믹층(3)을 제공하며, 내부 도체막(4 및 5)을 각각 형성하도록 부여된 도전성 페이스트는 소결체가 되고 있다.
다음으로, 적층체(2)의 단면(6 및 7)상에, 각각, 외부 전극(8 및 9)이 내부 도체막(4 및 5)의 특정의 것에 전기적으로 접속되도록 형성된다. 외부 전극(8 및 9)의 재료로서는, 상술한 내부 도체막(4 및 5)과 동일한 재료를 사용할 수 있다. 또한, 외부 전극(8 및 9)에 있어서의 도전 성분으로서는, 내부 도체막(4 및 5)을 위한 도전 성분으로서 앞에 예시한 Ag, Ag를 주성분으로 하는 합금, Ni, Ni를 주성분으로 하는 합금, Cu 또는 Cu를 주성분으로 하는 합금 외에, Pd 또는 Ag-Pd합금 등을 사용할 수도 있고, 또한, 금속 분말에 B2O3-Li2O-SiO2-BaO계 또는 B2O3-SiO2-BaO계 등의 유리 프릿(frit)을 첨가한 것도 사용할 수 있으며, 적층 세라믹 커패시터(1)의 용도나 사용 장소 등을 고려하여 적당한 재료가 선택된다.
또한, 외부 전극(8 및 9)은 도전성 금속 분말을 포함하는 페이스트를, 통상, 소결한 적층체(2)상에 부여하고, 베이킹함으로써 형성되지만, 그린 상태에 있는 적층체(2)상에 부여하고, 적층체(2)의 소성 공정에 있어서 동시에 베이킹되도록 해도 된다.
이어서, 외부 전극(8 및 9)상에, 니켈, 동 등의 도금을 행하여 제 1 도금층(10 및 11)을 형성하고, 또한 그 위에, 솔더, 주석 등의 도금을 행하여 제 2 도금층(12 및 13)을 형성함으로써, 적층 세라믹 커패시터(1)가 완성된다.
이상, 본 발명을 적층 세라믹 커패시터에 대하여 설명하였으나, 본 발명에 따른 도전성 페이스트는 베이스용 세라믹으로 이루어지는 복수의 세라믹층 및 세라믹층 사이의 특정의 계면을 따라 연장되는 내부 도체막을 구비하는 적층 세라믹 전자부품이면, 적층 세라믹 커패시터 이외의 적층 세라믹 전자부품에서도, 내부 도체막을 형성하기 위하여 유리하게 사용할 수 있다.
다음으로, 본 발명에 따른 도전성 페이스트의 조성 및 그것에 포함되는 세라믹 분말의 물성 및 특성 등에 대한 바람직한 범위를 명확하게 함과 동시에, 본 발명에 따른 효과를 확인하기 위하여 실시한 실험예에 대하여 설명한다.
<실험예>
(실험예 1)
실험예 1에서는, 베이스용 세라믹으로서, Ba/Ti비가 1.004인 BaTiO3를 주성분으로 하며, 이것에 Dy2O3, MgO, MnO 및 SiO2를 첨가한 것을 사용하고, 한편, 내부 도체막을 형성하기 위하여 사용하는 도전성 페이스트에 포함되는 도전성 금속 분말로서, 니켈 분말을 사용하였다.
우선, 베이스용 세라믹을 위한 출발 원료로서, 순도 99.9%이상의 TiCl4와 Ba(NO3)2를 준비하고, 이것을 칭량한 후, 수산을 사용하여 수산 티타닐 바륨{BaTiO(C2O4)·4H2O}으로서 침전시켜 침전물을 얻었다. 이 침전물을 1000℃의 온도에서 가열 분해시키고, 주성분으로서의 BaTiO3를 합성하여, 평균 입자 직경 0.3㎛의 BaTiO3분말을 얻었다.
한편, 평균 입자 직경이 모두 0.1㎛인 Dy2O3, MgO, MnO 및 SiO2의 각 분말을 준비하였다.
다음으로, 이들 원료 분말을 100몰의 BaTiO3에 대하여, Dy2O3가 1몰, MgO가 1.5몰, MnO가 0.2몰 및 SiO2가 2몰이 되도록 배합하여 혼합 분말을 얻었다.
다음으로, 이 혼합 분말에, 폴리비닐부티랄계 바인더 및 에탄올 등의 유기 용제를 첨가하고, 볼밀에 의해 습식 혼합하여 세라믹 슬러리를 제작하였다.
이 세라믹 슬러리를, 닥터 블레이드(doctor blade)법에 의해 시트 형상으로 성형하여, 두께 2.5㎛의 직사각형의 세라믹 그린시트를 얻었다.
한편, 내부 도체막을 형성하기 위하여 사용하는 도전성 페이스트를 준비하였다. 즉, 평균 입자 직경 0.4㎛의 니켈 분말을 47.5중량%와, 후술하는 세라믹 분말을 2.5중량%와, 에틸셀룰로오스를 테르피네올(terpineol)에 전자가 10중량%이며 또한 후자가 90중량%가 되도록 용해하여 제작한 유기 비이클을 35중량%와, 테르피네올을 15중량%를, 3개의 롤밀에 의해 분산 혼합 처리를 행함으로써, 양호하게 분산된 니켈 분말과 세라믹 분말을 함유하는 도전성 페이스트를 제작하였다.
여기에서, 도전성 페이스트에 첨가된 상술한 세라믹 분말에 관하여, 이하와 같이, 실시예 1 및 비교예 1, 2 및 3과 같은 4종류의 세라믹 분말을 제작하고, 각각의 세라믹 분말을 사용하여 4종류의 도전성 페이스트를 제작하였다.
(1)실시예 1
베이스용 세라믹의 경우와 동일한 순서에 의해 제작한 평균 입자 직경 0.2㎛의 (Ba0.95Ca0.05)TiO3분말에, 평균 입자 직경이 모두 0.1㎛인 Dy2O3및 MgO의 각 분말을 첨가하고, 이들을 볼밀에 의해 습식 혼합하며, 800℃의 온도에서 2시간 하소하고, 분쇄함으로써, 하소물인 세라믹 분말을 얻었다. 이 때, (Ba0.95Ca0.05)TiO3, Dy2O3및 MgO의 배합비는 100몰의 (Ba0.95Ca0.05)TiO3에 대하여, Dy2O3가 2몰, 및 MgO가 1몰이 되도록 하였다. 얻어진 세라믹 분말의 평균 입자 직경은 주성분이 평균 입자 직경 0.2㎛의 (Ba0.95Ca0.05)TiO3분말이었기 때문에, 실질적으로 0.2㎛였다.
(2)비교예 1
상술한 실시예 1과 비교하여, 주성분인 (Ba0.95Ca0.05)TiO3분말의 평균 입자 직경을 0.5㎛로 한 것을 제외하고, 실시예 1의 경우와 동일한 방법에 의해 평균 입자 직경이 실질적으로 0.5㎛인 세라믹 분말을 얻었다.
이 비교예 1에 따른 세라믹 분말은 실시예 1에 따른 세라믹 분말과 비교하여 그 평균 입자 직경이 다를뿐이다.
(3)비교예 2
베이스용 세라믹을 위한 세라믹 원료 분말과 완전히 동일한 것을 제작하였다. 즉, 평균 입자 직경 0.3㎛의 BaTiO3분말과, 평균 입자 직경이 모두 0.1㎛인 Dy2O3, MgO, MnO 및 SiO2의 각 분말을 준비하였다. 이들 원료 분말을, 100몰의 BaTiO3에 대하여, Dy2O3가 1몰, MgO가 1.5몰, MnO가 0.2몰 및 SiO2가 2몰이 되도록 배합하여, 평균 입자 직경 0.3㎛의 혼합 분말을 얻었다. 이 혼합 분말에 대해서는, 열처리(하소)를 행하지 않았다.
(4)비교예 3
실시예 1과 비교해서, 동일한 원료 분말을 동일한 배합비로 혼합하여, 평균 입자 직경이 실질적으로 0.2㎛인 혼합 분말을 얻었다. 실시예 1과는 달리, 열처리(하소)를 행하지 않았다.
이상과 같이 하여 얻어진 실시예 1 및 비교예 1, 2 및 3의 각각에 따른 도전성 페이스트에 대하여, 거기에 포함되는 니켈 분말의 평균 입자 직경 및 세라믹 분말의 조성비 및 처리와 평균 입자 직경이 표 1에 정리되어 나타나 있다.
다음으로, 상술한 세라믹 그린시트상에, 실시예 1 및 비교예 1∼3의 각각에 따른 도전성 페이스트를 스크린 인쇄하여, 내부 도체막이 될 도전성 페이스트막을 형성하였다.
다음으로, 상술한 바와 같이, 도전성 페이스트막이 형성된 세라믹 그린시트를 포함하는 복수의 세라믹 그린시트를 적층하고, 열압착함으로써, 그린 적층체를 얻었다. 이 그린 적층체에 있어서, 한쪽 단면에 인출된 도전성 페이스트막과 다른쪽 단면에 인출된 도전성 페이스트막이 적층 방향으로 번갈아 배치되도록 하였다.
다음으로, 그린 적층체를, 질소 분위기중에서 350℃의 온도로 가열하여, 바인더를 연소시킨 후, 산소 분압 10-9∼10-12MPa의 H2-N2-H20가스로 이루어지는 환원성 분위기중에 있어서, 1220℃의 온도에서 2시간 소성하여, 소결된 적층체를 얻었다. 이 적층체는 유전체 세라믹층과 내부 도체막을 구비하는 것인데, 유전체 세라믹층은 세라믹 그린시트의 소결체에 의해 제공되며, 내부 도체막은 도전성 페이스트막의 소결체에 의해 제공된 것이다.
이어서, 적층체의 양 단면상에, B2O3-Li2O-SiO2-BaO계의 유리 프릿을 함유함과 동시에 동을 도전 성분으로 하는 도전성 페이스트를 도포하고, 질소 분위기중에 있어서 800℃의 온도에서 베이킹하여, 내부 도체막과 전기적으로 접속된 외부 전극을 형성하였다.
이와 같이 하여 얻어진 적층 세라믹 커패시터의 외형 칫수는 폭 1.6mm, 길이 3.2mm 및 두께 1.2mm이며, 내부 도체막 사이에 개재하는 유전체 세라믹층의 두께는 2㎛였다. 또한, 유효 유전체 세라믹층의 수는 100이며, 1층당의 내부 도체막의 유효 대향 면적은 2.1㎟였다.
다음으로, 이와 같이 하여 얻어진 각 시료에 따른 적층 세라믹 커패시터 또는 소결후의 적층체에 대하여, 표 2에 그 결과가 나타나 있는 바와 같이, "크랙 발생률", "정전 용량", "정전 용량 변동", "절연 저항(logIR)", "IR 변동" 및 "고온 부하 시험에 의한 불량수"를 각각 평가하였다.
보다 상세하게는, 광학 현미경을 사용해서, 각 시료에 따른 소결후의 적층체의 외관을 관찰하여, 크랙의 발생의 유무를 평가함과 동시에, 소결후의 적층체를수지로 단단하게 하고, 경면 연마해서 나타난 단면을 관찰하여, 내부에서의 크랙의 발생의 유무를 평가하여, 이들 외관상의 크랙 및 내부에서의 크랙을 합친 "크랙 발생률"을 구하였다.
또한, 상술한 외관 구조상의 결함이 없는 적층 세라믹 커패시터를 측정용 시료로 하여, "정전 용량"을, 온도 25℃, 1kHz 및 1Vrms의 조건하에서 측정함과 동시에, 그 "정전 용량 변동"의 최대값, 최소값 및 표준 편차를 구하였다.
또한, 마찬가지로 외관 구조상의 결함이 없는 적층 세라믹 커패시터를 측정용 시료로 하여, "절연 저항(logIR)"을 실온에서, 6V의 직류 전압을 2분간 인가하여 측정함과 동시에, 그 "IR 변동"의 최대값, 최소값 및 표준 편차를 구하였다.
또한, 마찬가지로 외관 구조상의 결함이 없는 72개의 적층 세라믹 커패시터를 측정용 시료로 하여, 온도 150℃에서, 10V의 전압을 인가하여, 250시간 경과할 때까지 고온 부하 시험을 실시해서, 절연 저항값이 200kΩ이하가 된 시료를 불량으로 판정하여, "고온 부하 시험에 의한 불량수"를 구하였다.
크랙발생률(%) 정전용량(㎌) 정전 용량 변동 절연저항(logIR) IR 변동 고온부하시험에 의한 불량수(개/72개)
최대값 최소값 표준편차 최대값 최소값 표준편차
실시예 1 0 2.54 2.63 2.45 0.03 10.33 10.52 10.12 0.03 0
비교예 1 3 2.42 2.53 2.31 0.04 10.26 10.43 10.1 0.02 0
비교예 2 25 2.33 2.77 1.88 0.18 9.64 10.51 8.72 0.27 5
비교예 3 0 2.36 2.87 1.84 0.21 9.58 10.52 8.62 0.29 6
다음으로, 상술한 바와 같이, (1)실시예 1, (2)비교예 1, (3)비교예 2 및(4)비교예 3의 각각에 따른 도전성 페이스트를 제작할 때에 첨가된 세라믹 분말을, 베이스용 세라믹을 위한 세라믹 원료 분말과 동일한 방법에 의해 시트 형상으로 성형하고, 얻어진 시트를 펀칭하고, 프레스함으로써, 디스크 형상의 시료로 하였다.
이 디스크 형상의 시료를, 베이스용 세라믹의 경우와 동일한 소결 온도(1220℃)에서 소성한 후, 각 시료의 부피 밀도를 구하였다. 그리고, 각 시료에 따른 세라믹 분말의 진밀도(眞密度)에 대한 부피 밀도의 비율을 구하고, 이 비율을 상대 밀도로서 평가하였다. 이와 같이 하여 구해진 "상대 밀도"가 표 3에 나타나 있다.
상대 밀도(%)
실시예 1 62
비교예 1 35
비교예 2 96
비교예 3 67
표 3에서, "상대 밀도"가 90%이상일 때, 보다 확실하게는, 95%이상일 때, 세라믹 분말이 소결하고 있다고 판단할 수 있다.
또한, 실시예 1 및 비교예 1∼3의 각각에 따른 도전성 페이스트에 첨가된 세라믹 분말의 상술한 소성 공정에 있어서의 온도 상승에 대한 수축율의 변화, 즉 수축 거동을 구하였다. 그 결과가 도 2에 나타나 있다.
또한, 도 2에는, 실시예 1 및 비교예 1∼3과 베이스용 세라믹과의 비교를 용이하게 하기 위하여, 베이스용 세라믹에 대한 수축 거동도 나타나 있다. 베이스용 세라믹을 위한 세라믹 원료 분말과 동일한 것을 비교예 2에서 사용하였기 때문에,도 2에 있어서, 비교예 2와 베이스용 세라믹과는 서로 겹쳐져 있다.
이하에, 표 1 내지 표 3, 그리고 도 2를 참조하면서, 실시예 1 및 비교예 1∼3의 각각에 대하여 평가한다.
실시예 1 및 비교예 1∼3의 어떠한 것에 있어서도, 표 2에 나타내는 바와 같이, "정전 용량"은 2.5㎌정도이고, "절연 저항(logIR)"은 10정도로, 이들에 대해서는 실질적인 차이를 발견할 수 없었다. 그러나, "정전 용량 변동" 및 "IR 변동" 및 "고온 부하 시험에 의한 불량수"에 대해서는, 실시예 및 비교예 1∼3 사이에서 비교적 큰 차이를 발견할 수 있었다.
실시예 1에서는, 도전성 페이스트에 첨가한 세라믹 분말의 평균 입자 직경이 표 1에 나타내는 바와 같이, 니켈 분말의 평균 입자 직경보다도 작다. 또한, 표 3에 나타내는 바와 같이, 상대 밀도가 62%로, 90%를 대폭으로 밑돌고 있으며, 또한, 도 2에 나타낸 수축 거동으로부터도 알 수 있는 바와 같이, 베이스용 세라믹의 소결 온도(1220℃)에서는 소결하고 있지 않다. 이러한 점들로부터, 표 2에 나타내는 바와 같이, 크랙의 발생이 없으며, 또한, 세라믹 분말이 베이스용 세라믹과 반응하기 어렵기 때문에, "정전 용량 변동" 및 "IR 변동"이 작고, 또한, "고온 부하 시험에 의한 불량수"가 0 이며, 안정된 특성을 얻을 수 있다.
비교예 1과 실시예 1을 비교하면, 비교예 1에서, 약간이긴하지만, 크랙의 발생이 보여진다. 이는, 비교예 1에서는, 도전성 페이스트에 첨가되는 세라믹 분말의, 베이스용 세라믹의 소결 온도(1220℃)에서 소성했을 때의 상대 밀도가 표 3에 나타내는 바와 같이, 낮지만, 이 세라믹 분말의 평균 입자 직경이 표 1에 나타내는바와 같이, 니켈 분말의 평균 입자 직경보다 크기 때문에, 소성전의 건조한 도전성 페이스트막중에 있어서, 니켈 분말 사이에 세라믹 분말을 균일하게 존재시킬 수 없었기 때문이다. 또한, "정전 용량 변동", "IR 변동" 및 "고온 부하 시험에 의한 불량수"에 대해서는, 비교예 1에 따른 세라믹 분말이 실시예 1에 따른 세라믹 분말과 마찬가지로, 하소물이기 때문에, 베이스용 세라믹과 반응하기 어려워, 실시예 1의 경우와 실질적으로 동등한 결과가 얻어지고 있다.
비교예 2와 실시예 1을 비교하면, 비교예 2에 있어서, 표 2에 나타내는 바와 같이, "크랙 발생률"이 매우 높다. 이것은, 도 2에 나타낸 수축 거동 및 표 3에 나타낸, 베이스용 세라믹의 소결 온도(1220℃)에서의 소성에 의한 세라믹 분말의 상대 밀도가 96%로 높다는 것으로부터 뒷받침되고 있다. 즉, 베이스용 세라믹의 소결 온도에서, 비교예 2에 따른 세라믹 분말도 소결하기 때문이다. 또한, 비교예 2에 따른 세라믹 분말은 표 1에 나타내는 바와 같이, BaTiO3와 Dy2O3, MgO, MnO 및 SiO2의 단순한 혼합물이기 때문에, Dy2O3, MgO, MnO 및 SiO2가 부분적으로 베이스용 세라믹과 반응하여, 표 2에 나타내는 바와 같이, "정전 용량 변동" 및 "IR 변동"이 커지고, "고온 부하 시험에 의한 불량수"가 많아지고 있다.
비교예 3과 실시예 1을 비교하면, 비교예 3에 따른 세라믹 분말의 평균 입자 직경은 표 1에 나타내는 바와 같이, 니켈 분말보다 작으며, 또한, 도 2에 나타낸 수축 거동 및 표 3에 나타낸 상대 밀도로부터도 알 수 있는 바와 같이, 베이스용 세라믹의 소결 온도(1220℃)에서는 소결하지 않아, 그 때문에, 표 2에 나타내는 바와 같이, 크랙은 발생하고 있지 않다. 그러나, 비교예 3에 따른 세라믹 분말은 표 1에 나타내는 바와 같이, BaTiO3와 Dy2O3및 MgO의 단순한 혼합물이기 때문에, Dy2O3, MgO가 베이스용 세라믹과 부분적으로 반응하여, 표 2에 나타내는 바와 같이, "정전 용량 변동" 및 "IR 변동"이 커지고, "고온 부하 시험에 의한 불량수"가 많아지고 있다.
(실험예 2)
실험예 2에서는, 베이스용 세라믹으로서, Ba:Ca가 90:10(몰)이고, (Ba, Ca)/Ti비가 1.002인 (Ba0.9Ca0.1)TiO3를 주성분으로 하며, 이것에 Ho2O3, MgO, MnO 및 SiO2를 첨가한 것을 사용하고, 한편, 내부 도체막을 형성하기 위하여 사용하는 도전성 페이스트에 포함되는 도전성 금속 분말로서, 평균 입자 직경 0.5㎛의 동분말을 사용하였다.
우선, 실험예 1의 경우와 실질적으로 동일한 방법에 의해, 평균 입자 직경 0.3㎛의 (Ba0.9Ca0.1)TiO3분말을 제작하고, 한편, 평균 입자 직경이 모두 0.1㎛인 Ho2O3, MgO, MnO 및 SiO2의 각 분말을 준비하며, 이들 원료 분말을 100몰의 (Ba0.9Ca0.1)TiO3에 대하여, Ho2O3가 0.5몰, MgO가 0.5몰, MnO가 0.5몰 및 SiO2가 3몰이 되도록 배합하여, 베이스용 세라믹을 위한 세라믹 원료 분말이 되는 혼합 분말을 얻었다.
다음으로, 실험예 1의 경우와 동일한 방법에 의해, 이 혼합 분말을 슬러리화하고, 얻어진 세라믹 슬러리로부터 세라믹 그린시트를 제작하였다.
한편, 내부 도체막을 형성하기 위하여 사용하는 도전성 페이스트를, 실험예 1의 경우와 동일한 순서를 따라 제작하였다.
여기에서, 도전성 페이스트에 첨가된 세라믹 분말에 관하여, 이하와 같이, 실시예 2 및 비교예 4와 같은 2종류의 세라믹 분말을 제작하고, 각각의 세라믹 분말을 사용하여 2종류의 도전성 페이스트를 제작하였다.
(1)실시예 2
평균 입자 직경 0.1㎛의 (Ba0.90Sr0.05Ca0.05)(Ti0.85Zr0.15)O3분말에, 평균 입자 직경 0.1㎛의 Y2O3분말을 첨가하고, 이들을 볼밀에 의해 습식 혼합하며, 800℃의 온도에서 2시간 하소하고, 분쇄함으로써, 하소물인 세라믹 분말을 얻었다. 이 때, (Ba0.90Sr0.05Ca0.05)(Ti0.85Zr0.15)O3및 Y2O3의 배합비는 100몰의 (Ba0.90Sr0.05Ca0.05)(Ti0.85Zr0.15)O3에 대하여, Y2O3가 1몰이 되도록 하였다. 얻어진 세라믹 분말의 평균 입자 직경은 주성분이 평균 입자 직경 0.1㎛의 (Ba0.90Sr0.05Ca0.05)(Ti0.85Zr0.15)O3분말이었기 때문에, 실질적으로 0.1㎛였다.
(2)비교예 4
평균 입자 직경 0.3㎛의 (Ba0.90Sr0.05Ca0.05)(Ti0.85Zr0.15)O3분말에, 평균 입자 직경이 모두 0.1㎛인 Y2O3및 SiO2의 각 분말을 첨가하고, 볼밀에 의해 습식 혼합함으로써, 혼합물로서의 세라믹 분말을 얻었다. 이 때, 100몰의(Ba0.90Sr0.05Ca0.05)(Ti0.85Zr0.15)O3에 대하여, Y2O3가 1몰, 및 SiO2가 2몰이 되도록 배합하였다. 얻어진 혼합물로서의 세라믹 분말의 평균 입자 직경은 주성분이 평균 입자 직경 0.3㎛의 (Ba0.90Sr0.05Ca0.05)(Ti0.85Zr0.15)O3분말이었기 때문에, 실질적으로 0.3㎛였다.
이상과 같이 하여 얻어진 실시예 2 및 비교예 4의 각각에 따른 도전성 페이스트에 대하여, 그 개요가 표 4에 정리되어 나타나 있다. 표 4는 실험예 1에 있어서의 표 1에 대응하는 표이다.
다음으로, 상술한 세라믹 그린시트와 상술한 실시예 2 및 비교예 4의 각각에 따른 도전성 페이스트를 사용하여, 실험예 1의 경우와 동일한 방법에 의해, 시료가 되는 적층 세라믹 커패시터를 제작하였다.
또한, 상술한 적층 세라믹 커패시터의 제작에 있어서, 소성 공정은 산소 분압 10-7.5∼10-10MPa의 H2-N2-H2O가스로 이루어지는 환원성 분위기중에 있어서, 1000℃의 온도에서 2시간 실시하였다. 또한, 얻어진 적층 세라믹 커패시터의 외형 칫수는 실험예 1의 경우와 마찬가지로, 폭 1.6mm, 길이 3.2mm 및 두께 1.2mm였으나, 내부도체막 사이에 개재하는 유전체 세라믹층의 두께는 2.3㎛였다.
다음으로, 실험예 1의 경우와 동일한 방법에 의해, 각종 특성 및 성상(性狀)을 평가하였다. 그 평가 결과가 표 5 및 표 6, 그리고 도 3에 나타나 있다. 또한, 표 5는 실험예 1에 있어서의 표 2에 대응하고, 표 6은 표 3에 대응하며, 도 3은 도 2에 대응하고 있다.
크랙발생률(%) 정전용량(㎌) 정전 용량 변동 절연저항(logIR) IR 변동 고온부하시험에 의한 불량수(개/72개)
최대값 최소값 표준편차 최대값 최소값 표준편차
실시예 2 0 2.21 2.37 2.08 0.04 10.53 10.64 10.2 0.02 0
비교예 4 15 2.1 2.38 1.81 0.11 10.31 10.65 9.91 0.11 7
상대 밀도(%)
실시예 2 66
비교예 4 94
실시예 2에서는, 도전성 페이스트에 첨가한 세라믹 분말의 평균 입자 직경이 표 4에 나타내는 바와 같이, 동분말의 평균 입자 직경보다도 작다. 또한, 표 6에 나타낸 상대 밀도가 66%로 낮으며, 또한, 도 3에 나타낸 수축 거동으로부터도 알 수 있는 바와 같이, 베이스용 세라믹의 소결 온도(1000℃)에서는 소결하고 있지 않다. 따라서, 표 5에 나타내는 바와 같이, 크랙의 발생이 없고, 또한, 세라믹 분말이 베이스용 세라믹과 반응하기 어렵기 때문에, 표 5에 나타내는 바와 같이, " 정전 용량 변동" 및 "IR 변동"이 작고, "고온 부하 시험에 의한 불량수"가 0이며, 안정된 특성이 얻어지고 있다는 것을 알 수 있다.
한편, 비교예 4 에서는, 표 5에 나타내는 바와 같이, 크랙이 비교적 많이 발생하고 있다. 이는, 도 3에 나타낸 수축 거동 및 표 6에 나타낸 상대 밀도가 94%로 높다는 것에서 알 수 있듯이, 베이스용 세라믹의 소결 온도(1000℃)에 있어서, 세라믹 분말도 소결하였기 때문이다. 또한, 비교예 4에서는, 세라믹 분말은 (Ba0.90Sr0.05Ca0.05)(Ti0.85Zr0.15)O3와 Y2O3및 SiO2의 단순한 혼합물이기 때문에, Y2O3나 SiO2가 부분적으로 베이스용 세라믹과 반응하여, "정전 용량 변동" 및 "IR 변동"이 커지고, 또한, "고온 부하 시험에 의한 불량수"가 많아지고 있다.
(실험예 3)
실험예 3에서는, 베이스용 세라믹으로서, Ba:Ca:Sr이 90:5:5(몰), Ti:Zr이 85:15(몰), 및 (Ba, Ca, Sr)/(Ti, Zr)비가 1.001인 (Ba0.90Ca0.05Sr0.05)(Ti0.85Zr0.15)O3를 주성분으로 하며, 이것에 Y2O3, MnO 및 SiO2를 첨가한 것을 사용하고, 한편, 내부 도체막을 형성하기 위하여 사용하는 도전성 페이스트에 포함되는 도전성 금속 분말로서, 평균 입자 직경 0.4㎛의 Ag－Pd합금 분말을 사용하였다.
우선, 베이스용 세라믹을 위한 세라믹 원료 분말을 준비하였다. 즉, 실험예 1의 경우와 실질적으로 동일한 방법에 의해, 평균 입자 직경 0.3㎛의 (Ba0.90Ca0.05Sr0.05)(Ti0.85Zr0.15)O3분말을 제작하고, 이것을 100몰에 대하여, 평균 입자 직경이 모두 0.1㎛인, Y2O3분말을 0.2몰, MnO분말을 0.5몰 및 SiO2분말을 2몰 첨가해서 혼합하여, 베이스용 세라믹 원료 분말이 되는 혼합 분말을 얻었다.
다음으로, 실험예 1의 경우와 실질적으로 동일한 방법에 의해, 이 혼합 분말을 슬러리화하고, 얻어진 세라믹 슬러리로부터 세라믹 그린시트를 얻었다.
한편, 내부 도체막을 형성하기 위하여 사용하는 도전성 페이스트를, 실험예 1의 경우와 동일한 순서를 따라 제작하였다. 여기에서, 도전성 페이스트에 첨가된 세라믹 분말에 관하여, 이하와 같이, 실시예 3 및 비교예 5와 같은 2종류의 세라믹 분말을 제작하고, 각각의 세라믹 분말을 사용하여 2종류의 도전성 페이스트를 제작하였다.
(1)실시예 3
평균 입자 직경 0.1㎛의 BaTiO3에,평균 입자 직경이 모두 0.1㎛인 Ho2O3및 MnO의 각 분말을 첨가하고, 이들을 볼밀에 의해 습식 혼합하며, 800℃의 온도에서 2시간 하소하고, 분쇄함으로써, 하소물인 세라믹 분말을 얻었다. 이 때, BaTiO3, Ho2O3및 MnO의 배합비는 100몰의 BaTiO3에 대하여, Ho2O3가 1.5몰, 및 MnO가 0.5몰이 되도록 하였다. 얻어진 세라믹 분말의 평균 입자 직경은 주성분이 평균 입자 직경 0.1㎛의 BaTiO3분말이기 때문에, 실질적으로 0.1㎛였다.
(2)비교예 5
상술한 실시예 3과 비교하여, 주성분인 BaTiO3분말의 평균 입자 직경을 0.6으로 한 것을 제외하고, 실시예 3의 경우와 동일한 방법에 의해 평균 입자 직경이실질적으로 0.6㎛인 세라믹 분말을 얻었다.
이상과 같이 하여 얻어진 실시예 3 및 비교예 5의 각각에 따른 도전성 페이스트에 대하여, 그 개요가 표 7에 정리되어 나타나 있다. 표 7은 실험예 1에 있어서의 표 1 및 실험예 2에 있어서의 표 4에 대응하는 표이다.
상술한 세라믹 그린시트와, 실시예 3 및 비교예 5의 각각에 따른 도전성 페이스트를 사용하여, 실험예 1의 경우와 실질적으로 동일한 방법에 의해, 시료가 되는 적층 세라믹 커패시터를 제작하였다.
또한, 상술한 적층 세라믹 커패시터의 제작을 위한 소성 공정은 실험예 1의 경우와 달리, 대기중에 있어서, 1100℃의 온도에서 2시간 실시하였다. 또한, 얻어진 적층 세라믹 커패시터의 외형 칫수는 실험예 1의 경우와 마찬가지로, 폭 1.6mm, 길이 3.2mm 및 두께 1.2mm였으나, 내부 도체막 사이에 개재하는 유전체 세라믹층의 두께는 2.1㎛였다.
다음으로, 이와 같은 실시예 3 및 비교예 5의 각각에 대하여, 실험예 1 및 2에 있어서 행한 각종 평가 중, 소결후의 적층체에 있어서의 크랙의 발생률, 및 도전성 페이스트에 첨가될 세라믹 분말의, 베이스용 세라믹의 소결 온도(1100℃)에서의 소성후의 상대 밀도만을 평가하였다. 이들 평가 결과가 표 8에 나타나 있다.
크랙 발생률(%) 상대 밀도(%)
실시예 3 0 68
비교예 5 8 29
실시예 3에서는, 도전성 페이스트에 첨가한 세라믹 분말의 평균 입자 직경이 표 7에 나타내는 바와 같이, Ag－Pd분말의 평균 입자 직경보다도 작으며, 또한, 이 세라믹 분말은 표 8에 나타낸 상대 밀도가 90%를 밑도는 68%이기 때문에, 베이스용 세라믹의 소결 온도(1100℃)에서는 소결하지 않는다. 이 때문에, 표 8에 나타내는 바와 같이, 크랙이 발생하지 않았다.
한편, 비교예 5에서는, 표 8에 나타내는 바와 같이, 크랙이 비교적 많이 발생하였다. 이는, 도전성 페이스트에 첨가된 세라믹 분말의, 베이스용 세라믹의 소결 온도(1100℃)에서의 소결후에 있어서의 상대 밀도는, 도 8에 나타내는 바와 같이, 매우 낮지만, 이 세라믹 분말의 평균 입자 직경이 표 7에 나타내는 바와 같이, Ag－Pd분말의 평균 입자 직경보다도 크기 때문에, 소성전의 건조한 도전성 페이스트막중에 있어서, Ag－Pd분말 사이에 세라믹 분말을 균일하게 존재시킬 수 없었기 때문이다.
(실험예 4)
실험예 4에서는, 베이스용 세라믹으로서, Ba:Ca가 95:5(몰)이고, (Ba, Ca)/Ti비가 1.003인 (Ba0.95Ca0.05)TiO3를 주성분으로 하며, 이것에 Dy2O3, MgO, MnO 및 SiO2를 첨가한 것을 사용하고, 한편, 내부 도체막을 형성하기 위하여 사용하는 도전성 페이스트에 포함되는 도전성 금속 분말로서, 평균 입자 직경 0.3㎛의 니켈 분말을 사용하였다.
우선, 실험예 1의 경우와 실질적으로 동일한 방법에 의해, 평균 입자 직경 0.3㎛의 (Ba0.95Ca0.05)TiO3분말을 제작하고, 한편, 평균 입자 직경이 모두 0.1㎛인 Dy2O3, MgO, MnO 및 SiO2의 각 분말을 준비하며, 이들 원료 분말을 100몰의 (Ba0.95Ca0.05)TiO3에 대하여, Dy2O3가 0.3몰, MgO가 0.5몰, MnO가 0.5몰 및 SiO2가 2.0몰이 되도록 배합하여, 베이스용 세라믹을 위한 세라믹 원료 분말이 되는 혼합 분말을 얻었다.
다음으로, 실험예 1의 경우와 동일한 방법에 의해, 이 혼합 분말을 슬러리화하고, 얻어진 세라믹 슬러리로부터 세라믹 그린시트를 제작하였다.
한편, 내부 도체막을 형성하기 위하여 사용하는 실시예 4에 따른 도전성 페이스트를, 이하와 같이 하여 제작하였다.
즉, 평균 입자 직경이 모두 0.1㎛인 BaCO3, CaCO3, TiO2, ZrO2및 Y203의 각 분말을, BaCO3가 90몰, CaCO3가 5몰, TiO2가 90몰, ZrO2가 10몰, 및 Y203가 2.5몰이 되도록 칭량하고, 이들을 배합한 후, 볼밀에 의해 습식 혼합하며, 1100℃의 온도에서 2시간 하소하고, 분쇄함으로써, 하소물인 세라믹 분말을 얻었다. 이 세라믹 분말의 평균 입자 직경은 0.15㎛였다.
다음으로, 상술한 바와 같이 평균 입자 직경 0.3㎛의 니켈 분말을 47.5중량%와, 상술한 세라믹 분말을 2.5중량%와, 에틸셀룰로오스를 테르피네올에 전자가 10중량%이며 또한 후자가 90중량%가 되도록 용해하여 제작한 유기 비이클을 35중량%와, 테르피네올을 15중량%를, 3개의 롤밀에 의해 분산 혼합 처리를 행함으로써, 양호하게 분산된 니켈 분말과 세라믹 분말을 함유하는 실시예 4에 따른 도전성 페이스트를 제작하였다.
이와 같이 하여 얻어진 실시예 4에 따른 도전성 페이스트에 대하여, 그 개요가 표 9에 나타나 있다. 표 9는 실험예 1에 있어서의 표 1에 대응하는 표이다.
다음으로, 상술한 세라믹 그린시트와 실시예 4에 따른 도전성 페이스트를 사용하여, 실험예 1의 경우와 동일한 방법에 의해, 시료가 되는 적층 세라믹 커패시터를 제작하였다.
또한, 얻어진 적층 세라믹 커패시터에 있어서, 내부 도체막 사이에 개재하는 유전체 세라믹층의 두께는 2.3㎛였다.
다음으로, 실험예 1의 경우와 동일한 방법에 의해, 각종 특성 및 성상을 평가하였다. 그 평가 결과가 표 10 및 표 11에 나타나 있다. 표 10은 실험예 1에 있어서의 표 2에 대응하고, 표 11은 마찬가지로 표 3에 대응하고 있다.
크랙발생률(%) 정전용량(㎌) 정전 용량 변동 절연저항(logIR) IR 변동 고온부하시험에 의한 불량수(개/72개)
최대값 최소값 표준편차 최대값 최소값 표준편차
실시예 4 0 2.33 2.47 2.19 0.04 10.60 10.7 10.2 0.02 0
상대 밀도(%)
실시예 4 57
실시예 4에서는, 도전성 페이스트에 첨가한 세라믹 분말의 평균 입자 직경이 표 9에 나타내는 바와 같이, 니켈 분말의 평균 입자 직경보다도 작다. 또한, 표 11에 나타낸 상대 밀도가 57%로 낮으며, 베이스용 세라믹의 소결 온도(1220℃)에서는 소결하고 있지 않다. 따라서, 표 10에 나타내는 바와 같이, 크랙의 발생이 없고, 또한, 세라믹 분말이 베이스용 세라믹과 반응하기 어렵기 때문에, "정전 용량 변동" 및 "IR 변동"이 작고, "고온 부하 시험에 의한 불량수"가 0이며, 안정된 특성이 얻어지고 있다는 것을 알 수 있다.
이상과 같이, 본 발명에 따른 도전성 페이스트에 따르면, 도전성 금속 분말에 더하여, 세라믹 분말을 포함하고, 이 세라믹 분말이 Re(Re는 La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu 및 Y 중 적어도 1종이다), Mg 및 Mn의 화합물에서 선택되는 적어도 1종을 포함하며, 또한 하소된 ABO3계(A는 Ba, 또는 Ba 및 그 일부가 치환된 Ca 및 Sr 중 적어도 1종이고, B는 Ti, 또는 Ti 및 그 일부가 치환된 Zr 및 Hf 중 적어도 1종이다)의 분말이기 때문에, 이 도전성 페이스트를 사용하여 적층 세라믹 전자부품에 있어서의 내부 도체막을 형성하면, 소성 공정에 있어서, 내부 도체막의 수축 거동을, 세라믹층의 수축 거동에 가깝게 하는 것이 우선 가능해진다.
또한, 상술한 세라믹 분말은 금속 분말보다 작은 평균 입자 직경을 갖고 있기 때문에, 도전성 페이스트 또는 건조한 도전성 페이스트막중에 있어서, 금속 분말 사이에 세라믹 분말을 균일하게 존재시키는 것이 가능해진다.
이러한 점들로부터, 얻어진 적층 세라믹 전자부품에 구비하는 소결후의 적층체에 있어서, 크랙 등의 구조상의 결함을 발생시키기 어렵게 할 수 있다.
또한, 도전성 페이스트에 포함되는 세라믹 분말은 적층 세라믹 전자부품에 있어서의 세라믹층을 구성하는 베이스용 세라믹의 소결 온도에서는 소결하지 않도록 되어 있기 때문에, 소성 공정의 결과, 이 세라믹 분말과 베이스용 세라믹의 부분적인 반응이 발생하는 것을 회피할 수 있고, 그 때문에, 세라믹 분말의 함유가 세라믹층의 전기적 특성에 대하여 실질적인 영향을 미치지 않도록 할 수 있으며, 그 결과, 얻어진 적층 세라믹 전자부품의 전기적 특성의 변동을 저감할 수 있다.
이러한 점들로부터, 양산에 있어서 양호한 수율로, 안정된 특성을 갖는 적층 세라믹 전자부품을 제조할 수 있다.
따라서, 본 발명이 적층 세라믹 커패시터에 적용되었을 때, 적층 세라믹 커패시터의 소형화 및 대용량화를 유리하게 진행시킬 수 있다.
본 발명에 따른 적층 세라믹 전자부품에 있어서, 내부 도체막을 제공하는 도전성 페이스트에 포함되는 세라믹 분말이 세라믹층을 구성하는 베이스용 세라믹과 동일 또는 유사한 조성으로 하기 때문에, 베이스용 세라믹의 주성분으로서, 일반식 A′B′O3(A′는 Ba, 또는 Ba 및 그 일부가 치환된 Ca 및 Sr 중 적어도 1종이고, B′는 Ti, 또는 Ti 및 그 일부가 치환된 Zr 및 Hf 중 적어도 1종이다)로 표시되는 것을 사용하도록 하면, 소성시에 있어서, 도전성 페이스트에 포함되는 세라믹 분말의 성분이 세라믹층에 확산되더라도, 그것에 의한 영향을 최소한으로 억제할 수 있다.

Claims (6)

  1. 베이스용 세라믹으로 이루어지는 복수의 세라믹층 및 상기 세라믹층 사이의 특정의 계면을 따라 연장되는 내부 도체막을 구비하는 적층 세라믹 전자부품에 있어서의 상기 내부 도체막을 형성하기 위하여 사용되는 도전성 페이스트로서,
    도전성 금속 분말과, 세라믹 분말과, 유기 비이클(organic vehicle)을 포함하고,
    상기 세라믹 분말은 Re(Re는 La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu 및 Y 중 적어도 1종이다), Mg 및 Mn의 화합물에서 선택되는 적어도 1종을 포함하며, 또한 하소된 ABO3계(A는 Ba, 또는 Ba 및 그 일부가 치환된 Ca 및 Sr 중 적어도 1종이고, B는 Ti, 또는 Ti 및 그 일부가 치환된 Zr 및 Hf 중 적어도 1종이다)의 분말로, 상기 금속 분말보다 작은 평균 입자 직경을 가지며, 또한, 상기 베이스용 세라믹의 소결 온도에서는 소결하지 않는 분말인 것을 특징으로 하는 도전성 페이스트.
  2. 제 1 항에 있어서, 상기 금속 분말은 Ag, Ag를 주성분으로 하는 합금, Ni, Ni를 주성분으로 하는 합금, Cu, 및 Cu를 주성분으로 하는 합금에서 선택된 적어도 1종으로 이루어지는 것을 특징으로 하는 도전성 페이스트.
  3. 베이스용 세라믹으로 이루어지는 복수의 세라믹층 및 상기 세라믹층 사이의 특정의 계면을 따라 연장되는 내부 도체막을 구비하는 적층 세라믹 전자부품을 제조하는 방법으로서,
    주성분이 일반식 A′B′O3(A′는 Ba, 또는 Ba 및 그 일부가 치환된 Ca 및 Sr 중 적어도 1종이고, B′는 Ti, 또는 Ti 및 그 일부가 치환된 Zr 및 Hf 중 적어도 1종이다)로 표시되는 베이스용 세라믹 원료 분말을 포함하는 세라믹 그린시트를 준비하는 공정과;
    상기 세라믹층을 제공하도록, 복수의 상기 세라믹 그린시트가 적층됨과 동시에, 상기 내부 도체막을 제공하도록, 상기 제 1 항 또는 제 2 항에 기재된 도전성 페이스트가 상기 세라믹 그린시트 사이의 특정의 계면을 따라 부여된 그린 적층체를 제작하는 공정과;
    상기 그린 적층체를 소성하는 공정;을 구비하는 것을 특징으로 하는 적층 세라믹 전자부품의 제조방법.
  4. 제 3 항에 있어서, 상기 그린 적층체를 제작하는 공정에 있어서, 상기 도전성 페이스트에 의해 제공되는 상기 내부 도체막은 상기 세라믹층을 통하여 정전 용량이 얻어지도록 배치되고, 상기 그린 적층체를 소성하는 공정 후, 상기 정전 용량을 배출하기 위하여 상기 내부 도체막의 특정의 것에 전기적으로 접속되는 외부 전극을, 소결후의 상기 적층체의 외표면상에 형성하는 공정을 더 구비하며, 그에 따라, 적층 세라믹 커패시터를 제조하는 것을 특징으로 하는 적층 세라믹 전자부품의 제조방법.
  5. 베이스용 세라믹으로 이루어지는 복수의 세라믹층 및 상기 세라믹층 사이의 특정의 계면을 따라 연장되는 내부 도체막을 구비하는 적층 세라믹 전자부품으로서,
    상기 베이스용 세라믹은 주성분이 일반식 A′B′O3(A′는 Ba, 또는 Ba 및 그 일부가 치환된 Ca 및 Sr 중 적어도 1종이고, B′는 Ti, 또는 Ti 및 그 일부가 치환된 Zr 및 Hf 중 적어도 1종이다)로 표시되며, 또한, 상기 내부 도체막은 상기 제 1 항 또는 제 2 항에 기재된 도전성 페이스트를 소성하여 얻어진 소결체로 이루어지는 것을 특징으로 하는 적층 세라믹 전자부품.
  6. 제 5 항에 있어서, 상기 내부 도체막은 상기 세라믹층을 통하여 정전 용량이 얻어지도록 배치되며, 또한, 상기 복수의 세라믹층으로 구성되는 적층체의 외표면상에 형성되고, 또한 상기 정전 용량을 배출하기 위하여 상기 내부 도체막의 특정의 것에 전기적으로 접속되는 외부 전극을 구비하며, 그에 따라, 적층 세라믹 커패시터를 구성하는 것을 특징으로 하는 적층 세라믹 전자부품.
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