KR100452056B1 - 이온주입을 수반하여, 이온으로부터 보호된 영역을 구비하는 박막, 특히 반도체막을 얻는 방법 - Google Patents

이온주입을 수반하여, 이온으로부터 보호된 영역을 구비하는 박막, 특히 반도체막을 얻는 방법 Download PDF

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Abstract

본 발명은 기판으로부터 박막을 얻는 방법에 관한 것이다. 상기 박막은 이온주입과, 박막이 기판의 나머지 부분으로부터 분리될 수 있도록 하는 파쇄선을 유발하는 열처리 단계에 의하여 한정된다. 특별한 영역, 예컨대 박막(20)을 형성하는 기판 영역(10)상에 형성된 MOS 트랜지스터(12)의 그리드 산화막(15) 및 채널영역(19)으로 이루어지는 이 영역은, 트랜지스터 그리드(16)로 마스킹됨으로써 이온주입으로부터 보호될 수 있는 데, 이것은 이 영역이 기판을 구성하는 물질에 따라 결정되는 소정의 한계 치수를 넘지 않는 길이라면, 파쇄가 일어나는 것을 방해하지는 않는다.

Description

이온주입을 수반하여, 이온으로부터 보호된 영역을 구비하는 박막, 특히 반도체막을 얻는 방법{Method for obtaining a thin film, in particular semiconductor, comprising a protected ion zone and involving an ion implantation}
반도체라고 하는 주제에 있어서, 종종 반도전성 박막을 형성해야 할 경우가 있다. 예를 들어, SOI(Silicon On Insulator)기판을 제조하기 위해서는 반도전성 박막을 형성하여야 한다. 이에 따라, 반도전성 박막을 형성하는 다양한 방법들이 개발되었다. 최근에 개발된 방법들 중 하나는 반도체 물질에 희가스(Rare gas) 이온이나 수소가스 이온을 주입하면 평균 이온 침투깊이 근처에서 취성대(Brittle zone)가 유발된다는 사실에 기초하고 있다. 프랑스 특허공보 FR-A-2 681472 호는 이러한 성질을 이용하여 반도전성 박막을 얻는 방법을 개시하고 있다. 이 방법은 요구되는 반도체 물질로 이루어지며 평평한 표면을 구비하는 기판에 대하여 다음과같은 단계들을 적용하는 것으로 구성된다.
첫번째 단계는, 기판내의 평균 이온 침투깊이 근처에서 "기상의 미세 기포층"을 형성시킬 수 있는 이온으로 기판에 구비된 평평한 표면을 충돌시키는 이온주입 단계이다. 이 미세 기포층은 기판을, 기판의 대부분을 포함하는 하부영역과 박막을 형성하는 상부영역으로 분리하게 된다. 선택된 이온은 희가스 이온이거나 수소가스 이온일 수 있다.
두번째 단계는, 기판에 구비된 평평한 표면을 하나 이상의 단단한 물질막으로 구성된 지지대(Support 또는 Stiffener)와 밀접하게 접착시키는 단계이다. 기판과 지지대의 밀접한 접착은 접착이 이루어질 표면들을 맞대어 놓고, 지지대와 기판 사이의 접착계면에서의 원자간 결합을 촉진시키기 위하여 열처리 및/또는 정전처리를 실시함으로써 이루어진다. 물론, 상기 접착은 접착물질에 의하여 이루어질 수도 있다.
세번째 단계는, 이온주입단계를 수행할 때의 온도보다 높으며 박막과 기판 덩어리 사이에 분리를 유발하기에 충분한 온도로 기판과 지지대의 결합물을 열처리하는 단계이다. 실리콘인 경우 이 온도는 약 400℃이다.
한편, 이 문헌은 실험에 의해 관찰된 다양한 현상에 대하여 다음과 같은 설명을 제공하고 있다. 먼저, 상기 첫번째 단계인 이온주입단계는 이온빔을 반도전성 물질로 이루어진 기판의 평평한 표면에 주사하여 수행된다. 상기 반도전성 물질이 완전한 단결정인 경우에는 기판의 평평한 표면의 평면이 상기 단결정의 주결정면과 근사적으로 평행하고, 상기 물질이 다결정인 경우에는 기판의 평평한 표면의 평면이,모든 결정 그레인에 대하여 같은 지수를 가지며 주결정면에 대하여 기울어지게 된다. 이 이온주입 단계는 상기 열처리 단계가 종료되면 파쇄대(Fracture zone)로 변화될 미세 기포층을 형성한다. 기판내에 형성되는 미세 기포층은 평균 이온 침투깊이 근처에 위치하게 되며, 미세 기포층에 의하여 분리되는 두개의 영역을 기판내부에서 경계짓는다. 첫번째 영역은 박막을 형성할 것이고, 두번째 영역은 기판의 나머지를 형성할 것이다. 상기 "미세 기포"라는 표현은 희가스 이온이나 수소가스 이온을 물질내부에 주입함으로써 형성될 수 있는 공동(Cavities) 또는 미세 공동(Microcavities)이라면 어떠한 것이라도 의미하는 것이다. 상기 공동은 매우 평평한 형태일 수 있다. 다시 말해, 원자간 거리의 수배 정도에 해당하는 낮은 높이를 가질 수 있다. 또한, 상기 공동은 대략 반구형일 수도 있으며, 이미 언급된 두가지 형태 이외에도 어떠한 형태를 가지는 것도 가능하다. 상기 공동의 내부에는 기체가 포함되어 있을 수도 있고, 기체가 포함되어 있지 않을 수도 있다. 상기 세번째 단계가 진행되는 동안 수행되는 열처리는, 반도체 물질의 결정을 예컨대, 미세 공동의 성장 효과 및/또는 미세 기포내의 압력에 의하여 재배열시킴으로써, 기판의 내부에 파쇄대를 형성하여 기판을 두개의 영역으로 분리시키는 것을 가능케 하는 충분히 높은 온도에서 수행한다.
기체, 예컨대 수소가스 이온을 기판에 주입하고 투과 전자현미경으로 기판을 관찰하면, 이온주입단계의 공정조건에 따라 공동 또는 미세 기포가 관찰될 수도 있고 관찰되지 않을 수도 있다. 실리콘의 경우 이온, 예컨대 수소가스 이온을 주입한 경우에는 수 나노미터에서 수십 나노미터 사이의 크기를 가지는 미세 공동이 기판내에 형성되어 존재할 수 있다. 그런데, 특히 이온주입공정을 실시할 때의 온도가 낮은 경우에는 열처리 단계 중에 결정핵이 생성되는 동안에만 미세 공동이 관찰될 수 있다. 결정핵의 생성은, 예컨대 박막과 기판의 나머지 부분을 서로 분리시키는 파쇄를 상기 열처리 단계가 끝나기 전까지는 종결시키기 위하여 열처리 단계에서의 온도를 급격하게 증가시킴으로써 이루어진다.
게다가 이 방법은 모든 종류의 결정질 또는 비결정질 고상물질에 대해서도 적용될 수 있는 것 같다. 즉, 이 방법은 유전물질, 도전물질, 반절연물질 또는 비정질의 반도전성 물질에 적용될 수 있다.
얻어진 박막이 어떠한 요소들을 이미 구비하고 있거나, 박막이 초기의 기판의 일부를 형성했을 때 발생된 특별한 특징들을 이미 구비한다면, 이 박막은 유용할 수 있다. 따라서, 박막들을 적층시킴으로써 3 차원적 구조를 형성하는 것도 가능할 것이다. 마이크로 전자공학에 있어서, 이것은 반도전성 박막들을 적층시킴으로써 전자적 소자들을 3차원적 공간안에 포함하는 기판을 얻을 수 있다는 것을 의미한다. 그러나, 전기적 활성층을 통하여 이온을 주입하게 되면, 소자의 특성을 변형시킬 수 있으며, 아예 무용지물로 만들어 버릴 수도 있다. 이는 MOS 트랜지스터의 채널영역이거나 그리드 산화막인 경우에 두드러진다.
본 발명은 이온들로부터 보호된 영역을 구비하는 박막을 얻는 방법에 대한 것으로써, 이온주입단계를 수반한다. 상세하게는 예컨대, MOS 트랜지스터의 채널영역을 형성하기 위하여 활성층들이 형성된 반도전성 박막을 얻는 방법에 대한 것이다.
첨부된 도면을 참고하여 설명되어지는 본 발명의 비제한적 실시예에 의하여 본 발명은 보다 명확하게 이해될 것이며, 본 발명의 잇점 및 구체적인 특징도 명확해 질 것이다. 첨부된 도면은 다음과 같다.
도 1은 이온주입이 수행된 기판의 측면을 도시한 측면도이다.
도 2는 본 발명의 방법이 적용되며 MOS 트랜지스터가 형성된 실리콘기판의 단면을 도시한 단면도이다.
도 3a 내지 도 3d는 MOS 트랜지스터를 구비하는 실리콘 박막을 초기의 실리콘 기판으로부터 분리하여 다른 지지요소로 전달하는 데 본 발명에 따른 방법이 적용되는 것을 도시한다.
따라서, 프랑스 특허공보 FR-A-2 681472 호에 의하여 개시된 방법은 기술적으로는 매우 흥미로울지 모르지만, 몇가지 면에서 그 적용에 한계를 가지고 있었다. 그런데, 본 발명의 발명자들은 이 문제점에 대한 해결책을 알아 내었다. 발명자들은 어떤 조건하에서, 이온들의 전달에 대하여 민감한 영역들을 보호하기 위하여 마스킹 기술이 이용될 수 있다는 것을 발견하였다. 즉, 마스킹기술은, 마스킹된 영역에서는 미세 공동이 형성되지 않지만, 그럼에도 불구하고 박막이 기판으로부터 분리될 수 있게 하는 갈라진 틈(Cleavage)은 얻을 수 있다는 것을 의미한다. 마스킹된 영역들의 폭이 기판을 이루는 물질에 따라서 결정되는 한계 치수를 넘지 않는다면 이는 가능하다. 이러한 원리는 이온주입이 수행되기 전에 이미 요소들이 형성된 구조물에 대해서도 적용될 수 있다. 이러한 요소들은 기판상의 부분 중에서 이온주입에 반드시 민감하지는 않은 영역을 마스킹한다. 이런 경우 본 발명의 목적은 이러한 요소들의 폭을 한계 치수보다 아주 좁게 만들거나 같게 만드는 것이다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 소정의 물질로 이루어진 기판으로부터 출발하여 박막을 얻는 방법을 제공하는 것이다. 상기 박막은 기판의 표면들 중 일표면과 인접한 영역으로 구성되고 기판의 나머지 부분으로부터 분리되며, 상기 영역에 적어도 하나의 구조물이 형성된다. 본 발명의 방법은 다음과 같은 단계를 포함한다.
상기 구조물을 구성하는 적어도 두개의 겹쳐진 영역이 얻어질 때까지 상기 구조물을 형성하는 단계로, 그 상부 영역은, 상기 기판 내부의 마스킹된 영역의 폭을 기판을 이루는 물질에 대한 소정의 한계 치수를 넘지 않도록 정의함으로써 그 하부영역을 마스킹하는 수단으로 기능한다.
상기 기판의 상기 표면을 통하여 이온을 주입하는 단계로, 상기 기판내의 평균 이온 침투깊이 근처에서 미세 공동층을 형성한다. 상기 미세 공동층은 상기 마스킹된 영역을 제외하고 상기 영역을 기판 내에서 경계짓는다.
상기 미세 공동층을 따라서 파쇄선(Fracture line)을 형성하기 위하여 충분히 높은 온도에서 열처리 하는 단계로, 상기 파쇄선은 마스킹된 영역의 폭이 상기 한계 치수에 비하여 충분히 작은 경우에는 연속적이며, 마스킹된 영역의 폭이 상기 한계 치수에 비하여 충분히 작지 않은 경우에는 불연속적이다.
박막을 기판의 나머지로부터 분리해내는 단계로, 상기 파쇄선이 연속적인 경우에는 박막을 단순한 분리에 의하고, 상기 파쇄선이 불연속적인 경우에는 박막이 될 영역과 기판의 나머지 부분 사이에 기계적 힘을 인가하여 박막을 기판의 나머지로부터 분리한다. 후자의 경우는 파쇄선들 사이에 단단한 브릿지(Solid Bridge)가 존재함을 의미한다.
이온을 주입하는 단계와 열처리 단계 사이에 다른 단계가 포함될 수 있다. 즉 상기 영역 측에서 기판을 지지대(Stiffener)에 견고하게 결합시키는 단계를 포함할 수 있다.
이온주입단계는 희가스 이온이나 수소가스 이온을 사용하여 수행될 수 있다.
상기 기계적 힘은 휘는 힘(Bending force) 및/또는 장력(Tension force)일 수 있다. 상기 기계적 힘은 열처리 단계를 진행하면서 가해줄 수도 있고 열처리 단계가 종료된 이후에 가해줄 수도 있다.
예를 들어, 마스킹 수단은 상기 기판의 표면상에 증착된 막으로 이루어질 수 있다.
상기 구조물은 기판이 반도전성 기판인 경우에는 전자적 소자를 형성할 수도있다. 이 전자적 소자는 트랜지스터일 수 있고, 상기 상부 영역은 트랜지스터의 그리드를 포함한다.
특히, 본 발명은 상기 반도전성 기판이 실리콘으로 이루어진 경우에 적용될 수 있는 데, 이때 상기 전자적 소자는 MOS 트랜지스터이며, 상기 하부 영역은 이 MOS 트랜지스터의 그리드 산화막 및 채널영역이다. 그러면, 상기 상부 영역은 그리드 산화막상에 증착된 MOS 트랜지스터의 폴리실리콘 그리드일 수 있다. 또한, 상기 상부 영역은 그리드만으로 구성될 수도 있다. 폴리실리콘 그리드 이외에도 상기 마스킹 수단은 합성수지막을 포함할 수도 있고, 상기 그리드의 측벽에 증착되는 어떠한 다른 물질막일 수도 있다. 이 경우의 중요한 장점은, 마스킹된 영역의 폭은 그리드의 폭, 아마도 그 측면들에만 상응하므로 상대적으로 큰 트랜지스터를 얻을 수 있다는 것이다.
이런 식으로 진행하면 서로 다른 매질에 이온을 주입하여야 할 수도 있다. 예컨대, 반도전성 기판의 내부에도 이온을 주입하여야 하고, 소오스 영역 및 드레인 영역을 구성하는 도핑된 영역을 관통하여 이온을 주입하여야 할 수도 있다. 이것은 이 분야의 통상적인 전문가에 의해 채택된 표준적인 이온주입과는 배치된다. 왜냐하면, 통상적인 이온주입에서는 이온주입을 하기 전에 소자의 다양한 활성영역, 다시 말해 트랜지스터의 소오스 및 드레인 영역을 포함하는 활성영역을 완전히 마스킹하기 때문이다. 하지만, 본 발명의 발명자들은 소오스 및 드레인 영역보다는 오히려 그리드 산화막에 해당하는 영역이 이온주입에 민감한 것을 발견하였다. 소오스 또는 드레인을 관통하여 수행하는 이온주입은 트랜지스터의 특성에 있어서 약간의 변동을 유발한다. 하지만, 이러한 변동은 트랜지스터의 동작에 받아들여질 만한 것이다.
트랜지스터의 그리드는 이온주입 동안 민감한 영역들을 마스킹하는 마스크로 기능한다. 따라서, 박막을 얻기 위한 공정에 별도의 마스킹단계는 필요하지 않다.
또한, 소오스 또는 드레인 영역은 이온주입단계 후에 형성될 수도 있다.
이온이 주입되는 매질은 이온빔의 방향과 평행한 방향 및 이온빔과 수직인 방향에서 다른 물질들로 이루어질 수 있다. 그러나, 매질이 다음에도 불구하고, 이온빔으로부터 마스킹된 영역이 있더라도 기판은 파쇄될 수 있다. 물질이 이질적이거나 기판의 표면 토폴로지가 이질적인 경우에, 상기 파쇄는 동일 평면내에서 전파될 뿐만 아니라, 다양한 물질들의 이 이온들에 관해 정지파워(Stopping power)가 다름에 기인한 주입된 이온의 위치가 다름에 따라 관측될 수 있는 파동을 이루면서 전파된다.
설명을 단순화하기 위하여 이온주입은, 이온주입을 수행하고 나면 미세 공동층이 관찰될 수 있는 조건하에서 수행된다고 가정한다. 또한, 이온주입에 민감한 영역의 상부는 마스킹된다고 가정한다.
도 1은 기판(1)의 단면을 도시한다. 기판(1)은, 예컨대 단결정으로 이루어지며 전자적 특성을 가지는 실리콘 기판일 수 있다. 기판(1)의 상부에는 평평한 표면(2)이 구비된다. 기판(1)에는 평평한 표면(2)을 통하여 화살표로 표시된 이온들이 충돌한다. 기판(1)에 주입되는 이온들은 예컨대, 수소이온일 수 있다. 기판(1)에 주입되는 이온에 가해지는 에너지 및 도우즈는 기판(1)내에서 평평한 표면(2)로부터 소정의 깊이에 미세 공동층(3)을 얻을 수 있도록 결정된다. 주어진 레벨에 미세 공동층을 얻기 위한 이온에너지 및 이온주입 도우즈에 대한 정보는 프랑스 특허공보 FR-A-2 681472 호에 개시되어 있다. 미세 공동층(3)은 기판 내에서 영역(4)을 경계짓는다. 적절한 온도 예컨대 400℃ 정도에서 기판(1)을 열처리하면, 미세 공동층(3)은 미세균열층으로 변화되고 미세균열층은 박막이 될 영역(4)을 기판(1)의 나머지로부터 분리시킬 수 있는 파쇄선을 유발한다.
도 1에는 기판(1)의 표면(2)과 기판(1) 내부에 이온을 주입시키는 이온빔 사이에 삽입된 마스크(5)가 도시되어 있다. 마스크(5)는 마스크(5)에 도달되는 이온들을 정지시킬 수 있을 정도로 충분히 두껍다. 결과적으로, 미세 공동층(3)은 마스크(5)에 대응하는 영역(6)에서 단절되고, 평평한 표면(2)과 영역(6) 사이의 기판(10) 부분은 이온주입에 의하여 변화되지 않는다.
예상되는 것과는 달리, 어떤 조건하에서는 미세 공동층의 불연속이 열처리 단계가 진행되는 동안 미세 공동층 내에서의 미세균열들의 전파를 막지는 않는 것으로 나타났다. 미세균열들의 전파는 이온주입 동안 마스킹된 영역(6)의 폭(ℓ)에 의하여 결정된다.
예를들어, 단결정 실리콘으로 이루어진 기판의 경우에는 마스킹된 영역(6)의 폭(ℓ)이 0.8㎛보다 작으면, 마스킹된 영역(6)의 양측에 위치한 미세 공동층(3) 사이에서 파쇄가 전파될 수 있다. 마스킹된 영역(6)의 폭(ℓ)이 0.8㎛를 초과하되 주어진 한계폭 이내인 경우에는, 열처리를 실시하는 도중 또는 열처리를 실시하고 난 후 영역(4)과 기판(1)의 나머지 부분 사이에 기계적 힘,예컨대 휘는 힘 또는 장력을 가함으로써 얻어진 박막을 기계적으로 변형시키지 않으면서 균열이 전파되게 할 수 있다.
따라서, 주어진 기판 물질에 대한 상기 한계폭은 박막을 기계적으로 변형시켜 손상시키지 않고 이 박막을 분리해낼 수 있게 하는 마스킹된 영역의 최대폭이다. 이 한계폭은 기판 내부에서 유발되는 균열의 크기와 밀도 그리고 이 균열을 결정하는 파라미터들(이온주입에너지와 도우즈, 열처리 온도)에 의존한다.
마스킹된 영역에 해당하는 이 폭(ℓ)은 미세 공동이 형성되지 않는 폭과는 크게 다를 수도 있다는 것에 주목하라. 사실, 이온주입의 경우 이온빔들은 완전하게 서로 평행하지는 않다. 오히려, 이온주입의 조건에 따라서 이온빔들이 집중될수도 있고 분산될 수도 있다. 더구나, 물질속으로 주입된 이온의 위치는 무작위적(Random)이고 통계적일 뿐만 아니라, 이온과 부딪치는 일련의 충돌에도 의존한다. 예를 들어, 수소를 120Kev로 비정질 실리콘에 주입하는 경우, 기본스 테이블(Gibbons Table)에 의하여 정의되고 계산되는 횡방향 표준편차(Lateral standard deviation)는 0.2596㎛이다.
도 2에 도시된 본 발명에 따른 실시예에서의 기판(10)은 P형 불순물이 도핑된 단결정 실리콘이다. MOS 트랜지스터(12)는 기판(10)의 평평한 표면(11)에 형성된다. 이 트랜지스터(12)는 n+로 도핑된 영역으로 이루어지는 소오스(13) 및 드레인(14)을 구비한다. 실리콘 산화막(15)이 소오스(13)와 드레인(14) 사이의 기판표면(11)에 형성된다. 산화막(15)은 폴리실리콘으로 된 그리드(16)에 의하여 덮힌다. 트랜지스터(15)는 열산화막(17)으로 둘러싸이고 그리드(16)의 측벽에 실리콘 질화막(18)으로 이루어진 스페이서(18)가 형성됨으로써 완성된다.
그리드 산화막(15) 및 직하부의 채널영역(19)은 주입된 화합물의 통과에 의해 변화될 수 있기 때문에 민감한 영역이다. 본 발명에 따르면, 이 민감한 영역은 이온주입단계 동안 이들을 덮으며, 주입되는 이온이 산화막(15)에는 도달할 수 없도록 충분히 두껍게 형성한 그리드(16)에 의하여 보호될 수 있다. 또한, 스페이서(18)도 이 보호에 참여할 수 있다.
도 2에서 이온주입단계가 화살표로 표시되어 있다. 이온주입은 박막에 해당하는 영역(20)을 경계짓는 미세 공동층(21)을 유발한다. 또한, 미세 공동층(21)은 이온빔에 대하여 마스킹된 영역(22)에 의하여 형성되는 불연속부를 구비한다. 상기에서 설명한 바와 같이 마스킹된 영역의 폭이 반도전 물질, 이온주입 및 열처리의 공정조건에 따라서 결정되는 한계폭보다 작은 경우에는, 영역(22)의 폭에 따라서, 기계적 힘을 가하거나 가하지 않고 박막(20)을 기판으로부터 분리할 수 있다. 예를 들어, 프랑스 특허공보 FR-A-2 681472 호에 개시된 방법이 사용하는 표준적인 조건하에서는 0.5㎛의 폭을 구비하는 그리드(16)는 파쇄면 상에서 미세 균열이 전파하는 것을 방해하지는 않는다.
도 3a 내지 도 3d는 본 발명에 따른 방법의 다양한 적용을 나타내주고 있다. 이 도면들도 도 2와 같이 단면도들이다.
도 3a는 P형 불순물이 도핑된 단결정 실리콘 기판(30)을 도시하고 있다. MOS 트랜지스터(32)가 기판(30)의 평평한 표면(31)에 형성되어 있다. 트랜지스터는 n+로 도핑된 소오스 영역(33) 및 드레인 영역(34), 그리드 산화막(35), 다결정실리콘으로 이루어진 그리드(36) 및 채널영역(37)을 구비한다. 이 다른 예에서는, MOS 트랜지스터의 민감한 부분을 보다 잘 마스킹하기 위하여 그리드(36)의 상부에 합성수지막(38)을 증착해야 한다는 필요성이 고려된 것이다. 화살표에 의하여 표현된 이온주입은 기판(30)내에 미세 공동층(39)을 유발시킨다. 다만, 이온주입에서 마스킹된 영역(40)에는 미세 공동층(39)이 형성되지 않는다. 그리드(36)의 폭에 해당하는 상기 마스킹된 영역(40)의 폭은 본 발명에 따른 방법이 이용될 수 있도록 한계폭보다는 작다. 미세 공동층(39)은 평평한 표면(31)과 미세 공동층(39) 사이에 박막이 형성될 영역(41)을 한정한다.
일단 이온주입단계를 수행하고 나면, 합성수지막(38)을 제거한다. 그리고,박막의 상부표면이 될 평평한 표면(43)을 얻기 위하여 그리드(36)의 상부표면까지 기판(30)의 평평한 표면(31) 위에 실리콘 산화막을 형성한다(도 3b 참조). 지지대(Stiffener)로 기능하며 평평한 표면(46)을 구비하는 플레이트(45)를 박막의 상부표면에 단단히 결합시킨다. 예컨대, "웨이퍼 본딩(Wafer bonding)" 기술을 사용하여 평평한 표면(43)과 평평한 표면(46)을 분자적 접착(Molecular adhesion)에 의하여 서로 결합시킨다.
도 3c는 지금까지 형성한 구조물에 열처리 단계를 실시한 후의 복합구조를 도시한다. 상기에서 설명한 바와 같이 열처리한 결과 미세 공동층이 미세 균열로 변화된다. 만약, 마스킹된 영역의 폭이 정의된 한계폭에 비하여 충분히 작은 경우에는, 연속적인 파쇄선을 형성할 수 있고, 마스킹된 영역의 폭이 상기 한계폭에 비하여 충분히 작지 않은 경우에는 불연속적인 파쇄선을 형성할 수 있다. 도 3c에 도시된 것은 미세 균열선(48)이 마스킹된 영역(40)에 의하여 단절되어 있는 경우이다.
미세 균열(48)선의 상부와 하부에서 기판을 두개의 부분으로 분리하는 것은 기계적 힘을 인가함으로써 이루어진다. 도 3d에서 기계적 힘은 화살표로 기호화되어 있다.

Claims (12)

  1. 반도전성 기판(10 또는 30)으로부터 출발하여 얻어지고, 상기 기판의 표면들 중 어느 하나의 표면(11 또는 31)과 인접하는 상기 기판의 영역으로 구성되며, 상기 기판의 나머지와 분리되며, 적어도 하나의 트랜지스터가 상기 영역으로부터 형성되는 박막을 얻는 방법에 있어서,
    상기 트랜지스터를 구성하는 적어도 두개의 겹쳐진 영역이 얻어질 때까지 상기 트랜지스터를 형성하는 단계로, 그 상부영역(16 또는 36)은, 상기 기판 내부의 마스킹된 영역(22 또는 40)의 폭을 상기 기판을 이루는 물질에 대한 소정의 한계 치수를 넘지 않도록 정의함으로써 그 하부영역(15 및 19 또는 35 및 37)을 마스킹하는 수단으로 기능하는 상기 트랜지스터의 형성단계;
    상기 기판(10 또는 30)의 상기 표면을 통하여 이온을 주입하는 단계로, 상기 마스킹된 영역(22 또는 40)에 해당하는 영역을 제외하고 상기 기판(10 또는 30)의 나머지로부터 상기 영역(20 또는 41)을 경계짓는 미세 공동층(21 또는 39)을 상기 기판 내의 평균 이온침투 깊이에 형성하는 상기 이온주입단계;
    상기 미세 공동층을 따라 파쇄선을 형성하기 위하여 충분히 높은 온도에서 열처리하는 단계로, 상기 파쇄선은 상기 마스킹된 영역의 폭이 상기 한계 치수에 비하여 충분히 작은 경우에는 연속적이고 상기 마스킹된 영역의 폭이 상기 한계 치수에 비하여 충분히 작지 않은 경우에는 불연속적인 상기 열처리 단계; 및
    상기 박막을 상기 기판(10 또는 30)의 나머지로부터 분리하는 단계로, 상기 파쇄선이 연속적인 경우에는 단순한 분리에 의하고 상기 파쇄선이 불연속적인 경우에는 상기 영역과 상기 기판의 나머지 사이에 인가되는 기계적 힘에 의하는 상기 박막 분리단계를 포함하는 것을 특징으로 하는 박막을 얻는 방법.
  2. 제 1항에 있어서, 상기 이온주입단계와 상기 열처리 단계 사이에
    상기 기판(30)을 상기 박막을 형성할 상기 영역(41) 쪽에서 지지대(45)와 단단히 결합시키는 단계를 더 포함하는 것을 특징으로 하는 박막을 얻는 방법.
  3. 제 1항에 있어서, 상기 이온주입단계는 수소가스 이온이나 희가스 이온을 사용하는 것을 특징으로 하는 박막을 얻는 방법.
  4. 제 1항 내지 제 3항의 어느 한 항에 있어서, 상기 기계적 힘은 휘는 힘 또는 장력인 것을 특징으로 하는 박막을 얻는 방법.
  5. 제 1항 내지 제 3항의 어느 한 항에 있어서, 상기 기계적 힘은 상기 열처리 단계를 수행하는 도중에 인가되는 것을 특징으로 하는 박막을 얻는 방법.
  6. 제 1항 내지 제 3항의 어느 한 항에 있어서, 상기 기계적 힘은 상기 열처리 단계를 수행한 이후에 인가되는 것을 특징으로 하는 박막을 얻는 방법.
  7. 제 1항에 있어서, 상기 마스킹 수단은 상기 기판의 표면에 증착된 막으로 구성되는 것을 특징으로 하는 박막을 얻는 방법.
  8. 제 1 항에 있어서, 상기 기판(10 또는 30)은 실리콘으로 이루어지고, 상기 트랜지스터(12 또는 32)는 MOS 트랜지스터이고, 상기 하부 영역은 그리드 산화막(15 또는 35) 및 상기 MOS 트랜지스터의 채널영역(19 또는 37)이며, 상기 상부 영역은 상기 그리드 산화막(15 또는 35) 상에 증착된 상기 MOS 트랜지스터의 폴리실리콘 그리드(16 또는 36)를 포함하는 것을 특징으로 하는 박막을 얻는 방법.
  9. 제 1 항에 있어서, 상기 마스킹 수단은 합성수지막을 더 포함하는 것을 특징으로 하는 박막을 얻는 방법.
  10. 제 1 항에 있어서, 상기 마스킹 수단은 상기 그리드(16)의 측벽 상에 증착된 스페이서(18)를 더 포함하는 것을 특징으로 하는 박막을 얻는 방법.
  11. 삭제
  12. 삭제
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