JP5277999B2 - 複合基板の製造方法 - Google Patents

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Description

この発明は、圧電体・焦電体・強誘電体などの機能性材料で構成される基板から剥離した機能性材料薄膜を、支持基板の主面に接合した複合基板の製造方法に関するものである。
近年、機能性材料の薄膜を利用する素子の開発が進展している。機能性材料として圧電体を利用する場合、スパッタ法やCVD法などにより圧電体を堆積して薄膜を形成する方法や、単結晶基板の研磨により薄膜を形成する方法が採用されることがある(例えば特許文献1参照。)。
圧電体の薄膜を利用した素子の例としては、上下面に電極を形成した薄膜を支持基板に設けた空間上に配置して振動させるFBAR(Film Bulk Acoustic Resonator)などがある(例えば特許文献2参照。)。このFBARの製造では、犠牲層を形成した支持基板上に薄膜が接合され、犠牲層をエッチングにより除去して振動用の空間が形成される。このエッチングの際、エッチャントを犠牲層に到達させるために薄膜の下から犠牲層が露出するように、薄膜にビアホールなどのパターンが形成される。
また、水素イオンの注入によって機能性材料の結晶体の数ミクロンの深さに剥離層を形成し、結晶体を支持基板に接合してから熱処理により結晶体を切断して薄膜を形成する方法が採用されることがある(例えば特許文献3・4参照。)。この薄膜の製造では薄膜は支持基板上一面に接合される。そこで薄膜下面から上面への電極の引き回しなどのために、やはり薄膜にビアホールを形成する必要が生じる。
これらのように機能性材料の薄膜をパターン化して支持基板上に形成するためには、従来、支持基板への接合の後に薄膜をエッチングすることで機能性材料を部分的に除去する方法が採用されていた。
特開2007−228319号公報 WO2005/060091号公報 特開平11−307472号公報 特表2002−534886号公報
しかしながら機能性材料による薄膜において、機能性材料自体が難エッチング性を有してエッチングに時間がかかったり、機能性材料下の電極や支持基板にダメージが生じたりして課題が多い。エッチングに時間がかかると、エッチング加工による機能性材料のダメージやレジストの焼き付き等が生じ問題になる。特に機能性材料が圧電体であるニオブ酸リチウムやタンタル酸リチウムの場合はエッチングによって発生するリチウム化合物が化学的に安定でエッチングを阻害するので、エッチング時間や製造コストに大きく影響する。また圧電体や焦電体などの機能性材料の場合、エッチング加工によって基板の分極が劣化することが問題になる。
そこで本発明は、機能性材料をエッチングすることなく薄膜をパターン形成でき、エッチングによる弊害を除くことができる複合基板の製造方法の提供を目的とする。
この発明の複合基板の製造方法はマスク工程とイオン注入工程とマスク除去工程と接合工程と剥離工程とを含む。マスク工程は、開口が形成されたマスクで機能性材料基板の主面を覆う。イオン注入工程は、機能性材料基板にイオンを注入し、マスク開口領域の表面から一定距離の内部に剥離層を形成する。この領域をパターン領域とする。マスク除去工程はイオン注入工程の後、機能性材料基板の主面からマスクを除く。接合工程はマスク除去工程の後、機能性材料基板の主面を支持基板の平坦な主面に接合する。剥離工程は、機能性材料基板のパターン領域から機能性材料薄膜を剥離する。
この製造方法によれば、機能性材料基板のパターン領域のみにイオン注入を実施するので、パターン領域下でのみイオン注入によるダメージ層(剥離層)が形成される。剥離層の形成により、パターン領域が膨らみ機能性材料基板の主面に段差が生じる。この段差を利用してパターン領域からのみ機能性材料薄膜を剥離し、パターン領域以外の機能性材料基板は除去する。したがって機能性材料をエッチングすることなく機能性材料薄膜をパターニングでき、エッチングの弊害を除くことができる。
機能性材料基板はタンタル酸リチウムまたはニオブ酸リチウムの圧電単結晶体であり、機能性材料薄膜はバルク波素子薄膜または板波素子薄膜であり、支持基板は機能性材料薄膜の振動空間を備えるものであり、剥離工程の後に、振動空間に設ける犠牲層のエッチャントを機能性材料薄膜が剥落した位置から導入する工程を含む。
タンタル酸リチウムまたはニオブ酸リチウムなどのリチウムを含有する基板組成材は化学的に反応しづらくエッチングしにくい。このため、機能性材料基板のエッチング加工を除くことによって、加工時間やレジストマスクを使用する場合のレジスト焼き付きを抑制できる。また犠牲層除去のためのビアホールの形成を行う工程を省くことが可能になる。
この発明によれば、イオン注入により膨らんだパターン領域からのみ機能性材料薄膜を剥離し、パターン領域以外の機能性材料基板を除去する。したがって支持基板に接合される機能性材料薄膜をエッチングすることなくパターニングでき、エッチング加工の弊害を除くことが可能になる。
本発明の第1の実施形態に係る複合基板の製造方法の製造工程フローにおける各工程での基板状態を示す図である。 図1に示す剥離工程での基板状態を説明する図である。 本発明の第2の実施形態に係る製造工程フローにおける各工程での基板状態を示す図である。 本発明の第3の実施形態に係る製造工程フローにおける各工程での基板状態を示す図である。
本発明の第1の実施形態に係る複合基板の製造方法を説明する。
図1は、本実施形態に係る複合基板の製造工程フローにおける各工程での基板状態を示す図である。
まず鏡面研磨を施した平坦な主面を有する機能性材料基板1を用意する。そして必要とする機能性材料薄膜のパターンと同形状の開口2Aを有するレジストマスク2を、機能性材料基板1の主面にフォトリソグラフィ法により形成する(S11)。なお、レジストマスク2はイオン注入を選択できるマスクであればよく金属等であっても良い。この工程が本発明のマスク工程に相当する。
次に、レジストマスク2の開口2Aから機能性材料基板1に水素イオンを注入する(S12)。これにより開口2Aに露出する機能性材料基板1の表面下一定距離に剥離層1Cが形成される。そして機能性材料基板1の開口2Aに露出するパターン領域1Aが、剥離層1Cの形成により膨む。ここで、剥離層1Cの形成深さは約1.0μmとする。この工程が本発明のイオン注入工程に相当する。イオン注入のマスクとして用いたレジストは、そのまま電極や接合層パターンの形成のためのレジストに使用しても良い。その場合は、CMPを用いて形成膜の主面を鏡面加工する。
次にレジストマスク2の除去により、レジストマスク2の下に残る逆パターン領域1Bを露出させる(S13)。この工程が本発明のレジスト除去工程に相当する。
また支持基板3を用意し、機能性材料基板1をパターン領域1Aで支持基板3に直接接合して複合基板5とする(S14)。この工程が本発明の接合工程に相当し、パターン領域1Aと逆パターン領域1Bとの段差によりパターン領域1Aのみが支持基板3に接合される。なお、機能性材料基板1の線膨張係数が支持基板3側の線膨張係数と大きく異なる場合、例えばタンタル酸リチウムとニオブ酸リチウムとを接合する場合などには、常温において基板表面をプラズマにより活性化して真空中で接合する清浄化接合法などの常温直接接合法を採用すると望ましい。またこの場合、SiO2やSiNなどの絶縁膜を接合面に設ければ接合強度が高まりさらに好ましい。
次に複合基板5を熱雰囲気下に置く。これにより剥離層1Cで発生、成長して機能性材料薄膜が剥離する(S15)。この際に逆パターン領域1Bとパターン領域1Aとの境界では局所的に膜厚が薄いため、この境界に歪みが集中して亀裂が生じ、パターン領域1Aから機能性材料薄膜が剥離して素子薄膜4として複合基板5に残る。この工程が本発明の剥離工程に相当する。
図2はこの剥離工程における機能性材料基板1の基板状態を説明する図である。
機能性材料基板1は、剥離工程での加熱の際、パターン領域1Aの表面から一定距離の剥離層1Cにマイクロキャビティが発生し、表面側の領域をさらに浮き上がらせる。そのため、例えばパターン領域と逆パターン領域との境界に約250nmの段差が生じる。パターン領域1Aは図中上面側が支持基板3に接合されていて、一方、逆パターン領域1Bは支持基板3から浮いていて、パターン領域1Aと逆パターン領域1Bとの境界部1Dでは図中に示すように膜厚が極端に薄い。このため境界部1Dに歪みが集中し、マイクロキャビティの成長に伴い境界部1Dに掛かる応力が増大して、境界部1Dが分断される。
再び図1に戻り、剥離工程(S15)の後、素子薄膜4が剥落した機能性材料基板1と素子薄膜4が残存する複合基板5との剥離面を、それぞれ鏡面加工する(S16)。鏡面加工を施した機能性材料基板1は再利用し、機能性材料基板1の材料効率を高める。なお、エッチング深さやマイクロキャビティの集中する深さによっては素子薄膜4の剥離が自然には生じないことや、素子薄膜4の縁にバリがたつこともある。その場合には、鏡面加工時や鏡面加工の前に、複合基板のパターン領域と逆パターン領域との境界付近にエッチング等を施し、剥離し易くしたりバリを除去したりするとよい。
以上の工程により、支持基板3と素子薄膜4とを備える複合基板5が形成される。ここではレジストマスク2を用いてイオン注入を実施するので、パターン領域1Aのみを膨らませて支持基板3に接合できる。これにより機能性材料基板1をエッチングすることなく素子薄膜4をパターニングできエッチング加工による弊害を除くことができる。
なお、本発明の複合基板の製造方法は様々な機能性材料基板に適用できる。例えばSi・GaAs・SiC等の半導体用基板や、サファイア・水晶等の酸化物基板、四ホウ酸リチウム・タンタル酸リチウム・ニオブ酸リチウムなどの圧電基板などを利用でき、特開2000−150835号公報や特開2001−244444に記載された構成の製造も可能になる。
次に本発明の第2の実施形態に係る複合基板の製造方法を説明する。
本実施形態では、本発明を圧電素子であるバルク波素子デバイスの製造方法に採用し、機能性材料基板を単結晶圧電基板とする。
図3は、本実施形態に係るバルク波素子デバイスの製造工程フローにおける各工程での基板状態を示す図である。
まず鏡面研磨を施した平坦な主面を有する単結晶圧電基板11を用意する。そして必要とする機能性材料薄膜のパターンと同形状の開口12Aを有するレジストマスク12を、単結晶圧電基板11の主面にフォトリソグラフィ法により形成する(S21)。単結晶圧電基板11としてはタンタル酸リチウムもしくはニオブ酸リチウムを採用するとよい。なおレジストマスク12はイオン注入を選択できるマスクであればよく金属等であっても良い。この工程が本発明のマスク工程に相当する。
次にレジストマスク12の開口12Aから単結晶圧電基板11に水素イオンを注入し、レジストマスク12の除去によりレジストマスク12の下に残る逆パターン領域11Bを露出させる(S22)。水素イオンの注入エネルギーは150KeVとし、ドーズ量(イオン注入密度)は9×1016atom/cm2とする。これにより開口12Aに露出する単結晶圧電基板11の表面下一定距離に剥離層13が形成される。そして単結晶圧電基板11の開口12Aに露出するパターン領域11Aが膨む。ここで、剥離層13の形成深さは約1.0μmとする。この工程が本発明のイオン注入工程とマスク除去工程とに相当する。
また支持基板14を用意し、支持基板14の主面に接合層15と犠牲層16と電極膜17Aを形成し、表面を化学機械研磨(CMP)で平滑化する(S23)。ここでバルク波素子デバイスは、振動空間を有するメンブレン構造(中空構造)とする。そのため、接合層15をパターン形成するとともに接合層15の凹部に犠牲層16を形成し、接合層15および犠牲層16の上面に機能性材料薄膜の下面電極および配線となる電極膜17Aを形成する。なお支持基板14としてはSi・水晶・ガラス・サファイアなどを採用し、接合層15としてはSiO2・SiNなどの絶縁膜を採用し、犠牲層16としてはリンケイ酸ガラス・金属・Si・SiO2などを採用するとよい。接合層15と犠牲層16と電極膜17Aとを備える支持基板14の全体が本発明の支持基板に相当する。
次に単結晶圧電基板11をパターン領域11Aで電極膜17Aの上面に直接接合して複合基板18とする(S24)。この工程が本発明の接合工程に相当し、パターン領域11Aと逆パターン領域11Bとの段差によりパターン領域11Aのみが電極膜17Aの上面に接合される。
次に複合基板18を500℃の熱雰囲気下に置き、剥離層13でマイクロキャビティを発生・成長させる(S25)。マイクロキャビティの成長によりパターン領域11Aから素子薄膜19が剥離して複合基板18に残る。この際に逆パターン領域11Bとパターン領域11Aとの境界では局所的に膜厚が薄く、この境界に歪みが集中して亀裂が生じ、逆パターン領域11Bから機能性材料薄膜が剥落する。ここで、犠牲層16にエッチャントを導入するためのビアホールを別途設ける必要をなくすために、この工程により犠牲層16が露出するようにレジストマスク12の開口12Aの形状を予め設定しておく。この工程が本発明の剥離工程に相当する。
次に素子薄膜19が剥落した後の単結晶圧電基板11と素子薄膜19が残存する複合基板18との剥離面を、それぞれ鏡面加工する(S26)。鏡面加工を施した単結晶圧電基板11は再利用し、単結晶圧電基板11の材料効率を高める。
次に複合基板18の素子薄膜19の上面に上面電極となる電極膜17Bを形成する(S27)。電極膜17Bの形成は、例えばフォトリソグラフィ法と蒸着法とを利用してアルミニウム電極をパターン形成することで実現する。
次に電極膜17A,17Bを外部端子に接続する配線上に、例えばフォトリソグラフィ法と蒸着法とを利用してアルミニウムを厚付けする(S28)。この工程では、電極膜17A,17Bや素子薄膜19に重ならない位置の配線を厚くすることにより、配線抵抗を抑制できる。
次にエッチャントを導入することでエッチングにより犠牲層16を除去する(S29)。エッチャントとしては、犠牲層16に対する反応性が高く他の構成材料に対する反応性が著しく小さいものを選択する。この工程はドライエッチングで実現しても良い。
その後、複合基板18をパッケージングすることでバルク波素子デバイスを製造する。
以上の工程により、支持基板14と素子薄膜19とを備えるバルク波素子デバイスが形成される。上記例では、単結晶圧電基板11のエッチング加工を行わなくても犠牲層を露出させられるので、単結晶圧電基板11のエッチング時間を省くことができ複合基板および圧電デバイスの生産性が高まる。
また単結晶圧電基板11から素子薄膜19を剥離することにより、素子薄膜19におけるカット角を任意に設定でき、圧電体の結晶軸や分極軸の傾きを制御してバルク波素子の特性に最適なカット角とすることができる。
次に本発明の第3の実施形態に係る複合基板の製造方法を説明する。
本実施形態は、本発明を圧電素子である板波素子デバイスの製造方法に採用し、機能性材料基板を単結晶圧電基板とする。
図4は、本実施形態に係る板波素子デバイスの製造工程フローにおける各工程での基板状態を示す図である。
まず鏡面研磨を施した平坦な主面を有する単結晶圧電基板21を用意する。そして必要とする機能性材料薄膜のパターンと同形状の開口22Aを有するレジストマスク22を、単結晶圧電基板21の主面にフォトリソグラフィ法により形成する(S31)。単結晶圧電基板21としてはタンタル酸リチウムもしくはニオブ酸リチウムを採用するとよい。なおレジストマスク22はイオン注入を選択できるマスクであればよく金属等であっても良い。この工程が本発明のマスク工程に相当する。
次にレジストマスク22の開口22Aから単結晶圧電基板21に水素イオンを注入し、レジストマスク22の除去によりレジストマスク22の下に残る逆パターン領域21Bを露出させる(S32)。水素イオンの注入エネルギーは150KeVとし、ドーズ量(イオン注入密度)は9×1016atom/cm2とする。これにより開口22Aに露出する単結晶圧電基板21の表面下一定距離に剥離層23が形成される。そして単結晶圧電基板21の開口22Aに露出するパターン領域21Aが膨む。ここで、剥離層23の形成深さは約1.0μmとする。この工程が本発明のイオン注入工程とマスク除去工程とに相当する。
また支持基板24を用意し、支持基板24の主面に接合層25と犠牲層26を形成し、表面を化学機械研磨(CMP)で平滑化する(S33)。ここで板波素子デバイスは、振動空間を有するメンブレン構造(中空構造)とする。そのため、接合層25をパターン形成するとともに接合層25の凹部に犠牲層26を形成する。なお支持基板24としてはSi・水晶・ガラス・サファイアなどを採用し、接合層25としてはSiO2・SiNなどの絶縁膜を採用し、犠牲層26としてはリンケイ酸ガラス・金属・Si・SiO2などを採用するとよい。接合層25と犠牲層26とを備える支持基板24の全体が本発明の支持基板に相当する。
次に接合層25および犠牲層26の上面に、単結晶圧電基板21をパターン領域21Aで直接接合して複合基板28とする(S24)。この工程が本発明の接合工程に相当し、パターン領域21Aと逆パターン領域21Bとの段差によりパターン領域21Aのみが接合層25および犠牲層26の上面に接合される。
次に複合基板28を500℃の熱雰囲気下に置き、剥離層23のマイクロキャビティを発生・成長させる(S35)。マイクロキャビティの成長によりパターン領域21Aから素子薄膜29が剥離する。この際に逆パターン領域21Bとパターン領域21Aとの境界では局所的に膜厚が薄く、この境界に歪みが集中して亀裂が生じ、パターン領域21Aから機能性材料薄膜が剥離して素子薄膜29として複合基板28に残る。ここで、犠牲層26にエッチャントを導入するためのビアホールを別途設ける必要をなくすために、この工程により犠牲層26が露出するようにレジストマスク22の開口22Aの形状を設定しておく。この工程が本発明の剥離工程に相当する。
次に素子薄膜29が剥落した後の単結晶圧電基板21と素子薄膜29が残存する複合基板28との剥離面を、それぞれ鏡面加工する(S36)。鏡面加工を施した単結晶圧電基板21は再利用し、単結晶圧電基板21の材料効率を高める。
次に複合基板28の素子薄膜29の上面にIDT電極(櫛歯状電極)27Aを形成するとともに、接合層25の上面に配線27Bを形成する(S37)。IDT電極27Aと配線27Bとの形成は、例えばフォトリソグラフィ法と蒸着法とを利用してアルミニウム電極をパターン形成することで実現する。
次にIDT電極27Aを外部端子に接続する配線27B上に、例えばフォトリソグラフィ法と蒸着法とを利用してアルミニウムを厚付けする(S38)。この工程では、IDT電極27Aや素子薄膜29に重ならない位置で電極を厚くすることにより、配線抵抗を抑制できる。
次にエッチャントを導入することでエッチングにより犠牲層26を除去する(S39)。エッチャントとしては、犠牲層26に対する反応性が高く他の構成材料に対する反応性が著しく小さいものを選択する。この工程はドライエッチングで実現しても良い。
その後、複合基板28をパッケージングすることで板波素子デバイスを製造する。
以上の工程により、支持基板24と素子薄膜29とを備える板波素子デバイスが形成される。上記例では、単結晶圧電基板21のエッチング加工を行わなくても犠牲層を露出させられるので、単結晶圧電基板21のエッチング時間を省くことができ複合基板および圧電デバイスの生産性が高まる。
また単結晶圧電基板21から素子薄膜29を剥離することにより、素子薄膜29におけるカット角を任意に設定でき、圧電体の結晶軸や分極軸の傾きを制御して板波素子の特性に最適なカット角とすることができる。
1…機能性材料基板
11,21…単結晶圧電基板
1A,11A,21A…パターン領域
1B,11B,21B…逆パターン領域
1C,13,23…剥離層
1D…境界部
2,12,22…レジストマスク
2A,12A,22A…開口
3,14,24…支持基板
4,19,29…素子薄膜
5,18,28…複合基板
11,21…単結晶圧電基板
15,25…接合層
16,26…犠牲層
17A,17B…電極膜
27A…IDT電極
27B…配線

Claims (1)

  1. 開口が形成されたマスクで機能性材料基板の主面を覆うマスク工程と、
    前記マスクの前記開口から露出する前記機能性材料基板のパターン領域にイオンを注入し、前記パターン領域の表面から一定距離の内部に剥離層を形成するイオン注入工程と、
    前記イオン注入工程の後、前記機能性材料基板の前記主面から前記マスクを除くマスク除去工程と、
    前記マスク除去工程の後、前記機能性材料基板の前記主面を支持基板の平坦な主面に接合する接合工程と、
    前記機能性材料基板の前記パターン領域から機能性材料薄膜を剥離する剥離工程と、を含む、複合基板の製造方法であって、
    前記機能性材料基板はタンタル酸リチウムまたはニオブ酸リチウムの単結晶圧電基板であり、前記支持基板に接合される前記機能性材料薄膜はバルク波または板波を利用する素子薄膜であり、前記支持基板は前記機能性材料薄膜の振動空間を備えるものであり、
    前記剥離工程の後に、前記振動空間に設ける犠牲層のエッチャントを前記機能性材料薄膜が接合されていない位置から導入する工程を含む、複合基板の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5786393B2 (ja) * 2011-03-18 2015-09-30 株式会社村田製作所 水晶デバイスの製造方法
CN105794107B (zh) 2013-12-27 2018-12-25 株式会社村田制作所 弹性波装置以及其制造方法
CN111492577B (zh) 2017-12-28 2024-04-02 日本碍子株式会社 压电性材料基板与支撑基板的接合体及其制造方法
DE102018107496B3 (de) * 2018-03-28 2019-07-11 RF360 Europe GmbH Volumenschallwellenresonatorvorrichtung und Verfahren zu deren Herstellung
CN112259676B (zh) * 2020-10-19 2022-11-01 济南晶正电子科技有限公司 一种具有图案的薄膜键合体、制备方法及电子器件
CN112259675B (zh) * 2020-10-19 2022-10-28 济南晶正电子科技有限公司 一种具有图案的薄膜键合体、制备方法及电子器件

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2758907B1 (fr) * 1997-01-27 1999-05-07 Commissariat Energie Atomique Procede d'obtention d'un film mince, notamment semiconducteur, comportant une zone protegee des ions, et impliquant une etape d'implantation ionique
FR2788176B1 (fr) * 1998-12-30 2001-05-25 Thomson Csf Dispositif a ondes acoustiques guidees dans une fine couche de materiau piezo-electrique collee par une colle moleculaire sur un substrat porteur et procede de fabrication
JP2003017967A (ja) * 2001-06-29 2003-01-17 Toshiba Corp 弾性表面波素子及びその製造方法

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