KR100384501B1 - 반도체장치 및 그 제조방법 - Google Patents

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bump electrode
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호소미에이이치
고시오야스히로
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가부시끼가이샤 도시바
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    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

본 발명은, 전극간의 접합층의 보이드(void)의 발생을 감소시킬 수 있고, 또한 접합층의 기계적 강도를 향상시킬 수 있으며, 열사이클에 대한 신뢰성을 향상시킬 수 있는 반도체장치를 제공한다. 또, 이 반도체장치의 제조방법을 제공한다.
플립칩 구조의 반도체장치(1)에 있어서, 제1전극(12)과 Au를 주조성으로 하는 범프전극(30)의 사이에, Au-Sn 금속간화합물을 주조성으로 하는 접합층(40)을 갖추고 있다. 접합층(40)은 그 체적의 50원자% 이상이 Au1- Sn1금속간화합물, Au1- Sn2금속간화합물, Au1- Sn4금속간화합물의 하나 또는 복수에 의해 생성되어 있다.

Description

반도체장치 및 그 제조방법 {SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 전극간의 전기적이면서 기계적인 접속에 범프전극을 사용하는 반도체장치 및 이 반도체장치의 제조방법에 관한 것이다. 특히 본 발명은, 기판의 전극과 반도체소자(반도체칩)의 본딩패드와의 사이를 범프전극을 개재시켜 전기적이면서 기계적으로 접속하는 반도체장치 및 그 제조방법에 관한 것이다.
노트형 퍼스널 컴퓨터, 휴대전화기 등의 휴대단말기기에 사용되는 반도체장치에는, 휴대성을 높이기 위해 보다 한층의 소형화, 경량화가 요구되고 있다. 또, 이 종류의 반도체장치에 있어서는, 예컨대 동작속도의 고속성능의 향상에 따른 우수한 전기적 특성이 요구되고 있다. 이들 요구를 만족시키기 위해, 플립칩 구조가 반도체장치에 채용되는 경향에 있다.
플립칩 구조라고 하는 것은, 기판의 전극과 반도체소자의 본딩패드의 사이를 범프전극(돌기전극)을 개재시켜 전기적이면서 기계적으로 접속한 구조이다. 기본적으로는, 반도체칩의 평면사이즈와 동등까지 기판의 평면사이즈를 축소시킬 수 있으므로, 플립칩 구조는 반도체장치의 소형화 및 경량화를 실현할 수 있다. 더욱이, 기판의 전극과 반도체소자의 본딩패드의 사이에는 배선길이가 길어지는 와이어를 사용하지 않으므로, 동작주파수를 높게 할 수 있고, 플립칩 구조는 반도체장치의 동작속도의 고속화를 실현할 수 있다.
플립칩 구조를 채용한 반도체장치에 있어서, 전극간의 접속방식에는 크게 나누어 접촉접속방식과 합금접속방식이 주류이다. 전자의 접촉접속방식은 이방성 도전막(ACF: anisotropic conductive film)을 사용한 플립칩 접속이다. 이방성 도전막은, 기판의 전극과 반도체소자의 본딩패드의 사이에 배치하고, 열압착함으로써, 전극과 본딩패드의 사이를 간단히 기계적으로 접속할 수 있다. 그렇지만, 이방성 도전막과 전극 사이의 접촉저항, 및 이방성 도전막과 본딩패드 사이의 접촉저항이 커서 동작속도의 고속화가 요구되는 반도체장치에 있어서는 사용하기 곤란하다.
후자의 합금접속방식은, 기판의 전극과 범프전극의 사이에 합금을 생성하고, 이 합금을 사용한 플립칩 접속이다. 이 합금접속방식은, 전극과 범프전극 사이의 접속저항을 대단히 작게 할 수 있으므로, 반도체장치의 동작속도의 고속화를 실현할 수 있다.
도 8 및 도 9에 나타낸 바와 같이, 플립칩 구조의 합금접속방식을 채용한 반도체장치(100)는, 기판(101)의 전극(102)과, 이 전극(102)상의 저융점금속층(121), 이 저융점금속층(121)상의 범프전극(123) 및, 이 범프전극(123)상의 반도체소자(110)의 본딩패드(111)를 갖추고, 저융점금속층(121)과 범프전극(123)의사이에 합금층(122)을 갖추어 구성되어 있다.
전극(102)은 동(Cu)박에 의해 형성되고, 본딩패드(111)는 알루미늄합금막에 의해 형성되어 있다. 범프전극(123)으로는 금(Au)범프전극이 사용되고, 저융점금속층(121)으로는 주석은(Sn-Ag)합금층이 사용되고 있다. 합금층(122)은 열압착 본딩에 의해 생성된 저융점금속층(121)의 Sn과 범프전극(123)의 Au와의 Au-Sn공정(80중량% Au - 20중량% Sn)합금에 의해 형성되어 있다.
도 8 및 도 9에 나타낸 반도체장치(100)에 있어서, 합금층(122)이 Au-Sn 공정합금(共晶合金)으로 형성되면, 기판(101)의 전극(102)의 Cu가 Au-Sn 공정합금내로 확산되어 합금층(122)의 일부가 Au-Sn-Cu로 이루어진 3원계 합금으로 변화해 버린다. 동시에, Au-Sn 공정합금의 Au, Sn의 각각이 전극(102) 내부로 확산되지만, Cu가 Au-Sn 공정합금 내부로 확산하는 속도의 쪽이 Au, Sn의 각각이 배선(102)의 내부로 확산하는 속도에 비해 빠르므로, 카켄달(Kirkendall)효과에 의해 Cu와 Au-Sn-Cu합금의 사이에 보이드가 발생하는 것이 알려져 있다(예컨대, 「Au-Sn bonding metallurgy of TAB contacts and its influence on the Kirkendall effect in ternay Cu-Au-Sn system. 1992 Proceedings. 42nd Electronic Components and Technology Conference(Cat. No. 92CH3056-9)(USA) ⅹⅷ + 1095 p.p. 360-71」 등). 이와 같이 하여 발생한 보이드는, 열사이클에 의해 합금층(122)의 기계적 접합강도를 열화시켜 단선불량을 유발할 가능성이 지적되고 있었다.
또, 상기 반도체장치(100)에 있어서는, 합금층(122)을 Au-Sn 공정합금으로하기 때문에, 범프전극(123)의 체적에 비해 1.5∼2배 정도의 체적의 저융점금속층(121)을 형성하고 있다. 저융점금속층(121)의 Sn의 공급량이 과잉으로 되면, 안정한 Au-Sn, Au-Sn2, Au-Sn4등의 금속간화합물이 생성되어 버리고, 이들 금속간화합물은 깨지기 쉽다고 생각되고 있다. 즉, 이들 안정한 금속간화합물이 생성된 경우에는, 열사이클에 의해 합금층(122)의 기계적 접합강도를 열화시켜 단선불량을 유발할 가능성이 지적되고 있었다.
본 발명은, 상기 과제를 해결하기 위해 이루어진 것으로, 본 발명의 목적은 전극간의 접합층의 보이드의 발생을 감소시킬 수 있고, 또한 접합층의 기계적 강도를 향상시킬 수 있으며, 열사이클에 대한 신뢰성을 향상시킬 수 있는 반도체장치를 제공하는 것이다.
더욱이, 본 발명의 목적은, 상기 목적을 달성할 수 있는 반도체장치의 제조방법을 제공하는 것이다.
도 1은 본 발명의 실시형태에 따른 플립칩 구조를 채용한 반도체장치의 단면구조도,
도 2는 도 1에 나타낸 반도체장치의 전극간 접속부분의 단면구조도,
도 3a는 도 2에 나타낸 반도체장치의 전극간 접속부분의 단면사진에 기초하여 작성한 결정단면도,
도 3b는 도 3a에 부호 F3B를 붙여 나타낸 전극간 접속부분의 요부의 확대 결정단면도,
도 4는 도 3b에 나타낸 전극간 접속부분의 접합층의 각 결정영역의 조성 분석결과를 나타낸 도면,
도 5는 본 발명의 실시형태에 따른 반도체장치의 공정단면도,
도 6은 도 5에 이어지는 반도체장치의 공정단면도,
도 7은 도 6에 이어지는 반도체장치의 공정단면도,
도 8은 본 발명의 선행기술에 따른 반도체장치의 단면구조도,
도 9는 도 8에 나타낸 반도체장치의 전극접속부의 확대 단면구조도이다.
＜부호의 설명＞
1 --- 반도체장치, 10 --- 기판,
12 --- 제1전극, 20 --- 반도체소자,
21 --- 제2전극(본딩패드), 30 --- 범프전극,
40 --- 접합층, 47 --- 저융점금속,
50 --- 보호수지.
상기 과제를 해결하기 위해 본 발명의 제1특징은, 제1전극과, 제1전극상의 적어도 금(Au)을 주조성으로 하는 범프전극 및, 범프전극상의 제2전극을 갖추고, 제1전극과 범프전극의 사이에 범프전극의 Au와 저융점금속과의 금속간화합물을 주조성으로 하는 접합층을 갖춘 반도체장치로 한 것이다. 여기서, 「제1전극」은 적어도 범프전극측의 표면층이 Cu 또는 Cu를 주조성으로 하는 합금인 것이 바람직하다. 「적어도 Au를 주조성으로 하는 범프전극」이라고 하는 것은, 적어도 제1전극측의 표면층이 모두 Au로 형성되는 경우, 예컨대 경도(硬度)조절을 위해 적당한 첨가물을 함유한 Au합금의 경우의 모두가 포함되는 의미로 사용된다. 접합층의 「저융점금속」에는, Sn, 또는 Sn과 Ag, 인듐(In), 비스무트(Bi), Cu, Pb 등의 적어도 어느 하나의 금속과의 합금(Sn을 주조성으로 하는 저융점금속)을 실용적으로 사용할 수 있다. 「접합층」은, 그 체적의 50원자% 이상이 (1) Au1- Sn1, (2) Au1- Sn2, (3) Au1- Sn4의 금속간화합물의 하나 또는 복수에 의해 생성되어 있는 것이 바람직하다. 「금속간화합물을 주조성으로 하는」이라고 하는 것은, 이와 같이 접합층에 그 체적의 50원자% 이상의 금속간화합물이 포함되어 있다고 하는 의미로 사용된다.
이와 같이 구성된 본 발명의 제1특징에 따른 반도체장치에 있어서는, 제1전극과 범프전극 사이의 접합층을 금속간화합물로 하거나, 또는 접합층의 체적의 50원자% 이상을 금속간화합물로 함으로써, 접합층 부분의 보이드의 발생을 방지할 수 있고, 열사이클에 대한 전극간의 접합부의 신뢰성을 향상시킬 수 있다.
본 발명의 제2특징은, 본 발명의 제1특징에 따른 반도체장치에 있어서, 접합층의 체적을 범프전극의 체적에 비해 작게 한 것이다. 여기서, 「접합층의 체적이 범프전극의 체적에 비해 작다」고 하는 것은, 범프전극에 대한 저융점금속의 Sn량의 상대적인 비율을 표현하고 있고, 범프전극의 Au와 Sn과의 금속간화합물의 생성량을 감소시키는 의미로 사용된다.
이와 같이 구성된 본 발명의 제2특징에 따른 반도체장치에 있어서는, 본 발명의 제1특징에 따른 반도체장치에서 얻어지는 효과에 더하여, 범프전극의 Au와 접합층의 Sn과의 금속간화합물의 성장을 제어하여 깨지기 쉬운 성질을 갖는 안정한 금속간화합물을 생성시키지 않도록 할 수 있으므로, 열사이클에 대한 전극간의 접합부의 신뢰성을 향상시킬 수 있다.
본 발명의 제3특징은, 적어도 제1전극상에 저융점금속을 형성하는 공정과, 제2전극상에 적어도 Au를 주조성으로 하는 범프전극을 형성하는 공정 및, 저융점금속과 범프전극을 접촉시켜 가열함으로써 범프전극의 Au와 저융점금속과의 금속간화합물을 주조성으로 하는 접합층을 형성하고, 이 접합층 및 범프전극을 개재시켜 제1전극과 제2전극의 사이를 전기적이면서 기계적으로 접속하는 공정을 구비한 반도체장치의 제조방법으로 한 것이다.
이러한 본 발명의 제3특징에 따른 반도체장치의 제조방법에 있어서는, 상기 본 발명의 제1특징에 따른 반도체장치를 제조할 수 있고, 전극간의 접합부의 신뢰성을 향상시킬 수 있으므로, 제조상의 수율을 향상시킬 수 있다.
(발명의 실시형태)
이하, 본 발명의 실시형태를 도면을 참조하여 상세히 설명한다.
[반도체장치의 구조]
도 1 및 도 2에 나타낸 바와 같이, 본 발명의 실시형태에 따른 플립칩 구조를 채용하고, 또한 합금접합방식을 채용한 반도체장치(1)는, 제1전극(12)과, 제1전극(12)상의 적어도 Au를 주조성으로 하는 범프전극(30) 및, 범프전극(30)상의 제2전극(21)을 갖추고, 제1전극(12)과 범프전극(30)의 사이에 범프전극(30)의 Au와 저융점금속과의 금속간화합물을 주조성으로 하는 접합층(40)을 갖추어 구축되어 있다.
제1전극(12)은, 기판(10)의 절연기재(11)의 표면상에 설치되어 있고, 본 발명의 실시형태에 있어서 도전성이 우수한 Cu박막(箔膜)에 의해 형성되어 있다. 제1전극(12)은, 적어도 범프전극(30)측의 표면층에 Cu를 갖추고 있으면 좋다. 또, 제1전극(12) 또는 그 표면층에는 Cu합금을 사용할 수 있다. 제1전극(12)은 본 발명에 따른 「제1전극」의 한 구체예에 대응하는 것이다.
절연기재(11)로는, 예컨대 폴리이미드계 수지기판, 에폭시계 수지기판 등, 플라스틱기판을 실용적으로 사용할 수 있다. 기판(10)의 절연기재(11)의 이면상에는 외부단자(13)가 설치되어 있다. 외부단자(13)는 절연기재(11)에 설치된 접속구멍 배선(14)을 통해 제1전극(12)과 전기적으로 접속되어 있다. 외부단자(13)에는 땜납볼(15)이 전기적이면서 기계적으로 접속되어 있다. 땜납볼(15)은 예컨대 납(Pb)-Sn땜납을 실용적으로 사용할 수 있다.
반도체소자(20)는 예컨대 실리콘 단결정 칩에 의해 형성되어 있고, 반도체소자(20)의 주면에는 도시하지 않은 회로가 탑재되어 있다. 반도체소자(20)의 주면상에 제2전극(21)이 설치되어 있다. 이 제2전극(21)은, 이른바 본딩패드이고, 예컨대 반도체소자(20)의 회로간을 전기적으로 접속하는 알루미늄(Al)배선 또는 Al합금(예컨대 Al-Cu, Al-Si, Al-Cu-Si 등)배선과 동일 배선재료에 의해 형성되어 있다. 제2전극(21)의 주위에는 실제로는 패시베이션막 등이 설치되어 있지만, 그들의 상세한 구조는 여기서는 생략한다.
범프전극(30)은, 본 발명의 실시형태에 있어서, 스터드(stud) Au 범프전극으로 구성되어 있다. 스터드 Au 범프전극은, 제2전극(21)의 표면상에 열압착 본딩되어 있으므로, 제2전극(21)의 표면상에 직접 접속되어 있다. 범프전극(30)은 반드시 순금에 의해 형성될 필요는 없고, 예컨대 경도조절을 위해 적당한 첨가물을 함유한 Au합금을 사용해도 좋다.
또, 범프전극(30)은 스크린 인쇄법이나 에칭법에 의해 형성해도 좋다. 이 경우, 범프전극(30)은 제2전극(21)상에 장벽금속층을 개재시켜 전기적이면서 기계적으로 접속되어 있다. 장벽금속층으로는, 예컨대 제2전극(21)의 표면으로부터 그 위쪽으로 향하여 티탄(Ti)막, 니켈(Ni)막, 팔라듐(Pd)막의 각각을 순차 적층한 복합막을 실용적으로 사용할 수 있다.
접합층(40)은 상기와 같이 범프전극(30)의 Au와 저융점금속과의 금속간화합물을 주조성으로 하여 구성되어 있고, 이 금속간화합물을 생성하는 저융점금속으로는 Sn, 또는 Sn-Ag, Sn-In, Sn-Bi, Sn-Cu, Sn-Pb 등의 Sn과 적어도 어느 하나의 금속의 합금(Sn을 주조성으로 하는 저융점금속)을 실용적으로 사용할 수 있다. 더욱이, 저융점금속으로는 Sn을 주조성으로 하는 3원 이상의 합금을 사용할 수 있다. 본 발명의 실시형태에 있어서, 저융점금속으로는 Sn-Ag가 사용되고 있다.
본 발명의 실시형태에 따른 접합층(40)은, 그 체적의 50원자% 이상의 대부분이 Au1-Sn1금속간화합물, Au1-Sn2금속간화합물, Au1-Sn4금속간화합물의 하나 또는 복수에 의해 생성되고, Sn-Ag의 저융점금속의 영역은 얼마 안되고, Au-Sn 공정합금을 극력 함유하지 않도록 구성되어 있다. 도 3a에 나타낸, 본 발명자가 실제로 제작한 반도체장치(1)에 있어서, 범프전극(30)은 접합층(40)의 중앙부분을 밀어 넣어 변형시켜 제1전극(12)측으로 근접하고 있고, 접합층(40)의 주변부분이 비교적 두꺼운 막두께로 올라가 있다. 도 3b에 나타낸 바와 같이, 이 접합층(40)의 주변부분의 막두께가 비교적 두꺼운 부분에 있어서, 복수의 결정영역(41∼45)이 관찰되고, 도 4에 각 결정영역(41∼45)의 분석결과를 나타낸다.
범프전극(30)에 가장 근접한 결정영역(41; 분석점 A)은 Au1-Sn1금속간화합물, 범프전극(30)에 다음으로 근접한 결정영역(42; 분석점 B)은 Au1-Sn2금속간화합물, 범프전극(30)에 또 다음으로 근접한 결정영역(43; 분석점 C)은 Au1-Sn4금속간화합물이다. 결정영역(41)에 있어서는, 범프전극(30)의 Au의 공급량이 많다고 생각된다. 결정영역(42, 43)의 각각은 범프전극(30)으로부터 서서히 이간(離間)하여 역으로 저융점금속에 가까워져 가므로, Sn의 공급량이 많다고 생각된다. 이들 금속간화합물은, 범프전극(30)의 체적보다도 접합층(40)의 체적을 작게 설정하고, Sn의 상대적인 공급량을 감소시키고 있으므로, 안정한 상태까지 성장하지 않도록 되어 있다.
이 결정영역(43)의 외측에는 저융점금속인 Sn-Ag의 결정영역(44; 분석점 D)이 존재하고 있다. 또, 범프전극(30)의 중앙부분과 제1전극(12)의 중앙부분 사이의 접합층(40)에는 Au-Sn-Cu의 결정영역(45; 분석점 E)이 존재하고 있다. 결정영역(45)은 제1배선(12)에 가까우므로, Cu의 확산이 약간 있는 것으로 생각된다.
기판(10)의 표면과 반도체소자(20)의 주면의 사이에는 보호수지(50)가 설치되어 있다. 이 보호수지(50)는, 기본적으로는 반도체소자(20)로의 수분의 침입이나 오염물질의 침입을 방지할 목적으로 형성되어 있지만, 더욱이 적어도 접합층(40)을 피복하도록 형성되어 있고, 접합층(40)에 가해지는 외부 응력을 완화하도록 되어 있다. 즉, 보호수지(50)는 열사이클에 대한 접합층(40)의 수명을 연장시킬 수 있다.
이와 같이 구성된 본 발명의 실시형태에 따른 반도체장치(1)에 있어서는, 제1전극(12)과 범프전극(30) 사이의 접합층(40)의 주조성을 금속간화합물로 하거나, 또는 접합층(40)의 체적의 50원자% 이상을 금속간화합물로 하고, Au-Sn 공정합금을 생성하지 않도록 함으로써, 제1전극(12)의 접합층(40) 근방 부분의 보이드의 발생을 방지할 수 있고, 열사이클에 대한 전극간의 접합부의 신뢰성을 향상시킬 수 있다.
더욱이, 본 발명의 실시형태에 따른 반도체장치(1)에 있어서는, 접합층(40)의 체적을 범프전극(30)의 체적에 비해 작게 함으로써, 범프전극(30)의 Au와 접합층(40)의 Sn과의 금속간화합물의 성장을 제어하여 깨지기 쉬운 성질을 갖는 안정한 금속간화합물을 생성시키지 않도록 할 수 있으므로, 열사이클에 대한 전극간의 접합부의 신뢰성을 향상시킬 수 있다.
[반도체장치의 제조방법]
다음에는 본 발명의 실시형태에 따른 반도체장치(1)의 제조방법을 도 5 내지 도 7을 참조하여 설명한다.
(1) 먼저, 기판(10)을 준비하고, 도 5에 나타낸 바와 같이 기판(10)의 제1전극(12)상에 저융점금속층(47)을 형성한다. 저융점금속(47)은, 본 발명의 실시형태에 있어서 Sn-Ag합금을 사용하고, 예컨대 스크린인쇄에 의해 제1전극(12)상에 형성된다. 여기서, 후에 형성하는 접합층(40)의 체적이 범프전극(30)의 체적보다 작아지고, 또한 저융점금속(47)의 Sn량의 공급량을 적절히 감소시킬 수 있도록, 저융점금속(47)의 막두께는 얇게 조절되도록 되어 있다.
(2) 한편, 반도체소자(20)를 준비하고, 도 6에 나타낸 바와 같이 반도체소자(20)의 제2전극(본딩패드; 21)상에 범프전극(30)을 형성한다. 이 범프전극(30)으로는 상기와 같이 스터드 Au 범프전극이 사용되고, 이 스터드 Au 범프전극은 와이어 본딩법에 의해 형성된다. 여기서, 제2전극(21)상으로의 범프전극(30)의 형성공정은, 제1전극(12)상에 저융점금속(47)을 형성하는 공정보다도 앞에 행해도 좋다.
(3) 기판(10)의 제1전극(12)과 반도체소자(20)의 제2전극(21)의 위치정합을 행하고, 이어서 제1전극(12)상의 저융점금속(47)에 제2전극(21)상의 범프전극(30)을 접촉시키고 적절한 하중을 가함으로써, 도 7에 나타낸 바와 같이 저융점금속(47) 및 범프전극(30)을 변형시킨다.
(4) 예컨대 200℃∼300℃의 온도범위에서 열처리를 행하여 전술한 도 2에 나타낸 바와 같이, 저융점금속(47)의 Sn과 범프전극(30)의 Au와의 금속간화합물을 주조성으로 하는 접합층(40)을, 제1전극(12)과 범프전극(30)의 사이에 형성한다. 상기와 같이, 접합층(40)은 그 체적의 50원자% 이상의 대부분이 Au1-Sn1금속간화합물, Au1-Sn2금속간화합물, Au1-Sn4금속간화합물의 하나 또는 복수에 의해 생성되고, Au-Sn 공정합금을 극력 함유하지 않도록 형성되어 있다. 이 접합층(40)의 형성에 의해, 제1전극(12)과 제2전극(21)의 사이가, 접합층(40) 및 범프전극(30)을 개재시켜 전기적이면서 기계적으로 접속된다. 동시에, 기판(10)상에 반도체소자(20)가 탑재된다.
(5) 기판(10)과 반도체소자(20)의 사이에 있어서, 반도체소자(20)의 주면, 제1전극(12)과 제2전극(21)의 접합부분 등을 덮는 보호수지(50)를 형성한다. 이 보호수지(50)에는, 예컨대 적하도포(滴下塗布: potting)법에 의해 형성되는 에폭시계 수지를 실용적으로 사용할 수 있다.
(6) 이들 일련의 제조공정이 종료하면, 본 발명의 실시형태에 따른 반도체장치(1)를 완성시킬 수 있다.
이러한 본 발명의 실시형태에 따른 반도체장치(1)의 제조방법에 있어서는, 제1전극(12)과 제2전극(21)간의 접합부의 신뢰성을 향상시킬 수 있으므로, 제조상의 수율을 향상시킬 수 있다.
(그 외의 실시형태)
본 발명은 상기 실시형태에 의거 기재했지만, 이 개시(開示)의 일부를 이루는 논술 및 도면은 이 발명을 한정하는 것이라고 이해해서는 안된다. 이 개시로부터 당업자에게는 여러 가지의 대체 실시형태, 실시예 및 운용기술이 명백하게 될것이다.
예컨대, 상기 실시형태에 따른 반도체장치(1)는 기판(10)의 제1전극(12)과 반도체소자(20)의 제2전극(21)의 접합부분에 본 발명을 적용한 경우를 설명했지만, 본 발명은 상하에 적층되는 기판의 전극간의 접속부분에도 적용할 수 있다.
이와 같이, 본 발명은 여기서는 기재하고 있지 않은 여러 가지의 실시형태 등을 포함하는 것은 물론이다. 따라서, 본 발명의 기술적 범위는 하기의 타당한 특허청구범위에 따른 발명 특정사항에 의해서만 정해지는 것이다.
본 발명은, 전극간의 접합층의 보이드의 발생을 감소시킬 수 있고, 또한 접합층의 기계적 강도를 향상시킬 수 있으며, 열사이클에 대한 신뢰성을 향상시킬 수 있는 반도체장치를 제공할 수 있다.
더욱이, 본 발명은 상기 효과를 얻을 수 있는 반도체장치의 제조방법을 제공할 수 있다.

Claims (26)

  1. 제1전극과,
    상기 제1전극상의 적어도 금(Au)을 주조성으로 하는 범프전극,
    상기 범프전극상의 제2전극 및,
    상기 제1전극과 범프전극의 사이에 설치되고, 상기 범프전극의 금과 저융점금속과의 금속간화합물을 주조성으로 하는 접합층을 구비한 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 제1전극의 적어도 표면층은 Cu나 Cu합금인 것을 특징으로 하는 반도체장치.
  3. 제2항에 있어서, 상기 제1전극은 회로기판상에 설치되는 것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서, 상기 제2전극은 Al합금을 주체로 구성되는 것을 특징으로 하는 반도체장치.
  5. 제4항에 있어서, 상기 제2전극의 적어도 최상층에는 적어도 장벽금속층이 설치되어 있는 것을 특징으로 하는 반도체장치.
  6. 제4항에 있어서, 상기 제2전극은 반도체소자의 본딩패드인 것을 특징으로 하는 반도체장치.
  7. 제1항에 있어서, 상기 범프전극은 스터드 범프전극인 것을 특징으로 하는 반도체장치.
  8. 제1항에 있어서, 상기 접합층은, 그 체적의 50원자% 이상이 하기 금(Au)과 주석(Sn)과의 금속간화합물의 하나 또는 복수에 의해 생성되어 있는 것을 특징으로 하는 반도체장치.
    (1) Au1- Sn1
    (2) Au1- Sn2
    (3) Au1- Sn4
  9. 제8항에 있어서, 상기 접합층의 저융점금속은, 주석(Sn), 또는 주석(Sn)과 은(Ag), 인듐(In), 비스무트(Bi), 동(Cu), 납(Pb)의 적어도 어느 하나의 금속과의 합금인 것을 특징으로 하는 반도체장치.
  10. 제8항에 있어서, 상기 접합층의 체적은 상기 범프전극의 체적에 비해 작은것을 특징으로 하는 반도체장치.
  11. 제9항에 있어서, 상기 접합층의 체적은 상기 범프전극의 체적에 비해 작은 것을 특징으로 하는 반도체장치.
  12. 제1전극을 갖춘 기판과,
    상기 제1전극상의 적어도 금(Au)을 주조성으로 하는 범프전극,
    상기 범프전극상의 제2전극을 갖춘 반도체소자 및,
    상기 제1전극과 범프전극의 사이에 설치되고, 상기 범프전극의 금과 저융점금속과의 금속간화합물을 주조성으로 하는 접합층을 구비한 것을 특징으로 하는 반도체장치.
  13. 제12항에 있어서, 상기 제1전극의 적어도 표면층은 Cu나 Cu합금인 것을 특징으로 하는 반도체장치.
  14. 제13항에 있어서, 상기 접합층의 저융점금속은, 주석(Sn), 또는 주석(Sn)과 은(Ag), 인듐(In), 비스무트(Bi), 동(Cu), 납(Pb)의 적어도 어느 하나의 금속과의 합금인 것을 특징으로 하는 반도체장치.
  15. 제14항에 있어서, 상기 접합층은, 그 체적의 50원자% 이상이 하기 금(Au)과주석(Sn)과의 금속간화합물의 하나 또는 복수에 의해 생성되어 있는 것을 특징으로 하는 반도체장치.
    (1) Au1- Sn1
    (2) Au1- Sn2
    (3) Au1- Sn4
  16. 제15항에 있어서, 상기 접합층은, 상기 범프전극측으로부터 제1전극측으로 향하여 Au1- Sn1, Au1- Sn2, Au1- Sn4의 각각이 순차 생성되어 있는 것을 특징으로 하는 반도체장치.
  17. (1) 제1전극상에 저융점금속을 형성하는 공정과,
    (2) 제2전극상에 적어도 금을 주조성으로 하는 범프전극을 형성하는 공정 및,
    (3) 상기 저융점금속과 범프전극을 접촉시켜 가열함으로써, 범프전극의 금과 저융점금속과의 금속간화합물을 주조성으로 하는 접합층을 형성하는 공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법.
  18. 제17항에 있어서, 상기 공정 (3)은, 상기 제1전극과 제2전극의 사이를, 상기 접합층 및 범프전극을 개재시켜 전기적이면서 기계적으로 접속하는 공정인 것을 특징으로 하는 반도체장치의 제조방법.
  19. 제17항에 있어서, 상기 공정 (2)는, 스터드 범프전극을 형성하는 공정인 것을 특징으로 하는 반도체장치의 제조방법.
  20. 제17항에 있어서, 상기 공정 (3)의 가열은, 200℃∼300℃의 온도범위에서 행해지는 것을 특징으로 하는 반도체장치의 제조방법.
  21. 제1항에 있어서, 상기 접합층은 그 체적의 50원자% 이상의 상기 금속간화합물을 함유하고 있는 것을 특징으로 하는 반도체장치.
  22. 제1항에 있어서, 상기 접합층은 그 조성비에 있어서 Au-Su공정보다도 Au-Su금속간화합물을 많이 함유하고 있는 것을 특징으로 하는 반도체장치.
  23. 제12항에 있어서, 상기 접합층은 그 체적의 50원자% 이상의 상기 금속간화합물을 함유하고 있는 것을 특징으로 하는 반도체장치.
  24. 제12항에 있어서, 상기 접합층은 그 조성비에 있어서 Au-Su공정보다도 Au-Su금속간화합물을 많이 함유하고 있는 것을 특징으로 하는 반도체장치.
  25. 제17항에 있어서, 상기 접합층은 그 체적의 50원자% 이상의 상기 금속간화합물을 함유하고 있는 것을 특징으로 하는 반도체장치의 제조방법.
  26. 제17항에 있어서, 상기 접합층은 그 조성비에 있어서 Au-Su공정보다도 Au-Su금속간화합물을 많이 함유하고 있는 것을 특징으로 하는 반도체장치의 제조방법.
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