KR100369481B1 - 반도체 장치와 그 제조 방법 - Google Patents

반도체 장치와 그 제조 방법 Download PDF

Info

Publication number
KR100369481B1
KR100369481B1 KR10-2000-0026648A KR20000026648A KR100369481B1 KR 100369481 B1 KR100369481 B1 KR 100369481B1 KR 20000026648 A KR20000026648 A KR 20000026648A KR 100369481 B1 KR100369481 B1 KR 100369481B1
Authority
KR
South Korea
Prior art keywords
layer
forming
seed
wiring
groove
Prior art date
Application number
KR10-2000-0026648A
Other languages
English (en)
Other versions
KR20010014932A (ko
Inventor
호시노아키라
Original Assignee
닛뽄덴끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 닛뽄덴끼 가부시끼가이샤 filed Critical 닛뽄덴끼 가부시끼가이샤
Publication of KR20010014932A publication Critical patent/KR20010014932A/ko
Application granted granted Critical
Publication of KR100369481B1 publication Critical patent/KR100369481B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76874—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroless plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

절연층(12)은 반도체 기판(11) 상에 형성되고 소정의 영역 내에 배선층(15) 형성을 위한 그루브(12a)를 구비한다. 배리어 금속은 그루브(12a)의 내벽 상에 형성되고 배선층(15)을 구성하는 원자가 절연층(12)으로 확산하는 것을 방지한다. 시드층(14)은 그루브(12a)의 바닥에 형성된 배리어 금속(13) 상에 형성되며 배선층(15)을 형성할 때 결정 성장의 핵으로서 작용한다. 시드층의 지배적인 결정 방향은 (1 1 1)이다. 배선층은 그루브(12a)를 덮도록 형성된다. 또한, 배선층의 지배적인 결정 방향은 (1 1 1)이며, 이것은 일렉트로마이그레이션을 방지한다.

Description

반도체 장치와 그 제조 방법{SEMICONDUCTOR DEVICE AND PRODUCTION METHOD THEREOF}
발명의 배경
발명의 분야
본 발명은 반도체 장치와 그 제조 방법에 관한 것으로, 특히 일렉트로마이그레이션(electromigration) 내성을 갖는 반도제 장치와 그 제조 방법에 관한 것이다.
종래 기술의 설명
반도체 장치에 있어서, 반도체 기판 상에 형성된 소자를 서로 연결하고 이들 소자를 주변 회로와 연결하기 위해 배선층(그루브 배선(groove wiring) 및 콘택트 플러그)이 형성된다. 일반적으로, 이러한 배선층은 알루미늄 합금(예를 들면 AlCu(알루미늄 구리)와 AlSiCu(알루미늄 실리콘 구리)으로 이루어진다.
반도체 장치의 크기가 점점 작아질수록, 배선 및 콘택트 홀도 더 작아진다. 또한, 반도체 장치 성능을 향상시키기 위해서, 낮은 저항값을 갖는 배선이 사용될 필요가 있다. 이러한 낮은 저항을 갖는 배선층은 Cu(구리)로 이루어진다.
도 5는 상기 언급된 배선층을 갖는 영역(배선층 형성 영역)을 도시하는 단면도이다.
도 5에 도시된 바와 같이, 배선층 형성 영역은 반도체 기판(21)과, 절연층(22)과, 배리어 금속(23)과, 시드층(seed layer; 24) 및 배선층(25)을 포함한다.
반도체 기판(21)은, 예를 들면, Si(실리콘) 기판이며, 상기 기판 상에 소자(도시되지 않음)가 형성된다.
절연층(22)은 반도체 기판(21) 상에 형성되고 배선층(25)을 형성하기 위한 그루브(22a)를 갖는다. 절연층(22)은, 예를 들면, 배선층(25)과 다른 배선층(도시되지 않음) 사이의 절연을 위해 SiO2(이산화 실리콘(silicon dioxide))으로 형성된다.
배리어 금속(23)은 절연층(22)에 형성된 그루브(22a)의 내벽(inner wall)에 형성되어, 배선층(25)을 구성하는 원자가 절연층(22)으로 확산하는 것을 방지한다. 또한, 배리어 금속(23)은, 예를 들면, TiN(질화 티타늄(titanium nitride)), Ta(탄탈륨(tantalum)), TaN(질화 탄탈륨(tantalum nitride)) 등으로 형성된다.
시드층(24)은 그루브(22a)의 내벽에 형성된 배리어 금속(23) 상에 형성되고 배선층(25)의 결정 성장을 위한 핵으로 작용한다. 또한, 시드층(24)은, 예를 들면, 구리로 형성된다.
배선층(25)은 시드층(24) 상에 형성되어 그루브(22a)를 채우게 된다. 상기 상술된 바와 같이, 배선층(25)은 반도체기판(21) 상에 형성된 소자를 서로 연결하고 상기 소자를 주변 회로와 연결시킨다. 또한, 배선층(25)은, 예를 들면, 구리로 형성된다.
다음으로, 상기 상술된 구성을 갖는 배선층 형성 영역의 형성에 대해 설명할것이다.
도 6은 배선층 형성 영역의 형성 절차를 도시하는 단면도이다.
먼저, 도 6의 (a)에 도시된 바와 같이, 반도체 기판(21)이 CVD(화학 기상 증착(chemical vapor phase deposition) 방법 등에 의해 형성된 절연층(22)에 의해 피복되고, 절연층(22)의 소정의 영역에서의 포토리소그라피 또는 에칭에 의해, 배선층(25)의 형성을 위한 그루브(22a)가 형성된다.
그루브(22a)가 형성된 후, 도 6의 (b)에 도시된 바와 같이, 예를 들면, 이방성 스퍼터링을 사용하여, 내벽(22a)을 포함하는 절연층(22) 상에 배리어 금속(23)과 시드층(24)이 순서대로 형성된다. 일본 특허 공개 공보 제 6-140359호, 일본 특허 공개 공보 제 7-292474호 및 일본 특허 공개 공보 제 10-259480호에 개시된 이방성 기술을 활용할 수 있음을 주지해야 한다.
배리어 금속(23) 및 시드층(24)의 형성 후, 도 6의 (c)에 도시된 바와 같이, Cu 층(25a)이 전해 도금(electrolytic plating)에 의해 시드층(24) 상에 형성된다.
그 다음, CMP(chemical mechanical polishing; 화학 기계 연마) 방법 등을 사용하여, 절연층(22)의 표면을 노출하도록 배리어 금속(23), 시드층(24), 및 Cu 층(25a)을 연마한다. 이렇게 하여, 배선층(25)이 형성되어 도 5에 도시된 배선층 형성 영역을 완성하게 된다.
전해 도금에 의한 배선층(25)(Cu 층(25a))의 형성에 있어서, 배선층(25)이 시드층(24) 상에서 거의 균일하게 성장하기 때문에, 도 6의 (c)와 (d)에 도시된 바와 같이 배선층에 이음부(seam)(26)가 남게 된다. 만약 이음부(26)가 배선층(25)에존재하게 되면, 상기 이음부는 CMP 방법에 의한 연마동안 연마재(실리카 및 알루미나 입자)로 막혀버리게 된다. 이것은 배선층(25)의 신뢰성과 반도체 장치 제조의 수율을 현저히 감소시킨다.
상기 언급된 이음부(26)를 제거하기 위한 방법으로서, 예를 들면, "보텀-업 필(bottom-up fill)"로 칭해지는 전해 도금 방법이 있다. 이 보텀-업 필은 예를 들면 「"Cu Haisen Gizyutu no Saisinno Tenkai(New Development of Cu Wiring Technology)" Realize Co., Ltd. p.23」(문헌 1)과 「The Role of Additives an Electroplating of Void-Free in Sub-micron Damascene Features」(문헌 2)에 개시되어 있다.
보텀-업 필은 도금 액체에 첨가제를 주입하고 전계를 주기적으로 역으로 인가함으로써 그루브(홀)의 바닥으로부터 막 형성 속도를 증가시키는 기술이다. 도 7의 (a) 및 (b)에 도시된 바와 같이, 보텀-업 필에서, 그루브(22a)의 바닥으로부터 Cu 층(배선층(25))(25a)의 성장 속도는 절연층(22) 또는 그루브(22a)의 측벽으로부터의 성장 속도보다 더 빠르다. 따라서, Cu 층(25a)에 존재하는 이음부(26)는 도 7의 (c)에 도시된 바와 같이 짧다. 결과적으로, 배리어 금속(23), 시드층(24), 및 Cu 층(25a)이 CMP 방법에 의해 연마된 후, 이음부(26)는 도 7의 (d)에 도시된 바와 같이 배선층(25)에 존재하지 않을 것이다.
전해 도금에 의해 배선층(25)을 형성하는 기술에 있어서, 배선층(25)의 일렉트로마이그레이션이 쉽게 유발된다는 문제점이 있다.
일렉트로마이그레이션은, 예를 들면, 「"Cu Damascene Interconnects withCrystallographic Texture Control and its Electromigration Performance", Kazuhide Abe et al. 1988, IEEE IRPS, p342」(문헌 3)에 상술되어 있다. 상기 문헌 3은 Cu 배선층의 (1 1 1) 방향이 강한 경우 일렉트로마이그레이션이 쉽게 유발되지 않으며, Cu 배선층의 (1 1 1) 방향이 약한 경우, 즉 (1 1 1) 이외의 방향이 강한 경우 일렉트로마이그레이션이 쉽게 유발되는 점을 실험적인 결과로서 보여주고 있다.
도 6에 도시된 제조 방법에 있어서, 시드층(24)의 결정 방향이 제어되지 않기 때문에, 시드층(24)에서 성장하는 배선층(25)에서 (1 1 1) 이외의 방향이 지배적인 경우가 존재한다. 배선층(25)에서 (1 1 1) 이외의 방향이 지배적인 경우, 일렉트로마이그레이션이 쉽게 유발되고, 이것은 제조되는 반도체 장치의 동작 신뢰성을 저하시키게 된다.
따라서, 본 발명의 목적은 동작 신뢰성을 향상시킬 수 있는 반도체 장치를 제공하는 것이다. 본 발명의 다른 목적은 일렉트로마이그레이션을 억제하는 반도체 장치 제조 방법을 제공하는 것이다.
상기 언급된 목적을 달성하기 위해서, 본 발명의 일 양상에 따른 반도체 장치 제조 방법은:
배선 사이의 절연을 위해 기판 상에 절연층을 형성하는 단계와;
배선층을 형성하기 위해 절연층의 소정의 영역에 그루브를 형성하는 단계와;
배선층을 구성하는 원자가 상기 절연층으로 확산하는 것을 방지하기 위해 그루브의 내벽에 배리어 층을 형성하는 단계와;
실질적으로 (1 1 1) 방향이 얻어지는 방식으로 배선층을 형성하는 경우 결정 성장용 핵으로서 작용하는 시드층을 형성하는 단계; 및
상기 그루브를 덮도록 상기 시드층 상에 실질적으로 (1 1 1) 방향을 갖는 배선층을 형성하는 단계를 포함한다.
본 발명에 따르면, 시드층의 방향을 실질적으로 (1 1 1)로 하는 것에 의해, 시드층 상에 형성되는 배선층도 실질적으로 (1 1 1) 방향을 갖는다. 따라서, 일렉트로마이그레이션을 쉽게 유발되지 않고, 결과적으로 제조되는 반도체 장치의 동작 신뢰성을 향상시키게 된다.
상기 시드 형성 단계는 그루브의 바닥에서 배리어 층 상에 시드층을 형성하는 단계를 포함할 수 있다.
따라서, 그루브에서, 배선층은 한 방향으로만 성장하고 형성되는 배선층에 이음부가 존재하지 않게 된다.
상기 언급된 시드 형성 단계는 이방성 스퍼터링에 의해 시드층을 형성하는 단계를 포함할 수 있다.
상기 시드 형성 단계는 그루브의 측벽 상에 형성되는 시드층을 에칭하고 제거하는 에칭 단계를 포함할 수 있다.
상기 시드 형성 단계는 도금 액체에 의해 용융되지 않는 재료로 시드층을 형성하는 단계를 포함할 수 있다.
상기 시드 형성 단계는 구리로 상기 시드층을 형성하는 단계를 포함하고 상기 배선층 형성 단계는 구리로 상기 배선층을 형성하는 단계를 포함할 수 있다.
본 발명의 다른 양상에 따르면,
기판 상에 형성되며 소정의 영역에 배선층을 형성하기 위한 그루브를 갖는 절연층과;
상기 그루브의 내벽에 형성되며 배선층을 구성하는 원자가 절연층으로 확산하는 것을 방지하기 위한 배리어 층과;
배선층을 형성할 때 결정 성장의 핵으로서 동작하며 실질적으로 (1 1 1) 방향을 갖는 상기 배리어 층 상에 형성되는 시드층; 및
상기 그루브를 덮도록 상기 시드층 상에 형성되며 실질적으로 (1 1 1) 방향을 갖는 배선층을 포함하는 반도체 장치가 제공된다.
본 발명에 따르면, 배선층이 실질적으로 (1 1 1) 방향을 가지며 일렉트로마이그레이션을 쉽게 유발되지 않는다. 따라서, 반도체 장치는 높은 동작 신뢰성을 갖는다.
상기 시드층은 그루브의 바닥에서 배리어 층 상에 형성될 수 있다.
상기 시드층은 구리로 형성되고, 상기 배선층은 구리로 형성될 수 있다.
도 1은 본 발명의 제 1의 실시예에 따른 반도체 장치의 배선층 형성 영역의 단면도.
도 2는 도 1의 배선층 형성 영역의 형성 순서를 도시하는 단면도.
도 3은 본 발명의 제 2의 실시예에 따른 배선층 형성 영역의 형성 순서를 도시하는 단면도.
도 4는 제 1의 실시예에서 Cu 층(배선층)의 성장 공정을 도시하는 단면도.
도 5는 종래의 배선층 형성 영역의 단면도.
도 6은 도 5의 배선층 형성 영역의 형성 순서를 도시하는 단면도.
도 7은 종래의 보텀-업 필 방법에 의한 Cu 층(배선층)의 형성 순서를 도시하는 단면도.
♠도면의 주요 부분에 대한 부호의 설명♠
11 : 반도체 기판 12 : 절연층
12a : 그루브 13 : 배리어 금속
14 : 시드층 15 : 배선층
이하, 도면을 참조하여 본 발명의 제 1의 실시예에 따른 반도체 장치에 대해 설명할 것이다.
반도체 장치에 있어서, 다수의 소자가 형성되고 상기 소자를 서로 연결하고 상기 소자를 주변 회로와 연결하기 위한 배선층이 형성된다.
도 1은 상기 언급된 배선층이 형성된 영역(배선층 형성 영역)의 구성을 도시하는 단면도이다.
도 1에 도시된 바와 같이, 반도체 장치의 배선층 형성 영역은 반도체 기판(11)과, 절연층(12)과, 배리어 금속(13)과, 시드층(14), 및 배선층(15)을 포함한다.
반도체 기판(11)은, 예를 들면, Si(실리콘) 기판인데, 상기 기판 상에 소자(도시되지 않음)와 상기 소자를 연결하기 위한 하부 배선층(도시되지 않음)이 형성된다.
절연층(12)은 반도체 기판(11) 상에 형성되고 하부 배선층으로부터 상부 배선층을 절연하거나 또는 배선층(15)을 다른 배선층(도시되지 않음)으로부터 절연한다. 절연층(12)은, 예를 들면, SiO2(이산화 실리콘)로 이루어진다. 또한, 절연층(12)은 배선층(15)을 형성하기 위한 그루브(12a)를 구비한다.
배리어 금속(13)은 배선층(15)을 구성하는 원자가 절연층(12)으로 확산하는 것을 방지하기 위해 그루브(12a)의 내벽에 형성된다. 배리어 금속(13)은, 예를 들면, TiN(질화 탄탈륨), Ta(탄탈륨), TaN(질화 탄탈륨) 등으로 이루어진다.
시드층(14)은 그루브(12a)의 바닥에서 배리어 금속(13) 상에 형성된다. 시드층(14)은 배선층(15)의 결정 성장용 핵으로서 동작하며 예를 들면 Cu(구리)로 이루어진다. 시드층(14)과 배선층(15) 사이의 경계는 (1 1 1) 방향을 갖는다.
배선층(15)은 그루브(12a) 내에서 시드층(14) 상에 형성된 그루브 배선이며반도체 장치를 구성하는 소자를 서로 연결하고 상기 소자를 주변 회로와 연결하는 작용을 한다. 또한, 배선층(15)은, 예를 들면, Cu로 이루어지고 강한 (1 1 1) 방향을 갖는다. 도시되지는 않았지만, 배선층(15)은 절연층으로 피복되고 그 상에 상부 배선층이 형성됨을 주지해야 한다.
다음으로, 상기 언급된 구성을 갖는 배선층 형성 영역의 형성 방법이 설명될 것이다. 도 2의 (a) 내지 (e)는 배선층 형성 영역의 형성 단계를 도시하는 단면도이다.
먼저, CVD(chemical vapor phase deposition; 화학 기상 증착) 방법 등을 사용함으로써 절연층(12)이 반도체 기판(11) 상에 형성된다. 다음으로, 포토리소그라피, 에칭 등을 사용하여, 도 2의 (a)에 도시된 바와 같이 그루브(12a)가 절연층(12) 상에 형성된다. 그루브(12a)의 크기는, 예를 들면, 폭이 0.3㎛이고 깊이가 0.1㎛이다.
그루브(12a)의 형성 후, 이방성 스퍼터링을 사용하여, 예를 들면, 도 2의 (b)에 도시된 바와 같이, 배리어 금속(13)과 시드층(14)이 그루브(12a)의 내벽을 포함하는 절연층(12) 상에 순서대로 형성된다. 이방성 스퍼터링은, 예를 들면, 콜리메이트 스퍼터링(collimate sputtering)이다.
콜리메이트 스퍼터링에 있어서, 절연층(12)의 표면에 대해 수직한 방향으로 열려있는 다수의 개구를 구비하는 콜리메이트가 타겟과 절연층 사이에 위치된다. 따라서, 스퍼터링 입자는 절연층(12)의 표면에 대해 거의 수직한 방향으로 날아가서 쌓이게 된다. 따라서, 그루브(12a) 내에 형성된 시드층(14)과 배리어 금속(13)의 바닥 도달범위(coverage)를 향상시키는 것이 가능하다.
또한, 스퍼터링 입자가 절연층(12)의 표면에 대해 거의 수직한 방향으로 날아가기 때문에, 배리어 금속(13)과 시드층(14)은 그루브(12a)의 측벽보다 그루브(12a) 바닥의 절연층(12)의 표면 상에서 큰 두께를 갖는다. 그루브(12a) 바닥에서의 막 두께는 그루브(12a)의 종횡비(aspect ratio)에 따라 설정됨을 주지해야 한다. 예를 들면, 만약 그루브 폭이 0.3㎛이고 그루브 깊이가 1.0㎛이라면, 사용되는 콜리메이터(collimator)는 깊이:직경=1:1.5의 홀 사이즈를 갖는다. 그리고 그루브 바닥(12a)에서 100㎚의 두께를 갖는 시드층(14)과 40㎚의 두께를 갖는 배리어 금속(13)을 형성하는 것이 바람직하다.
또한, 그루브(12a)의 바닥에서 강한 (1 1 1) 방향을 갖도록 시드층(14)을 형성할 필요가 있다. 그루브(12a)의 바닥에서 강한 (1 1 1) 방향을 갖는 시드층(14)을 형성하기 위한 방법으로서, 상기 언급된 문헌 3에 개시된 기술을 사용하는 것이 가능하다. 그러나, 그루브(12a)의 바닥과는 달리 그루브(12a)의 측벽에서는, 막 특성 및 방향과 관련하여 스퍼터 입자(sputter particles)의 결정 성장을 제어하기 어렵다. 이 때문에, 스퍼터링에 의해 그루브(12a) 측벽에 형성되는 시드층(14)에서는, (1 1 1) 이외의 방향이 지배적이다.
그 다음, 도 2의 (c)에 도시된 바와 같이, 그루브(12a)의 측벽에 형성된 시드층(14)을 웨트 에칭(wet etching)을 한다. 여기서, 배리어 금속(13)과의 에칭 선택비가 큰 에칭액, 예컨대, 황산, 황산동(copper sulfate) 수용액, 또는, 황산 과산화수소 혼합액(sulfuric acid hydrogen peroxide mixture; SPM)을 사용한다. 그루브(12a) 바닥을 포함하는 절연층(12)의 표면 상의 시드층(14)이 두꺼운 경우 배선층(15)의 형성이 쉽기 때문에, 그루브(12a)의 바닥을 포함하는 절연층(12)의 표면 상에 시드층(14)이 가능한 한 두껍게 남도록 상기 언급된 에칭이 시간적으로 조절됨을 주지해야 한다. 따라서, 그루브(12a)의 측벽으로부터 시드층(14)을 제거함으로써, 강한 (1 1 1) 방향을 갖는 시드층(14)의 부분만을 남기는 것이 가능하다.
시드층(14)의 에칭 이후, 그루브(12a)의 바닥에서의 시드층(14)에 구리를 침전시키도록 전해 도금이 수행되어, Cu 층(15a)을 형성한다. 상기 상술된 바와 같이, 그루브(12a)의 측벽 상의 시드층(14)에서는, (1 1 1) 이외의 방향이 지배적이다. 이 때문에, 시드층(14)을 에칭하지 않고 Cu 층(15a)이 형성되는 경우, 그루브(12a)의 측벽으로부터 성장하는 Cu 층(15a)도 (1 1 1) 이외의 지배적인 방향을 갖게되고, 이것은 일렉트로마이그레이션을 쉽게 유발한다. 한편, 상기 상술된 바와 같이, 강한 (1 1 1) 방향을 갖는 시드층(14)이 Cu 층(15a)을 형성하기 위한 결정 성장의 핵으로서 동작하도록 시드층(14)이 에칭되었다면, 강한 (1 1 1) 방향을 갖는 Cu 층(15)을 얻을 수 있게 된다.
Cu 층(15a)의 형성 후, CMP 방법 등을 사용하여, 절연층(12)의 표면이 노출될 때까지 배리어 금속(13), 시드층(14), 및 Cu 층(15a)이 연마된다. 이렇게 하여, 도 2의 (e)에 도시된 바와 같이, 배선층(15)이 형성되어, 도 1에 도시된 배선층 형성 영역을 완성하게 된다.
상기 상술된 바와 같이, 그루브(12a)의 측벽 상의 시드층(14)이 제거된 후, 전해 도금에 의해 배선층(15)이 형성된다. 따라서, 강한 (1 1 1) 방향을 갖는 어떠한 이음부 없이도 배선층(15)(Cu 층(15a))을 형성하는 것이 가능하다. 결과적으로, 배선층(15)은 일렉트로마이그레이션 내성을 증가시키고, 배선의 파손을 감소시키며, 이것은 반도체 장치의 동작 신뢰성을 향상시키게 된다.
다음으로, 첨부된 도면을 참조하여 본 발명의 제 2의 실시예에 따른 반도체 장치에 대해 설명할 것이다.
제 2의 실시예의 반도체 장치에 있어서, 배선 형성 영역은 실질적으로 제 1의 실시예의 것과 동일하다.
이하, 배선 형성 영역의 형성 방법에 대해 설명한다.
제 2의 실시예에서, 그루브(12a)의 내벽을 포함하는 절연층(12) 사에 배리어 금속(13)과 시드층(14)이 연속적으로 형성되고, 그루브(12a)의 측벽 상에 형성된 시드층(14)은 제거된다. 즉, 도 2의 (c)까지의 단계는 제 1의 실시예와 동일하다. 그루브(12a)의 바닥에 형성된 시드층(14)은 제 1의 실시예에서와 마찬가지로 강한 (1 1 1) 방향을 갖는다.
제 2의 실시예에서, 도 3의 (a)(도 2의 (c))에 도시되 바와 같이, 시드층(14)이 그루브(12a)의 측벽으로부터 제거된 후, 포지티브형 포토레지스트를 그루브(12a)를 포함하는 남아있는 시드층(14)에 형성하기 위해 스핀 코팅(spin coat) 방법 등이 사용되고, 노광량은 도 3의 (b)에 도시된 바와 같이 그루브(12a) 내부에만 포토레지스트(16)가 남도록 조절된다.
다음으로, 배리어 금속(13)에 대해서 양호한 에칭 선택비를 갖는 에칭액(예를 들면 SPM)을 사용하는 웨트 에칭에 의해 도 3의 (c)에 도시된 바와 같이절연층(12)의 표면으로부터 시드층(14)을 제거한다. 이 에칭에 있어서, 에칭액(예를 들면 SPM)의 농도와 온도는 포토레지스트(16)에 대해서 양호한 에칭 선택비를 얻도록 조절된다. 예를 들면, SPM의 경우에 있어서, 24℃의 온도에서, H2SO4: H2O2: H2O의 비는 1 : 6 : 100이 되도록 조절된다. 또한, 웨트 에칭 이전에, 포토레지스트(16)는 자외선으로 조사되거나 또는 구워질 수 있다(bake). 이것은 포토레지스트(16)를 경화시키고 에칭 선택비를 증가시킨다.
다음으로, 그루브(12a)로부터 포토레지스트(16)를 제거하기 위해 통상의 유기 용제가 사용된다. 그 다음, 도 3의 (d)에 도시된 바와 같이, 시드층(14)에 구리를 침전시켜 Cu 막(15a)을 형성하기 위해 전해 도금이 수행된다.
Cu 막(15a)의 형성 후, 절연막(12)의 표면을 노출시키도록 배리어 금속(13)과 Cu 층(15a)을 연마시키기 위해 CMP 방법이 사용된다. 이렇게 하여, 도 3의 (e)에 도시된 바와 같이, 배선층(15)이 형성되어 도 1에 도시된 배선층 형성 영역이 완성된다.
상기 상술된 바와 같이, Cu 막(15a)의 형성을 위해, 시드층(14)은 그루브(12a)의 바닥에서만 존재하고, 통상의 전해 도금으로도 이음부가 형성되지 않는다. 또한, Cu 막(15a)이 그루브(12a)의 바닥으로부터만 성장하기 때문에, 강한 (1 1 1) 방향을 갖는 배선층(15)을 형성하는 것이 가능하다. 따라서, 일렉트로마이그레이션은 쉽게 유발되지 않고 반도체 장치의 동작 신뢰성을 향상시키는 것이 가능하다.
제 1의 실시예에서 Cu 층(15a)이 형성되는 경우, 도금 액체(예를 들면 황산동 용액)에 첨가제를 첨가하고 전계를 주기적으로 반전하는 것이 가능하여, 그 결과 그루브(12a)의 바닥으로부터 Cu 층(15a)의 성장이 절연층(12)의 표면으로부터의 성장보다 더 빠름을 주지해야 한다. 제 1이 실시예에서, 상기 상술된 바와 같이, 에칭에 의해 그루브(12a)의 바닥과 절연층(12)의 표면 상에 시드층(14)이 남는다. 따라서, 도 4의 (a)에 도시된 바와 같이, Cu 층(15a)은 그루브(12a) 위의 시드층(14)으로부터도 성장하여 돌출부(overhang)을 형성한다. 그러나, 그루브(12a)의 바닥으로부터 Cu 층(15a)의 성장을 증가함으로써, 상기 돌출부에 의한 영향을 최소화하는 것이 가능하다. 이렇게 하여, 양호한 Cu 층(15a)(배선층(15))을 형성하는 것이 가능하다. Cu 층(15a)의 성장 이전에 절연층의 표면으로부터 시드층이 제거되는 제 2의 실시예에서는 상기 언급된 돌출부에 의한 영향이 없음을 알 수 있다.
또한, 제 1 및 제 2의 실시예에서의 시드층(14)은 도금 액체 내에서 녹지 않고, 낮은 저항을 가지며, 강한 (1 1 1) 방향만 갖는다면 구리 이외의 것이 사용될 수 있다.
절연층에 형성된 그루브 내에 배선층을 형성하기 위한 기술은 일본 특허 공개 공보 제 3-217020호(문헌 4) 및 일본 특허 공개 공보 제 273027호(문헌 5)에도 개시되어 있다. 문헌 4 및 문헌 5는 그루브 내에 배선층을 형성하기 위해 CVD(화학 기상 증착) 방법을 사용하는 기술을 개시하고 있다. CVD 방법에 있어서, 배선층 성장 선택은 금속 막과 절연막 사이에서 수행된다. 이 때문에, 상기에 상술된 바와같이, 배리어 금속(13)이 그루브(12a)의 내벽 상에 형성되는 경우, Cu 층(15a)은 시드층(14)뿐만 아니라 그루브(12a)의 측벽 상의 배리어 금속(13)으로부터 성장한다. 상기 상술된 바와 같이, 그루브(12a)의 측벽 상에 강한 (1 1 1) 방향을 갖는 층(막)을 형성하는 것은 어렵다. 따라서, CVD 방법을 사용하는 것으로는, 강한 (1 1 1) 방향을 갖는 Cu 층(15a)(배선층(15))을 형성하는 것이 불가능하다.
상기의 설명으로부터 명백한 바와 같이, 본 발명은 실질적으로 (1 1 1) 방향을 갖는 시드층 상에 실질적으로 (1 1 1) 방향을 갖는 배선층을 형성하는 것을 가능하게 한다. 이것은 일렉트로마이그레이션을 방지하며 반도체 장치의 동작 신뢰성을 향상시킨다.
본 발명은 본 발명의 취지 또는 본질적인 특성을 벗어나지 않으면서 다른 특정한 형태로 구현될 수 있다. 따라서 본 실시예는 설명을 위한 것이지 제한적인 것은 아니며, 본 발명의 범위는 상기의 설명이 아니라 첨부된 특허청구범위에 의해서만 한정되며 특허청구범위와 등가의 의미 및 범위 내에 있는 모든 수정예는 특허청구범위에 의해 포괄된다.
본 발명은 일본 특허원 제 11-146125호(1999년 5월 26일 출원)를 우선권으로서 주장한다.

Claims (24)

  1. 반도체 장치 제조 방법에 있어서,
    배선 사이의 절연을 위해 기판 상에 절연층을 형성하는 단계와;
    배선층을 형성하기 위해 절연층의 소정의 영역에 그루브를 형성하는 단계와;
    배선층을 구성하는 원자가 상기 절연층으로 확산하는 것을 방지하기 위해 그루브의 내벽에 배리어 층을 형성하는 단계와;
    실질적으로 (1 1 1) 방향이 얻어지는 방식으로 배선층을 형성하는 경우 결정 성장용 핵으로서 작용하는 시드층을 형성하는 단계; 및
    상기 그루브를 덮도록 상기 시드층 상에 실질적으로 (1 1 1) 방향을 갖는 배선층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  2. 제 1항에 있어서, 상기 시드 형성 단계는 상기 그루브의 바닥 상의 상기 배리어층 상에 상기 시드층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  3. 제 2항에 있어서, 상기 시드 형성 단계는 이방성 스퍼터링에 의한 상기 시드층 형성 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  4. 제 1항에 있어서, 상기 시드 형성 단계는 상기 그루브의 측벽 상에 형성된시드층을 에칭하고 제거하기 위한 에칭 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  5. 제 2항에 있어서, 상기 시드 형성 단계는 상기 그루브의 상기 측벽 상에 형성된 시드층을 에칭하고 제거하기 위한 에칭 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  6. 제 3항에 있어서, 상기 시드 형성 단계는 상기 그루브의 상기 측벽 상에 형성된 시드층을 에칭하고 제거하기 위한 에칭 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  7. 제 1항에 있어서, 상기 배선 형성 단계는 상기 배선층의 전해 도금 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  8. 제 2항에 있어서, 상기 배선 형성 단계는 상기 배선층의 전해 도금 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  9. 제 3항에 있어서, 상기 배선 형성 단계는 상기 배선층의 전해 도금 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  10. 제 4항에 있어서, 상기 배선 형성 단계는 상기 배선층의 전해 도금 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  11. 제 5항에 있어서, 상기 배선 형성 단계는 상기 배선층의 전해 도금 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  12. 제 6항에 있어서, 상기 배선 형성 단계는 상기 배선층의 전해 도금 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  13. 제 7항에 있어서, 상기 시드 형성 단계는 도금 액체에 의해 용융되지 않는 재료로 상기 시드층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  14. 제 8항에 있어서, 상기 시드 형성 단계는 도금 액체에 의해 용융되지 않는 재료로 상기 시드층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  15. 제 9항에 있어서, 상기 시드 형성 단계는 도금 액체에 의해 용융되지 않는 재료로 상기 시드층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  16. 제 10항에 있어서, 상기 시드 형성 단계는 도금 액체에 의해 용융되지 않는 재료로 상기 시드층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  17. 제 1항에 있어서,
    상기 시드 형성 단계는 구리로 상기 시드층을 형성하는 단계를 포함하며;
    상기 배선 형성 단계는 구리로 상기 배선층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  18. 제 2항에 있어서,
    상기 시드 형성 단계는 구리로 상기 시드층을 형성하는 단계를 포함하며;
    상기 배선 형성 단계는 구리로 상기 배선층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  19. 제 3항에 있어서,
    상기 시드 형성 단계는 구리로 상기 시드층을 형성하는 단계를 포함하며;
    상기 배선 형성 단계는 구리로 상기 배선층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  20. 제 4항에 있어서,
    상기 시드 형성 단계는 구리로 상기 시드층을 형성하는 단계를 포함하며;
    상기 배선 형성 단계는 구리로 상기 배선층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  21. 기판 상에 형성되며 소정의 영역에 배선층을 형성하기 위한 그루브를 갖는 절연층과;
    상기 그루브의 내벽에 형성되며 배선층을 구성하는 원자가 절연층으로 확산하는 것을 방지하기 위한 배리어 층과;
    배선층을 형성할 때 결정 성장의 핵으로서 동작하며 실질적으로 (1 1 1) 방향을 갖는 상기 배리어 층 상에 형성되는 시드층; 및
    상기 그루브를 덮도록 상기 시드층 상에 형성되며 실질적으로 (1 1 1) 방향을 갖는 배선층을 포함하는 것을 특징으로 하는 반도체 장치.
  22. 제 21항에 있어서, 상기 시드층은 상기 그루브의 바닥 상의 상기 배리어 층 상에 형성되는 것을 특징으로 하는 반도체 장치.
  23. 제 21항에 있어서,
    상기 시드층은 구리로 이루어지며;
    상기 배선층은 구리로 이루어지는 것을 특징으로 하는 반도체 장치.
  24. 제 22항에 있어서,
    상기 시드층은 구리로 이루어지며;
    상기 배선층은 구리로 이루어지는 것을 특징으로 하는 반도체 장치.
KR10-2000-0026648A 1999-05-26 2000-05-18 반도체 장치와 그 제조 방법 KR100369481B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-1999-00146125 1999-05-26
JP??11?????1461 1999-05-26
JP14612599A JP3358587B2 (ja) 1999-05-26 1999-05-26 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
KR20010014932A KR20010014932A (ko) 2001-02-26
KR100369481B1 true KR100369481B1 (ko) 2003-01-29

Family

ID=15400724

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0026648A KR100369481B1 (ko) 1999-05-26 2000-05-18 반도체 장치와 그 제조 방법

Country Status (5)

Country Link
US (1) US6342447B1 (ko)
JP (1) JP3358587B2 (ko)
KR (1) KR100369481B1 (ko)
CN (1) CN1154171C (ko)
TW (1) TW464941B (ko)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100404941B1 (ko) * 2000-06-20 2003-11-07 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성방법
JP2002009149A (ja) * 2000-06-20 2002-01-11 Toshiba Corp 半導体装置およびその製造方法
KR100407681B1 (ko) * 2000-06-26 2003-12-01 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법
KR100413794B1 (ko) * 2001-03-08 2003-12-31 삼성전자주식회사 이종의 희생막 형성방법
JP3530149B2 (ja) 2001-05-21 2004-05-24 新光電気工業株式会社 配線基板の製造方法及び半導体装置
US6534865B1 (en) * 2001-06-12 2003-03-18 Advanced Micro Devices, Inc. Method of enhanced fill of vias and trenches
US6861354B2 (en) * 2002-02-04 2005-03-01 Asm Nutool Inc Method and structure to reduce defects in integrated circuits and substrates
JP3556206B2 (ja) * 2002-07-15 2004-08-18 沖電気工業株式会社 金属配線の形成方法
US7129165B2 (en) * 2003-02-04 2006-10-31 Asm Nutool, Inc. Method and structure to improve reliability of copper interconnects
KR101057692B1 (ko) * 2003-12-05 2011-08-19 매그나칩 반도체 유한회사 반도체 소자의 트렌치 버텀 산화막 형성 방법
US8703602B2 (en) * 2010-12-02 2014-04-22 Qualcomm Incorporated Selective seed layer treatment for feature plating
JP2012231096A (ja) * 2011-04-27 2012-11-22 Elpida Memory Inc 半導体装置及びその製造方法
CN102956546A (zh) * 2011-08-30 2013-03-06 中芯国际集成电路制造(上海)有限公司 铜互连结构及其形成方法
US8518818B2 (en) * 2011-09-16 2013-08-27 Taiwan Semiconductor Manufacturing Co., Ltd. Reverse damascene process
CN103258789A (zh) * 2013-04-17 2013-08-21 华中科技大学 一种通孔互联结构的制作方法及其产品
CN103325700B (zh) * 2013-05-09 2015-11-18 华中科技大学 一种通过自底向上填充实现通孔互联的方法及其产品
CN104143527A (zh) * 2013-05-09 2014-11-12 中芯国际集成电路制造(上海)有限公司 一种导电插塞和tsv的形成方法
US8828863B1 (en) * 2013-06-25 2014-09-09 Lam Research Corporation Electroless copper deposition with suppressor
US20200135464A1 (en) * 2018-10-30 2020-04-30 Applied Materials, Inc. Methods and apparatus for patterning substrates using asymmetric physical vapor deposition
CN112435959A (zh) * 2020-11-20 2021-03-02 长江存储科技有限责任公司 半导体器件及其制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5523259A (en) * 1994-12-05 1996-06-04 At&T Corp. Method of forming metal layers formed as a composite of sub-layers using Ti texture control layer

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2734027B2 (ja) 1988-11-25 1998-03-30 ソニー株式会社 配線形成方法
JP2985204B2 (ja) * 1990-01-22 1999-11-29 ソニー株式会社 半導体装置の製造方法
JP2725944B2 (ja) 1991-04-19 1998-03-11 インターナショナル・ビジネス・マシーンズ・コーポレイション 金属層堆積方法
JPH0799199A (ja) * 1993-06-03 1995-04-11 Nec Corp 半導体装置の製造方法
JP3573218B2 (ja) 1994-04-22 2004-10-06 株式会社アルバック 薄膜製造方法
KR0147996B1 (ko) * 1995-06-30 1998-10-15 배순훈 박막 헤드의 패턴 평탄화 방법
JP3517802B2 (ja) * 1995-09-01 2004-04-12 富士通株式会社 埋め込み導電層の形成方法
US5656545A (en) * 1996-02-26 1997-08-12 Taiwan Semiconductor Manufacturing Company, Ltd Elimination of tungsten dimple for stacked contact or via application
US6063707A (en) * 1996-10-11 2000-05-16 California Institute Of Technology Selective PVD growth of copper on patterned structures by selectively resputtering and sputtering areas of a substrate
US6174806B1 (en) * 1997-01-28 2001-01-16 Micron Technology, Inc. High pressure anneals of integrated circuit structures
JP4355036B2 (ja) 1997-03-18 2009-10-28 キヤノンアネルバ株式会社 イオン化スパッタリング装置
JP3540699B2 (ja) * 1998-01-12 2004-07-07 松下電器産業株式会社 半導体装置の製造方法
US6284652B1 (en) * 1998-07-01 2001-09-04 Advanced Technology Materials, Inc. Adhesion promotion method for electro-chemical copper metallization in IC applications
JP4307592B2 (ja) * 1998-07-07 2009-08-05 Ｏｋｉセミコンダクタ株式会社 半導体素子における配線形成方法
JP2000183064A (ja) * 1998-12-16 2000-06-30 Matsushita Electronics Industry Corp 半導体装置およびその製造方法
JP2000208517A (ja) * 1999-01-12 2000-07-28 Fujitsu Ltd 半導体装置の製造方法
US6135693A (en) * 1999-03-23 2000-10-24 Pivot Point, Inc. Bow tie locking cotter
US6194307B1 (en) * 1999-04-26 2001-02-27 Taiwan Semiconductor Manufacturing Company Elimination of copper line damages for damascene process

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5523259A (en) * 1994-12-05 1996-06-04 At&T Corp. Method of forming metal layers formed as a composite of sub-layers using Ti texture control layer

Also Published As

Publication number Publication date
US6342447B1 (en) 2002-01-29
KR20010014932A (ko) 2001-02-26
JP3358587B2 (ja) 2002-12-24
TW464941B (en) 2001-11-21
CN1275802A (zh) 2000-12-06
CN1154171C (zh) 2004-06-16
JP2000340563A (ja) 2000-12-08

Similar Documents

Publication Publication Date Title
KR100369481B1 (ko) 반도체 장치와 그 제조 방법
US6514878B2 (en) Method of fabricating a semiconductor device having a multilayered interconnection structure
US6096655A (en) Method for forming vias and trenches in an insulation layer for a dual-damascene multilevel interconnection structure
US6071809A (en) Methods for forming high-performing dual-damascene interconnect structures
US6077769A (en) Method of fabricating a daul damascene structure
US7833893B2 (en) Method for forming conductive structures
US8247905B2 (en) Formation of vertical devices by electroplating
JPH04321224A (ja) コンタクトを形成する方法
JP2000208616A (ja) 半導体装置の製造方法
JPH08330504A (ja) 埋込導体を有する集積回路の製造方法
JPS59208859A (ja) 半導体ウエハおよびその製造方法
US6180514B1 (en) Method for forming interconnect using dual damascene
US20020182857A1 (en) Damascene process in intergrated circuit fabrication
US7056821B2 (en) Method for manufacturing dual damascene structure with a trench formed first
US6174813B1 (en) Dual damascene manufacturing process
JP3525788B2 (ja) 半導体装置の製造方法
US20050090094A1 (en) Method of forming a metal pattern for a semiconductor device
EP0507881A1 (en) Semiconductor interconnect structure utilizing a polyimide insulator
KR20010009036A (ko) 반도체장치의 배선 및 그 연결부 형성방법
US5672241A (en) Method of forming metal contact holes in semiconductor fabrication
US6686269B2 (en) Semiconductor device having improved contact hole structure, and method of manufacturing the same
KR100514523B1 (ko) 반도체 소자의 금속배선 형성방법
KR20050071027A (ko) 반도체 소자의 듀얼 다마신 배선 형성 방법
JP2001148423A (ja) 半導体装置の製造方法
US6281092B1 (en) Method for manufacturing a metal-to-metal capacitor utilizing only one masking step

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G170 Publication of correction
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee