KR101057692B1 - 반도체 소자의 트렌치 버텀 산화막 형성 방법 - Google Patents

반도체 소자의 트렌치 버텀 산화막 형성 방법 Download PDF

Info

Publication number
KR101057692B1
KR101057692B1 KR1020030088274A KR20030088274A KR101057692B1 KR 101057692 B1 KR101057692 B1 KR 101057692B1 KR 1020030088274 A KR1020030088274 A KR 1020030088274A KR 20030088274 A KR20030088274 A KR 20030088274A KR 101057692 B1 KR101057692 B1 KR 101057692B1
Authority
KR
South Korea
Prior art keywords
trench
oxide film
teos
trench bottom
bottom oxide
Prior art date
Application number
KR1020030088274A
Other languages
English (en)
Other versions
KR20050055219A (ko
Inventor
조철호
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020030088274A priority Critical patent/KR101057692B1/ko
Publication of KR20050055219A publication Critical patent/KR20050055219A/ko
Application granted granted Critical
Publication of KR101057692B1 publication Critical patent/KR101057692B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

본 발명은 반도체 소자에서 트렌치 버텀 산화막을 LP-CVD 장비로 PE-TEOS를 증착하여 형성하되, 트렌치 사이드월에 PE-TEOS 증착 두께를 얇게하기 위해 N2O 가스를 증착 공정 동안 장비 내에 흘려 스텝-커버리지 특성을 향상시키고, N2O가스를 흘려주면서 PE-TEOS 증착 공정을 적어도 2번 이상 실시하며, 증착 공정 사이마다 BOE 습식 식각 공정을 실시하여 트렌치 사이드월에 증착된 PE-TEOS막을 제거하여 최종 PE-TEOS 증착 공정 후에 트렌치 사이드월에는 얇게 트렌치 버텀에는 두껍게 증착된 원하는 트렌치 버텀 산화막을 형성한다.
트렌치, LP-CVD, PE-TEOS, 트렌치 버텀 산화막, 스텝-커버리지

Description

반도체 소자의 트렌치 버텀 산화막 형성 방법{Method of forming trench bottom oxide film in semiconductor device}
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 트렌치 버텀 산화막 형성 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
11: 반도체 기판 12: 마스크층
13: 트렌치 14: 제 1 PE-TEOS막
15: 제 2 PE-TEOS막 16: 제 3 PE-TEOS막
456: 트렌치 버텀 산화막
본 발명은 반도체 소자의 트렌치 버텀 산화막 형성 방법에 관한 것으로, 특히 LP-CVD 장비를 사용하여 트렌치 사이드월(sidewall)에는 얇게 트렌치 버텀에는 두껍게 증착할 수 있는 반도체 소자의 트렌치 버텀 산화막 형성 방법에 관한 것이다.
트렌치-게이트형 파워 MOSFET 제품에서 트렌치 내에 산화막을 채우는 일명 트렌치 버텀 산화막 형성 공정을 실시한다. 통상적으로 트렌치의 임계치수(CD)는 약 0.4 ㎛ 정도로 작고, 트렌치의 깊이는 약 1.5 ㎛ 정도로 깊다. 이러한 프로파일(profile)을 갖는 트렌치에 PE-TEOS를 약 5000 Å의 두께로 증착하여 트렌치 버텀 산화막을 형성해야 하는데, 증착 스텝-커버리지(step-coverage)가 우수하지 않을 경우 트렌치 내에 원하는 트렌치 버텀 산화막을 형성할 수 없다.
따라서, 증착 스텝-커버리지가 우수한 HDP-CVD 장비를 사용할 경우 원하는 트렌치 버텀 산화막을 얻을 수 있으나, HDP-CVD 장비는 고가이며 새로운 생산 라인을 설계해야 하는 등 어려움이 따른다.
따라서, 본 발명은 반도체 소자의 제조 공정에 널리 사용되는 LP-CVD 장비를 사용하여 트렌치 사이드월에는 얇게 트렌치 버텀에는 두껍게 증착할 수 있는 반도체 소자의 트렌치 버텀 산화막 형성 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 측면에 따른 반도체 소자의 트렌치 버텀 산화막 형성 방법은 트렌치를 포함한 반도체 기판 상에 LP-CVD 장비를 사용한 제 1 PE-TEOS 증착 공정으로 제 1 PE-TEOS막을 제 1 두께로 형성하는 제 1 단계; 습식 식각 공정을 실시하여 트렌치의 사이드월 부분의 제 1 PE-TEOS막을 제거하는 제 2 단계; 습식 식각 공정을 거친 제 1 PE-TEOS막을 포함한 전체 구조상에 LP-CVD 장비를 사용한 제 2 PE-TEOS 증착 공정으로 제 2 PE-TEOS막을 제 2 두께로 형성하는 제 3 단계; 제 1, 제 2 및 제 3 단계를 순차적으로 반복 실시하고, 이로 인하여 PE-TEOS막들이 적층된 트렌치 버텀 산화막이 형성되는 제 4 단계를 포함한다.
상기에서, 트렌치는 0.3 내지 0.5 ㎛ 범위의 임계치수와, 1.0 내지 2.0 ㎛ 범위의 깊이로 형성한다.
PE-TEOS 증착 공정 시에 상기 LP-CVD 장비 내로 N2O 가스를 흘려주는 것을 포함하며, N2O 가스는 수백 sccm의 유량으로 공급한다.
트렌치 버텀 산화막은 상기 트렌치의 버텀 부분에 4000 내지 6000 Å의 두께로 형성한다.
습식 식각 공정은 BOE용액이나 HF용액을 사용하여 실시한다.
PE-TEOS 증착 공정시 각 공정 단계마다 증착시키는 두께는 트렌치 버텀 산화막의 최종 두께를 증착 공정 횟수로 나눈 두께이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다 른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의하여 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되어질 수도 있다. 도면 상에서 동일 부호는 동일 요소를 지칭한다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 트렌치 버텀 산화막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(11) 상에 패드 산화막 및 패드 질화막과 같은 마스크층(12)을 형성하고, 사진 공정 및 식각 공정을 통해 트렌치가 형성될 부분을 제거한다. 마스크층(12)을 식각 마스크로 한 식각 공정으로 반도체 기판(11)을 식각하여 트렌치(13)를 형성한다. 트렌치(13)를 포함한 전체 구조상에 LP-CVD 장비를 사용한 제 1 PE-TEOS 증착 공정으로 제 1 PE-TEOS막(14)을 제 1 두께로 형성한다.
상기에서, 트렌치(13)는 0.3 내지 0.5 ㎛ 정도의 임계치수(CD)와, 1.0 내지 2.0 ㎛ 정도의 깊이로 형성한다. 제 1 PE-TEOS막(14)을 증착하는 동안 증착 스텝- 커버리지 특성을 향상시키기 위해 N2O 가스를 LP-CVD 장비에 흘려준다. LP-CVD 장비의 스텝 커버리지는 2:1 정도이며, 이러한 스텝 커버리지로는 트렌치(13) 내에 원하는 트렌치 버텀 산화막을 형성할 수 없다. 이에 따라 트렌치(13)의 사이드 월에 막을 증착을 억제시키기 위해 N2O 가스를 수백 sccm 흘려주는 것이다.
도 1b를 참조하면, 제 1 습식 식각 공정을 실시하여 제 1 PE-TEOS막(14)을 일정 두께 예를 들어, 트렌치(13)의 사이드월에 증착된 제 1 PE-TEOS막(14)의 두께만큼 제거되도록 제 1 습식 식각 공정을 실시한다. 제 1 습식 식각 공정은 BOE 용액이나 HF 용액을 사용하여 실시한다.
도 1c를 참조하면, 제 1 습식 식각 공정을 거친 제 1 PE-TEOS막(14)을 포함한 전체 구조상에 LP-CVD 장비를 사용한 제 2 PE-TEOS 증착 공정으로 제 2 PE-TEOS막(15)을 제 2 두께로 형성한다.
상기에서, 제 2 PE-TEOS막(15)을 증착하는 동안 증착 스텝-커버리지를 특성을 향상시키기 위해 제 1 증착 공정에서와 마찬가지로 수백 sccm의 N2O 가스를 LP-CVD 장비에 흘려준다.
도 1d를 참조하면, 제 2 습식 식각 공정을 실시하여 제 2 PE-TEOS막(15)을 일정 두께 예를 들어, 트렌치(13)의 사이드월에 증착된 제 2 PE-TEOS막(15)의 두께만큼 제거되도록 제 1 습식 식각 공정과 마찬가지로 제 2 습식 식각 공정을 실시한다. 제 2 습식 식각 공정은 BOE 용액이나 HF 용액을 사용하여 실시한다.
도 1e를 참조하면, 제 2 습식 식각 공정을 거친 제 2 PE-TEOS막(15)을 포함 한 전체 구조상에 LP-CVD 장비를 사용한 제 3 PE-TEOS 증착 공정으로 제 3 PE-TEOS막(16)을 제 3 두께로 형성하고, 이로 인하여 제 1, 제 2 및 제 3 PE-TEOS막들(14, 15 및 16)이 적층된 트렌치 버텀 산화막(456)이 형성된다.
상기에서, 제 3 PE-TEOS막(16)을 증착하는 동안 증착 스텝-커버리지를 특성을 향상시키기 위해 제 2 증착 공정에서와 마찬가지로 수백 sccm의 N2O 가스를 LP-CVD 장비에 흘려준다. 트렌치 버텀 산화막(456)은 트렌치(13)의 버텀 부분에 4000 내지 6000 Å의 두께로 형성된다.
상기한 실시예에서는 3번의 PE-TEOS 증착 공정을 실시하고, 2번의 BOE 습식 식각 공정을 실시하는 것을 설명하였지만, 본 발명은 N2O가스를 흘려주면서 PE-TEOS 증착 공정을 적어도 2번 이상 실시하며, 증착 공정 사이마다 습식 식각 공정을 실시하는 것을 포함한다. 그리고 PE-TEOS 증착 공정시 각 공정 단계마다 증착시키는 두께는 트렌치 버텀 산화막(456)의 최종 두께를 증착 공정 횟수로 나눈 두께로 하는 것이 바람직하다. 예를 들어, 트렌치 버텀 산화막(456)이 약 6000 Å의 증착 두께이고, 상기와 같이 3번의 증착 공정이 이루어질 경우 제 1, 제 2 및 제 3 두께 각각은 약 2000 Å의 두께로 증착하면 된다. 증착 횟수는 트렌치(13)의 애스팩트 비(aspect ratio)와 스텝-커버리지 특성을 고려하여 적절히 조절 가능하다.
상술한 바와 같이, 본 발명은 트렌치 버텀 산화막을 반도체 소자의 제조 공 정에 널리 적용되는 LP-CVD 장비를 사용하여 트렌치 사이드월에는 얇게 트렌치 버텀에는 두껍게 증착된 원하는 트렌치 버텀 산화막을 형성할 수 있어, 생산 단가의 절감으로 타사와의 경쟁력 우위를 확보할 수 있다.

Claims (8)

  1. 트렌치가 형성된 반도체 기판이 제공되는 제1 단계;
    상기 트렌치의 측벽보다 저면에서 더 두껍게 산화막을 형성하는 제2 단계; 및
    상기 트렌치의 측벽에 형성된 산화막을 제거하는 제3 단계를 포함하며,
    상기 제2 및 제3 단계를 반복 실시하여, 상기 트렌치의 저면에 산화막들이 적층된 트렌치 버텀 산화막이 형성되는 반도체 소자의 트렌치 버텀 산화막 형성 방법.
  2. 제 1 항에 있어서,
    상기 트렌치는 0.3 내지 0.5 ㎛ 범위의 임계치수와, 1.0 내지 2.0 ㎛ 범위의 깊이로 형성하는 반도체 소자의 트렌치 버텀 산화막 형성 방법.
  3. 제 1 항에 있어서,
    상기 산화막은 PE-TEOS막으로 형성되는 반도체 소자의 트렌치 버텀 산화막 형성 방법.
  4. 제 3 항에 있어서,
    상기 PE-TEOS막의 증착 공정 시에 N2O 가스를 공급하는 것을 포함하는 반도체 소자의 트렌치 버텀 산화막 형성 방법.
  5. 제 1 항에 있어서,
    상기 트렌치 버텀 산화막은 상기 트렌치의 버텀 부분에 4000Å 내지 6000Å의 두께로 형성되는 반도체 소자의 트렌치 버텀 산화막 형성 방법.
  6. 제 1 항에 있어서,
    상기 트렌치의 측벽에 형성된 산화막은 BOE용액이나 HF용액을 사용하는 습식 식각 공정으로 제거하는 반도체 소자의 트렌치 버텀 산화막 형성 방법.
  7. 제 1 항에 있어서,
    상기 제2 단계에서 상기 산화막을 형성하는 두께는 상기 트렌치 버텀 산화막의 최종 두께를 상기 산화막의 형성 공정 횟수로 나눈 두께인 반도체 소자의 트렌치 버텀 산화막 형성 방법.
  8. 제 1 항, 제 3 항 또는 제 4 항 중 어느 한 항에 있어서,
    상기 산화막은 LP-CVD 장비에서 형성되는 반도체 소자의 트렌치 버텀 산화막 형성 방법.
KR1020030088274A 2003-12-05 2003-12-05 반도체 소자의 트렌치 버텀 산화막 형성 방법 KR101057692B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030088274A KR101057692B1 (ko) 2003-12-05 2003-12-05 반도체 소자의 트렌치 버텀 산화막 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030088274A KR101057692B1 (ko) 2003-12-05 2003-12-05 반도체 소자의 트렌치 버텀 산화막 형성 방법

Publications (2)

Publication Number Publication Date
KR20050055219A KR20050055219A (ko) 2005-06-13
KR101057692B1 true KR101057692B1 (ko) 2011-08-19

Family

ID=37250222

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030088274A KR101057692B1 (ko) 2003-12-05 2003-12-05 반도체 소자의 트렌치 버텀 산화막 형성 방법

Country Status (1)

Country Link
KR (1) KR101057692B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6342447B1 (en) * 1999-05-26 2002-01-29 Nec Corporation Semiconductor device and production method thereof
US20020030274A1 (en) * 1999-08-27 2002-03-14 Dinesh Chopra Barrier and electroplating seed layer

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6342447B1 (en) * 1999-05-26 2002-01-29 Nec Corporation Semiconductor device and production method thereof
US20020030274A1 (en) * 1999-08-27 2002-03-14 Dinesh Chopra Barrier and electroplating seed layer

Also Published As

Publication number Publication date
KR20050055219A (ko) 2005-06-13

Similar Documents

Publication Publication Date Title
KR100536604B1 (ko) 고밀도 플라즈마 증착법을 이용한 갭필 방법
KR100505419B1 (ko) 반도체 소자의 소자분리막 제조방법
US8202784B2 (en) Semiconductor device having a high aspect ratio isolation trench and method for manufacturing the same
US6069055A (en) Fabricating method for semiconductor device
US7585727B2 (en) Method for fabricating semiconductor device having bulb-shaped recess gate
US7018905B1 (en) Method of forming isolation film in semiconductor device
CN101339902A (zh) 制造半导体高压器件的方法
US6974749B2 (en) Bottom oxide formation process for preventing formation of voids in trench
KR101057692B1 (ko) 반도체 소자의 트렌치 버텀 산화막 형성 방법
KR20020077134A (ko) 반도체 장치 및 그 제조 방법
KR20080088951A (ko) 반도체 소자의 트렌치 형성방법
KR100866142B1 (ko) 반도체 소자의 소자분리막 형성방법
KR101081854B1 (ko) 반도체 소자의 소자분리막 제조방법
KR20000046948A (ko) 복합 반도체소자의 소자분리막 형성방법
KR20000044881A (ko) 반도체 소자의 쉘로우 트랜치 소자분리막 형성방법
KR100876874B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100808590B1 (ko) 반도체 소자의 소자분리막 및 그의 형성방법
KR20050039421A (ko) 반도체 장치의 박막 형성 방법
KR100842904B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100480920B1 (ko) 반도체소자의 소자분리막 형성방법
KR100734088B1 (ko) 트랜지스터의 제조방법
KR19990004577A (ko) 반도체소자의 소자분리절연막 형성방법
KR20050118489A (ko) 반도체 소자의 소자분리 방법
KR20090011930A (ko) 반도체 소자의 소자분리막 형성방법
KR20080062582A (ko) 반도체 소자의 소자분리막 형성방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150716

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160718

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170719

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180717

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190716

Year of fee payment: 9