KR100353381B1

KR100353381B1 - 직류안정화전원회로의출력드라이브회로

Info

Publication number: KR100353381B1
Application number: KR1019970048701A
Authority: KR
Inventors: 고이찌 하나후사; 아끼오 나까지마
Original assignee: 샤프 가부시키가이샤
Priority date: 1996-10-08
Filing date: 1997-09-25
Publication date: 2002-11-18
Also published as: JPH10111722A; US5859757A; CN1097214C; EP0836130A2; EP0836130B1; EP0836130A3; DE69724212D1; DE69724212T2; JP3442942B2; KR19980032403A; CN1180853A

Abstract

출력 트랜지스터는, 드라이브 전류에 기초한 전류를 부하로 공급하고 있다. 출력 전압은 귀환 전압으로 분압되고, 오차 증폭기는 귀환 전압의 오차에 따른 전압을 출력한다. 또한, 베이스 드라이브 회로는 오차 증폭기의 출력 전압에 따라 상기 출력 트랜지스터의 드라이브 전류를 제어한다. 당해 드라이브 전류는 드라이브 전류 검출 저항만을 통해 GND로 흐른다. 단락 과전류 보호 회로는, 드라이브 전류 검출 저항의 양단 전압에 의해 과전류를 검출하고, 귀환 전압을 감시하여 단락을 검출한다. 당해 구성에서는 드라이브 전류에 의해 바이어스되는 단락 검출용 트랜지스터가 불필요로 하기 때문에, 오차 증폭기의 출력 전압 변동을 억제할 수 있어 과도 응답 특성이 향상한다. 이 결과, 단락 과전류 보호 회로를 구비한 직류 안정화 전원 회로의 드라이브 회로에 있어서 과도 응답 특성이 개선된다.

Description

직류 안정화 전원 회로의 출력 드라이브 회로{OUTPUT DRIVING CIRCUIT FOR USE IN DC STABILIZED POWER SUPPLY CIRCUIT}

본 발명은 단락 보호 및 과전류 보호 기능을 갖는 직류 안정화 전원 회로의 출력 드라이브 회로에 관한 것으로, 특히 부하의 변동에 대해 고속으로 응답할 수 있는 직류 안정화 전원 회로의 출력 드라이브 회로에 관한 것이다.

부하의 소비 전류나 입력 전압의 변동에 관계없이 항상 일정한 직류 전압을 부하로 인가할 수 있는 직류 안정화 전원 회로는, 예를 들어 컴퓨터의 전원 회로 등으로서 종래로부터 널리 이용되고 있다.

도 6에 도시하는 바와 같이, 종래의 직류 안정화 전원 회로(101)에 있어서, 출력 트랜지스터(102)는 드라이브 전류(Id)에 따른 전류를 부하(105)로 공급하고 있다. 출력 단자간의 전압(Vout)은 분압 회로(103)에 의해 분압되고, 귀환 전압(Vadj)이 오차 증폭기(111)로 인가된다.

예를 들어, 부하(105)의 소비 전류(부하 전류)의 증가 등에 의해 출력전압(Vout)이 저하하도록 했을 경우, 오차 증폭기(111)는 상기 귀환 전압(Vadj)을 일정한 기준 전압(Vref)과 비교하여 이를 검출한다. 이 경우, 오차 증폭기(111)는 출력 전압(VA)을 증가시켜 베이스 드라이브 회로(112)로 드라이브 전류(Id)의 증가를 지시한다. 이 결과, 출력 트랜지스터(102)의 콜렉터 전류, 즉 직류 안정화 전원 회로(101)의 출력 전류(Iout)는 증가하여 출력 전압(Vout)을 일정하게 유지한다. 한편, 예를 들어 입력 전압(Vin)의 상승 등에 의해 출력 전압(Vout)이 증가하도록 했을 경우, 오차 증폭기(111)는 출력 전압(VA)을 저하시켜 드라이브 전류(Id)의 감소를 지시한다. 이 결과, 직류 안정화 전원 회로(101)의 출력 전류(Iout)가 감소하여 출력 전압(Vout)을 유지한다. 이로써, 직류 안정화 전원 회로(101)는, 입력 전압(Vin)이나 부하(105)의 소비 전류의 변동에 관계없이 일정한 전압을 부하(105)로 인가할 수 있다.

그렇지만, 상기 구성의 직류 안정화 전원 회로(101)는 부하 전류에 따른 전류를 공급하여 출력 전압(Vout)을 일정하게 유지하고 있다. 따라서, 부하 전류가 크게 될 경우에는 직류 안정화 전원 회로(101)가 파손될 우려가 있다. 따라서, 직류 안정화 전원 회로(101)에는, 과잉 전류의 공급으로부터 보호하기 위해, 출력 전류의 최대값을 제한하는 회로를 설치할 필요가 있다. 또한, 과전류 보호 기능을 갖는 것으로 해도 출력 단자간을 단락했을 경우에는, 출력 전압(Vout)을 상승시키기 위해 직류 안정화 전원 회로(101)는 가능한 한 많은 전류를 공급하고자 한다. 이 결과, 출력 단자가 과열하여 직류 안정화 전원 회로(101)나 주위의 기기를 파손할 우려가 있다. 따라서, 특히 고출력 전류화가 실시된 직류 안정화 전원회로(101) 등에서는, 단락으로부터 보호하는 기능도 반드시 필요하다.

상기 직류 안정화 전원 회로(101)에는, 양 기능을 실현하기 위해, 단락 과전류 보호부(113)가 설치되어 있다. 또, 저손실형의 직류 안정화 전원 회로(101)에서는 출력 트랜지스터(102)와, 그 제어용 IC가 2칩 구성일 경우 상기 단락 과전류 보호부(113)는, 출력 전류(Iout) 대신 드라이브 전류(Id)에 기초하여 과전류나 단락을 검출하고 있다.

여기서, 상기 각 회로(111 내지 113)의 구체적인 구성에 대해서는 간단히 설명한다. 상기 베이스 드라이브 회로(112)는 달링톤(Darlington) 접속된 NPN형 트랜지스터(Q111)와 NPN형 트랜지스터(Q112)를 구비하고 있다. 트랜지스터(Q111)의 베이스는 오차 증폭기(111)의 출력에, 트랜지스터(Q112)의 콜렉터는 출력 트랜지스터(102)의 콜렉터에 접속되어 있다. 이로써, 트랜지스터(Q112)는 오차 증폭기(111)의 출력 전압(VA)에 따른 양의 드라이브 전류(Id)를 흡수할 수 있다.

또한, 단락 과전류 보호부(113)는, 단락 및 과전류를 검출하기 위해 NPN형 트랜지스터(Q121)와 저항(R121)을 구비하고 있다. 트랜지스터(Q121)의 베이스 및 콜렉터는 서로 접속되고, 상기 트랜지스터(Q112)의 에미터에 접속되어 있다. 또한, 트랜지스터(Q121)의 에미터는, 상기 저항(R121)을 매개로 접지되어 있다. 또한, 트랜지스터(Q121)의 베이스와 에미터 사이에는, 트랜지스터(Q121)를 바이어스하기 위해 저항(R122)이 설치되어 있다.

상기 구성의 직류 안정화 전원 회로(101)에서는, 무부하시에 있어서 출력 트랜지스터(102)는 분압 회로(103)에만 전류를 공급하고 있다. 이 상태에서는, 출력트랜지스터(102)의 드라이브 전류(Id)는 수십 μA 정도로 매우 작다. 따라서, 단락 과전류 보호 회로(113)에 있어서 트랜지스터(Q121)는 바이어스되어 있지 않고, 드라이브 전류(Id)는 저항(R122)을 매개로 GND로 흐르고 있다. 이 결과, 오차 증폭기(111)에 있어서 무부하시의 출력 전압(VA1)은 이하의 수학식 1에 나타내는 바와 같이,

VA1=VBE(Q112)+VBE(Q111)=2VBE

로 되고, 약 1.0v이다. 또, 상기 수학식 1에 있어서 VBE(Q111), VBE(Q112)는 트랜지스터 Q111 혹은 Q112의 베이스·에미터간 전압을 나타내고 있고, VBE는 양자를 거의 동일하게 했을 때의 베이스·에미터간 전압이다.

한편, 부하(105)의 소비 전류(부하 전류 Iout)가 상승하면, 베이스 드라이브 회로(112)는 드라이브 전류(Id)를 증가시킨다. 이로써, 출력 트랜지스터(102)는 부하(105)로 부하 전류(Iout)를 공급한다. 이 상태에서는, 트랜지스터(Q121)가 바이어스 되어 있고, 드라이브 전류(Id)는 트랜지스터(Q112)를 매개로 흐르고 있다. 이 결과, 오차 증폭기(111)의 출력 전압(VA2)은 이하의 수학식 2에 나타내는 바와 같이,

VA2=VR121+VBE(Q121)+VBE(Q112)+VBE(Q111)=3VBE+VR121

로 되고, 예를 들어 약 2.6V 정도까지 이른다. 또, VR121는 저항(R121)의 양단간 전압이다.

부하 전류(Iout)가 크게 되면, 드라이브 전류(Id)가 증가하고, 저항(R121)의 양단간 전압(VR121)이 증가한다. 단락 과전류 보호부(113)의 단락 과전류 보호 회로(121)는 과전류를 검출하기 위해 양단간 전압(VR121)을 감시하고 있고, 당해 전압(VR121)이 소정의 값을 넘었을 경우 오차 증폭기(111)의 출력 전압(VA)을 저하시킨다. 이로써, 드라이브 전류(Id)가 제한되고, 직류 안정화 전원 회로(101)는 과전류로부터 보호된다.

한편, 출력 단자의 단락 등이 발생했을 경우, 귀환 전압(Vadj)이 낮게 되고, 오차 증폭기(111)는 트랜지스터(Q111)의 베이스로 높은 출력 전압(VA)을 인가하고 있다. 이 결과, 트랜지스터(Q111)의 에미터 전류는, 저항(R102·R122·R121)을 매개로 흐르고, 저항(R121)의 양단간 전압은 트랜지스터(Q121) 도통시에 비해 높게 된다. 단락 과전류 보호 회로(121)는 단락을 검출하기 위해 저항(R121)의 양단간 전압을 감시하고 있고, 양단간 전압이 소정의 값을 넘었을 경우 오차 증폭기(111)의 출력 전압(VA)을 저하시킨다. 이로써, 드라이브 전류(Id)가 제한되고, 직류 안정화 전원 회로(101)는 단락으로부터 보호된다.

그러나, 상기 구성의 직류 안정화 전원 회로(101)에서는 출력 전류의 과도 응답 특성이 나쁘다는 문제를 갖고 있다. 이 과도 응답의 지연은 무부하시로부터 중부하시로의 상승시에 있어서 오차 증폭기(111)에 설치된 위상 보상용 용량(C101)을 충전하기 위해 발생한다.

구체적으로는, 무부하시로부터 중부하로의 상승시에 있어서 위상 보상용 용량(C101)의 일단, 즉 오차 증폭기(111)의 출력 전압(VA)은 상술의 수학식 1, 수학식 2에 나타내는 바와 같이 크게 변동하고, 약 1.0V로부터 약 2.6V 정도로, 1.6V 정도 변화한다. 또, 위상 보상용 용량(C101)의 다른단은, 차동 증폭기(A101)의 내부 회로에 접속되어 있고, 거의 일정하다. 따라서, 무부하시로부터 중부하시로의 상승시에 있어서 위상 보상용 용량(C101)의 충전에는 시간을 요한다. 이 결과, 베이스 드라이브 회로(112)가 드라이브 전류(Id)를 조정하기까지 상승의 지연이 발생하고, 출력 트랜지스터(102)의 콜렉터·에미터간 전압이 크게 된다. 이로써, 예를 들어 출력 전압(Vout)을 3.3V로 설정하고 있을 경우를 예로 하면, 출력 전압(Vout)은 약 30μs 정도의 기간, 0.5V 정도 저하한다.

그렇지만, 직류 안정화 전원 회로(101)의 부하(105)로서, 예를 들어 CPU(Central Processing Unit)가 권장되지만, 최근의 퍼스널 컴퓨터용 등의 CPU에서는 동작을 고속으로 하기 위해 클럭 주파수가 높게 되어 있다. 또한, 클럭 주파수의 상승에 따라 소비 전류도 증대하고 있고, 예를 들어 최신의 CPU에서는 최대 소비 전류가 10A 정도에 이르는 것도 사용되고 있다. 일반적으로, CPU 등의 디지탈 회로에서는 동작 상태에 따라 소비 전류가 급격하게 변화하지만, 최대 소비 전류의 증대나 클럭 주파수의 상승에 따라 소비 전류의 변동은 보다 크고, 또 급격하게 된다.

이들 부하(105)에 대응하기 위해, 최근의 직류 안정화 전원 회로(101)에서는, 특히 레귤레이션 과도 응답 특성이 중요하게 되고 있다. 그렇지만, 상기 종래의 직류 안정화 전원 회로(101)는 과도 응답이 나쁘기 때문에 이들 요구에 따르는 것이 곤란하다.

또, 예를 들어 특개평5-121974호 공보에서는, 전압 플로워 회로에 있어서, 연산 증폭기의 소비 전력에 따라 연산 증폭기의 부하에 공급되는 전류를 증가시키는 방법이 개시되어 있다. 구체적으로는, 전압 플로워 회로를 구성하는 연산 증폭기의 전원 단자와 전원과의 사이에 저항이 설치되어 있다. 또한, 연산 증폭기의 출력에는, 상기 저항의 양단 전압에 대응한 양(量)의 전류를 공급하는 트랜지스터가 병렬로 설치되어 있다. 상기 구성에서는, 연산 증폭기의 부하 전압이 변동하여 연산 증폭기의 소비 전류가 변동하면, 트랜지스터는 부하로 공급하는 전류를 증가시킨다. 이로써, 전압 플로워 회로는 부하 전압의 변동에 대해 고속으로 응답할 수 있다.

그러나, 상기 구성은 출력을 입력에 추종시키는 전압 플로워 회로에 있어, 도 6에 도시하는 오차 증폭기(111)와 같이 입력을 증폭시키는 용도에 적용할 수는 없다. 또, 도 6에 도시하는 오차 증폭기(111)의 구동 능력을 향상시켰다 해도 무부하시로부터 중부하로의 상승시에 있어서 트랜지스터(Q121)의 바이어스 상태가 변화한다. 따라서, 출력 전압(VA)의 변동이 크게 되고, 과도 응답이 늦는다는 문제점은 여전히 해결되지 않는다.

이 문제를 해결하기 위해 종래에서는 이하와 같이 몇개의 방법이 고안되어 있다. 예를 들어, 한 방법은 출력 트랜지스터(102)의 베이스·에미터간 저항(R101)을 저하시키는 방법이다. 이로써, 단락 과전류 보호부(113)의 트랜지스터(Q121)에는 무부하시에 있어서도 입력 전압(Vin)으로부터 저항(R101)을 통해 무효 전류가 공급되고, 트랜지스터(Q121)가 바이어스된다. 따라서, 무부하시에 있어서 오차 증폭기(111)의 출력 전압(VA)은 트랜지스터(Q121)의 베이스·에미터간 전압만큼만 상승한다. 이 결과, 무부하시와 중부하시와의 사이에서 출력 전압(VA)의 변동을 막을 수 있다.

그렇지만, 이 방법에서는, 과도 응답 특성이 향상되지만, 상기 무효 전류에 의해 무부하시에서의 직류 안정화 전원 회로(101)의 소비 전류가 증가한다는 문제가 새롭게 발생한다. 이 결과, 특히 휴대용 기기와 같이 입력 전압(Vin)이 전지에 의해 인가될 경우에는 전지의 소모가 빠르게 되고, 기기의 동작 시간이 짧게 되어 버린다.

또한, 다른 방법으로서, 위상 보상용 용량(C101)의 용량을 저감하는 방법도 고안되어 있다. 이로써, 위상 보상용 용량(C101)에 있어서 두 단자간의 변동이 커도 충전 시간은 짧게 된다. 따라서, 직류 안정화 전원 회로(101)의 과도 응답 특성을 향상할 수 있다. 그렇지만, 이 경우에는 오차 증폭기(111)에 있어서 위상 여유가 감소하기 때문에, 예를 들어 주위 온도나 입력 전압 등의 변화에 의해 오차 증폭기(111)가 발진할 우려가 있다.

또한 별도의 방법으로서, 예를 들어 특개소61-122725호 공보에서는 주(主)조정과 미(微)조정을 행하는 방법이 개시되어 있다. 구체적으로는, 직류 안정화 전원 회로는 제1 단자 및 제2 단자를 갖는 플로팅 전원 회로와, 직류 안정화 전원 회로의 출력 단자로 되는 상기 제1 단자의 전위에 기초하여 상기 제2 단자의 전위를 제어하는 제1 귀환 회로, 및 상기 제1 단자의 전위에 기초하여 상기 플로팅 전원 회로의 양단자간 전압을 제어하는 제2 귀환 회로를 구비하고 있다. 당해 구성에서는, 플로팅 전원 회로는, 제2 귀환 회로의 지시에 따르고, 양단자간의 전압을 제어함으로써, 직류 안정화 전원 회로의 출력 전압을 주조정한다. 이로써, 부하 변동에 의해 출력 전압이 광범위하게 변화하도록 했을 경우에서도 출력 전압의 변화를 보상할 수 있다. 한편, 제1 귀환 회로가 제2 단자의 전위를 제어함으로써 직류 안정화 전원 회로의 출력 전압을 미조정한다. 이로써, 출력 전압이 미소하게 과도 변동하도록 할 경우에서도 출력 전압의 변동을 보상할 수 있다. 그러나, 당해 구성에서는, 주조정과 미조정으로 각각의 회로가 필요로 되어 직류 안정화 전원 회로의 구성이 복잡하게 된다는 새로운 문제를 초래한다.

이상과 같이 종래의 방법에서는, 모두 다 과도 응답 특성이 향상하는 대신새로운 문제가 발생하기 때문에 상기 문제를 완전하게 해결하는데 미치지 못한다.

본 발명의 목적은 단락 과전류 보호 회로를 구비한 직류 안정화 전원 회로의 출력 드라이브 회로에 있어서 과도 응답 특성을 개선하는 데 있다.

본 발명의 직류 안정화 전원 회로의 출력 드라이브 회로는 상기 목적을 달성하기 위해, 상기 직류 안정화 전원 회로의 출력 오차를 검출하는 오차 증폭기와, 상기 오차 증폭기의 출력에 일단이 접속되고, 당해 출력의 위상을 보상하는 위상 보상용 용량과, 상기 오차 증폭의 출력에 기초하여 직류 안정화 전원 회로의 입출력 단자 사이에 설치된 출력 트랜지스터의 드라이브 전류를 상기 출력 오차가 적게 되도록 제어하는 제어 수단, 상기 드라이브 전류가 흐르는 드라이브 전류 검출 저항과, 상기 드라이브 전류 검출 저항의 양단 전압에 기초하여 상기 출력 전류의 과전류를 검출했을 경우, 및 상기 직류 안정화 전원 회로의 출력에 따라 변화하는 귀환 전압에 기초하여 당해 직류 안정화 회로의 출력 단자간의 단락을 검출했을 경우 상기 드라이브 전류를 제한하는 단락 과전류 보호 수단을 포함하고 있는 것을 특징으로 하고 있다.

상기 구성에 따르면, 단락 과전류 보호 회로는 귀환 전압에 기초하여 단락을 검출하고 있다. 이로써, 종래와 같이 드라이브 전류 검출 저항에 직렬로 단락 검출용 트랜지스터를 설치하지 않아도 아무런 지장 없이 단락을 검출할 수 있다. 따라서, 종래의 직류 안정화 전원 회로의 출력 드라이브 회로로부터, 드라이브 전류의 변동에 의해 바이어스 상태가 변화하는 단락 검출용 트랜지스터를 생략할 수 있다. 이 결과, 무부하시로부터 중부하시로 변화할 때 오차 증폭기의 출력 전위의 변동을 종래에 비해 저감할 수 있다. 이로써, 위상 보상용 용량의 충전 시간이 단축되고, 출력 드라이브 회로는 종래보다도 더 급격한 부하 전류의 변동에 추종할 수 있다. 이 결과, 단락 및 과전류로부터 출력 트랜지스터를 보호할 수 있는 직류 안정화 전원 회로의 출력 드라이브 회로에 있어서 과도 응답 특성을 개선할 수 있다.

상기 구성에 있어서, 보다 바람직하게는 상기 드라이브 전류 검출 저항의 저항값이 과전류 검출시의 양단간 전압이 0.5V 이하로 되도록 설정되어 있는 쪽이 좋다. 이로써, 드라이브 전류의 증가에 기인하는 오차 증폭기의 출력 전위의 변동을 막을 수 있다. 이 결과, 무부하시로부터 중부하시로 상승할 때의 오차 증폭기의 출력 전위의 변동을 더 저감할 수 있다. 따라서, 더 양호한 과도 응답 특성을 갖는 직류 안정화 전원 회로의 출력 드라이브 회로를 실현할 수 있다.

그러므로, 단락 과전류 보호 회로의 구체적인 구성으로서 몇개의 구성이 고안되어 있다. 예를 들어, 귀환 전압과 제1 기준 전압을 비교하여 단락을 검출하고, 드라이브 전류를 저하시키는 제1 비교기와, 드라이브 전류 검출 저항의 양단간의 전압과 제2 기준 전압을 비교하여 과전류를 검출하고, 드라이브 전류를 저하시키는 제2 비교기를 구비하고 있어도 된다. 다만, 이 구성에서는 제1 및 제2 비교기와, 제1 및 제2 기준 전압을 생성하는 전원이 필요로 되어 회로 구성이 복잡하게 되기 쉽고, 소비 전류도 저감하기 어렵다.

따라서, 상기 구성에 더하여 상기 단락 과전류 보호 회로는 상기 귀환 전압에 기초하여 출력 단자간의 단락을 검출하는 단락 검출기와, 상기 단락 검출기가 단락을 검출하고 있는 단락 기간과 나머지 비단락 기간에서, 서로 다른 값의 비교 전압을 출력하는 비교 전압 생성 회로, 및 상기 드라이브 전류 검출 저항의 양단 전압과 상기 비교 전압을 비교하여 단락 및 과전류의 발생을 검출하는 비교기를 구비하고 있는 쪽이 바람직하다.

상기 구성에서는, 단락 검출과 과전류 검출 양쪽에서 하나의 비교기를 공유할 수 있다. 비교기는, 드라이브 전류를 저하시키기 위해 다른 회로에 비해 큰 전류를 제어할 필요가 있다. 따라서, 비교기의 공용에 의해 출력 드라이브 회로의 회로 구성은 대폭으로 간략화된다. 또한, 비교 전압 생성 회로는 2개의 기준 전압중 한쪽을 출력하고 있기 때문에, 상술의 구성과 같이 각각의 전원이 각각의 기준 전압을 생성할 경우에 비해 출력 드라이브 회로의 소비 전력을 저감할 수 있다.이 결과, 구성이 감단하고 소비 전력이 작은 직류 안정화 전원 회로의 출력 드라이브 회로를 실현할 수 있다.

또한, 상기 구성에 있어서, 상기 비교 전압 생성 회로는 일단에 소정의 기준 전압이 인가되는 제1 저항과, 상기 제1 저항에 직렬로 접속되는 제2 저항, 상기 제1 및 제2 저항을 매개로 상기 기준 전압이 인가되고, 상기 단락 검출기의 지시에 따라 도통 및 차단하는 선택 트랜지스터, 및 상기 제1 저항과 제2 저항과의 접속점의 전압을 기준으로 하여 상기 비교 전압을 생성하는 생성 회로를 구비하고 있는 쪽이 바람직하다.

상기 구성에서는, 단락 검출기가 단락을 검출하면, 선택 트랜지스터는 도통하고, 상기 제1 및 제2 저항의 접속점의 전압은, 이미 상기 제1 및 제2 저항에서 상기 기준 전압을 분압한 값으로 된다. 이로써, 생성 회로는 분압비에 의해 결정되는 제1 비교 전압을 출력한다.

한편, 단락 검출기가 단락을 검출하고 있지 않은 기간, 선택 트랜지스터는 차단되어 있고, 상기 제1 및 제2 저항의 접속점의 전압은 상기 기준 전압에 보전되어 있다. 이 결과, 생성 회로는 비단락시에 있어서 상기 제1 비교 전압과는 다른 제2 비교 전압을 출력한다. 이 상태에서는, 선택 트랜지스터가 차단되어 있기 때문에, 제2 저항으로 전류가 흐르고 있지 않다. 이로써, 비단락시에서의 비교 전압 생성 회로의 소비 전력은 2개의 비교 전압을 생성하여 어느 한쪽을 선택할 경우에 비해 낮게 억제되어 있다.

소위, 비단락시에 있어서 비교 전압 생성 회로의 소비 전력을 삭감할 수 있다. 이 결과, 소비 전력이 작은 직류 안정화 전원 회로의 출력 드라이브 회로를 실현할 수 있다.

본 발명의 또 다른 목적, 특징 및 우수한 점은 이하에 나타내는 기재에 의해 충분히 알려진다. 또한, 본 발명의 이점은 첨부 도면을 참조한 다음의 설명으로 명백하게 되어진다.

도 1은 본 발명의 제1 실시 형태를 나타내는 것으로서, 직류 안정화 전원 회로의 요부 구성을 도시하는 블록도.

도 2는 상기 직류 안정화 전원 회로에 있어서, 출력 전류와 출력 전압과의 관계를 나타내는 그래프.

도 3의 a 내지 c는 상기 직류 안정화 전원 회로에 있어서, 부하 전류 변동시의 과도 응답 특성을 나타내는 그래프.

도 4는 상기 직류 안정화 전원 회로에 있어서, 단락 과전류 보호 회로를 상세하게 도시하는 회로도.

도 5는 상기 단락 과전류 보호 회로에 있어서, 비교 전압 발생 회로를 더욱 상세하게 도시하는 회로도.

도 6은 종래예를 도시하는 것으로, 직류 안정화 전원 회로의 요부 구성을 나타내는 블록도.

<도면의 주요 부분에 대한 부호의 설명>

1 : 직류 안정화 전원 회로

2 : PNP형 출력 트랜지스터

3 : 분압 회로

4 : 출력 드라이브 회로

5 : 부하

11 : 오차 증폭기

12 : 베이스 드라이브 회로

13 : 단락 과전류 보호부

본 발명의 제1 실시 형태에 대해서 도 1내지 도 5에 기초하여 설명하면 이하와 같다. 즉, 본 실시 형태에 따른 직류 안정화 전원 회로는, 예를 들어 퍼스널 컴퓨터의 CPU(Central Processing Unit)의 구동 등 부하 전류를 높은 주파수에서 크게 변동시킬 용도로 적당하게 사용되고 있다.

도 1에 도시하는 바와 같이, 본 실시 형태에 따른 직류 안정화 전원 회로(1)는 드라이브 전류(Id)에 기초하여 입력 단자로부터 공급되는 전류를 출력 단자로 공급하는 PNP형 출력 트랜지스터(2)와, 저항(R1, R2)으로 구성되고, 출력 전압(Vout)을 분압하여 귀환 전압(Vadj)을 생성하는 분압 회로(3), 및 귀환 전압(Vadj)이 소정의 값으로 되도록 출력 트랜지스터(2)의 드라이브 전류(Id)를 제어하는 출력 드라이브 회로(4)를 구비하고 있다. 이로써, 직류 안정화 전원 회로(1)는 도 2에 도시하는 바와 같이, 입력 전압(Vin)의 변동이나 부하(5)의 변동에 관계없이 출력 전압(Vout)을 일정한 값(Vc)으로 보전할 수 있다.

상기 출력 드라이브 회로(4)에는, 도 1에 도시하는 바와 같이 귀환 전압(Vadj)과 소정의 기준 전압(Vref)의 오차에 대응하는 전압(VA)을 출력하는 오차 증폭기(11)와, 전압(VA)에 따라 베이스 드라이브 전류(Id)를 제어하는 베이스 드라이브 회로(제어 수단 ; 12), 및 출력 단자간이 단락된 경우 혹은 과부하에 의한 과전류가 검출된 경우 직류 안정화 전원 회로(1) 및 부하(5)를 보호하는 단락 과전류 보호부(단락 과전류 보호 수단 ; 13)가 설치되어 있다.

상기 오차 증폭기(11)는, 구체적으로는 차동 증폭기(A11)와 위상 보상용 용량(C11)을 구비하고 있다. 차동 증폭기(A11)의 반전 입력 단자에는 상기 분압 회로(3)에서 생성된 귀환 전압(Vadj)이 인가되어 있고, 비반전 입력 단자에는 도시하지 않은 기준 전압 생성 회로로부터 기준 전압(Vref)이 인가되어 있다. 또한, 위상 보상용 용량(C11)은 차동 증폭기(A11)의 출력과 차동 증폭기(A11)의 전원과의 사이에 설치되어 있고, 위상 지연을 보상하여 위상 지연에 기인하는 발진을 방지할 수 있다.

한편, 베이스 드라이브 회로(12)는, 달링톤 접속된 NPN형 트랜지스터(Q11)와, NPN형 트랜지스터(Q12)를 구비하고 있다. 트랜지스터(Q11)의 베이스는 상기 오차 증폭기(11)의 출력에 접속되어 있고, 에미터에는 입력 전압(Vin)이 인가되어 있다. 또한, 트랜지스터(Q12)의 콜렉터는 출력 트랜지스터(2)의 베이스에 접속되어 있다. 또, 본 실시 형태에 따른 베이스 드라이브 회로(12)에서는 트랜지스터(Q12)의 에미터는 단락 과전류 보호부(13)의 드라이브 전류 검출 저항(R21)을 매개로 접지되어 있다. 또한, 출력 트랜지스터(2)의 베이스-에미터간에는 저항(R11)이 설치되어 있다. 이로써, 베이스 드라이브 회로(12)는 오차 증폭기(11)의 출력 전압(VA)에 따라 출력 트랜지스터(2)의 드라이브 전류(Id)를 제어할수 있다.

또한, 본 실시 형태에 따른 단락 과전류 보호부(13)는, 상기 트랜지스터(Q12)의 에미터에 일단이 접속되고, 다른단이 접지된 드라이브 전류 검출 저항(R21)과, 당해 드라이브 전류 검출 저항(R21)의 양단간 전압(VR21) 및 상기 귀환 전압(Vadj)에 기초하여 출력 단자간의 단락 및 과전류를 검출하는 단락 과전류 보호 회로(21)를 구비하고 있다. 또, 도 1중에 있어서, 단락 과전류 보호 회로(21)에는 기준 전압(Vref)이 접속되어 있고, 당해 기준 전압(Vref)은, 예를 들어 상기 양단간 전압(VR21)과 소정의 값을 비교할 때 당해 소정의 값을 생성하기 위해 사용되고 있다. 그러나, 예를 들어 소정의 값을 스스로 생성하면서 양단간 전압(VR21)과 상기 귀환 전압(Vadj)을 직접 비교한다면 단락 과전류 보호 회로(21)로 기준 전압(Vref)을 제공할 필요는 없다. 어떤 구성에서도 단락 과전류 보호 회로(21)가 양단간 전압(VR21) 및 상기 귀환 전압(Vadj)에 기초하여 출력 단자간의 단락 및 과전류를 검출할 수 있다면 본 실시 형태와 마찬가지의 효과가 얻어진다.

상기 단락 과전류 보호 회로(21)는 드라이브 전류 검출 저항(R21)의 양단간 전압(VR21)을 감시하여 소정의 값을 넘었을 경우에 오차 증폭기(11)의 출력 전압(VA)을 저하시킬 수 있다. 이로써, 베이스 드라이브 회로(12)는, 출력 트랜지스터(2)의 드라이브 전류(Id)를 감소시킨다. 따라서, 단락 과전류 보호 회로(21)는 드라이브 전류(Id)를 제한하여 출력 트랜지스터(2)가 과잉 전류를 출력하지 않도록 보호할 수 있다.

또한, 단락 과전류 보호 회로(21)는 귀환 전압(Vadj)을 감시하여 소정의 값보다 작게 되었을 경우 오차 증폭기(11)의 출력 전압(VA)을 저하시킬 수 있다. 이로써, 단락 과전류 보호 회로(21)는 단락시에 있어서 드라이브 전류(Id)를 제한하여 출력 트랜지스터(2)의 출력 전류(Iout)을 제한할 수 있다. 이 결과, 직류 안정화 전원 회로(1) 및 부하(5)는 단락으로부터 보호된다.

한편, 단락이나 과전류가 발생하고 있지 않을 경우는, 귀환 전압(Vadj)은 소정의 값보다도 높고, 드라이브 전류 검출 저항(R21)의 양단간 전압(VR21)은 소정의 값보다도 낮다. 따라서, 단락 과전류 보호 회로(21)는 오차 증폭기(11)의 출력 전압(VA)을 특히 제한하지 않는다. 이 결과, 직류 안정화 전원 회로(1)는 소정의 전압(Vc)으로 부하(5)의 소비 전류에 따른 전류를 공급할 수 있다.

이로써, 직류 안정화 전원 회로(1)에 있어서, 출력 전압(Vout)의 출력 전류(Iout)에 대한 특성은, 도 2에 나타내는 바와 같이 フ자 특성으로 된다. 구체적으로는, 직류 안정화 전원 회로(1)는, 통상 출력 전류(Iout)에 관계없이 일정한 전압(Vc)을 부하(5)로 인가하고 있다. 한편, 부하(5)의 소비 전력이 증대하여 출력 전류(Iout)가 소정의 값(Im)을 넘으면, 그 이상의 전류를 공급하지 않고, 직류 안정화 전원 회로(1) 및 부하(5)를 과전류로부터 보호할 수 있다(도면중, A로 표시하는 영역). 이 경우에는, 출력 전압(Vout)은 서서히 저하한다. 또한, 직류 안정화 전원 회로(1)는 출력 단자간이 단락되는 등으로서 출력 전압(Vout)이 목표값(Vc)보다도 대폭으로 낮을 경우에는, 출력 전류(Iout)가 상기 소정의 값(Im)보다 낮아도 드라이브 전류(Id)를 소정의 단락 전류(Is)로 제한할 수 있다. 이로써, 직류 안정화 전원 회로(1) 및 부하(5)는 단락으로부터 보호된다(도면중, B로나타내는 영역).

다음에, 무부하시로부터 중부하시로 상승할 때의 직류 안정화 전원 회로(1)의 과도 응답 특성에 대해서 도 6에 도시하는 종래의 직류 안정화 전원 회로(101)와 비교하면서 설명한다.

먼저, 종래의 직류 안정화 전원 회로(101)에서는 드라이브 전류 검출 저항(121)에 직렬로 단락 검출용 트랜지스터(Q121)가 설치되어 있고, 무부하시와 중부하시에서 상기 트랜지스터(Q121)를 바이어스할지의 여부가 다르게 되어 있다. 따라서, 무부하시로부터 중부하시로 상승할 때 오차 증폭기(111)의 출력 전압(VA)은 상술의 수학식 1 및 수학식 2에 나타내는 바와 같이, 드라이브 전류 검출 저항(R121)의 양단 전압(VR121)의 변화에 더하여 트랜지스터(Q121)의 베이스·에미터간 전압만큼만 증가하지 않으면 않된다. 또한, 트랜지스터(Q121)의 도통/차단에 의해 단락을 검출하고 있기 때문에 단락시의 검출 전압은 트랜지스터(Q121)의 베이스·에미터간 전압 이하에서는 설정할 수 없다. 따라서, 과전류 검출시의 검출 전압도, 통상의 트랜지스터의 베이스·에미터간 전압(약 0.7V)으로 설정할 수 없다.

이에 대해서, 본 실시 형태에 따른 단락 과전류 보호부(13)는, 귀환 전압(Vadj)에 기초하여 단락을 검출하고 있다. 이 결과, 종래와 같이 드라이브 전류 검출 저항(R21)과 트랜지스터(Q12) 사이에 단락 검출용 트랜지스터를 설치할 필요가 없다. 따라서, 드라이브 전류 검출 저항(R21)의 양단 전압(VR21)과 오차 증폭기(11)의 출력 전압(VA) 사이의 전위차(VA-VR21)는 무부하시에 있는지의 여부를 묻지 않고 VBE(Q11)+VBE(Q12)로 되고, 거의 일정하다. 이 결과, 오차 증폭기(11)의 출력 전압(VA)은 이하의 수학식 3에 나타내는 바와 같이,

VA=VBE(Q11)+VBE(Q12)+VR21=2VBE+VR21

로 된다. 또한, 상기 수학식 3에 있어서 VBE(Q11), VBE(Q12)는 각각 트랜지스터(Q11, Q12)의 베이스·에미터간 전압이고, VBE는 양자를 거의 동일하게 했을 때의 베이스·에미터간 전압이다.

따라서, 본 실시 형태에 따른 직류 안정화 전원 회로(1)에서는, 오차 증폭기(11)의 출력 전압(VA)은 VR21의 변화만에 의해 이미 결정된다. 이 결과, 종래에 비해 상승시에서의 상기 출력 전압(VA)의 변동을 억제할 수 있다. 또한, 단락 검출용 트랜지스터를 삭제하고 있기 때문에 과전류 검출시의 전압(VR21)을 통상의 트랜지스터의 베이스·에미터간 전압보다도 낮은 값, 예를 들어 0.5V 이하로 설정할 수 있다.

이 결과, 위상 보상용 용량(C11)의 충전 시간이 단축된다. 따라서, 도 3의 a에 도시하는 바와 같이, 부하(5)의 부하 전류(Iout)가 급격하게 증가한 경우에도 오차 증폭기(11)의 출력 전압(VA)은 부하의 변동에 바로 추종할 수 있다. 이로써, 도 3의 b에 도시하는 바와 같이, 베이스 드라이브 회로(12)는 도면중 파선으로 나타내는 종래의 경우에 비해 출력 트랜지스터(2)의 베이스 드라이브 전류(Id)를 고속으로 제어할 수 있다. 이 결과, 도 3의 c에 도시하는 바와 같이, 직류 안정화 전원 회로(1)는 무부하시로부터 중부하시로의 변화에 대해 고속으로 과도 응답할 수 있고, 출력 전압(Vout)을 일정한 값(Vc)으로 보전할 수 있다.

상술한 바와 같이, 종래에서는 고속 응답을 실현하는 방법으로서, 도 6에 도시하는 직류 안정화 전원 회로(101)에 있어서 출력 트랜지스터(102)의 베이스·에미터간 저항(R101)의 저항값을 낮추는 제1 방법 혹은 오차 증폭기(111)의 위상 보상용 용량(C101)의 용량을 삭감하는 제2 방법 등이 고안되어 있었다. 그렇지만, 제1 방법에서는 무효 전류에 의해 소비 전류가 증대한다는 문제가 새롭게 생겼다. 또한, 제2 방법에서는 위상 여유의 감소에 의해 오차 증폭기(111)가 발진하기 쉽게 되어 부하(105)로 안정한 전압을 공급할 수 없게 된다. 따라서, 저손실형의 직류 안정화 전원 회로(101)에서는 어떤 방법도 채용하는 것이 곤란하다.

이에 대해, 본 실시 형태에 따른 직류 안정화 전원 회로(1)에서는, 저항(R11) 및 위상 보상용 용량(C11)의 크기를 종래와 마찬가지로 설정한 채로 위상 보상용 용량(C11)의 충전 시간을 단축할 수 있다. 따라서, 무부하시에 있어서 드라이브 전류(Id)에 무효 전류를 발생시키지 않고, 직류 안정화 전원 회로(1)의 소비 전류를 종래와 마찬가지의 크기로 유지할 수 있다. 또한, 오차 증폭기(11)의 위상 여유도 같은 정도로 보전할 수 있기 때문에 주변 온도나 입력 전압(Vin)이 변동해도 오차 증폭기(11)는 발진하기 어려워 종래와 같은 정도의 안정성을 보전할 수 있다. 따라서, 직류 안정화 전원 회로(1)의 안정성이나 소비 전류를 종래와 마찬가지로 유지한 채 고속 과도 응답을 실현할 수 있다.

그러므로, 본 실시 형태에 따른 직류 안정화 전원 회로(1)에서는 상술의 수학식 3에 나타내는 바와 같이, 중부하시의 전위(VA) 상승은 거의가 드라이브 전류 검출 저항(R21)의 양단간 전압(VR21)의 증가에 의한 것이다. 따라서, 드라이브 전류 검출 저항(R21)의 저항값을 감소시킴으로써, VA의 전위 변화를 더 억제할 수 있다. 구체적인 수치로서는, 과전류 검출시의 양단간 전압(VR)이 0.5V 이하로 되도록 저항(R21)의 저항값을 설정하는 것이 바람직하다. 이 결과, 위상 보상용 용량(C11)의 충전 시간은 보다 단축되어 더 고속으로 과도 응답할 수 있다.

다음에, 단락 과전류 보호 회로(21)의 구체적인 구성예에 대해 도 4의 회로도에 기초하여 설명한다. 또한, 설명의 편의상 도 1과 마찬가지의 기능을 갖는 부재에는 같은 부호를 붙여 설명을 생략한다.

즉, 본 실시 형태에 따른 단락 과전류 보호 회로(21)는 귀환 전압(Vadj)을 감시하여 출력 단자간의 단락을 검출하는 단락 검출기(31)와, 단락 검출기(31)의 지시에 따라 단락시와 비단락시에서 서로 다른 비교 전압(Vs)을 생성하는 비교 전압 발생 회로(비교 전압 생성 수단 ; 32), 및 상술한 드라이브 전류 검출 저항(R21)의 양단간 전압(VR21)과 비교 전압(Vs)을 비교하는 비교기(비교 수단 ; 33)를 구비하고 있다.

상기 단락 검출기(31)는, 단락시에 도통하는 PNP형 트랜지스터(Q31)를 구비하고 있다. 트랜지스터(Q31)의 베이스에는, NPN형 트랜지스터(Q32)를 매개로 귀환 전압(Vadj)이 인가되어 있다. 구체적으로는, 트랜지스터(Q32)는 베이스 및 콜렉터가 트랜지스터(Q31)의 베이스에 접속되어 있고, 에미터가 분압 회로(3)에 설치된 저항(R1) 및 저항(R2)의 접속점에 접속되어 있다. 한편, 트랜지스터(Q31)에 에미터는 저항(R31)을 매개로 베이스 드라이브 회로(12)의 트랜지스터(Q11)와 트랜지스터(Q12) 사이에 설치된 트랜지스터(Q33)의 베이스에 접속되어 있다. NPN형 트랜지스터(Q33)는 베이스와 콜렉터가 트랜지스터(Q11)의 에미터에 접속되어 있고, 에미터가 트랜지스터(Q12)의 베이스에 접속되어 있다. 또한, 트랜지스터(Q31)의 콜렉터는 베이스와 콜렉터가 서로 접속된 NPN형 트랜지스터(Q34)를 매개로 접지되어 있다. 당해 트랜지스터(Q34)의 베이스는 비교 전압 발생 회로(32)에 접속되어 있다. 이로써, 단락 검출기(31)는 트랜지스터(Q34)의 베이스 전위(Vx)의 변화로서 비교 전압 발생 회로(32)로 단락의 발생을 전할 수 있다.

이어서, 상기 구성의 직류 안정화 전원 회로(1) 각부의 동작에 대해 설명한다. 직류 안정화 전원 회로(1)의 출력 단자간이 단락했을 경우 출력 전압(Vout)이 저하하고, 그것을 분압하여 생성하고 있는 귀환 전압(Vadj)도 저하한다. 이 경우, 단락 검출기(31)에 있어서 트랜지스터(Q32)가 도통하여 트랜지스터(Q31)를 도통시킨다. 이로써, 트랜지스터(Q11)의 에미터로부터, 저항(R31) 및 트랜지스터(Q31)를 매개로 트랜지스터(Q34)로 전류가 공급된다. 이 결과, 트랜지스터(Q34)의 베이스 전위(Vx)가 변화하여 비교 전압 발생 회로(32)로 단락의 발생을 통지할 수 있다.

비교 전압 발생 회로(32)는, 단락 검출기(31)로부터 단락의 발생이 전달되면, 비교 전압(Vs)으로서 단락시의 출력 전류(Is)에 기초하여 미리 설정된 제1 값(Vs1)을 출력한다. 이 값(Vs1)은 단락시에서의 드라이브 전류 검출 저항(R21)의 양단 전압(VR21)과 일치하도록 설정되어 있다. 또한, 비교기(33)는 양단 전압(VR21)과 비교 전압(Vs1)을 비교하여 양단 전압(VR21)쪽이 클 경우에 오차 증폭기(11)의 출력 전류를 흡수한다.

이로써, 베이스 드라이브 회로(12)에 있어서 트랜지스터(Q11)의 베이스 전류가 감소하기 때문에, 출력 트랜지스터(2)의 드라이브 전류(Id)가 억제된다. 이 결과, 단락 검출기(31)가 단락을 검출하고 있는 사이(도 2에 나타내는 B의 영역), 직류 안정화 전원 회로(1)는 출력 전압(Vout)을 Is로 제한할 수 있다.

한편, 출력 단자간이 단락하고 있지 않을 경우, 직류 안정화 전원 회로(1)는 출력 전압(Vout)이 소정의 값(Vc)으로 되도록 출력 트랜지스터(2)의 드라이브 전류(Id)를 제어하고 있다. 따라서, 부하(5)의 소비 전류에 관계없이 귀환 전압(Vadj)과 기준 전압(Vref)과는 거의 일치하고 있다. 이 상태에서는, 귀환 전압(Vadj)이 높기 때문에 트랜지스터(Q32)는 도통할 수 없고, 트랜지스터(Q31)는 차단되어 있다. 이 결과, 트랜지스터(Q34)의 베이스 전위(Vx)는 낮게 보전된다.

또, 이 상태에서는, 트랜지스터(Q31)가 차단되어 있기 때문에 트랜지스터(Q11)로부터 단락 검출기(31)를 매개로 흐르는 전류는 매우 작다. 따라서, 단락을 검출하고 있지 않은 상태에서의 단락 검출기(31)의 소비 전력은 매우 낮게 억제되어 있다.

또한, 비교 전압 발생 회로(32)는 트랜지스터(Q34)의 베이스 전위(Vx)에 기초하여 출력 단자간이 단락하고 있지 않다고 판정한다. 따라서, 비교 전압 발생 회로(32)는 비교 전압(Vs)으로서 제2 값(Vs2)을 출력한다. 이 제2 값(Vs2)은 출력 트랜지스터의 출력 전류(Iout)의 최대값(Im)에 기초하여 미리 결정되어 있고, 구체적으로는 최대 공급시의 드라이브 전류 검출 저항(R21)의 양단 전압(VR21)과 일치하도록 설정된다.

또, 본 상태에서는, 트랜지스터(Q31)가 차단되어 있기 때문에트랜지스터(Q11)의 에미터 전류는 트랜지스터(Q33)를 통해 트랜지스터(Q12)의 베이스로 전해지는 달링톤 접속이 형성된다. 이로써, 베이스 드라이브 회로(12)는 오차 증폭기(11)의 출력 전압(VA)에 기초하여 출력 트랜지스터(2)의 드라이브 전류(Id)를 제어할 수 있다.

또한, 비교기(33)는 양단 전압(VR21)과 비교 전압(Vs2)을 비교하여 양단 전압(VR21)쪽이 클 경우에, 오차 증폭기(11)의 출력 전류를 흡수한다. 이로써, 베이스 드라이브 회로(12)에 있어서 트랜지스터(Q11)의 베이스 전류가 감소하기 때문에, 출력 트랜지스터(2)의 드라이브 전류(Id)가 억제된다. 이 결과 단락 검출기(31)가 단락을 검출하고 있지 않을 경우에, 직류 안정화 전원 회로(1)는 출력 전류(Iout)를 Im 이하로 제한할 수 있다(도 2에 나타내는 A의 영역).

여기서, 상기 구성의 단락 검출기(31)에서는 베이스 드라이브 회로(12)의 트랜지스터(Q11)와 트랜지스터(Q12) 사이에 콜렉터 전류 공급용 트랜지스터(Q33)를 설치하고 있기 때문에, 오차 증폭기(11)의 출력 전압은 상술의 수학식 3에 비해 트랜지스터(Q33)의 VBE만큼 상승한다. 그렇지만, 트랜지스터(Q33)는 드라이브 전류(Id)의 다과에 관계없이 항상 바이어스되어 있다. 따라서, 무부하시로부터 중부하시로 상승할 때 오차 증폭기(11)의 출력 전압(VA)을 변화시키지 않는다. 또한, 트랜지스터(Q33)는 베이스 드라이브 회로(12)의 트랜지스터(Q11)에 의해 바이어스 되어 있다. 이 결과, 트랜지스터(Q33)의 바이어스를 위해 드라이브 전류(Id)를 증가시키는 일 없이 무효 전류의 발생을 방지할 수 있다.

또한, 도 4에 도시하는 단락 과전류 보호 회로(21)는 구성의 구체예에서 이구성에 한정되는 것은 아니다. 예를 들어, 단락 과전류 보호 회로(21)는 귀환 전압(Vadj)과 소정의 값을 비교하는 제1 비교기 및 그 비교 결과에 기초하여 오차 증폭기(11)의 출력 전압(VA)을 저하시키는 제1 제어 회로와, 드라이브 전류 검출 저항(R21)의 양단간 전압(VR21)과 소정의 값을 비교하는 제2 비교기 및 그 비교 결과에 기초하여 출력 전압(VA)을 제어하는 제2 제어 회로 등에 의해서도 실현할 수 있다. 단락 과전류 보호 회로(21)가 양단간 전압(VR21)과 귀환 전압(Vadj)에 의해 단락 및 과전류를 검출하는 것이라면 본 실시 형태와 마찬가지의 효과가 얻어졌다.

다만, 상기 구성에서는, 제어 회로 및 비교기가 각각 2개 필요로 되고, 구성이 복잡하게 되는 경향이 있다. 또한, 단락 검출용 회로와 과전류 검출용 회로는, 서로 독립하고 있기 때문에 단락 및 과전류를 정확하게 검출하기 위해서는 각각의 회로의 정밀도를 향상시킬 필요가 있다.

이에 대해, 도 4에 도시하는 구성에서는, 단락 검출시와 과전류 검출시에서 같은 비교기(33)를 공유할 수 있다. 이 결과, 각각의 회로를 독립하여 설치할 경우에 비해 회로의 구성을 간략하게 할 수 있다. 또한, 단락 검출시와 과전류 검출시의 어디에서도 최종적으로는 양단간 전압(VR21)과 비교 전압(Vs)와의 비교에 의해 오차 증폭기(11)의 출력 전압(VA)을 저하시킬지의 여부를 판정하고 있다. 따라서, 단락 검출기(31)의 정밀도가 낮아도 비교 전압 발생 회로(32) 및 비교기(33)의 정밀도가 높아지면, 단락 검출시의 정밀도가 향상될 수 있다. 이 결과, 단락의 검출 회로와 과전류의 검출 회로를 각각 별도로 설치할 경우에 비해 정밀도의 향상이 용이하다.

그러므로, 본 실시 형태에 따른 단락 과전류 보호 회로(21)에서는 단락 검출기(31)의 지시에 따라 드라이브 전류(Id)의 이상을 검출할 때의 임계치로 되는 비교 전압(Vs)을 변경하고 있다. 따라서, 단락 검출시에 있어서, 단락 과전류 보호 회로(21)는 드라이브 전류 검출 저항(R21)의 양단 전압(V21)과 비교 전압의 제1 값(Vs1)을 비교하고 있고, 제2 값(Vs2)과는 비교하고 있지 않다. 그러나, 제1 값(Vs1)은 제2 값(Vs2)보다도 낮게 설정되어 있기 때문에, 단락 과전류 보호 회로(21)는 제2 값(Vs2)이 나타내는 값보다도 많은 드라이브 전류(Id)가 흐른 경우에 있어서도 직류 안정화 전원 회로(1)를 보호할 수 있다.

여기서, 상황에 따라 보호 회로의 동작을 변경시키는 구성으로서, 예를 들어 특개평5-88765호 공보에 기재한 직류 안정화 전원이나 특개평6-335163호 공보에 기재된 고주파 전원 등이 권장된다. 그러나, 전자(前者)의 직류 안정화 전원은 입력 전압의 상승시에 과전류 보호 회로의 동작을 정지시킴으로써 입력 전압의 상승시에서의 직류 안정화 전원의 동작을 안정시키고 있다. 한편, 후자(後者)의 고주파 전원은 과전류의 변동 속도가 소정의 값보다도 빠를 경우 보호 회로의 동작을 정지시킨다. 이로써, 고주파 전원은 과전류의 원인이 부하 전류의 변동에 있는가 기기의 고장에 있는가를 판정하여 기기의 고장시만 보호 회로를 동작시킬 수 있다. 이들 전원은 보호 회로의 동작을 변경할 때의 조건과, 조건이 만족되었을 때 보호 회로의 동작을 정지시키는 점이 본 실시 형태와 크게 다르게 되어 있다. 따라서, 이들 종래의 전원에서는, 본 실시 형태와 다르고, 직류 안정화 전원 회로(1)의 과도 응답을 향상할 수 없다.

이어서, 상기 비교 전압 발생 회로(32) 및 비교기(33)의 구체적인 구성예에 대해서 도 5에 기초하여 설명한다. 또, 도 5는 두 부재(32·33)의 구성예를 나타내는 것이고, 나머지 부재는 베이스 드라이브 회로(12)에 있어서 트랜지스터(Q12)의 베이스와 에미터와의 사이에 저항(R12)이 설치되어 있는 것 이외는 도 4의 구성과 마찬가지이다. 따라서, 도 1 혹은 도 4와 마찬가지의 기능을 갖는 부재에는 같은 부호를 붙여 설명을 생략한다.

즉, 비교 전압 발생 회로(32)는 단락 검출기(31)가 단락을 검출했을 경우에 도통하는 NPN형 트랜지스터(Q41)를 구비하고 있다. 당해 트랜지스터(Q41)의 베이스는 단락 검출기(31)의 트랜지스터(Q34)의 베이스에 접속되어 있고, 콜렉터에는 기준 전압(Vref)으로부터 저항(R41) 및 저항(R42)을 매개로 전류가 공급된다. 또, 에미터는 접지되어 있다. 또한, 비교 전압 발생 회로(32)에 있어서 상기 저항(R41·R42)의 접속점에는 PNP형 트랜지스터(Q42)의 베이스가 접속되어 있다. 당해 트랜지스터(Q42)의 에미터에는 정전류원(I2)으로부터 소정의 전류가 공급되고 있고, 콜렉터는 접지되어 있다. 또한, 트랜지스터(Q42)의 에미터는 NPN형 트랜지스터(Q43)의 베이스에 접속되어 있다. 트랜지스터(Q43)의 콜렉터에는 입력 전압(Vin)이 인가되고, 에미터는 서로 직렬로 접속된 저항(R43·R44)을 매개로 접지되어 있다.

또한, 상기 트랜지스터(Q41)가 특허 청구의 범위에 기재한 선택 트랜지스터에 대응하고 있고, 저항(R41) 및 저항(R42)이 제1 및 제2 저항에 각각 대응하고 있다. 또한, 저항(R43·R44), 정전류원(I2) 및 트랜지스터(Q42·Q43)는 생성 수단에대응하고 있다.

상기 구성에서는, 단락 검출기(31)가 단락을 검출하면, 트랜지스터(Q34)의 베이스 전위(Vx)가 상승하고, 상기 트랜지스터(Q41)가 도통한다. 이 결과, 트랜지스터(Q41)의 콜렉터 단자 전압은 거의 포화 전압(VCEsat ; Q41)으로 된다. 따라서, 트랜지스터(Q42)의 베이스 전위(VB ; Q42)는 이하의 수학식 4에 나타내는 바와 같이,

VB(Q42)=(Vref-VCEsat(Q41))×(R42/(R41+R42))

로 되고, 단락 검출시에서의 비교 전압 발생 회로(32)의 출력 전압(Vs1)은 이하의 수학식 5에 나타내는 바와 같이,

Vs1=(Vref-VCEsat(Q41))×(R42/(R41+R42))×(R44/(R43+R44))

로 된다.

한편, 단락 검출기(31)가 단락을 검출하고 있지 않는 사이는 트랜지스터(Q34)의 베이스 전위(Vx)는 낮은 값으로 보전되어 있다. 따라서, 트랜지스터(Q41)는 차단되고, 트랜지스터(Q42)의 베이스 전위는 기준 전압(Vref)으로 되어 있다. 이 결과, 비교 전압 발생 회로(32)의 출력 전압(Vs2)은 다음의 수학식 6으로 나타내는 바와 같이,

Vs2=Vref×(R44/(R43+R44))

로 된다.

이로써, 상기 구성의 비교 전압 발생 회로(32)는, 단락 검출기(31)의 지시에 따라 단락하고 있을 경우에는 비교 전압(Vs1)을 출력하고, 단락하고 있지 않을 경우에는 비교 전압(Vs2)을 출력할 수 있다. 또한, 각 저항(R41) 내지 저항(R44)의 저항값은 비교 전압(Vs1, Vs2)이 소정의 값으로 되도록 설정되어 있다.

한편, 비교기(33)는 서로 베이스가 접속된 NPN형 트랜지스터(Q51, Q52)를 구비하고 있다. 트랜지스터(Q51)는 콜렉터와 베이스가 서로 접속되어 있고, 콜렉터에는 정전류원(I1)으로부터 소정의 전류가 공급된다. 또한, 트랜지스터(Q51)의 에미터는 단락 과전류 보호부(13)의 드라이브 전류 검출 저항(R21)의 일단에 접속되어 있고, 양단간 전압(VR21)이 인가된다. 또한, 트랜지스터(Q52)의 에미터에는 비교 전압 발생 회로(32)의 저항(R43)과 저항(R44)의 접속점에서 비교 전압(Vs)이 인가된다. 또한, 트랜지스터(Q52)의 콜렉터는 오차 증폭기(11)의 출력에 접속되어 있다. 이로써, 비교기(33)는 오차 증폭기(11)에서 비교 전압(Vs)와 양단간 전압(VR21)의 차에 따른 전류를 흡수할 수 있다.

또, 도 5에 도시하는 구성은, 비교 전압 발생 회로(32) 및 비교기(33)의 구성예에 있어서 이에 한정되는 것은 아니다. 예를 들어, 비교 전압 발생 회로(32)는 단락시의 비교 전압(Vs1)과 비단락시의 비교 전압(Vs2)를 각각 별도로 생성하고, 단락 검출기(31)의 지시에 따라 어느 한쪽을 선택하여 출력하는 구성에서도 된다. 비교 전압 발생 회로(32)가 단락시와 비단락시에서 다른 값의 비교 전압(Vs)을 출력함과 동시에, 드라이브 전류 검출 저항(R21)의 양단 전압(VR21)이 당해 비교 전압(Vs)을 넘었을 경우 비교기(33)가 오차 증폭기(11)의 출력 전압(VA)을 저하시키는 구성이면 본 실시 형태와 마찬가지의 효과가 얻어진다.

다만, 도 5에 도시하는 비교 전압 발생 회로(32)에서는, 저항(R41)과, 저항(R42), 단락 검출기(31)의 지시에 따라 도통/차단하는 트랜지스터(Q41)를 직렬로 접속하고 있다. 또한, 정전류원(I2)과, 저항(R43·R44) 및 트랜지스터(Q42·Q43)로 이루어지는 생성 수단이, 양 저항(R41·R42)의 접속점의 전압에 기초하여 비교 전압(Vs)을 출력하고 있다. 이로써, 상술의 수학식 5 및 수학식 6에 도시하는 바와 같이, 비교 전압 발생 회로(32)는 단락시와 비단락시에서 서로 다른 비교 전압(Vs1, Vs2)을 생성할 수 있다.

상기 구성에서는, 비단락시에 있어서 트랜지스터(Q41)가 도통하고 있지 않기 때문에, 저항(R42)에는 전류가 흐르고 있지 않다. 따라서, 양 비교 전압(Vs1·Vs2)을 각각 별도로 생성할 경우에 비해 비교 전압 발생 회로(32)의 소비 전력을 억제할 수 있다.

이상과 같이, 본 발명의 제1 출력 드라이브 회로(4)는 직류 안정화 전원 회로(1)의 출력 드라이브 회로에 있어서, 출력 전압의 오차를 검출하는 오차 증폭기(11)와, 상기 오차 증폭기의 출력에 일단이 접속되고, 출력의 위상을 보상하는 위상 보상용 용량(C11), 상기 오차 증폭기의 출력에 기초하여 직류 안정화 전원 회로의 입출력 단자간에 설치된 출력 트랜지스터(2)의 드라이브 전류를 출력 전압의 오차가 적게 되도록 제어하는 제어 회로(베이스 드라이브 회로(12)), 상기 출력 트랜지스터가 과전류를 공급하도록 했을 경우 및 출력 단자간에 단락이 발생했을경우에 상기 드라이브 전류를 제한하는 단락 과전류 보호 회로(21)를 갖는 출력 드라이브 회로에 있어서, 상기 단락 과전류 보호 회로는, 드라이브 전류가 흐르는 드라이브 전류 검출 저항(R21)의 양단 전압에 기초하여 과전류를 검출함과 동시에, 출력 전압에 따라 변화하는 귀환 전압에 기초하여 단락을 검출하는 것을 특징으로 하고 있다.

상기 구성에서는, 단락이나 과전류가 발생하고 있지 않은 통상 사용시에 있어서 제어 회로는 출력 전압의 오차가 적게 되도록 출력 트랜지스터의 드라이브 전류를 제어하고 있다. 부하의 소비 전류가 크게 되면 출력 전압이 저하하도록 한다. 오차 증폭기는 이 출력 전압의 저하를 검출하고, 제어 회로는 드라이브 전류를 증가시킨다. 이로써, 직류 안정화 전원 회로는 부하의 변동에 관계없이 일정한 직류 전압을 출력 단자로부터 출력할 수 있다.

부하의 소비 전류가 크게 됨에 따라 제어 회로는 드라이브 전류를 증가시킨다. 이로써, 드라이브 전류 검출 저항의 양단간 전압도 증가한다. 양단간 전압이 증가하여 소정의 값을 넘으면, 단락 과전류 보호 회로는, 예를 들어 제어 회로로 드라이브 전류의 저하를 지시하는 등으로서 드라이브 전류를 저하시킨다. 이로써, 출력 트랜지스터는 과전류로부터 보호된다.

한편, 단락 과전류 보호 회로는, 예를 들어 출력 전압을 분압하는 등으로서 생성한 귀환 전압을 감시하고, 단락이 발생하고 있는지의 여부를 판정하고 있다. 출력 단자간이 단락되면, 출력 전압이 저하하고, 이에 따라 귀환 전압도 저하한다. 이 경우, 과전류의 발생시와 마찬가지로, 단락 과전류 보호 회로는 드라이브 전류를 제한한다. 이로써, 출력 단자간이 단락되어도 출력 전류를 제한할 수 있다.

그러므로, 종래와 같이, 드라이브 전류 검출 저항에 직렬로 단락 검출용 트랜지스터를 설치했을 경우, 드라이브 전류의 다과(부하 전류의 대소)에 의해 당해 단락 검출용 트랜지스터의 바이어스 상태가 변화하여 오차 증폭기의 출력 전위를 크게 변동시킨다. 이 결과, 종래의 출력 드라이브 회로에서는, 부하 전류가 급격하게 상승한 경우 위상 보상용 용량의 충전에 의해 드라이브 전류에 상승이 지연이 생긴다. 이 과도 응답 지연은 직류 안정화 전원 회로에 있어서 출력 전압의 저하를 초래한다.

이에 대해, 상기 제1 출력 드라이브 회로의 구성에서는, 단락 과전류 보호 회로는 귀환 전압에 기초하여 단락을 검출하고 있다. 이로써, 종래와 같이 드라이브 전류 검출 저항에 직렬로 단락 검출용 트랜지스터를 설치하지 않아도 아무런 지장 없이 단락을 검출할 수 있다. 따라서, 종래의 직류 안정화 전원 회로의 출력 드라이브 회로에서, 드라이브 전류의 변동에 의해 바이어스 상태가 변화하는 단락 검출용 트랜지스터를 생략할 수 있다. 이 결과, 무부하시로부터 중부하시로 변화화할 때 오차 증폭기의 출력 전위의 변동을 종래에 비해 저감할 수 있다. 이로써, 위상 보상용 용량의 충전 시간이 단축되고, 출력 드라이브 회로는 종래보다도 더 급격한 부하 전류의 변동에 추종할 수 있다. 이 결과, 단축 및 과전류로부터 출력 트랜지스터를 보호할 수 있는 직류 안정화 전원 회로의 출력 드라이브 회로에 있어서 과도 응답 특성을 개선할 수 있다.

또한, 본 발명의 제2 출력 드라이브 회로는, 상기 제1 출력 드라이브 회로의 구성에 있어서, 상기 드라이브 전류 검출 저항의 저항값은 과전류 검출시의 양단 전압이 0.5V 이하로 되도록 설정되어 있는 것을 특징으로 하고 있다.

상기 구성에서는, 드라이브 전류의 증가에 기인하는 오차 증폭기의 출력 전위의 변동을 억제할 수 있다. 이 결과, 무부하시로부터 중부하시로 상승할 때의 오차 증폭기의 출력 전위의 변동을 더 저감할 수 있다. 따라서, 더 양호한 과도 응답 특성을 갖는 직류 안정화 전원 회로의 출력 드라이브 회로를 실현할 수 있다.

그러므로, 단락 과전류 보호 회로의 구체적인 구성으로서, 몇개의 구성이 고안된다. 예를 들어, 귀환 전압과 제1 기준 전압을 비교하여 단락을 검출하고, 드라이브 전류를 저하시키는 제1 비교기, 및 드라이브 전류 검출 저항의 양단간 전압과 제2 기준 전압을 비교하여 과전류를 검출하고, 드라이브 전류를 저하시키는 제2 비교기를 구비하고 있어도 된다. 다만, 이 구성에서는, 제1 및 제2 비교기와, 제1 및 제2 기준 전압을 생성하는 전원이 필요로 되고, 회로 구성이 복잡하게 되기 쉬워 소비 전류도 저감하기 어렵다.

이에 대해, 본 발명의 제3 출력 드라이브 회로는 상기 제1 또는 제2 출력 드라이브 회로의 구성에 있어서, 상기 단락 과전류 보호 회로는 상기 귀환 전압에 기초하여 출력 단자간의 단락을 검출하는 단락 검출기(31)와, 상기 단락 검출기가 단락을 검출하고 있는 단락 기간과 나머지 비단락 기간에서 서로 다른 값의 비교 전압을 출력하는 비교 전압 발생 회로(33), 상기 드라이브 전류 검출 저항의 양단 전압과 상기 비교 전압을 비교하여 단락 및 과전류의 발생을 검출하는 비교기(33)를구비하고 있는 것을 특징으로 하고 있다.

상기 구성에서는, 단락 검출과 과전류 검출 쌍방에서 하나의 비교기를 공유할 수 있다. 비교기는, 드라이브 전류를 저하시키기 위해, 다른 회로에 비해 큰 전류를 제어할 필요가 있다. 따라서, 비교기의 공용에 의해 출력 드라이브 회로의 회로 구성은 대폭으로 간략화된다. 또한, 비교 전압 생성 회로는 2개의 비교 전압중 한쪽을 출력하고 있기 때문에, 상술의 구성과 같이 각각의 전원이 별도의 기준 전압을 생성할 경우에 비해 출력 드라이브 회로의 소비 전력을 저감할 수 있다. 이 결과, 구성이 간단하고 소비 전력이 작은 직류 안정화 전원 회로의 출력 드라이브 회로를 실현할 수 있다.

또한, 본 발명의 제4 출력 드라이브 회로는, 상기 제3 출력 드라이브 회로의 구성에 있어서, 상기 비교 전압 발생 회로는, 일단에 소정의 기준 전압이 인가되는 제1 저항(R41)과, 상기 제1 저항에 직렬로 접속되는 제2 저항(R42), 상기 제1 및 제2 저항을 매개로 상기 기준 전압이 인가되고, 상기 단락 검출기의 지시에 따라 도통 및 차단하는 선택 트랜지스터(Q41), 및 상기 제1 저항과 제2 저항과의 접속점의 전압을 기준으로 하여 상기 비교 전압을 생성하는 생성 회로(R43·R44)를 구비하고 있는 것을 특징으로 하고 있다.

상기 구성에서는, 단락 검출기가 단락을 검출하면, 선택 트랜지스터는 도통하고, 상기 제1 및 제2 저항의 접속점의 전압은 이미 상기 제1 및 제2 저항에서 상기 기준 전압을 분압한 값으로 된다. 이로써, 생성 회로는 분압비에 의해 결정되는 제1 비교 전압을 출력한다.

한편, 단락 검출기가 단락을 검출하고 있지 않은 기간, 선택 트랜지스터는 차단되어 있고, 상기 제1 및 제2 저항의 접속점의 전압은, 상기 기준 전압에 보전되어 있다. 이 결과, 생성 회로는, 비단락시에 있어서 상기 제1 비교 전압과는 다른 제2 비교 전압을 출력한다. 그 상태에서는, 선택 트랜지스터가 차단되어 있기 때문에 제2 저항으로 전류가 흐르고 있지 않다. 이로써, 비단락시에서의 비교 전압 생성 회로의 소비 전력은 2개의 비교 전압을 생성하여 어느 한쪽을 선택할 경우에 비해 낮게 억제되어 있다.

소위, 비단락시에 있어서 비교 전압 생성 회로의 소비 전력을 삭감할 수 있다. 이 결과, 소비 전력이 적은 직류 안정화 전원 회로의 출력 드라이브 회로를 실현할 수 있다.

발명의 상세한 설명의 항에서 이루어진 구체적인 실시 형태 또는 실시예는 어디까지나 본 발명의 기술 내용을 명확하게 하는 것으로, 그와 같은 구체예만 한정하여 협의로 해석되어야 하는 것은 아니고, 본 발명의 정신과 다음에 기재하는 특허 청구 사항의 범위 내에서 여러가지로 변경하여 실시할 수 있는 것이다.

Claims

직류 안정화 전원 회로의 입출력 단자간에 설치된 출력 트랜지스터를 제어하는 직류 안정화 전원 회로의 출력 드라이브 회로에 있어서,

상기 직류 안정화 전원 회로의 출력 오차를 검출하는 오차 증폭기,

상기 오차 증폭기의 출력에 일단이 접속되고, 당해 출력의 위상을 보상하는 위상 보상용 용량,

상기 오차 증폭기의 출력에 기초하여 상기 출력 트랜지스터의 드라이브 전류를 상기 출력 오차가 적게 되도록 제어하는 제어 수단,

상기 드라이브 전류가 흐르는 드라이브 전류 검출 저항, 및

단락 및 과전류시에 상기 드라이브 전류를 제한하는 단락 과전류 보호 수단

을 포함하고,

상기 단락 과전류 보호 수단은

상기 직류 안정화 전원 회로의 출력에 따라 변화하는 귀환 전압에 기초하여 당해 직류 안정화 전원 회로의 출력 단자간의 단락을 검출하는 단락 검출기,

상기 단락 검출기가 단락을 검출하고 있는 단락 기간과, 나머지 비단락 기간 간에 상호 상이한 값의 비교 전압을 출력하는 비교 전압 생성 수단, 및

상기 드라이브 전류 검출 저항의 양단 전압과 상기 비교 전압을 비교하여 단락 및 과전류의 발생을 검출하고, 드라이브 전류를 저하시키는 비교 수단

을 포함하는 것을 특징으로 하는 직류 안정화 전원 회로의 출력 드라이브 회로.
제1항에 있어서, 상기 비교 전압 생성 수단은

일단에 소정의 기준 전압이 인가되는 제1 저항,

상기 제1 저항에 직렬로 접속되는 제2 저항,

상기 제1 및 제2 저항을 매개로 상기 기준 전위 전압이 인가되고, 상기 단락 검출기의 지시에 따라 도통 및 차단하는 선택 트랜지스터, 및

상기 제1 저항과 제2 저항과의 접속점의 전압을 기준으로 하여 상기 비교 전압을 생성하는 생성 수단

을 포함하고 있는 것을 특징으로 하는 직류 안정화 전원 회로의 출력 드라이브 회로.
제2항에 있어서, 상기 선택 트랜지스터는 NPN형 트랜지스터인 것을 특징으로 하는 직류 안정화 전원 회로의 출력 드라이브 회로.
제1항에 있어서, 상기 드라이브 전류 검출 저항의 저항값은, 과전류 검출시의 양단 전압이 0.5V 이하로 되도록 설정되어 있는 것을 특징으로 하는 직류 안정화 전원 회로의 출력 드라이브 회로.
제3항에 있어서, 상기 드라이브 전류 검출 저항의 저항값은, 과전류 검출시의 양단 전압이 0.5V 이하로 되도록 설정되어 있는 것을 특징으로 하는 직류 안정화 전원 회로의 출력 드라이브 회로.
제1항에 있어서, 상기 제어 수단은 상기 오차 증폭기의 출력에 기초하여 내부를 흐르는 드라이브 전류의 양을 제어하는 제1 구동 트랜지스터를 갖고 있고,

상기 드라이브 전류 검출 저항과 상기 제1 구동 트랜지스터가 직접 접속되어 있는 것을 특징으로 하는 직류 안정화 전원 회로의 출력 드라이브 회로.
제6항에 있어서, 상기 제어 수단은

상기 오차 증폭기의 출력에 기초하여 상기 제1 구동 트랜지스터를 제어하는 제2 구동 트랜지스터를 더 포함하고,

상기 단락 과전류 보호 수단에는

상기 제1 구동 트랜지스터와 제2 구동 트랜지스터 사이에 배치되고, 단락을 검출하고 있지 않을 때 상기 두 구동 트랜지스터 사이를 흐르는 제어 전류에 의해 바이어스되어 상기 두 구동 트랜지스터의 한쪽으로부터 다른쪽으로 상기 제어 전류를 흘리는 제1 트랜지스터,

단락의 발생에 의해 상기 귀환 전압이 저하했을 때 도통하고, 상기 제1 트랜지스터의 바이어스 전류를 바이패스하는 검출 트랜지스터, 및

상기 귀환 전압의 인가측에서 본 상기 검출 트랜지스터의 임피던스를 증대시키는 제2 트랜지스터

가 설치되어 있는 것을 특징으로 하는 직류 안정화 전원 회로의 출력 드라이브 회로.
입력을 안정화하여 출력하는 직류 안정화 전원 회로에 있어서,

입출력 단자간에 흐르는 전류를 제어하는 출력 트랜지스터, 및

당해 출력 트랜지스터를 제어하는 제1항에 기재된 직류 안정화 전원 회로의 출력 드라이브 회로

를 포함하고 있는 것을 특징으로 하는 직류 안정화 전원 회로.
직류 안정화 전원 회로의 입출력 단자간에 설치된 출력 트랜지스터를 제어하는 직류 안정화 전원 회로의 출력 드라이브 회로에 있어서,

상기 직류 안정화 전원 회로의 출력 오차를 검출하는 오차 증폭기,

상기 오차 증폭기의 출력에 일단이 접속되고, 당해 출력의 위상을 보상하는 위상 보상용 용량,

상기 오차 증폭기의 출력에 기초하여 상기 출력 트랜지스터의 드라이브 전류를 상기 출력 오차가 적게 되도록 제어하는 제어 수단,

상기 드라이브 전류가 흐르는 드라이브 전류 검출 저항, 및

상기 드라이브 전류 검출 저항의 양단 전압에 기초하여 상기 출력 전류의 과전류를 검출했을 경우, 및 상기 직류 안정화 전원 회로의 출력에 따라 변화하는 귀환 전압에 기초하여 당해 직류 안정화 전원 회로의 출력 단자간의 단락을 검출했을경우, 상기 드라이브 전류를 제한하는 단락 과전류 보호 수단

을 포함하고,

상기 제어 수단은 상기 오차 증폭기의 출력에 기초하여 내부를 흐르는 드라이브 전류의 양을 제어하는 제1 구동 트랜지스터, 및 상기 오차 증폭기의 출력에 기초하여 상기 제1 구동 트랜지스터를 제어하는 제2 구동 트랜지스터를 포함하고, 상기 드라이브 전류 검출 저항과 상기 제1 구동 트랜지스터가 직접 접속되어 있으며,

상기 단락 과전류 보호 수단에는

상기 제1 구동 트랜지스터와 제2 구동 트랜지스터 사이에 배치되고, 단락을 검출하고 있지 않을 때 상기 두 구동 트랜지스터 사이를 흐르는 제어 전류에 의해 바이어스되어 상기 두 구동 트랜지스터의 한쪽으로부터 다른쪽으로 상기 제어 전류를 흘리는 제1 트랜지스터, 단락의 발생에 의해 상기 귀환 전압이 저하했을 때 도통하고, 상기 제1 트랜지스터의 바이어스 전류를 바이패스하는 검출 트랜지스터, 및 상기 귀환 전압의 인가측에서 본 상기 검출 트랜지스터의 임피던스를 증대시키는 제2 트랜지스터가 설치된 것을 특징으로 하는 직류 안정화 전원 회로의 출력 드라이브 회로.