JP3288548B2 - Ｍｏｓパワードライバの過負荷保護回路 - Google Patents
Ｍｏｓパワードライバの過負荷保護回路Info
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- JP3288548B2 JP3288548B2 JP06279295A JP6279295A JP3288548B2 JP 3288548 B2 JP3288548 B2 JP 3288548B2 JP 06279295 A JP06279295 A JP 06279295A JP 6279295 A JP6279295 A JP 6279295A JP 3288548 B2 JP3288548 B2 JP 3288548B2
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
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- Electronic Switches (AREA)
- Amplifiers (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、ＭＯＳパワードライ
バの過負荷保護回路に関し、特に、ＮＭＯＳとＤＭＯＳ
トランジスタの高圧側ドライバに関するものである。
バの過負荷保護回路に関し、特に、ＮＭＯＳとＤＭＯＳ
トランジスタの高圧側ドライバに関するものである。
【０００２】
【従来の技術】公知のように、高圧側パワードライバ
は、負荷とバッテリの間に設けられ、正電圧電源に接続
されたドレイン端子を有するＮチャネルＭＯＳトランジ
スタ（例えば、エンハンスメントＭＯＳＦＥＴまたはＤ
ＭＯＳ）によって形成される。
は、負荷とバッテリの間に設けられ、正電圧電源に接続
されたドレイン端子を有するＮチャネルＭＯＳトランジ
スタ（例えば、エンハンスメントＭＯＳＦＥＴまたはＤ
ＭＯＳ）によって形成される。
【０００３】そして、負荷の一端子は、トランジスタの
ソース端子に接続され、他の負荷端子は接地される。こ
のような構成は、図１に示される。図１において、１は
パワートランジスタであり、２は負荷、そして、Ｄ、
Ｇ、Ｓはそれぞれドレイン、ゲート、ソース端子を示し
ている。
ソース端子に接続され、他の負荷端子は接地される。こ
のような構成は、図１に示される。図１において、１は
パワートランジスタであり、２は負荷、そして、Ｄ、
Ｇ、Ｓはそれぞれドレイン、ゲート、ソース端子を示し
ている。
【０００４】負荷で最大電力を得るため、パワートラン
ジスタは、線形領域で動作されなければならず、すなわ
ち、ゲートとソース端子の間の電圧ＶGSは、ドレインと
ソース端子の間の電圧ＶDSにスレッショルド電圧ＶTHを
加えた電圧より高くなければならない。すなわち、次式
が成立しなければならない。
ジスタは、線形領域で動作されなければならず、すなわ
ち、ゲートとソース端子の間の電圧ＶGSは、ドレインと
ソース端子の間の電圧ＶDSにスレッショルド電圧ＶTHを
加えた電圧より高くなければならない。すなわち、次式
が成立しなければならない。
【０００５】ＶGS＞ＶDS＋ＶTH または、 ＶG＞ＶD＋ＶTH ＶG＞ＶCC＋ＶTH
【０００６】ここで、ＶGとＶDはそれぞれ、グランドに
対するゲートとドレイン端子電圧を表し、ＶCCは電源電
圧である。
対するゲートとドレイン端子電圧を表し、ＶCCは電源電
圧である。
【０００７】言い換えれば、ゲート電圧ＶGは、電源電
圧より高くならなければならない。最も高い可能な負荷
電圧と、これによるパワートランジスタの最小電圧降下
（トランジスタによる最小電力消費）を達成するために
は、電圧ＶGは電源電圧ＶCCよりかなり高くならなけれ
ばならない。頻繁に使われる集積回路のゲート電圧は、
通常の電源電圧より高いおよそ１０Ｖ程度が要求され
る。そのゲート電圧は、普通、いわゆるブースタまたは
チャージポンプ回路によって供給される。
圧より高くならなければならない。最も高い可能な負荷
電圧と、これによるパワートランジスタの最小電圧降下
（トランジスタによる最小電力消費）を達成するために
は、電圧ＶGは電源電圧ＶCCよりかなり高くならなけれ
ばならない。頻繁に使われる集積回路のゲート電圧は、
通常の電源電圧より高いおよそ１０Ｖ程度が要求され
る。そのゲート電圧は、普通、いわゆるブースタまたは
チャージポンプ回路によって供給される。
【０００８】多くの使用例において、集積回路の電力出
力端子には、過負荷に対して出力トランジスタを保護す
るための電流制限装置が備えられている。典型的な構成
が図２に示されている。図２はＭＯＳドライブトランジ
スタ１、負荷２、そして、電流または電圧検出素子（検
出抵抗４）、スレッショルド（この場合電源６によって
表される）を有する調整素子５を備える調整ループ３を
示している。調整素子の出力端子は、トランジスタ１の
ゲート端子に接続されている。図２の点線は、トランジ
スタ１のソースとゲート領域の間の寄生容量ＣGSを示
す。調整ループ３は、ドライブトランジスタ１を通って
流れる電流を制御する。そして、電流が所定のスレッシ
ョルドを越えるとき、電流Ｉ1を引き込み始め、トラン
ジスタ１の電圧ＶGSを減じることにより、動作点とトラ
ンジスタ１によって供給される電流を調整する。
力端子には、過負荷に対して出力トランジスタを保護す
るための電流制限装置が備えられている。典型的な構成
が図２に示されている。図２はＭＯＳドライブトランジ
スタ１、負荷２、そして、電流または電圧検出素子（検
出抵抗４）、スレッショルド（この場合電源６によって
表される）を有する調整素子５を備える調整ループ３を
示している。調整素子の出力端子は、トランジスタ１の
ゲート端子に接続されている。図２の点線は、トランジ
スタ１のソースとゲート領域の間の寄生容量ＣGSを示
す。調整ループ３は、ドライブトランジスタ１を通って
流れる電流を制御する。そして、電流が所定のスレッシ
ョルドを越えるとき、電流Ｉ1を引き込み始め、トラン
ジスタ１の電圧ＶGSを減じることにより、動作点とトラ
ンジスタ１によって供給される電流を調整する。
【０００９】小型のＭＯＳパワートランジスタ（数十ミ
リアンペアの電流が流れる）の場合、調整素子は負荷の
速い遷移状態応答することができる高ゲイン演算増幅器
を備える。
リアンペアの電流が流れる）の場合、調整素子は負荷の
速い遷移状態応答することができる高ゲイン演算増幅器
を備える。
【００１０】中型、または大型ＭＯＳパワートランジス
タ（数十ミリアンペアから数アンペアの領域の電流を出
力する）の場合、調整素子は、低インピーダンス出力の
演算増幅器を備えることができず、高い寄生容量ＣGSの
ために、典型的なＭＯＳトランジスタは調整ループの周
波数が不安定となる。その結果、低いバイアス電流と、
制限されたゲインで正しく動作する回路が、調整ループ
（容量ＣGSは、補償容量として直接的に使用される。そ
して、高いインピーダンス位置に位置付けられる）の周
波数安定性を確かなものにするために使用される。一
方、安定性を得ることは、パワートランジスタにより駆
動される負荷が短絡回路に近付くにつれて、ますます重
要なものとなる。負荷抵抗は、実際、調整回路のループ
伝達関数（ループゲイン）の代表極を決定する方程式に
入っている。
タ（数十ミリアンペアから数アンペアの領域の電流を出
力する）の場合、調整素子は、低インピーダンス出力の
演算増幅器を備えることができず、高い寄生容量ＣGSの
ために、典型的なＭＯＳトランジスタは調整ループの周
波数が不安定となる。その結果、低いバイアス電流と、
制限されたゲインで正しく動作する回路が、調整ループ
（容量ＣGSは、補償容量として直接的に使用される。そ
して、高いインピーダンス位置に位置付けられる）の周
波数安定性を確かなものにするために使用される。一
方、安定性を得ることは、パワートランジスタにより駆
動される負荷が短絡回路に近付くにつれて、ますます重
要なものとなる。負荷抵抗は、実際、調整回路のループ
伝達関数（ループゲイン）の代表極を決定する方程式に
入っている。
【００１１】過負荷が生じたときには、電圧ＶGSを下げ
るための電流Ｉ1が制限される（大型のＭＯＳトランジ
スタの場合には多くて数十マイクロアンペア）。出力側
で急速に過負荷が生じたとき（例えば、車体のようなか
なり大きな質量の金属に負荷供給線を短絡させたときの
ように、典型的には、集積回路の出力ピンに近接した非
常に短い配線で生じるような低インダクタンス中の機械
的負荷）出力電流は急速に、極度に増大する。
るための電流Ｉ1が制限される（大型のＭＯＳトランジ
スタの場合には多くて数十マイクロアンペア）。出力側
で急速に過負荷が生じたとき（例えば、車体のようなか
なり大きな質量の金属に負荷供給線を短絡させたときの
ように、典型的には、集積回路の出力ピンに近接した非
常に短い配線で生じるような低インダクタンス中の機械
的負荷）出力電流は急速に、極度に増大する。
【００１２】このような状態においては、電圧ＶGSは、
ＭＯＳトランジスタを次式で示される飽和領域にもって
行くために急速に減じられなければならない。
ＭＯＳトランジスタを次式で示される飽和領域にもって
行くために急速に減じられなければならない。
【００１３】ＶGS＜ＶDS＋ＶTH すなわち、 ＶG＜ＶCC＋ＶTH
【００１４】ここで、トランジスタは、電圧ＶGSによっ
て制御される電流源のように動作する。すなわち、
て制御される電流源のように動作する。すなわち、
【００１５】ＩD＝ｆ（ＶGS）
【００１６】ここで、ＩDはトランジスタ１を通して流
れる電流である。実際、トランジスタ１の飽和動作と共
にのみ、レギュレータは線形レギュレータとして動作す
る。そして、トランジスタがそのような状態に到達する
前に、出力電流は制御できないままに増大する。
れる電流である。実際、トランジスタ１の飽和動作と共
にのみ、レギュレータは線形レギュレータとして動作す
る。そして、トランジスタがそのような状態に到達する
前に、出力電流は制御できないままに増大する。
【００１７】上述した状態にもって行くために、ゲート
とソース端子の間の寄生容量ＣGSは、およそ、ＶCC＋Ｖ
TH＋１０Ｖの値から、負荷の値に依存する０ＶとＶCC＋
ＶTHの間にある値になるように、放電されなければなら
ない。
とソース端子の間の寄生容量ＣGSは、およそ、ＶCC＋Ｖ
TH＋１０Ｖの値から、負荷の値に依存する０ＶとＶCC＋
ＶTHの間にある値になるように、放電されなければなら
ない。
【００１８】更に、詳細には、過負荷が理想的な短絡回
路（非常にレジスタンスの低いとき）の場合は、ゲート
端子の電圧はおよそＶCC＋１０Ｖにまで減じられなけれ
ばならない。
路（非常にレジスタンスの低いとき）の場合は、ゲート
端子の電圧はおよそＶCC＋１０Ｖにまで減じられなけれ
ばならない。
【００１９】電流Ｉが供給される容量Ｃのコンデンサに
おいては、次式が成立し、
おいては、次式が成立し、
【００２０】Ｉ／Ｃ＝ｄＶ／ｄＴ
【００２１】ここで、ｄＶは時間ｄＴ内の電圧変化であ
るので、この場合、上式は、次式で与えられることとな
る。
るので、この場合、上式は、次式で与えられることとな
る。
【００２２】Ｉ1／ＣGS＝ｄＶGS／ｄＴ したがって、 ｄＴ＝ｄＶGS×ＣGS／Ｉ1
【００２３】ここで、典型的な値として、Ｉ1＝２０μ
Ａ、ＣGS＝４００ｐＦ、ｄＶGS＝１５Ｖ、ｄＴ＝３００
μｓをとる。
Ａ、ＣGS＝４００ｐＦ、ｄＶGS＝１５Ｖ、ｄＴ＝３００
μｓをとる。
【００２４】より大型のトランジスタ（より大きなＣGS
を有する）では、マイクロ秒を越える時間が得られる。
これは、時間間隔ｄＴ内において、出力電流は、トラン
ジスタと配線の抵抗によってのみ制限される極度に高い
値に到達し、通常はドライバに損傷をもたらすであろう
ことを意味する。
を有する）では、マイクロ秒を越える時間が得られる。
これは、時間間隔ｄＴ内において、出力電流は、トラン
ジスタと配線の抵抗によってのみ制限される極度に高い
値に到達し、通常はドライバに損傷をもたらすであろう
ことを意味する。
【００２５】このタイプのパワー装置を保護するための
標準的な手段としては、それによって供給される電流が
所定のスレッショルドを越えたときにパワーステージを
遮断するものがある。そのドライバは、その後遮断され
たままとなり、制御入力端子へ外部介入されることによ
ってのみ、再びオン状態となる。この目的のために、種
々の解決手段が、出力電流を測定することに加えて、パ
ワートランジスタの電圧降下を測定することに基づいて
提案され、これらの積を検出すると共に、トランジスタ
によって消費される全電力を制限している。
標準的な手段としては、それによって供給される電流が
所定のスレッショルドを越えたときにパワーステージを
遮断するものがある。そのドライバは、その後遮断され
たままとなり、制御入力端子へ外部介入されることによ
ってのみ、再びオン状態となる。この目的のために、種
々の解決手段が、出力電流を測定することに加えて、パ
ワートランジスタの電圧降下を測定することに基づいて
提案され、これらの積を検出すると共に、トランジスタ
によって消費される全電力を制限している。
【００２６】
【発明が解決しようとする課題】しかしながら、このよ
うな解決手段は、負荷電流がどんな状態でも保証された
（公称電流よりも高い）最小値より下がることが許され
ない場合、すなわち、短絡回路電流が特定値に正確に対
応しなければならないような場合は用いることができな
い。消費電力を制限するために、出力電流はトランジス
タの電圧に依存するからである（トランジスタ電圧が増
加するに連れ、すなわち負荷抵抗が増加するに連れ、出
力電流は電圧と電流の積を一定に維持するために減じら
れるからである。）。
うな解決手段は、負荷電流がどんな状態でも保証された
（公称電流よりも高い）最小値より下がることが許され
ない場合、すなわち、短絡回路電流が特定値に正確に対
応しなければならないような場合は用いることができな
い。消費電力を制限するために、出力電流はトランジス
タの電圧に依存するからである（トランジスタ電圧が増
加するに連れ、すなわち負荷抵抗が増加するに連れ、出
力電流は電圧と電流の積を一定に維持するために減じら
れるからである。）。
【００２７】さらに、ＭＯＳトランジスタ場合、上述し
た既知の解決手段は、負荷の急速な変化状態（急速な回
路短絡）に必ずしも正確には応答し得ない。
た既知の解決手段は、負荷の急速な変化状態（急速な回
路短絡）に必ずしも正確には応答し得ない。
【００２８】この発明は、急速な過負荷が生じたときで
も、パワーステージを遮断することなく、素早く応答す
ることができる保護回路を提供することを目的としてい
る。
も、パワーステージを遮断することなく、素早く応答す
ることができる保護回路を提供することを目的としてい
る。
【００２９】
【課題を解決するための手段】この発明によれば、請求
項１のように、ＭＯＳパワードライバのための過負荷保
護回路が供給され得る。実際には、この発明によれば、
低いゲインを有する低速度の調整ループは、周波数安定
性を有し、低速度で過負荷になるとき、またはその遷移
状態の中で、ドライバにより供給された最大電流を正確
に制御する。逆に遅い調整ループでは効果的に処理でき
ないような急速な過負荷においては、速い調整ループが
動作され、パワートランジスタの寄生容量を速く放電さ
せる。不安定な状態なので、高速ループは、回路を発振
状態とする。しかし、それにもかかわらず、パワートラ
ンジスタを飽和状態（線形調整領域）にもって行く。こ
の飽和状態では、定速調整ループは所定の定格付けられ
た値に出力電流を効果的に維持する。
項１のように、ＭＯＳパワードライバのための過負荷保
護回路が供給され得る。実際には、この発明によれば、
低いゲインを有する低速度の調整ループは、周波数安定
性を有し、低速度で過負荷になるとき、またはその遷移
状態の中で、ドライバにより供給された最大電流を正確
に制御する。逆に遅い調整ループでは効果的に処理でき
ないような急速な過負荷においては、速い調整ループが
動作され、パワートランジスタの寄生容量を速く放電さ
せる。不安定な状態なので、高速ループは、回路を発振
状態とする。しかし、それにもかかわらず、パワートラ
ンジスタを飽和状態（線形調整領域）にもって行く。こ
の飽和状態では、定速調整ループは所定の定格付けられ
た値に出力電流を効果的に維持する。
【００３０】
実施例１．この発明の好適な実施例を図面を用いて説明
する。図３は、この発明に従った保護回路を示し、図４
は、この発明に従った保護回路の一実施例を示してい
る。
する。図３は、この発明に従った保護回路を示し、図４
は、この発明に従った保護回路の一実施例を示してい
る。
【００３１】図３において、この発明に従った保護回路
は、その全体が１０で示され、２つの平行な電流調整ル
ープ１１、１２を備えている。さらに詳細には、第１
（低速）調整ループ１１は周波数を安定化させ、短絡時
または過負荷時にも正確な電流供給を行う。この第１調
整ループ１１は低ゲインを有し、既知の解決手段のよう
に、調整素子１５を備える。この調整素子の入力端子
は、パワートランジスタ１と電源ライン１７の間に接続
された検出抵抗４の２つの端子に接続されている。調整
素子１５の介入スレッショルドは、電圧源１６によって
表される。そして、調整素子１５（ＯＴＡ−Ｏｐｅｒａ
ｔｉｏｎａｌ Ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ Ａ
ｍｐｌｉｆｉｅｒ型、すなわち、出力電流がＩ1となる
演算増幅器を有する）の出力端子は、パワートランジス
タ１のゲート端子に接続される。
は、その全体が１０で示され、２つの平行な電流調整ル
ープ１１、１２を備えている。さらに詳細には、第１
（低速）調整ループ１１は周波数を安定化させ、短絡時
または過負荷時にも正確な電流供給を行う。この第１調
整ループ１１は低ゲインを有し、既知の解決手段のよう
に、調整素子１５を備える。この調整素子の入力端子
は、パワートランジスタ１と電源ライン１７の間に接続
された検出抵抗４の２つの端子に接続されている。調整
素子１５の介入スレッショルドは、電圧源１６によって
表される。そして、調整素子１５（ＯＴＡ−Ｏｐｅｒａ
ｔｉｏｎａｌ Ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ Ａ
ｍｐｌｉｆｉｅｒ型、すなわち、出力電流がＩ1となる
演算増幅器を有する）の出力端子は、パワートランジス
タ１のゲート端子に接続される。
【００３２】第２（高速）調整ループ１２は非常に高い
ゲインを有し、これにより、出力電流Ｉ2は、Ｉ1 より
かなり高くなる。そして、実質的には比較器によって構
成される調整素子２０を備え、その入力端子は、検出抵
抗４の２つの端子に接続される。そして、その出力は、
パワートランジスタ１のゲート端子に接続されている。
調整素子２０の非反転入力端子は、調整ループ１２の介
入スレッショルドを表す電圧源２１を介して検出抵抗４
の高圧側端子（ライン１７に接続されている）に接続さ
れている。この調整ループ１２の介入スレッショルド
は、次式で表される調整ループ１１の介入スレッショル
ドより高く選択される。
ゲインを有し、これにより、出力電流Ｉ2は、Ｉ1 より
かなり高くなる。そして、実質的には比較器によって構
成される調整素子２０を備え、その入力端子は、検出抵
抗４の２つの端子に接続される。そして、その出力は、
パワートランジスタ１のゲート端子に接続されている。
調整素子２０の非反転入力端子は、調整ループ１２の介
入スレッショルドを表す電圧源２１を介して検出抵抗４
の高圧側端子（ライン１７に接続されている）に接続さ
れている。この調整ループ１２の介入スレッショルド
は、次式で表される調整ループ１１の介入スレッショル
ドより高く選択される。
【００３３】ＶREF1＜ＶREF2
【００３４】ここで、ＶREF1とＶREF2は、電源１６、２
１によってそれぞれ発生される電圧である。
１によってそれぞれ発生される電圧である。
【００３５】ゲインが高いので、第２調整ループは不安
定である。しかし、全体としては、回路に不安定さをも
たらさない。悪化させるどころか、後述するように保護
回路１０の正しい動作を確かなものとする。
定である。しかし、全体としては、回路に不安定さをも
たらさない。悪化させるどころか、後述するように保護
回路１０の正しい動作を確かなものとする。
【００３６】特に高速でない短絡化または過負荷（定速
の遷移状態）状態が生じたときには、その低い介入スレ
ッショルドにより第１調整ループ１１のみが動作され
る。すなわち、電圧ＶREF1に対応する所定値を越えて、
検出抵抗４を通して電流が流れたとき、調整素子１５は
動作する。調整素子は、電流Ｉ1によりパワートランジ
スタ１のゲート端子の電圧を減少させ、そして、トラン
ジスタの動作点を調整し、電流ＩDが超過して増大する
のを防止する。低速の遷移状態なので、第１調整ループ
１１は、正しく動作する。どんな発振が生じることもな
く、第１調整ループは安定である。そして、検出抵抗４
の端子電圧は、第２調整ループ１２の介入スレッショル
ドを超過することはない。
の遷移状態）状態が生じたときには、その低い介入スレ
ッショルドにより第１調整ループ１１のみが動作され
る。すなわち、電圧ＶREF1に対応する所定値を越えて、
検出抵抗４を通して電流が流れたとき、調整素子１５は
動作する。調整素子は、電流Ｉ1によりパワートランジ
スタ１のゲート端子の電圧を減少させ、そして、トラン
ジスタの動作点を調整し、電流ＩDが超過して増大する
のを防止する。低速の遷移状態なので、第１調整ループ
１１は、正しく動作する。どんな発振が生じることもな
く、第１調整ループは安定である。そして、検出抵抗４
の端子電圧は、第２調整ループ１２の介入スレッショル
ドを超過することはない。
【００３７】逆に、パワートランジスタ１の出力端子
（端子Ｓ）において、高速で過負荷が生じたときには、
出力電流ＩDは、高速で第１調整ループのスレッショル
ドＶREF 1を超過し、実質的な動作は行われない。そし
て、第２スレッショルド（第２調整ループ１２の介入ス
レッショルドＶREF2）を超過する。この結果第２調整ル
ープ１２が動作状態となる。この第２調整ループ１２は
非常に高いゲイン（高い出力電流Ｉ２）を有し、パワー
トランジスタ１の寄生容量ＣGSを高速（典型としては数
μ秒）で放電させ、こうして、トランジスタの出力電流
ＩDを高速で減少させ、それが損傷を受けるのを防止す
る。
（端子Ｓ）において、高速で過負荷が生じたときには、
出力電流ＩDは、高速で第１調整ループのスレッショル
ドＶREF 1を超過し、実質的な動作は行われない。そし
て、第２スレッショルド（第２調整ループ１２の介入ス
レッショルドＶREF2）を超過する。この結果第２調整ル
ープ１２が動作状態となる。この第２調整ループ１２は
非常に高いゲイン（高い出力電流Ｉ２）を有し、パワー
トランジスタ１の寄生容量ＣGSを高速（典型としては数
μ秒）で放電させ、こうして、トランジスタの出力電流
ＩDを高速で減少させ、それが損傷を受けるのを防止す
る。
【００３８】既に述べたように、第２調整ループ１２の
不安定性により、パワートランジスタ１の寄生容量Ｃの
放電は、発振を生じさせ、こうして、トランジスタの出
力電流ＩDをかなり増大させる。この電流増大は、第１
調整ループ１１によって検出される。このとき、第１調
整ループは、放電ゲート領域と飽和領域を有し、この飽
和領域で電圧ＶGSによる電流源として動作するパワート
ランジスタ１により、よい動作状態にある。
不安定性により、パワートランジスタ１の寄生容量Ｃの
放電は、発振を生じさせ、こうして、トランジスタの出
力電流ＩDをかなり増大させる。この電流増大は、第１
調整ループ１１によって検出される。このとき、第１調
整ループは、放電ゲート領域と飽和領域を有し、この飽
和領域で電圧ＶGSによる電流源として動作するパワート
ランジスタ１により、よい動作状態にある。
【００３９】この状態において、低速調整ループとして
の第１調整ループ１１は線形調整器として動作する。さ
らに、このように電流が増大している時点での電流はま
だ小さいので、パワートランジスタ１は第１調整ループ
１１の低速特性にも拘わらず損傷を受けるおそれはな
い。
の第１調整ループ１１は線形調整器として動作する。さ
らに、このように電流が増大している時点での電流はま
だ小さいので、パワートランジスタ１は第１調整ループ
１１の低速特性にも拘わらず損傷を受けるおそれはな
い。
【００４０】この第２の局面において、第１調整ループ
１１は、適切に動作し、トランジスタの出力電流ＩDの
超過を防止する。そして、正確にその周波数安定性と同
様に、調整電流値を保証する。一方、第２調整ループ１
２は、その介入スレッショルドより低いので、非動作状
態に維持される。
１１は、適切に動作し、トランジスタの出力電流ＩDの
超過を防止する。そして、正確にその周波数安定性と同
様に、調整電流値を保証する。一方、第２調整ループ１
２は、その介入スレッショルドより低いので、非動作状
態に維持される。
【００４１】言い換えれば、より高速で、不安定な第２
調整ループ１２は、出力電流ＩDにおける高速な、高い
遷移状態において、単独で動作する。そして、パワート
ランジスタ１のゲート容量ＣGSを高速で放電させ、装置
を良好な状態におくことにより、第１調整ループの正確
な動作を保証する。
調整ループ１２は、出力電流ＩDにおける高速な、高い
遷移状態において、単独で動作する。そして、パワート
ランジスタ１のゲート容量ＣGSを高速で放電させ、装置
を良好な状態におくことにより、第１調整ループの正確
な動作を保証する。
【００４２】図４は、この発明に従う保護回路１０を更
に具体的に示した図である。図４に示されるように、パ
ワートランジスタ１のゲート端子は、トランジスタ３０
を介してチャージポンプ回路３１（種々の方法で構成さ
れる故、ここでは詳細に図示しない）に接続されてい
る。パワートランジスタ１、トランジスタ３０、チャー
ジポンプ回路３１（必要に応じて、図示しない制御要素
を備える）は共同して、ドライバ２９を構成する。この
ドライバ２９は、電流ＩＤが供給される負荷（図示しな
い）に接続された出力端子２８を有する。
に具体的に示した図である。図４に示されるように、パ
ワートランジスタ１のゲート端子は、トランジスタ３０
を介してチャージポンプ回路３１（種々の方法で構成さ
れる故、ここでは詳細に図示しない）に接続されてい
る。パワートランジスタ１、トランジスタ３０、チャー
ジポンプ回路３１（必要に応じて、図示しない制御要素
を備える）は共同して、ドライバ２９を構成する。この
ドライバ２９は、電流ＩＤが供給される負荷（図示しな
い）に接続された出力端子２８を有する。
【００４３】トランジスタ３０は、チャージポンプ３１
の出力端子に接続されたエミッタ端子、パワートランジ
スタ１のゲート端子に接続されたベース端子、トランジ
スタ自身のベース端子に接続された第１コレクタ端子、
そして、第１の調整ループ１１の一部を形成するカレン
トミラー回路３２に接続された第２コレクタ端子を有す
る分割コレクタＰＮＰトランジスタである。
の出力端子に接続されたエミッタ端子、パワートランジ
スタ１のゲート端子に接続されたベース端子、トランジ
スタ自身のベース端子に接続された第１コレクタ端子、
そして、第１の調整ループ１１の一部を形成するカレン
トミラー回路３２に接続された第２コレクタ端子を有す
る分割コレクタＰＮＰトランジスタである。
【００４４】第１調整ループ１１は、第１、第２ＮＰＮ
タイプのトランジスタ３４、３５、第３、第４の分割コ
レクタ型のトランジスタ３６、３７を有する差動ステー
ジ３３を備える。さらに詳細には、トランジスタ３４
は、電源ライン１７に接続されたコレクタ端子、パワー
トランジスタ１のドレイン端子に接続されたベース端
子、そして、トランジスタ３６のエミッタ端子に接続さ
れたエミッタ端子を有する。トランジスタ３５は、電源
ライン１７に接続されたコレクタ端子、ノード４０に接
続されたベース端子、そしてトランジスタ３７のエミッ
タ端子に接続されたエミッタ端子を有する。ノード４０
は、第１の調整ループ１１のスレッショルド電圧を表す
固定電圧に設定され、抵抗４１の一端（抵抗４１の他端
は電源ライン１７に接続されている）、電流ソース４２
に接続されている。それゆえ、この電流ソース４２はト
ランジスタ３５のベース端子で電圧ＶRを決定する。上
記トランジスタ３４〜３７は、駆動電流Ｉ D が第１のス
レッショルド値を越えたときに、低速調整ループとして
の第１調整ループ１１を動作状態にするための第１イネ
ーブリング手段を構成する。
タイプのトランジスタ３４、３５、第３、第４の分割コ
レクタ型のトランジスタ３６、３７を有する差動ステー
ジ３３を備える。さらに詳細には、トランジスタ３４
は、電源ライン１７に接続されたコレクタ端子、パワー
トランジスタ１のドレイン端子に接続されたベース端
子、そして、トランジスタ３６のエミッタ端子に接続さ
れたエミッタ端子を有する。トランジスタ３５は、電源
ライン１７に接続されたコレクタ端子、ノード４０に接
続されたベース端子、そしてトランジスタ３７のエミッ
タ端子に接続されたエミッタ端子を有する。ノード４０
は、第１の調整ループ１１のスレッショルド電圧を表す
固定電圧に設定され、抵抗４１の一端（抵抗４１の他端
は電源ライン１７に接続されている）、電流ソース４２
に接続されている。それゆえ、この電流ソース４２はト
ランジスタ３５のベース端子で電圧ＶRを決定する。上
記トランジスタ３４〜３７は、駆動電流Ｉ D が第１のス
レッショルド値を越えたときに、低速調整ループとして
の第１調整ループ１１を動作状態にするための第１イネ
ーブリング手段を構成する。
【００４５】トランジスタ３６と３７は互いにノード４
３に接続されたベース端子、それぞれベース端子に短絡
接続された第１コレクタ端子、そしてそれぞれノード４
５、４６に接続された第２コレクタ端子を有する。バイ
アス電流ソース４４は、ノード４３とグランドの間に設
けられている。ノード４５は、抵抗４７の一端（他端は
接地されている）とカレントミラー回路３２の一部を形
成するとともに、パワートランジスタ１のゲート端子に
接続されたコレクタ端子を有するＮＰＮ型トランジスタ
４８のエミッタに接続されている。ノード４６は抵抗４
９の一端（他端は接地されている）と、カレントミラー
回路３２の一部を構成し、トランジスタ３０の第２コレ
クタに接続されたコレクタ端子を有するダイオード接続
ＮＰＮタイプトランジスタ５０のエミッタ端子に接続さ
れている。
３に接続されたベース端子、それぞれベース端子に短絡
接続された第１コレクタ端子、そしてそれぞれノード４
５、４６に接続された第２コレクタ端子を有する。バイ
アス電流ソース４４は、ノード４３とグランドの間に設
けられている。ノード４５は、抵抗４７の一端（他端は
接地されている）とカレントミラー回路３２の一部を形
成するとともに、パワートランジスタ１のゲート端子に
接続されたコレクタ端子を有するＮＰＮ型トランジスタ
４８のエミッタに接続されている。ノード４６は抵抗４
９の一端（他端は接地されている）と、カレントミラー
回路３２の一部を構成し、トランジスタ３０の第２コレ
クタに接続されたコレクタ端子を有するダイオード接続
ＮＰＮタイプトランジスタ５０のエミッタ端子に接続さ
れている。
【００４６】第２調整ループ１２と第１調整ループ１１
は、基準電圧源４１、４２と同様、異なるステージ３３
の入力ステージ（トランジスタ３４，３５によって構成
される入力ステージ）を有する。特に、第２調整ループ
１２は、ＰＮＰ型トランジスタ５５、５６の第１ペアと
カレントミラー回路５９を構成するＮＰＮ型トランジス
タ５７，５８の第２ペアを有する。さらに、詳細には、
トランジスタ５５は、トランジスタ３４のエミッタ端子
に接続されたエミッタ端子と、ノード４３に接続された
ベース端子と、トランジスタ５７のコレクタ端子に接続
されたコレクタ端子を有する。トランジスタ５６は、ト
ランジスタ３５のエミッタ端子に接続されたエミッタ端
子と、ノード４３に接続されたベース端子と、トランジ
スタ５８のコレクタ端子に接続されたコレクタ端子とを
有する。
は、基準電圧源４１、４２と同様、異なるステージ３３
の入力ステージ（トランジスタ３４，３５によって構成
される入力ステージ）を有する。特に、第２調整ループ
１２は、ＰＮＰ型トランジスタ５５、５６の第１ペアと
カレントミラー回路５９を構成するＮＰＮ型トランジス
タ５７，５８の第２ペアを有する。さらに、詳細には、
トランジスタ５５は、トランジスタ３４のエミッタ端子
に接続されたエミッタ端子と、ノード４３に接続された
ベース端子と、トランジスタ５７のコレクタ端子に接続
されたコレクタ端子を有する。トランジスタ５６は、ト
ランジスタ３５のエミッタ端子に接続されたエミッタ端
子と、ノード４３に接続されたベース端子と、トランジ
スタ５８のコレクタ端子に接続されたコレクタ端子とを
有する。
【００４７】カレントミラー回路５９のトランジスタ５
７は、ダイオード接続され、接地されたエミッタ端子
と、トランジスタ５８のベース端子に接続されたベース
端子とを有し、トランジスタ５８はまた、接地されたエ
ミッタ端子を有する。トランジスタ５７，５８は、それ
らの面積比が２であり、その結果、回路５９は１対２の
比率を有するミラーとなる。すなわち、トランジスタ５
８は、トランジスタ５７の倍の電流を吸い込むことがで
き、基準電圧ＶRが与えられるにも拘わらず、調整ルー
プ１２が、調整ループ１１よりも高いスレッショルドで
動作するのを許容する。ここで、トランジスタ３４，３
５およびトランジスタ５５〜５８は、駆動電流Ｉ Ｄ が上
記第１のスレッショルド値より大きい第２のスレッショ
ルド値を越えたときに高速調整ループとしての第２調整
ループ１２を動作状態にするための第２イネーブリング
手段を構成する。
７は、ダイオード接続され、接地されたエミッタ端子
と、トランジスタ５８のベース端子に接続されたベース
端子とを有し、トランジスタ５８はまた、接地されたエ
ミッタ端子を有する。トランジスタ５７，５８は、それ
らの面積比が２であり、その結果、回路５９は１対２の
比率を有するミラーとなる。すなわち、トランジスタ５
８は、トランジスタ５７の倍の電流を吸い込むことがで
き、基準電圧ＶRが与えられるにも拘わらず、調整ルー
プ１２が、調整ループ１１よりも高いスレッショルドで
動作するのを許容する。ここで、トランジスタ３４，３
５およびトランジスタ５５〜５８は、駆動電流Ｉ Ｄ が上
記第１のスレッショルド値より大きい第２のスレッショ
ルド値を越えたときに高速調整ループとしての第２調整
ループ１２を動作状態にするための第２イネーブリング
手段を構成する。
【００４８】ノード６０を定義するトランジスタ５８の
コレクタ端子は、接地されたソース端子とパワートラン
ジスタ１のゲート端子に接続されたドレイン端子を有す
るＤＭＯＳトランジスタ６２のゲート端子に接続されて
いる。
コレクタ端子は、接地されたソース端子とパワートラン
ジスタ１のゲート端子に接続されたドレイン端子を有す
るＤＭＯＳトランジスタ６２のゲート端子に接続されて
いる。
【００４９】図４に示す回路は次のように動作する。ド
ライバ２９の通常の動作常態においては、すなわち、検
出抵抗４の端子で低い電圧降下が生じたときは、トラン
ジスタ３４のベース端子の電位は、トランジスタ３５の
ベース端子の電位ＶRより高くなる。その結果、トラン
ジスタ３７，５６はオフとなり、バイアスソース４４の
すべての電流はトランジスタ３６，５５に供給される。
知られるように、抵抗４７は、トランジスタ３６によっ
て供給された電流を受ける。そして、その電圧降下は、
トランジスタ５０の端子での電圧降下（ここではゼロ）
より大きくなる。その結果、トランジスタ４８は、オフ
となり、電流Ｉ1はゼロとなる。そして、第１（低速）
調整ループはオフとなる。同様に、トランジスタ５６は
オフとなり、ミラー５９のトランジスタ５８とＤＭＯＳ
トランジスタ６２はオフとなる。その結果、Ｉ2は、ま
たゼロとなり、第２調整ループはまたオフされる。
ライバ２９の通常の動作常態においては、すなわち、検
出抵抗４の端子で低い電圧降下が生じたときは、トラン
ジスタ３４のベース端子の電位は、トランジスタ３５の
ベース端子の電位ＶRより高くなる。その結果、トラン
ジスタ３７，５６はオフとなり、バイアスソース４４の
すべての電流はトランジスタ３６，５５に供給される。
知られるように、抵抗４７は、トランジスタ３６によっ
て供給された電流を受ける。そして、その電圧降下は、
トランジスタ５０の端子での電圧降下（ここではゼロ）
より大きくなる。その結果、トランジスタ４８は、オフ
となり、電流Ｉ1はゼロとなる。そして、第１（低速）
調整ループはオフとなる。同様に、トランジスタ５６は
オフとなり、ミラー５９のトランジスタ５８とＤＭＯＳ
トランジスタ６２はオフとなる。その結果、Ｉ2は、ま
たゼロとなり、第２調整ループはまたオフされる。
【００５０】パワートランジスタ１の出力電流ＩDが増
大することにより、検出抵抗４の電圧降下が増大する
と、そして、増大が遅いときは、トランジスタ３４とト
ランジスタ３５のベース端子間の電圧降下は、すでに知
られているように、差動ステージをさらに均衡状態にす
るか、またはトランジスタ３５を、不均衡状態にもって
行く。こうして、徐々にトランジスタ３５がオンし、徐
々に抵抗４７の電圧が減少していき、徐々に抵抗４９の
電圧が増大して行く。抵抗４９の電圧が抵抗４７の電圧
を越えたとき、トランジスタ４８がオンし、導通電流Ｉ
1が流れ始める。この導通電流Ｉ1は差動ステージ３３の
不均衡度に依存する。この結果、低速調整ループとして
の第１の調整ループ１１は正確に出力電流ＩDを調整す
る。
大することにより、検出抵抗４の電圧降下が増大する
と、そして、増大が遅いときは、トランジスタ３４とト
ランジスタ３５のベース端子間の電圧降下は、すでに知
られているように、差動ステージをさらに均衡状態にす
るか、またはトランジスタ３５を、不均衡状態にもって
行く。こうして、徐々にトランジスタ３５がオンし、徐
々に抵抗４７の電圧が減少していき、徐々に抵抗４９の
電圧が増大して行く。抵抗４９の電圧が抵抗４７の電圧
を越えたとき、トランジスタ４８がオンし、導通電流Ｉ
1が流れ始める。この導通電流Ｉ1は差動ステージ３３の
不均衡度に依存する。この結果、低速調整ループとして
の第１の調整ループ１１は正確に出力電流ＩDを調整す
る。
【００５１】この局面で、高速調整ループとしての第２
の調整ループ１２は、動作しない。実際、トランジスタ
５７，５８の面積比からすれば、トランジスタ５８は、
差動ステージ３３の入力ステージが不均衡となり、トラ
ンジスタ５６によって供給される電流がトランジスタ５
５を流れる電流の２倍になるまでオフの状態に維持され
る。この不均衡は、過負荷の低速の遷移状態が生じたと
きに、低速（第１）調整ループ１１の動作により妨げら
れる。
の調整ループ１２は、動作しない。実際、トランジスタ
５７，５８の面積比からすれば、トランジスタ５８は、
差動ステージ３３の入力ステージが不均衡となり、トラ
ンジスタ５６によって供給される電流がトランジスタ５
５を流れる電流の２倍になるまでオフの状態に維持され
る。この不均衡は、過負荷の低速の遷移状態が生じたと
きに、低速（第１）調整ループ１１の動作により妨げら
れる。
【００５２】既に分かるように、ドライバ２９の出力２
８で高速で過負荷が生じたときには、低速（第１）調整
ループ１１は、オンした後でも、さらに電流ＩDがかな
り高速で増加することを妨げることができない。この増
加はそれゆえ、同じ速度で、入力差動ステージの不均衡
を引き起こし、トランジスタ５６，５８を流れる電流を
増大させる。トランジスタ５６によって供給される電流
がトランジスタ５５を流れる電流の２倍を超過したとき
（高速（第２）調整ループ１２の差動ステージの均衡点
を越えたとき）、トランジスタ５６によって供給される
過剰電流がＤＭＯＳトランジスタ６２に供給され、その
ゲートコンデンサがチャージされ、次いでＤＭＯＳトラ
ンジスタ６２が導通を始め、電流Ｉ2を吸引する。高速
（第２）調整ループ１２は高いゲインを有するので、上
記電流は大きく、パワートランジスタ１のゲート領域を
放電させ、電流ＩDを除去する。すでに述べたように、
高速（第２）調整ループ１２の不安定性は、発振（電流
Ｉ2の方向反転と電流ＩDの更なる増大）を生じさせる。
この発振はパワートランジスタ１を飽和させて、低速
（第１）調整ループ１１の動作を補助し、この低速調整
ループ１１はそれゆえ発振をブロックし、正確な調整電
流ＩDを供給する。
８で高速で過負荷が生じたときには、低速（第１）調整
ループ１１は、オンした後でも、さらに電流ＩDがかな
り高速で増加することを妨げることができない。この増
加はそれゆえ、同じ速度で、入力差動ステージの不均衡
を引き起こし、トランジスタ５６，５８を流れる電流を
増大させる。トランジスタ５６によって供給される電流
がトランジスタ５５を流れる電流の２倍を超過したとき
（高速（第２）調整ループ１２の差動ステージの均衡点
を越えたとき）、トランジスタ５６によって供給される
過剰電流がＤＭＯＳトランジスタ６２に供給され、その
ゲートコンデンサがチャージされ、次いでＤＭＯＳトラ
ンジスタ６２が導通を始め、電流Ｉ2を吸引する。高速
（第２）調整ループ１２は高いゲインを有するので、上
記電流は大きく、パワートランジスタ１のゲート領域を
放電させ、電流ＩDを除去する。すでに述べたように、
高速（第２）調整ループ１２の不安定性は、発振（電流
Ｉ2の方向反転と電流ＩDの更なる増大）を生じさせる。
この発振はパワートランジスタ１を飽和させて、低速
（第１）調整ループ１１の動作を補助し、この低速調整
ループ１１はそれゆえ発振をブロックし、正確な調整電
流ＩDを供給する。
【００５３】かかる回路の効果について説明すると、パ
ワーステージをオフすることなく短絡及び過負荷を防止
する。この結果、過負荷状態が除去されまたは終結され
たとき、ドライバは回路をリセットするために要求され
る入力端子に外部介入を得ることなく動作を続行する。
ワーステージをオフすることなく短絡及び過負荷を防止
する。この結果、過負荷状態が除去されまたは終結され
たとき、ドライバは回路をリセットするために要求され
る入力端子に外部介入を得ることなく動作を続行する。
【００５４】さらに、電流調整ループは、第１の局面に
ついてのみ制限される、高速で不安定なループの動作に
よって周波数が安定する。ループ１２の高速な介入にし
たがって、低速調整ループ１１が動作し、正確性を高め
る。この結果、非常に短い第１局面の後、過負荷が生じ
て供給される電流が予告できる。
ついてのみ制限される、高速で不安定なループの動作に
よって周波数が安定する。ループ１２の高速な介入にし
たがって、低速調整ループ１１が動作し、正確性を高め
る。この結果、非常に短い第１局面の後、過負荷が生じ
て供給される電流が予告できる。
【００５５】図４は、最適化設計を行うと共に、２つの
ループ間に多数の素子を配設することによって回路の全
体サイズを減らした実施例を示す。さらに、２つの調整
ループが第１ループの介入スレッショルドを定義する電
圧源を共有するので、また、第２ループのスレッショル
ドはトランジスタ５７，５８のエミッタ面積比に依存す
るので、２つの調整ループのスレッショルド比は、固定
され、それゆえ、温度、電源電圧、基準スレッショルド
電圧ＶR、処理速度、または２つのループに等しく作用
する他のどんな干渉についても影響を受けることはな
い。
ループ間に多数の素子を配設することによって回路の全
体サイズを減らした実施例を示す。さらに、２つの調整
ループが第１ループの介入スレッショルドを定義する電
圧源を共有するので、また、第２ループのスレッショル
ドはトランジスタ５７，５８のエミッタ面積比に依存す
るので、２つの調整ループのスレッショルド比は、固定
され、それゆえ、温度、電源電圧、基準スレッショルド
電圧ＶR、処理速度、または２つのループに等しく作用
する他のどんな干渉についても影響を受けることはな
い。
【００５６】第２調整ループ１２について示された構成
は、極度に速い干渉を行うことができる。ここで、介入
スレッショルドを定義する差動ステージは、パワートラ
ンジスタ１のゲートに直接作用するＤＭＯＳトランジス
タ６２を駆動する。
は、極度に速い干渉を行うことができる。ここで、介入
スレッショルドを定義する差動ステージは、パワートラ
ンジスタ１のゲートに直接作用するＤＭＯＳトランジス
タ６２を駆動する。
【００５７】明らかに、この発明の範囲から逸脱しない
範囲で、上述した実施例の回路の変形を行うことができ
る。特に、この発明に従う回路は上述した以外のパワー
トランジスタにも適用し得、または、低圧側ドライバに
も適用し得る。そして、第２調整ループは、どんな適当
な方法でも実施され得る。
範囲で、上述した実施例の回路の変形を行うことができ
る。特に、この発明に従う回路は上述した以外のパワー
トランジスタにも適用し得、または、低圧側ドライバに
も適用し得る。そして、第２調整ループは、どんな適当
な方法でも実施され得る。
【図１】この発明が適用される既知のパワードライバを
示す図である。
示す図である。
【図２】既知の保護回路を示す図である。
【図３】この発明に従った保護回路を示す図である。
【図４】この発明に従った保護回路の一実施例を示す図
である。
である。
１０ 過負荷保護回路、１１ 低速（第１）調整ルー
プ、１２ 高速（第２）調整ループ、１５、２０ 差動
回路、１６、２１ スレッショルド回路、４０〜４２
スレッショルド電圧源、５９ 電流ミラー回路、６０
出力端子、６２パワースイッチ。
プ、１２ 高速（第２）調整ループ、１５、２０ 差動
回路、１６、２１ スレッショルド回路、４０〜４２
スレッショルド電圧源、５９ 電流ミラー回路、６０
出力端子、６２パワースイッチ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヴァンニ・ポレット イタリア国、15033 カサーレ・モンフ ェラット、ヴィア・カンディアーニ・ド リヴォーラ ７ア (56)参考文献 特開 平３−40517（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/08 H03K 17/567 H03K 17/687
Claims (7)
- 【請求項１】 駆動電流ＩDが供給され、所定の制御電
位を有する制御端子Ｇを備えると共に、その制御端子
に、チャージポンプ３１が接続されたＭＯＳパワードラ
イバ１の過負荷保護回路１０において、上記ＭＯＳパワードライバ１は高圧側ドライバを形成
し、 上記過負荷保護回路１０は、 上記駆動電流に関係する電気量を測定し、上記駆動電流
が低速度で変化するとき、上記制御電位を調整し、制限
するための低速調整ループ１１と、 上記低速調整ループ１１に並列に接続され、上記駆動電
流ＩDの高速の変化を検出し、上記駆動電流ＩDの急速な
増加時に、上記ＭＯＳパワードライバ１を遮断すること
なく上記制御電位を速く減少させるための高速調整ルー
プ１２と、 を備えたことを特徴とするＭＯＳパワードライバの過負
荷保護回路。 - 【請求項２】 請求項１のＭＯＳパワードライバの過負
荷保護回路において、上記低速調整ループ１１は、低い
ゲインと高い精度を有し、安定であり、上記高速調整ル
ープ１２は高いゲインと不安定性を有することを特徴と
するＭＯＳパワードライバの過負荷保護回路。 - 【請求項３】 請求項１または請求項２のＭＯＳパワー
ドライバの過負荷保護回路において、上記低速調整ルー
プ１１は、上記駆動電流ＩDが第１のスレッショルド値
を越えたときに、上記低速調整ループ１１を動作状態に
するための第１イネーブリング手段３４〜３７を有し、
上記高速調整ループ１２は、上記駆動電流が上記第１の
スレッショルド値より大きい第２のスレッショルド値を
越えたときに上記高速調整ループを動作状態にするため
の第２イネーブリング手段３４，３５，５５〜５８を有
することを特徴とするＭＯＳパワードライバの過負荷保
護回路。 - 【請求項４】 請求項１乃至請求項３のいずれかのＭＯ
Ｓパワードライバの過負荷保護回路において、上記高速
調整ループ１２は上記制御端子Ｇと基準電位ライン（グ
ランド）の間の電流路と、上記電流路に沿って設けられ
たパワースイッチ６２とを備え、上記ＭＯＳパワードラ
イバ１の大きな放電電流Ｉ2を発生することを特徴とす
るＭＯＳパワードライバの過負荷保護回路。 - 【請求項５】 請求項１乃至請求項４のいずれかのＭＯ
Ｓパワードライバの過負荷保護回路において、上記電気
量を測定するための測定要素４を備え、上記低速調整ル
ープ１１と上記高速調整ループ１２は、それぞれ上記測
定要素に接続された第１入力端子と、それぞれスレッシ
ョルド回路１６，２１に接続された第２入力端子と、上
記ＭＯＳパワートランジスタ１の制御端子Ｇに接続され
た出力端子を有する差動回路１５，２０を備えることを
特徴とするＭＯＳパワードライバの過負荷保護回路。 - 【請求項６】 請求項５のＭＯＳパワードライバの過負
荷保護回路において、上記低速調整ループ１１と上記高
速調整ループ１２それぞれの上記差動回路１５，２０
は、共通のスレッショルド電圧源４０〜４２に接続され
た共通の入力ステージ３４，３５，４４を有し、上記高
速調整ループ１２の上記差動回路３４，３５，５５〜５
８は、上記低速調整ループ１１の差動回路３３よりも高
い駆動電流値の均衡点を有することを特徴とするＭＯＳ
パワードライバの過負荷保護回路。 - 【請求項７】 請求項６のＭＯＳパワードライバの過負
荷保護回路において、上記高速調整ループ１２の上記差
動回路３４，３５，５５〜５８は、上記共通の入力ステ
ージ３４，３５，４４と所定の面積比を有する電流ミラ
ー回路５９に接続された第１、第２のブランチ５５，５
６を有し、上記電流ミラー回路５９は、上記ＭＯＳパワ
ードライバ１の制御端子Ｇと基準電位ライン（グラン
ド）の間に設けられたパワースイッチ６２に接続された
出力端子６０を有することを特徴とするＭＯＳパワード
ライバの過負荷保護回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT94830125.4 | 1994-03-22 | ||
| EP94830125A EP0674389B1 (en) | 1994-03-22 | 1994-03-22 | Overload protection circuit for MOS power drivers |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0851349A JPH0851349A (ja) | 1996-02-20 |
| JP3288548B2 true JP3288548B2 (ja) | 2002-06-04 |
Family
ID=8218403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06279295A Expired - Lifetime JP3288548B2 (ja) | 1994-03-22 | 1995-03-22 | Ｍｏｓパワードライバの過負荷保護回路 |
Country Status (4)
| Country | Link |
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| WO2001055808A1 (en) * | 2000-01-27 | 2001-08-02 | Primarion, Inc. | Microelectronic current regulator |
| US6531852B2 (en) * | 2000-09-22 | 2003-03-11 | Interuniversitair Microelektronica Centrum (Imec) | Device and method for generating a high voltage |
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| US6947272B2 (en) * | 2001-11-20 | 2005-09-20 | Texas Instruments Incorporated | Inrush current control method using a dual current limit power switch |
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| US20060227478A1 (en) | 2005-04-11 | 2006-10-12 | Linear Technology Corporation | Inrush current control system with soft start circuit and method |
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| US8649144B2 (en) * | 2007-02-05 | 2014-02-11 | Semiconductor Components Industries, Llc | Method of forming an over-voltage protection circuit and structure therefor |
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