JP2004515953A - ゲート電圧が保護された高精度の外部ｆｅｔのためのドライバ - Google Patents

Abstract

外部ＦＥＴ（１２）の駆動用回路は、第１および第２操作電位（Ｖｄｄ，Ｖｓｓ）が供給される差動増幅段（４，５，８）を備えている。出力負荷抵抗器（６）は、電流流路（３）に含まれている。この電流流路（３）を流れる電流は、増幅段（４，５，８）の２つの入力端子（９，１０）の間の電圧により制御されており、基本的に、第１および第２操作電位（Ｖｄｄ，Ｖｓｓ）の変化とは独立している。出力負荷抵抗器（６）は、外部ＦＥＴ（１２）のゲートとソースとの間に接続されている。

Description

本発明は、外部ＦＥＴを駆動するための回路に関するものである。より詳しくは、本発明は、線形調整器（ｌｉｎｅａｒ ｒｅｇｕｌａｔｏｒ）または充電器を設計するための電力駆動回路（ｐｏｗｅｒ ｄｒｉｖｅｒ ｃｉｒｃｕｉｔｓ）における改良に関するものである。
【０００１】
ツェナーダイオードを使用できない技術において生じる問題は、ＦＥＴ（電解効果トランジスタ）を駆動することである。ＦＥＴは、例えば、線形調整器またはバッテリーまたは蓄電器において、広範囲の他の応用機器（ａｐｐｌｉｃａｔｉｏｎ）と同じように、電流供給ユニットとして使用されている。
【０００２】
このような実施では大抵の場合、ＦＥＴのゲート電極を、ソース電極電位に関連する高電圧から保護する必要がある。ゲート電圧制限は、無線応用機器（すなわち、携帯電話またはコードレス電話）用の充電器のように低い閾値電圧を有するＦＥＴが使用される場合、必要不可欠である。
【０００３】
電圧制限という観点以外に、ＦＥＴにより出力される電流を、高精度で制御できることが望ましい。それゆえ、ＦＥＴ用の駆動電圧は、線形変化として頻繁に表される操作電圧の変化に対して、低い感度を示すことが必要である。
【０００４】
さらに、非常に低い最小ＦＥＴ出力電流を使用する必要がある。
【０００５】
通常、演算増幅器（オペアンプ）が、外部ＦＥＴを駆動するために使用される。オペアンプの出力段（ｏｕｔｐｕｔ ｓｔａｇｅ）は、一般的にトランジスタ段である。これまで、電圧保護は、外部クランピングダイオードをオペアンプの出力部に付け加えること、または、集積ツェナーダイオードが備えられている出力段を有するオペアンプを使用することにより達成されている。しかし、これらの解決法は、その無効点（ｎｕｌｌ ｐｏｉｎｔ）（短絡回路入力条件における、電圧出力部）が制御しにくいということが原因で、精度が低いという問題がある。低い最小出力電流を有する調整器を設計するために、非常に小さな相互コンダクタンスを有する外部ＦＥＴ、および、非常に高い増幅を有する駆動アンプが必要とされる。対応する使用を合わせることは困難である。
【０００６】
従って、本発明の目的は、線形変化に対して感度の低い、外部ＦＥＴを駆動するための改良された回路を提供することである。特に、本発明の回路により、高い精度を有し、低い最小出力電流を有する線形調整器を実施できる。さらに、この回路は、外部ＦＥＴのゲート―ソース電極において、効果的な電圧制限を規定する。
【０００７】
本発明の目的は、請求項１の特徴に基づく外部ＦＥＴを駆動するための回路により達成される。
【０００８】
本発明の回路は、差動増幅段を備えている。本発明に基づく回路の出力部は、電流流路に含まれる負荷抵抗器を備えており、電流流路を流れる電流は、差動増幅段の２つの入力部端子の間の電圧により制御されており、第１および第２操作電位のどちらの変動からも基本的には独立している。負荷抵抗器は、外部ＦＥＴのゲート電極とソース電極との間に接続されているので、線形変化は、外部ＦＥＴのゲート電極およびソース電極にかかる電圧変動には繋がらない。
【０００９】
好ましくは、負荷抵抗器の抵抗値は、差動増幅段の２つの入力端子に印加される電位が同じ値に設定されている場合、外部ＦＥＴのゲートおよびソース電極にかかる、外部ＦＥＴの閾値電圧に近い、または、基本的に等しい電圧を提供するように選択される。次に、回路の無効点は、外部ＦＥＴの最適な低い電流操作条件に合うように設定される。これは、外部ＦＥＴの非常に低いソース―ドレイン電流において、線形調整器の精度を上昇させる。
【００１０】
本発明の具体的に有利な観点では、差動電圧段が、第１および第２電流流路を備えており、これら流路の双方に、共通の定電流源によって、バイアスがかけられている。これら第１および第２電流流路に、差動トランジスタの組が備えられており、その制御電極は、第１および第２入力端子にそれぞれ接続されている。また、差動電圧段は、差動増幅器段の第１または第２電流流路である負荷抵抗器を含む電流流路を備えている。この形態では、負荷抵抗器は、差動増幅段の流路のうち一方にだけ配置されている。従って、差動増幅段に同時に供給している共通の定電流源は、負荷抵抗器を流れる電流を提供する。差動増幅段の第１または第２電流流路の一方を流れる最大の電流は、共通の定電流源によって出力される電流により制限されているので、負荷抵抗器にかかる電圧の本来の制限は、達成されている。
【００１１】
外部ＦＥＴを駆動するための回路は、演算増幅器であり、差動増幅段および負荷抵抗器は、上記演算増幅器の出力段を構成していることが好ましい。
【００１２】
本発明のさらに好ましい特徴および長所は、従属請求項に記載されている。
【００１３】
本発明を、添付の図において説明する。
【００１４】
図１は、本発明の好ましい形態に基づく回路の概略的な電気回路図である。図２は、オペアンプの無効点を説明するための簡易化されたブロック図である。図３は、図１に示す回路を含むオペアンプの出力電圧を、出力段および従来のオペアンプの出力電圧対その差動入力電圧としてそれぞれ表で表した図である。
図４は、ゼロとは異なる無効点を有するオペアンプに適用されている負のフィードバック制御ネットワークの概略的なブロック図である。
【００１５】
図１に、外部ＦＥＴを駆動するための回路の形態の構造図を示す。駆動回路１は、２つの電流流路２および３を備えている。電流流路２は、第１バイポーラｎｐｎトランジスタ４を備え、第２電流流路３は、負荷抵抗器６と直列に接続されている第２ｎｐｎトランジスタ５を備えている。第１および第２トランジスタ４，５のエミッタは、共通のノード７と接続されている。
【００１６】
定電流源８は、２つの電流流路２および３へ電流Ｉｂｉａｓを供給するため、操作電位Ｖｓｓと共通のノード７との間に接続されている。他方、第１トランジスタ４のコレクタおよび負荷抵抗器６の第１端子は、他の操作電位Ｖｄｄに接続されている。第１抵抗端子とは反対側にある、負荷抵抗器６の第２端子は、第２トランジスタ５のコレクタに接続されている。
【００１７】
定電流源８、トランジスタの組４および５、ならびに、負荷抵抗器６は、操作電圧Ｖｄｄ―Ｖｓｓにより駆動される集積回路（ＩＣ）で実施されていてもよい。
【００１８】
駆動回路１の入力端子は、トランジスタ４および５のベースにそれぞれ接続されている線９および１０により表されている。
【００１９】
駆動回路１の出力端子は、参照番号１１により表されている。出力端子１１は、第２トランジスタ５のコレクタと負荷抵抗器６との間の点において、第２電流流路３に接続されている。
【００２０】
駆動回路１により制御される外部ＦＥＴは、参照番号１２により表されている。図１に示す構造では、ＦＥＴ１２が、ＰＭＯＳ ＦＥＴである。ＦＥＴ１２のソースは、Ｖｄｄに接続されており、一方ＦＥＴ１２のゲートは、出力端子１１に接続されている。一点鎖線は、駆動回路１を備えるＩＣの境界線を示している。
【００２１】
駆動回路１およびＦＥＴ１２は、線形調整器を構成し、その出力部は、ＦＥＴ１２のドレインにより表されている。この線形調整器は、例えば、バッテリー、または蓄電器でもよい。この場合、充電されるバッテリーまたは蓄電器は、ＦＥＴ１２のドレイン電流Ｉｌｏａｄにより充電される。
【００２２】
以下に説明するように、駆動回路１は、オペアンプの出力段を構成していることが好ましい。これに対し、バッテリーまたは蓄電器における外部ＦＥＴの制御のために使用される従来のオペアンプは、トランジスタ出力増幅段を、出力段として使用している。しかし、図１に基づく回路の出力段は、負荷抵抗器６の備えられている差動ペアである。この差動ペアは、低抵抗のポリシリコン抵抗器により実現されていることが好ましい。
【００２３】
操作中、バンドギャップ電圧（図示せず）により制御されている定電流源８は、全電流Ｉｂｉａｓにより、２つのトランジスタ４，５にバイアスをかける。バンドギャップ電圧のように、電流Ｉｂｉａｓは、温度およびパラメータの変動とは独立している。
【００２４】
まず、駆動回路１の電圧制限の観点を考慮すれば、負荷抵抗器６において生じる可能性のある最大電圧降下は、Ｒ＊Ｉｂｉａｓである。ただしＲは、負荷抵抗器６の抵抗である。それゆえ、線９および１０における入力電圧とは関係なく、ＦＥＴ１２のゲートとソースとの間の最大電圧は、この特定の値に制限されている。従って、ＦＥＴ１２のソースに（例えば、Ｖｄｄが突然上昇することにより）過電圧の生じる場合、ＦＥＴ１２のゲートにおける電位が、自動的に引き上げられる。このことは、Ｉ＊Ｉｂｉａｓが、十分に小さな値、例えば、１．５〜２．０Ｖを有しているという条件下で、ＦＥＴ１２を破損から保護する。当然、このことは、Ｉｂｉａｓに関連してＲを適切に選択することにより保証される。
【００２５】
演算増幅器の従来のトランジスタ出力段階と比較した、駆動回路１の他の長所は、線形変化、すなわち、操作電位ＶｄｄまたはＶｓｓの変化を感じにくいことである。ＶｄｄまたはＶｓｓが変化するとき、入力増幅段の２つの分枝部２および３を流れる電流は、一定のままに保たれている。なぜなら、電流は、線９および１０において差動増幅段にそれぞれ入力される電圧Ｖ１とＶ２との間の電流差ΔＶ＝Ｖ１−Ｖ２にのみ応じているからである。このことは、線形変化を均衡するために入力電圧Ｖ１またはＶ２を変更する必要がなく、負荷抵抗器６にかかる電圧が、一定のまま保たれることを意味している。実際、線形変化によるシステムエラーは生じず、従って、外部ＰＭＯＳ ＦＥＴ１２は常に適切にバイアスがかけられているように保持されている。
【００２６】
さらに、駆動回路１は、非常に低いソース―ドレイン電流を生成するために調整器が必要とする高い精度を満たしている。
【００２７】
説明のため、２つの入力端子９，１０が、相互に接続されていると考える。この場合、駆動回路１は、アースと反対側の（ｒｅｌａｔｉｖｅ ｔｏ ｇｒｏｕｎｄ）１１においてＣＤ出力電圧Ｖｎｐを有している。Ｖｎｐは、無効点という表現によって表されている。ただし、ゼロと異なる無効点の存在は、駆動回路１の原理的な特徴であり、理想的なトランジスタ４および５にも存在する。理想的なトランジスタ４および５の場合、無効点は、Ｖｎｐ＝Ｖｄｄ−Ｒ＊Ｉｂｉａｓ／２となる。
【００２８】
駆動回路１は、オペアンプの出力段を表していることが好ましい。以下では、オペアンプの差動入力電圧を、Ｖｉｎｏｐａｍｐとして表し、アースに関するオペアンプの出力電圧を、Ｖｏｕｔｏｐａｍｐとして表す。図２は、オペアンプの無効点を説明するための簡易化されたブロック図である。同じように、オペアンプの無効点Ｖｎｐは、オペアンプの差動入力端子が相互に接続されている（Ｖｉｎｏｐａｍｐ＝０）場合、アースに関する出力電圧である。なぜなら、アースは、通常、操作電位により規定される（これは、非対称またはユニポーラ操作電圧のための場合でさえある）ので、無効点は、オペアンプのオフセットである。一般的に、オペアンプのオフセットは、入力差動電圧の全ての差動増幅を提供するため、通常はゼロに合わせられている。
【００２９】
図４は、無効点出力電圧Ｖｎｐがゼロと等しくてもよい、負のフィードバック増幅器制御ネットワークの概略図式的なブロック図である。
【００３０】
この回路は、減算器１３の非反転入力部に印加されている電圧Ｖｉｎにより入力される。オペアンプ１７は、開回路のために、電圧上昇Ａを備えている。フィードバックネットワーク１６のフィードバック因数βが掛算されるオペアンプ１７の出力は、減算器１５の逆転入力部を介して、オペアンプ１７へ負にフィードバックされる。
【００３１】
オペアンプ１７は、入力増幅段１８および出力増幅段１４により構成されている。Ａ１は、入力増幅段１８の増幅であり、Ａ２は、出力増幅段１４の増幅である。従って、
Ａ＝Ａ１＊Ａ２である。
【００３２】
出力増幅段１４は、ゼロとは異なる無効点Ｖｎｐを備えていてもよい。このことは、出力増幅段１４の出力部に位置しており、特定の無効点電圧Ｖｎｐをオペアンプの出力部に加える（このとき、入力増幅段１８は、完全に差動である（ｆｕｌｌｙ ｄｉｆｆｅｒｅｎｔｉａｌ）とする）加算器１５により表されている。このように、図４に示すシステムは、変化無効点Ｖｎｐを有する、負のフィードバックオペアンプ増幅器である。
【００３３】
まず、従来の場合、すなわち、Ｖｎｐ＝０を有するオペアンプ１７が、負のフィードバックネットワークを有するこのような閉鎖ループシステムにおいて使用される場合を仮定する。次に、従来の基本制御理論に基づき、ネットワークＶｏｕｔ（これは、オペアンプ１７の出力電圧Ｖｏｕｔｏｐａｍｐと同じ出力電圧が、以下の式により規定される。
【００３４】
Ｖｏｕｔ＝Ａ＊Ｖｉｎ／（１＋Ａ＊β）
従来の基本制御理論では、無効点が、常にゼロに設定されているとする。従って、ゼロとは異なるある一定の出力電圧を達成するためには、オペアンプの入力端子の間にある一定の電圧が必要である。この必要とされる電圧差は、出力電圧に対して、システムのエラー
Ｅｓｓ＝Ｖｉｎｏｐａｍｐ／β
として反映される。
【００３５】
次に、図１（ＦＥＴ１２以外）に示すような駆動回路１に対応する出力増幅段１４を有するオペアンプ１７について考察する。言い換えれば、増幅Ａ２と無効点Ｖｎｐを生成する加算器１５とを有する出力増幅段１４は、駆動回路１（ＦＥＴ１２以外）のための等価回路である。同じく、入力増幅段１８は、完全に差動である、即ち、Ｖｎｐが、オペアンプ１７の無効点も表している。
【００３６】
図３は、オペアンプ（フィードバックループ以外）の出力電圧Ｖｏｕｔｏｐａｍｐ対オペアンプの差動入力電圧Ｖｉｎｏｐａｍｐを表で表した図表である。曲線Ｃ１は、オペアンプ１７の出力電圧Ｖｏｕｔｏｐａｍｐである。オペアンプ１７には、その出力増幅段１４として図１の回路が備えられている。言い換えれば、曲線Ｃ１は、回路１の端子１１における電圧を表している。曲線Ｃ２は、模範的ゼロ無効点オペアンプ１７の出力電圧Ｖｏｕｔｏｐａｍｐである。出力電圧Ｖｏｕｔｏｐａｍｐを、ｙ軸に示し、差動入力電圧Ｖｉｎｏｐａｍｐを、ｘ軸に示す。図３から分かるように、曲線Ｃ１は、ゼロのときのＶｎｐ差でｙ軸と交差している。一方、曲線Ｃ２は、ゼロ出力電圧のときにｙ軸と交差している。Ｃ１およびＣ２の傾きは、この例では、同じであるように選択されている各オペアンプの開回路電圧上昇Ａによって規定される。
【００３７】
図４に戻ると、図４において知られているような、負のフィードバックシステムの出力電圧は、
Ｖｏｕｔ＝（Ｖｎｐ＋Ａ＊Ｖｉｎ）／（１＋Ａ＊β）となる。
Ａは大きい値のため、Ｖｏｕｔ≒Ｖｉｎ／βである。このことは、オペアンプをゼロ無効点電圧（Ｖｎｐ＝０）を有する増幅段１７として使用する従来の場合と同じである。
【００３８】
このシステムの出力部における正常偏差は、等式
Ｅｓｓ＝（Ｖｉｎ−β＊Ｖｎｐ）／（β＋β^２＊Ａ）
により規定される。
【００３９】
上記等式に基づき、Ｖｎｐ＝Ｖｉｎ／βの場合、正常偏差Ｅｓｓは、開回路上昇Ａとは関係なく、ゼロになる。他方、既述のように、Ａは大きい値のため、Ｖｉｎ／β≒Ｖｏｕｔである。従って、無効点を、望ましい出力電圧の近くに設定することにより、必要とされるＶｉｎｏｐａｍｐは、非常に小さくなり、このとき、出力部におけるシステムのエラーは、従来の場合よりも小さくなる。
【００４０】
オペアンプ１７のための完全な差動入力増幅段１８を使用して、オペアンプ１７の無効点が、回路１の無効点、すなわち、Ｖｎｐ＝Ｖｄｄ−Ｒ＊（Ｉｂｉａｓ／２）により規定される。この無効点は、外部ＰＭＯＳ ＦＥＴ１２の閾値電圧Ｖ_Ｔの近くに設定されている。このことは、Ｒおよび／またはＩｂｉａｓのために適切な値を選択することにより達成できる。次に、ＰＭＯＳ ＦＥＴ１２は、その閾値の近くまで駆動され、ＰＭＯＳ ＦＥＴ１２の相互コンダクタンスは、精度が最も必要とされているＰＭＯＳ ＦＥＴ１２の低い出力電流のために、非常に低い。従って、低い負荷電流が必要な場合、外部ＰＭＯＳのゲートにおける閾値電圧に近い電圧が供給され、このことは、出力電圧と外部無効点とが、望ましい値に近いことを意味している。
【００４１】
負荷電流が上昇するのに伴い、ＰＭＯＳ ＦＥＴ１２の相互コンダクタンスも上昇する。従って、オープンループ増幅（ｇａｉｎ）が増加し、精度は、高い負荷電流でさえ、明細書（ｓｐｅｃｉｆｉｃａｔｉｏｎ）の範囲にとどまっている。
【００４２】
つまり、回路１により、外部ＰＭＯＳ ＦＥＴ１２における最大ゲートソース電圧を制限でき、線形電圧変化に起因するシステムのオフセットエラーは生成されない。さらに、駆動回路１の無効点を望ましい値に設定することにより、特に、非常に低い負荷電流のときの精度が上昇する。
【図面の簡単な説明】
【図１】
図１は、本発明の好ましい形態に基づく回路の概略的な電気回路図である。
【図２】
図２は、オペアンプの無効点を説明するための簡易化されたブロック図である。
【図３】
図３は、図１に示す回路を含むオペアンプの出力電圧を、出力段および従来のオペアンプの出力電圧対その差動入力電圧としてそれぞれ表で表した図である。
【図４】
図４は、ゼロとは異なる無効点を有するオペアンプに適用されている負のフィードバック制御ネットワークの概略的ブロック図である。

Claims (12)

1. 外部ＦＥＴを駆動するための回路において、
   ２つの入力端子（９，１０）を有する差動増幅段（４，５，８）と、
   電流流路（３）に含まれる出力負荷抵抗器（６）とを備え、
   上記差動増幅段（４，５，８）に、第１および第２操作電位（Ｖｓｓ，Ｖｄｄ）によって定義される操作電圧が供給されており、
   上記電流流路（３）を流れる電流は、差動増幅段（４，５，８）の２つの入力端子（９，１０）の間の電圧（Ｖ１―Ｖ２）により制御されており、第１および第２操作電位（Ｖｓｓ、Ｖｄｄ）のどちらの変動からも基本的に独立しており、
   出力負荷抵抗器（６）は、駆動される外部ＦＥＴ（１２）のゲート電極とソース電極との間に接続されている回路。
2. 上記出力負荷抵抗器（６）の抵抗値（Ｒ）は、差動増幅段（４，５，８）の２つの入力端子（９，１０）に印加される電位（Ｖ１，Ｖ２）が同じ値に設定されている場合、ＦＥＴ（１２）の閾値電圧に近い、または、基本的に等しい、ＦＥＴ（１２）のゲート電極およびソース電極にかかる電圧を提供するために選択されることを特徴とする、請求項１に記載の回路。
3. 上記差動増幅段（４，５，８）は、第１および第２電流流路（２，３）を備え、上記第１および第２電流流路（２，３）の双方に、共通の定電流源（８）によってバイアスがかけられており、
   上記第１および第２電流流路（２，３）には、差動トランジスタの組（４，５）が備えられており、上記差動トランジスタの組（４，５）の制御電極は、第１および第２入力端子（９，１０）にそれぞれ接続されており、
   上記出力負荷抵抗器（６）を有する電流流路（３）は、差動増幅段（４，５，８）の第１または第２電流流路（２，３）のいずれかであることを特徴とする請求項１または２に記載の回路。
4. 駆動される上記ＦＥＴ（１２）は、ＰＭＯＳ ＦＥＴであることを特徴とする、請求項１〜３のうち１項以上に記載の回路。
5. 上記トランジスタの組のトランジスタ（４，５）は、バイポーラトランジスタであることを特徴とする、請求項３または４に記載の回路。
6. 上記出力負荷抵抗器（６）の第１端子は、第１操作電位（Ｖｄｄ）に接続されていることを特徴とする、請求項１〜５のうち１項以上に記載の回路。
7. 上記出力負荷抵抗器（６）の第２端子は、出力負荷抵抗器（５）の電流流路（３）内に配置されているトランジスタ（５）のコレクタ電極に接続されていることを特徴とする、請求項３〜６のうち１項以上に記載の回路。
8. 上記ＦＥＴ（１２）のソース電極は、第１操作電位（Ｖｄｄ）に接続されており、
   上記ＦＥＴのゲート電極は、出力負荷抵抗器（５）の第２端子に接続されていることを特徴とする、請求項７に記載の回路。
9. 上記２つのトランジスタ（４，５）のエミッタ電極は、上記定電流源（８）の第１共通端子に接続されており、
   上記定電流源（８）の第２端子は、第２操作電位（Ｖｓｓ）に接続されていることを特徴とする、請求項３〜８に記載の回路。
10. 上記回路は、演算増幅器（ＯＰ ＡＭＰ，１７）であり、
    差動増幅段（４，５，８）と出力負荷抵抗器（６）とは、上記演算増幅器（ＯＰ ＡＭＰ，１７）の出力段を構成していることを特徴とする、請求項１〜９のうち１項以上に記載の回路。
11. 上記演算増幅器（ＯＰ ＡＭＰ，１７）の出力部（１１）は、フィードバック回路（１６）を介して、演算増幅器（ＯＰ ＡＭＰ，１７）の入力部に接続されていることを特徴とする、請求項１０に記載の回路。
12. 請求項１〜１１のうち１項以上に記載の回路を備えているバッテリーまたは蓄電器。