JP2588368B2 - 差動増幅回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、差動増幅回路に関し、
特に、例えばハードディスクのような磁気記憶装置や半
導体記憶装置などのような、大容量の記憶装置の読み出
し信号の増幅に用いて有効な差動増幅回路に関する。
特に、例えばハードディスクのような磁気記憶装置や半
導体記憶装置などのような、大容量の記憶装置の読み出
し信号の増幅に用いて有効な差動増幅回路に関する。
【０００２】
【従来の技術】ハードディスクのような磁気記憶装置や
半導体記憶装置などにおいては、記憶媒体への書き込み
信号又はこれからの読み出し信号の増幅に、差動増幅回
路を用いるのが一般的である。その場合、差動増幅回路
が備えるべき特性として、下記の二点が要求される。 入力容量が小さいこと。 出力信号中のノイズが小さいこと。
半導体記憶装置などにおいては、記憶媒体への書き込み
信号又はこれからの読み出し信号の増幅に、差動増幅回
路を用いるのが一般的である。その場合、差動増幅回路
が備えるべき特性として、下記の二点が要求される。 入力容量が小さいこと。 出力信号中のノイズが小さいこと。
【０００３】近年、各種記憶媒体の容量が飛躍的に高ま
ってきているのに伴って、上記の要求は増々強くなって
きている。例えばハードディスクを考えてみると、全体
の形状を従来の大きさに保ったまま記憶容量を大きくす
るには、磁気記憶密度を上げることになり、その結果、
読み出し信号の周波数が高くなってくる。従って、読み
出し信号から見たときの負荷すなわち差動増幅回路の入
力容量が従来のままでは、信号を読み取れなくなってし
まう。又、読み取りヘッドからの信号振幅が小さくなっ
てＳ／Ｎ比が低下してくると、差動増幅回路の出力ノイ
ズが従来のままでは、読み取りエラーが多発するように
なってしまう。従来、上記の要求を背景に、記憶装置用
の差動増幅回路の特性向上が図られている。
ってきているのに伴って、上記の要求は増々強くなって
きている。例えばハードディスクを考えてみると、全体
の形状を従来の大きさに保ったまま記憶容量を大きくす
るには、磁気記憶密度を上げることになり、その結果、
読み出し信号の周波数が高くなってくる。従って、読み
出し信号から見たときの負荷すなわち差動増幅回路の入
力容量が従来のままでは、信号を読み取れなくなってし
まう。又、読み取りヘッドからの信号振幅が小さくなっ
てＳ／Ｎ比が低下してくると、差動増幅回路の出力ノイ
ズが従来のままでは、読み取りエラーが多発するように
なってしまう。従来、上記の要求を背景に、記憶装置用
の差動増幅回路の特性向上が図られている。
【０００４】例えば、入力容量低減を図った差動増幅回
路の一例として、図６に示す差動増幅回路がある。同図
を参照すると、この差動増幅回路では、ｎｐｎ型のバイ
ポーラトランジスタＱ1 と同じくｎｐｎ型バイポーラト
ランジスタＱ2 とで構成される差動対の負荷を、ｎｐｎ
型バイポーラトランジスタＱ3 及びｎｐｎ型バイポーラ
トランジスタＱ4 のベース接地の動作抵抗にしている。
従って、差動対トランジスタＱ1 ，Ｑ2 のコレクタ電極
における差動増幅率Ａ0 は、Ａ0 ≒１となっている。こ
こで、トランジスタＱ1 ，Ｑ2 のベース・コレクタ間容
量をＣCBとし、ベース・エミッタ間容量をＣEBとする
と、この回路の差動入力容量Ｃin1 は、 Ｃin1 ≒（１／２）（１＋Ａ0 ）・ＣCB＋（１／２）・ＣEB で表されるが、上述のとおり、Ａ0 ≒１であるので、 Ｃin1 ≒ＣCB＋（１／２）・ＣEB （１） と近似される。
路の一例として、図６に示す差動増幅回路がある。同図
を参照すると、この差動増幅回路では、ｎｐｎ型のバイ
ポーラトランジスタＱ1 と同じくｎｐｎ型バイポーラト
ランジスタＱ2 とで構成される差動対の負荷を、ｎｐｎ
型バイポーラトランジスタＱ3 及びｎｐｎ型バイポーラ
トランジスタＱ4 のベース接地の動作抵抗にしている。
従って、差動対トランジスタＱ1 ，Ｑ2 のコレクタ電極
における差動増幅率Ａ0 は、Ａ0 ≒１となっている。こ
こで、トランジスタＱ1 ，Ｑ2 のベース・コレクタ間容
量をＣCBとし、ベース・エミッタ間容量をＣEBとする
と、この回路の差動入力容量Ｃin1 は、 Ｃin1 ≒（１／２）（１＋Ａ0 ）・ＣCB＋（１／２）・ＣEB で表されるが、上述のとおり、Ａ0 ≒１であるので、 Ｃin1 ≒ＣCB＋（１／２）・ＣEB （１） と近似される。
【０００５】一方、図６において、出力信号Ｖout ，▽
Ｖout （▽は、反転を意味する上バーの代用。以下、同
じ）における出力ノイズＶNO1 は、トランジスタＱ3 ，
Ｑ4のコレクタ電極での差動増幅率をＡ1 、ｎｐｎ型バ
イポーラトランジスタＱ5 ，Ｑ6 の増幅率をＡ2 、トラ
ンジスタＱ1 〜Ｑ4 と抵抗Ｒ1 〜Ｒ2 と定電流源とで構
成される差動増幅回路のノイズレベルをＶN1、次段のエ
ミッタフォロワトランジスタＱ5 〜Ｑ6 のノイズレベル
をＶN2とすると、 ＶNO1 ＝〔√｛（ＶN1・Ａ1 ）2 ＋（ＶN2）2 ｝〕・Ａ2 （Ｖrms ） （２） で表される。
Ｖout （▽は、反転を意味する上バーの代用。以下、同
じ）における出力ノイズＶNO1 は、トランジスタＱ3 ，
Ｑ4のコレクタ電極での差動増幅率をＡ1 、ｎｐｎ型バ
イポーラトランジスタＱ5 ，Ｑ6 の増幅率をＡ2 、トラ
ンジスタＱ1 〜Ｑ4 と抵抗Ｒ1 〜Ｒ2 と定電流源とで構
成される差動増幅回路のノイズレベルをＶN1、次段のエ
ミッタフォロワトランジスタＱ5 〜Ｑ6 のノイズレベル
をＶN2とすると、 ＶNO1 ＝〔√｛（ＶN1・Ａ1 ）2 ＋（ＶN2）2 ｝〕・Ａ2 （Ｖrms ） （２） で表される。
【０００６】図６に示される従来の差動増幅回路は、Ｃ
CBの項を低減することで、入力容量Ｃin1 の低減を図っ
た回路であるが、入力容量を更に低減させた差動増幅回
路として、特開平２ー２２３２０９号公報に開示された
回路がある。図７は、同公報の図面第１図に示された回
路図を、各素子の配置を視覚的に分り易いように書き換
えて示した図である。同図を参照して、この差動増幅回
路は、２つのｎｐｎ型バイポーラトランジスタＱ1 ，Ｑ
2 からなる差動対に入力信号Ｖin，▽Ｖinを入力するよ
うに構成した初段の差動増幅回路と、この初段差動増幅
回路のトランジスタＱ1 ，Ｑ2 のコレクタ出力を入力と
する２つのｎｐｎ型バイポーラトランジスタＱ5 ，Ｑ6
を差動対トランジスタとし、それぞれのトランジスタの
コレクタ電極から出力信号Ｖout ，▽Ｖout を取り出す
ように構成した次段の差動増幅回路とからなっている。
次段差動増幅回路のトランジスタＱ5 は、初段差動増幅
回路のトランジスタＱ2 のコレクタ出力をベース入力と
し、トランジスタＱ6 は、初段差動増幅回路のトランジ
スタＱ1 のコレクタ出力をベース入力とする。この差動
増幅回路では、又、次段差動増幅回路の出力を初段差動
増幅回路に帰還するように構成している。すなわち、次
段差動増幅回路のトランジスタＱ5 のコレクタ出力を、
エミッタフォロワのｎｐｎ型バイポーラトランジスタＱ
3 のベース電極に入力することによって、抵抗素子Ｒ1
を介して初段差動増幅回路のトランジスタＱ1 のコレク
タ電極に逆位相で帰還させ、同様にトランジスタＱ6 の
コレクタ出力を、エミッタフォロワのｎｐｎ型バイポー
ラトランジスタＱ4 と抵抗素子Ｒ2 を介してトランジス
タＱ2 のコレクタ電極に逆位相で帰還させている。
CBの項を低減することで、入力容量Ｃin1 の低減を図っ
た回路であるが、入力容量を更に低減させた差動増幅回
路として、特開平２ー２２３２０９号公報に開示された
回路がある。図７は、同公報の図面第１図に示された回
路図を、各素子の配置を視覚的に分り易いように書き換
えて示した図である。同図を参照して、この差動増幅回
路は、２つのｎｐｎ型バイポーラトランジスタＱ1 ，Ｑ
2 からなる差動対に入力信号Ｖin，▽Ｖinを入力するよ
うに構成した初段の差動増幅回路と、この初段差動増幅
回路のトランジスタＱ1 ，Ｑ2 のコレクタ出力を入力と
する２つのｎｐｎ型バイポーラトランジスタＱ5 ，Ｑ6
を差動対トランジスタとし、それぞれのトランジスタの
コレクタ電極から出力信号Ｖout ，▽Ｖout を取り出す
ように構成した次段の差動増幅回路とからなっている。
次段差動増幅回路のトランジスタＱ5 は、初段差動増幅
回路のトランジスタＱ2 のコレクタ出力をベース入力と
し、トランジスタＱ6 は、初段差動増幅回路のトランジ
スタＱ1 のコレクタ出力をベース入力とする。この差動
増幅回路では、又、次段差動増幅回路の出力を初段差動
増幅回路に帰還するように構成している。すなわち、次
段差動増幅回路のトランジスタＱ5 のコレクタ出力を、
エミッタフォロワのｎｐｎ型バイポーラトランジスタＱ
3 のベース電極に入力することによって、抵抗素子Ｒ1
を介して初段差動増幅回路のトランジスタＱ1 のコレク
タ電極に逆位相で帰還させ、同様にトランジスタＱ6 の
コレクタ出力を、エミッタフォロワのｎｐｎ型バイポー
ラトランジスタＱ4 と抵抗素子Ｒ2 を介してトランジス
タＱ2 のコレクタ電極に逆位相で帰還させている。
【０００７】今、図７に示される回路の初段差動増幅回
路において、帰還が掛かっていない状態のトランジスタ
Ｑ1 ，Ｑ2 のコレクタ電極での差動増幅率をＡ3 とし、
次段における差動の増幅率をＡ4 とすると、帰還が掛か
っている状態のトランジスタＱ1 ，Ｑ2 のコレクタ電極
での差動増幅率Ａ3Fは、 Ａ3F＝Ａ3 ／（Ａ4 −１） となる。従って、図７に示される回路における差動入力
容量Ｃin2 は、 Ｃin2 ＝（１／２）（１＋Ａ3F）・ＣCB＋（１／２）・ＣEB （３） で表される。
路において、帰還が掛かっていない状態のトランジスタ
Ｑ1 ，Ｑ2 のコレクタ電極での差動増幅率をＡ3 とし、
次段における差動の増幅率をＡ4 とすると、帰還が掛か
っている状態のトランジスタＱ1 ，Ｑ2 のコレクタ電極
での差動増幅率Ａ3Fは、 Ａ3F＝Ａ3 ／（Ａ4 −１） となる。従って、図７に示される回路における差動入力
容量Ｃin2 は、 Ｃin2 ＝（１／２）（１＋Ａ3F）・ＣCB＋（１／２）・ＣEB （３） で表される。
【０００８】前述した式（１）と上の式（３）とを比較
して、 Ａ3F＝Ａ3 ／（Ａ4 −１）＜１ となるように差動増幅率Ａ3 ，Ａ4 を決めると、Ｃin2
＜Ｃin1 となって、図６に示される差動増幅回路に比べ
て、更に差動入力容量を低減できる。
して、 Ａ3F＝Ａ3 ／（Ａ4 −１）＜１ となるように差動増幅率Ａ3 ，Ａ4 を決めると、Ｃin2
＜Ｃin1 となって、図６に示される差動増幅回路に比べ
て、更に差動入力容量を低減できる。
【０００９】尚、図７に示される差動増幅回路におい
て、出力信号Ｖout ，▽Ｖout での出力ノイズＶ
NO2 は、初段差動増幅回路でのノイズレベルをＶN3、次
段差動増幅回路でのノイズレベルをＶN4とすると、 ＶNO2 ＝〔√｛（ＶN3・Ａ3F）2 ＋（ＶN4）2 ｝〕・Ａ4 （Ｖrms ） （４） で表される。
て、出力信号Ｖout ，▽Ｖout での出力ノイズＶ
NO2 は、初段差動増幅回路でのノイズレベルをＶN3、次
段差動増幅回路でのノイズレベルをＶN4とすると、 ＶNO2 ＝〔√｛（ＶN3・Ａ3F）2 ＋（ＶN4）2 ｝〕・Ａ4 （Ｖrms ） （４） で表される。
【００１０】
【発明が解決しようとする課題】上述のように、図７に
示される差動増幅回路を用いると、図６に示される差動
増幅回路に比べて差動入力容量を更に小さくできる。し
かし、２つの回路における出力ノイズを比較すると、図
７に示される回路の出力ノイズの方が図６に示される回
路の出力ノイズより大きい。すなわち、差動入力容量の
減少と出力ノイズの低減とは両立しないことが分る。以
下にその説明を行う。
示される差動増幅回路を用いると、図６に示される差動
増幅回路に比べて差動入力容量を更に小さくできる。し
かし、２つの回路における出力ノイズを比較すると、図
７に示される回路の出力ノイズの方が図６に示される回
路の出力ノイズより大きい。すなわち、差動入力容量の
減少と出力ノイズの低減とは両立しないことが分る。以
下にその説明を行う。
【００１１】先ず一例として、初段の差動対トランジス
タのベース・コレクタ間容量ＣCB、ベース・エミッタ間
容量ＣEBを、ＣCB＝ＣEB＝１０．０ｐＦとし、図７に示
される回路における初段差動増幅回路の帰還が掛かった
状態での差動増幅率Ａ3Fを、Ａ3F＝０．５とする。ここ
で図６に示される回路で、トランジスタＱ1 ，Ｑ2 のコ
レクタ電極での差動増幅率Ａ0 は、既に述べたように、
Ａ0 ＝１であるので、Ａ3F＝０．５＝（１／２）Ａ0 で
ある。
タのベース・コレクタ間容量ＣCB、ベース・エミッタ間
容量ＣEBを、ＣCB＝ＣEB＝１０．０ｐＦとし、図７に示
される回路における初段差動増幅回路の帰還が掛かった
状態での差動増幅率Ａ3Fを、Ａ3F＝０．５とする。ここ
で図６に示される回路で、トランジスタＱ1 ，Ｑ2 のコ
レクタ電極での差動増幅率Ａ0 は、既に述べたように、
Ａ0 ＝１であるので、Ａ3F＝０．５＝（１／２）Ａ0 で
ある。
【００１２】図６に示される回路の差動入力容量Ｃin1
は、式（１）より、 Ｃin1 ＝ＣCB＋（１／２）・ＣEB＝１０＋５＝１５ｐＦ である。
は、式（１）より、 Ｃin1 ＝ＣCB＋（１／２）・ＣEB＝１０＋５＝１５ｐＦ である。
【００１３】一方、図７に示される回路の差動入力容量
Ｃin2 は、式（３）より、 Ｃin2 ＝（１／２）（１＋Ａ3F）・ＣCB＋（１／２）・
ＣEB＝７．５＋５＝１２．５ｐＦ であり、確かにＣin2 ＜Ｃin1 である。
Ｃin2 は、式（３）より、 Ｃin2 ＝（１／２）（１＋Ａ3F）・ＣCB＋（１／２）・
ＣEB＝７．５＋５＝１２．５ｐＦ であり、確かにＣin2 ＜Ｃin1 である。
【００１４】次に、２つの回路における出力ノイズの大
きさを比較する。図６において、出力信号Ｖout ，▽Ｖ
out における差動増幅率すなわち差動増幅回路全体とし
ての差動増幅率をＡTOT1とすると、ＡTOT1は、 ＡTOT1＝Ａ1 ・Ａ2 である。ところが、トランジスタＱ5 ，Ｑ6 からなるエ
ミッタフォロワの増幅率は１（Ａ2 ＝１）であるので、 ＡTOT1＝Ａ1 となる。ここで例えば、ＡTOT1＝３０、ＶN1＝ＶN2＝
１．０ｎＶrms とすると、図６に示される回路の出力ノ
イズＶNO1 は、式（２）より、 ＶNO1 ＝〔√｛（１．０×３０）2 ＋（１．０）2 ｝〕
×１．０＝３０．０２ｎＶrms となる。
きさを比較する。図６において、出力信号Ｖout ，▽Ｖ
out における差動増幅率すなわち差動増幅回路全体とし
ての差動増幅率をＡTOT1とすると、ＡTOT1は、 ＡTOT1＝Ａ1 ・Ａ2 である。ところが、トランジスタＱ5 ，Ｑ6 からなるエ
ミッタフォロワの増幅率は１（Ａ2 ＝１）であるので、 ＡTOT1＝Ａ1 となる。ここで例えば、ＡTOT1＝３０、ＶN1＝ＶN2＝
１．０ｎＶrms とすると、図６に示される回路の出力ノ
イズＶNO1 は、式（２）より、 ＶNO1 ＝〔√｛（１．０×３０）2 ＋（１．０）2 ｝〕
×１．０＝３０．０２ｎＶrms となる。
【００１５】一方、図７において、出力信号Ｖout ，▽
Ｖout でみた回路全体の差動増幅率ＡTOT2は、 ＡTOT2＝Ａ3F・Ａ4 で表される。今、ＡTOT2を、図６の回路におけると同じ
く、ＡTOT2＝３０とし、Ａ3Fを、入力容量の大きさを比
較したときと同じく、Ａ3F＝０．５とすると、ＡTOT2＝
３０とするためには、Ａ4 ＝６０にする必要がある。こ
のとき、図７に示される差動増幅回路の出力ノイズＶ
NO2 は、ＶN3＝ＶN4＝１．０ｎＶrms とすると、式
（４）より、 ＶNO2 ＝〔√｛（１．０×０．５）2 ＋（１．
０）2 ｝〕×６０＝６７．０８ｎＶrms となる。
Ｖout でみた回路全体の差動増幅率ＡTOT2は、 ＡTOT2＝Ａ3F・Ａ4 で表される。今、ＡTOT2を、図６の回路におけると同じ
く、ＡTOT2＝３０とし、Ａ3Fを、入力容量の大きさを比
較したときと同じく、Ａ3F＝０．５とすると、ＡTOT2＝
３０とするためには、Ａ4 ＝６０にする必要がある。こ
のとき、図７に示される差動増幅回路の出力ノイズＶ
NO2 は、ＶN3＝ＶN4＝１．０ｎＶrms とすると、式
（４）より、 ＶNO2 ＝〔√｛（１．０×０．５）2 ＋（１．
０）2 ｝〕×６０＝６７．０８ｎＶrms となる。
【００１６】以上のように、図６に示される差動増幅回
路と図７に示される差動増幅回路とを具体的数値を用い
て比較すると、差動入力容量の比は、 Ｃin2 ／Ｃin1 ＝０．８３ となって、図７に示される回路の入力容量の方が小さく
なっているのに対して、出力ノイズの比は、 ＶNO2 ／ＶNO1 ＝２．２３ となって、図７に示される回路の出力ノイズの方が大き
い。すなわち、入力容量を減少させることと出力ノイズ
を低減させることとは両立しない。
路と図７に示される差動増幅回路とを具体的数値を用い
て比較すると、差動入力容量の比は、 Ｃin2 ／Ｃin1 ＝０．８３ となって、図７に示される回路の入力容量の方が小さく
なっているのに対して、出力ノイズの比は、 ＶNO2 ／ＶNO1 ＝２．２３ となって、図７に示される回路の出力ノイズの方が大き
い。すなわち、入力容量を減少させることと出力ノイズ
を低減させることとは両立しない。
【００１７】これは、下記の理由による。今、図６に示
される回路および図７に示される回路それぞれにおける
入力容量および出力ノイズは次のように表される。
される回路および図７に示される回路それぞれにおける
入力容量および出力ノイズは次のように表される。
【００１８】 Ｃin1 ＝（１／２）（１＋Ａ0 ）・ＣCB＋ＣEB （５） Ｃin2 ＝（１／２）（１＋Ａ3F) ・ＣCB＋ＣEB （６） ＶNO1 ＝〔√｛（ＶN1・Ａ1 ）2 ＋（ＶN2）2 ｝〕・Ａ2 ＝√｛（ＶN1・Ａ1 ・Ａ2 ）2 ＋（ＶN2・Ａ2 ）2 ｝ ＝√｛（ＶN1・ＡTOT1）2 ＋（ＶN2・Ａ2 ）2 ｝ （Ｖrms ） （７） ＶNO2 ＝〔√｛（ＶN3・Ａ3F）2 ＋（ＶN4）2 ｝〕・Ａ4 ＝√｛（ＶN3・Ａ3F・Ａ4 ）2 ＋（ＶN4・Ａ4 ）2 ｝ ＝√｛（ＶN3・ＡTOT2）2 ＋（ＶN4・Ａ4 ）2 ｝ （Ｖrms ） （８） 式（５）と式（６）とを比較すると、それぞれの入力容
量の大きさを決めているのは、初段の差動増幅回路の差
動対トランジスタＱ1 ，Ｑ2 のコレクタ電極での差動増
幅率Ａ0 ，Ａ3Fであることが分る。ここで、図７に示さ
れる回路では、初段差動増幅回路に出力の全帰還を掛け
ることによりＡ3Fを１より小（例示の場合は、Ａ3F＝
０．５）に減衰させているので、その分、入力容量が小
さくなっている。
量の大きさを決めているのは、初段の差動増幅回路の差
動対トランジスタＱ1 ，Ｑ2 のコレクタ電極での差動増
幅率Ａ0 ，Ａ3Fであることが分る。ここで、図７に示さ
れる回路では、初段差動増幅回路に出力の全帰還を掛け
ることによりＡ3Fを１より小（例示の場合は、Ａ3F＝
０．５）に減衰させているので、その分、入力容量が小
さくなっている。
【００１９】次に、式（７）と式（８）とを比較する
と、入力端子から出力端子までの差動増幅率ＡTOT1，Ａ
TOT2を等しくするという条件のもとで、それぞれの回路
の出力ノイズの大きさを決めているのは、次段の増幅回
路の増幅率Ａ2 ，Ａ4 であることが分る。ここで、図６
に示される回路では、次段の回路がエミッタフォロワと
なっていることから、その増幅率Ａ2 ＝１であるのに対
して、図７に示される回路では、初段の差動増幅回路に
帰還を掛けてその実効的な差動増幅率Ａ3Fを１より小さ
く減衰させているので、全体の差動増幅率ＡTOT2を所定
値に保つために、次段の差動増幅回路の差動増幅率Ａ4
をその分増大させなければならず、その結果、出力ノイ
ズが大きくなってしまう。
と、入力端子から出力端子までの差動増幅率ＡTOT1，Ａ
TOT2を等しくするという条件のもとで、それぞれの回路
の出力ノイズの大きさを決めているのは、次段の増幅回
路の増幅率Ａ2 ，Ａ4 であることが分る。ここで、図６
に示される回路では、次段の回路がエミッタフォロワと
なっていることから、その増幅率Ａ2 ＝１であるのに対
して、図７に示される回路では、初段の差動増幅回路に
帰還を掛けてその実効的な差動増幅率Ａ3Fを１より小さ
く減衰させているので、全体の差動増幅率ＡTOT2を所定
値に保つために、次段の差動増幅回路の差動増幅率Ａ4
をその分増大させなければならず、その結果、出力ノイ
ズが大きくなってしまう。
【００２０】上述のように、従来の差動増幅回路では、
入力容量値を減少させることと、出力ノイズを減少させ
ることとは、両立しなかった。従って本発明は、入力容
量の低減と出力ノイズの低減とが共に可能な差動増幅回
路を提供することを目的とするものである。
入力容量値を減少させることと、出力ノイズを減少させ
ることとは、両立しなかった。従って本発明は、入力容
量の低減と出力ノイズの低減とが共に可能な差動増幅回
路を提供することを目的とするものである。
【００２１】
【課題を解決するための手段】本発明の差動増幅回路
は、互いのエミッタ電極が共通接続されて差動対をなし
それぞれのベース電極に差動増幅すべき入力信号を与え
られる二つのバイポーラトランジスタを含む初段差動増
幅回路を、コレクタ電極が負荷素子を介して電源端子に
接続されたバイポーラトランジンスからなり１より大な
る増幅率を持つ二つの増幅回路のそれぞれを、前記差動
対をなす二つのトランジスタそれぞれの負荷とするよう
に構成すると共に、前記初段差動増幅回路の出力を前記
負荷増幅回路を構成するバイポーラトランジスタのコレ
クタ電極から取り出し、増幅率がほぼ１であるエミッタ
フォロワのバイポーラトランジスタを介して外部に出力
すると同時に、その外部への出力信号を減衰させて、互
いに相手の負荷増幅回路を構成するバイポーラトランジ
スタのベース電極にたすき掛けとなるように帰還させる
ことにより、前記入力信号と前記出力信号との間の差動
増幅率を所定値に維持したまま、前記初段差動増幅回路
の前記差動対における実効的な差動増幅率を１より小に
減衰せしめるように構成したことを特徴とする差動増幅
回路である。
は、互いのエミッタ電極が共通接続されて差動対をなし
それぞれのベース電極に差動増幅すべき入力信号を与え
られる二つのバイポーラトランジスタを含む初段差動増
幅回路を、コレクタ電極が負荷素子を介して電源端子に
接続されたバイポーラトランジンスからなり１より大な
る増幅率を持つ二つの増幅回路のそれぞれを、前記差動
対をなす二つのトランジスタそれぞれの負荷とするよう
に構成すると共に、前記初段差動増幅回路の出力を前記
負荷増幅回路を構成するバイポーラトランジスタのコレ
クタ電極から取り出し、増幅率がほぼ１であるエミッタ
フォロワのバイポーラトランジスタを介して外部に出力
すると同時に、その外部への出力信号を減衰させて、互
いに相手の負荷増幅回路を構成するバイポーラトランジ
スタのベース電極にたすき掛けとなるように帰還させる
ことにより、前記入力信号と前記出力信号との間の差動
増幅率を所定値に維持したまま、前記初段差動増幅回路
の前記差動対における実効的な差動増幅率を１より小に
減衰せしめるように構成したことを特徴とする差動増幅
回路である。
【００２２】
【実施例】次に、本発明の好適な実施例について、図面
を参照して説明する。図１は、本発明の一実施例の回路
図である。図１を参照して、本実施例は、入力信号
Ｖin，▽Ｖinを差動増幅する初段の差動増幅回路１と、
この初段差動増幅回路１から信号を取り出して出力信号
Ｖout ，▽Ｖout として外部に出力するための出力部２
と、出力信号Ｖout ，▽Ｖout を非逆転で減衰させて初
段差動増幅回路１に帰還させる減衰回路部３とからなっ
ている。
を参照して説明する。図１は、本発明の一実施例の回路
図である。図１を参照して、本実施例は、入力信号
Ｖin，▽Ｖinを差動増幅する初段の差動増幅回路１と、
この初段差動増幅回路１から信号を取り出して出力信号
Ｖout ，▽Ｖout として外部に出力するための出力部２
と、出力信号Ｖout ，▽Ｖout を非逆転で減衰させて初
段差動増幅回路１に帰還させる減衰回路部３とからなっ
ている。
【００２３】初段差動増幅回路１の差動対の部分は、互
いのエミッタ電極どうしが共通接続された２つのｎｐｎ
型バイポーラトランジスタＱ1 ，Ｑ2 からなっている。
これら２つのトランジスタＱ1 ，Ｑ2 のエミッタ電極は
定電流源４を介して低位電源線５に接続している。この
差動対は、それぞれ、トランジスタＱ1 ，Ｑ2 のそれぞ
れにカスコード接続されたｎｐｎ型バイポーラトランジ
スタＱ3 ，Ｑ4 の動作抵抗を負荷としている。これら負
荷となる２つのトランジスタはそれぞれ、トランジスタ
Ｑ3 のコレクタ電極が抵抗素子Ｒ1 を介して、又、トラ
ンジスタＱ4 のコレクタ電極が抵抗素子Ｒ2 を介して高
位電源線６に接続されており、トランジスタＱ3 ，Ｑ4
を増幅素子とする増幅回路の増幅率が、抵抗素子Ｒ1 ，
Ｒ2 の値によって決まる構成となっている。この初段差
動増幅回路１の出力点は、トランジスタＱ3 のコレクタ
電極およびトランジスタＱ4 のコレクタ電極である。
いのエミッタ電極どうしが共通接続された２つのｎｐｎ
型バイポーラトランジスタＱ1 ，Ｑ2 からなっている。
これら２つのトランジスタＱ1 ，Ｑ2 のエミッタ電極は
定電流源４を介して低位電源線５に接続している。この
差動対は、それぞれ、トランジスタＱ1 ，Ｑ2 のそれぞ
れにカスコード接続されたｎｐｎ型バイポーラトランジ
スタＱ3 ，Ｑ4 の動作抵抗を負荷としている。これら負
荷となる２つのトランジスタはそれぞれ、トランジスタ
Ｑ3 のコレクタ電極が抵抗素子Ｒ1 を介して、又、トラ
ンジスタＱ4 のコレクタ電極が抵抗素子Ｒ2 を介して高
位電源線６に接続されており、トランジスタＱ3 ，Ｑ4
を増幅素子とする増幅回路の増幅率が、抵抗素子Ｒ1 ，
Ｒ2 の値によって決まる構成となっている。この初段差
動増幅回路１の出力点は、トランジスタＱ3 のコレクタ
電極およびトランジスタＱ4 のコレクタ電極である。
【００２４】出力部２は、それぞれがエミッタフォロワ
の２つのｎｐｎ型バイポーラトランジスタＱ5 ，Ｑ6 か
らなっている。すなわち、トランジスタＱ5 はコレクタ
電極が電源線６に接続され、ベース電極が初段差動増幅
回路１のトランジスタＱ3 のコレクタ電極に接続されて
いる。このエミッタフォロワトランジスタＱ5 は、その
エミッタ電極を出力点とし、ここから外部への出力信号
▽Ｖout を出力する。もう一方のエミッタフォロワトラ
ンジスタＱ6 は、同様に、コレクタ電極が電源線６に接
続され、ベース電極がトランジスタＱ4 のコレクタ電極
に接続されている。そしてエミッタ電極を出力点とし
て、ここから出力信号Ｖout を外部へ出力する。
の２つのｎｐｎ型バイポーラトランジスタＱ5 ，Ｑ6 か
らなっている。すなわち、トランジスタＱ5 はコレクタ
電極が電源線６に接続され、ベース電極が初段差動増幅
回路１のトランジスタＱ3 のコレクタ電極に接続されて
いる。このエミッタフォロワトランジスタＱ5 は、その
エミッタ電極を出力点とし、ここから外部への出力信号
▽Ｖout を出力する。もう一方のエミッタフォロワトラ
ンジスタＱ6 は、同様に、コレクタ電極が電源線６に接
続され、ベース電極がトランジスタＱ4 のコレクタ電極
に接続されている。そしてエミッタ電極を出力点とし
て、ここから出力信号Ｖout を外部へ出力する。
【００２５】減衰回路部３は、エミッタフォロワトラン
ジスタＱ5 の出力すなわち出力信号▽Ｖout を入力し、
これを非反転で減衰させて初段差動増幅回路１のトラン
ジスタＱ4 のベース電極に入力させると共に、エミッタ
フォロワトランジスタＱ6 の出力すなわち出力信号Ｖ
out を入力し、これを非反転で減衰させて初段差動増幅
回路１のトランジスタＱ3 のベース電極に入力させる。
この構成を視覚的に表現すれば、初段差動増幅回路にお
いては、一方の（負荷）増幅回路の出力信号を差動の相
手側の（負荷）増幅回路の入力点にもどすようにして、
２つの信号系統が互いにたすき掛けになるように帰還さ
せていることになる。
ジスタＱ5 の出力すなわち出力信号▽Ｖout を入力し、
これを非反転で減衰させて初段差動増幅回路１のトラン
ジスタＱ4 のベース電極に入力させると共に、エミッタ
フォロワトランジスタＱ6 の出力すなわち出力信号Ｖ
out を入力し、これを非反転で減衰させて初段差動増幅
回路１のトランジスタＱ3 のベース電極に入力させる。
この構成を視覚的に表現すれば、初段差動増幅回路にお
いては、一方の（負荷）増幅回路の出力信号を差動の相
手側の（負荷）増幅回路の入力点にもどすようにして、
２つの信号系統が互いにたすき掛けになるように帰還さ
せていることになる。
【００２６】以下に、本実施例の動作について説明す
る。図１に示す回路中のトランジスタＱ1 ，Ｑ2 からな
る差動対において、減衰回路部３からの帰還が掛かって
いないときの、トランジスタＱ1 ，Ｑ2 のコレクタ電極
での差動増幅率をＡ5 とし、減衰回路部３からの信号の
帰還増幅率（減衰回路部３からの帰還信号の、入力信号
Ｖin，▽Ｖinに対する差動増幅率。すなわち、この回路
全体の差動増幅率ＡTOT3＝Ａ5F・Ａ7 ・Ａ8 に、減衰回
路部３での減衰率を乗じたものに等しい）をＡ6とする
と、減衰回路部３から帰還が掛かっているときのトラン
ジスタＱ1 ，Ｑ2のコレクタ電極での差動増幅率Ａ
5Fは、 Ａ5F＝Ａ5 ／（Ａ6 −１） （９） となる。ここで、帰還が掛かっていないときの差動増幅
率Ａ5 は、トランジスタＱ1 のエミッタ電流ＩEQ1 で決
まる動作抵抗ｒeQ1 ＝（ｋＴ／ｑ）／ＩEQ1 （但し、ｋ
はボルツマン定数、Ｔは絶対温度、ｑは電子の電荷量）
と、トランジスタＱ3 のエミッタ電流ＩEQ3 で決まる動
作抵抗ｒeQ3 ＝（ｋＴ／ｑ）／ＩEQ3 の比ｒeQ3 ／ｒ
eQ1 で決まるが、いまＩEQ3 ＝ＩEQ1 であるので、Ａ5
＝１となる。従って、帰還を掛けたときの差動増幅率Ａ
5Fは、 Ａ5F＝１／（Ａ6 −１） （１０） となる。このとき、図１に示す回路の差動入力容量Ｃ
in3 は、 Ｃin3 ＝（１／２）（１＋Ａ5F）・ＣCB＋（１／２）・ＣEB ＝（１／２）｛１＋１／（Ａ6 −１）｝・ＣCB＋（１／２）・ＣEB （１１） で表される。例えば従来の回路におけると同様に、Ａ5F
＝（１／２）Ａ0 ＝０．５となるようにＡ6 を決め、Ｃ
CB＝ＣEB＝１０ｐＦであるとすると、式（１１）より、 Ｃin3 ＝（１／２）×（１＋０．５）×１０＋（１／２）×１０ ＝１２．５ｐＦ （１２） となって、式（１）で求められるＣin1 ＝１５ｐＦ（図
６に示される差動増幅回路での入力容量値）よりも小さ
くなる。
る。図１に示す回路中のトランジスタＱ1 ，Ｑ2 からな
る差動対において、減衰回路部３からの帰還が掛かって
いないときの、トランジスタＱ1 ，Ｑ2 のコレクタ電極
での差動増幅率をＡ5 とし、減衰回路部３からの信号の
帰還増幅率（減衰回路部３からの帰還信号の、入力信号
Ｖin，▽Ｖinに対する差動増幅率。すなわち、この回路
全体の差動増幅率ＡTOT3＝Ａ5F・Ａ7 ・Ａ8 に、減衰回
路部３での減衰率を乗じたものに等しい）をＡ6とする
と、減衰回路部３から帰還が掛かっているときのトラン
ジスタＱ1 ，Ｑ2のコレクタ電極での差動増幅率Ａ
5Fは、 Ａ5F＝Ａ5 ／（Ａ6 −１） （９） となる。ここで、帰還が掛かっていないときの差動増幅
率Ａ5 は、トランジスタＱ1 のエミッタ電流ＩEQ1 で決
まる動作抵抗ｒeQ1 ＝（ｋＴ／ｑ）／ＩEQ1 （但し、ｋ
はボルツマン定数、Ｔは絶対温度、ｑは電子の電荷量）
と、トランジスタＱ3 のエミッタ電流ＩEQ3 で決まる動
作抵抗ｒeQ3 ＝（ｋＴ／ｑ）／ＩEQ3 の比ｒeQ3 ／ｒ
eQ1 で決まるが、いまＩEQ3 ＝ＩEQ1 であるので、Ａ5
＝１となる。従って、帰還を掛けたときの差動増幅率Ａ
5Fは、 Ａ5F＝１／（Ａ6 −１） （１０） となる。このとき、図１に示す回路の差動入力容量Ｃ
in3 は、 Ｃin3 ＝（１／２）（１＋Ａ5F）・ＣCB＋（１／２）・ＣEB ＝（１／２）｛１＋１／（Ａ6 −１）｝・ＣCB＋（１／２）・ＣEB （１１） で表される。例えば従来の回路におけると同様に、Ａ5F
＝（１／２）Ａ0 ＝０．５となるようにＡ6 を決め、Ｃ
CB＝ＣEB＝１０ｐＦであるとすると、式（１１）より、 Ｃin3 ＝（１／２）×（１＋０．５）×１０＋（１／２）×１０ ＝１２．５ｐＦ （１２） となって、式（１）で求められるＣin1 ＝１５ｐＦ（図
６に示される差動増幅回路での入力容量値）よりも小さ
くなる。
【００２７】一方、本実施例の出力信号Ｖout ，▽
Ｖout における差動増幅率ＡTOT3は、トランジスタ
Ｑ3 ，Ｑ4 のコレクタ電極での差動増幅率をＡ7 、エミ
ッタフォロワトランジスタＱ5 ，Ｑ6 の増幅率をＡ8 と
すると、 ＡTOT3＝Ａ5F・Ａ7 ・Ａ8 となる。ここで、エミッタフォロワの増幅率は１、つま
りＡ8 ＝１であるので、 ＡTOT3＝Ａ5F・Ａ7 （１３） となる。ここで式（１３）から明かなように、本実施例
の場合、上記の回路全体としての差動増幅率ＡTOT3は、
初段差動増幅回路１の増幅率でもある。
Ｖout における差動増幅率ＡTOT3は、トランジスタ
Ｑ3 ，Ｑ4 のコレクタ電極での差動増幅率をＡ7 、エミ
ッタフォロワトランジスタＱ5 ，Ｑ6 の増幅率をＡ8 と
すると、 ＡTOT3＝Ａ5F・Ａ7 ・Ａ8 となる。ここで、エミッタフォロワの増幅率は１、つま
りＡ8 ＝１であるので、 ＡTOT3＝Ａ5F・Ａ7 （１３） となる。ここで式（１３）から明かなように、本実施例
の場合、上記の回路全体としての差動増幅率ＡTOT3は、
初段差動増幅回路１の増幅率でもある。
【００２８】いま、初段差動増幅回路１でのノイズレベ
ルをＶN5、次段のエミッタフォロワ出力部２でのノイズ
レベルをＶN6とすると、本実施例における出力ノイズＶ
NO3は、 ＶNO3 ＝〔√｛（ＶN5・Ａ5F・Ａ7 ）2 ＋（ＶN6）2 ｝〕・Ａ8 ＝√｛（ＶN5・Ａ5F・Ａ7 ・Ａ8 ）2 ＋（ＶN6・Ａ8 ）2 ｝ ＝√｛（ＶN5・ＡTOT3）2 ＋（ＶN6×１．０）2 ｝ （Ｖrms ） （１４） で示される。
ルをＶN5、次段のエミッタフォロワ出力部２でのノイズ
レベルをＶN6とすると、本実施例における出力ノイズＶ
NO3は、 ＶNO3 ＝〔√｛（ＶN5・Ａ5F・Ａ7 ）2 ＋（ＶN6）2 ｝〕・Ａ8 ＝√｛（ＶN5・Ａ5F・Ａ7 ・Ａ8 ）2 ＋（ＶN6・Ａ8 ）2 ｝ ＝√｛（ＶN5・ＡTOT3）2 ＋（ＶN6×１．０）2 ｝ （Ｖrms ） （１４） で示される。
【００２９】ここで、上述の式（１４）と前述の式
（８）とを比較すると、各段でのノイズレベル及び全体
としての差動増幅率が同じであるとすれば、つまり、 ＶN5＝ＶN3、ＶN6＝ＶN4、ＡTOT3＝ＡTOT2 であるとすると、図７に示される差動増幅回路では、全
体の差動増幅率ＡTOT2を所定の値に保つために後段の差
動増幅回路の増幅率Ａ4 を大きくせざるを得ないことか
ら、出力ノイズＶNO2 が高くなってしまうのに対して、
本実施例の場合には、後段をエミッタフォロワで構成し
ておりその増幅率Ａ8 が１であるので、出力ノイズＶ
NO3 が、図７に示される差動増幅回路の出力ノイズＶ
NO2 より小さくなる。
（８）とを比較すると、各段でのノイズレベル及び全体
としての差動増幅率が同じであるとすれば、つまり、 ＶN5＝ＶN3、ＶN6＝ＶN4、ＡTOT3＝ＡTOT2 であるとすると、図７に示される差動増幅回路では、全
体の差動増幅率ＡTOT2を所定の値に保つために後段の差
動増幅回路の増幅率Ａ4 を大きくせざるを得ないことか
ら、出力ノイズＶNO2 が高くなってしまうのに対して、
本実施例の場合には、後段をエミッタフォロワで構成し
ておりその増幅率Ａ8 が１であるので、出力ノイズＶ
NO3 が、図７に示される差動増幅回路の出力ノイズＶ
NO2 より小さくなる。
【００３０】以下に、減衰回路部３の具体的構成例をい
くつか示す。
くつか示す。
【００３１】具体例１ 図２は、具体例１の回路図である。同図を参照するとこ
の具体例の減衰回路部３では、抵抗素子Ｒ3 とダイオー
ドＤ1 と定電流源７の直列接続回路が、出力部２のエミ
ッタフォロワトランジスタＱ5 の出力点（エミッタ電
極）と低位電源線５との間に順方向になるように接続さ
れている。同様に、抵抗素子Ｒ4 とダイオードＤ2 と定
電流源７の直列接続回路が、エミッタフォロワトランジ
スタＱ6 のエミッタ電極と低位電源線５との間に順方向
になるように接続されている。つまり、定電流源７は、
両方の直列接続回路に共通の電流源となっている。そし
て、抵抗素子Ｒ3 とダイオードＤ1 のアノードとの接続
点からの信号が、初段増幅回路１のトランジスタＱ4 の
ベース電極に帰還され、一方、抵抗素子Ｒ4 とダイオー
ドＤ2 のアノードとの接続点からの信号が、トランジス
タＱ3 のベース電極に入力されている。
の具体例の減衰回路部３では、抵抗素子Ｒ3 とダイオー
ドＤ1 と定電流源７の直列接続回路が、出力部２のエミ
ッタフォロワトランジスタＱ5 の出力点（エミッタ電
極）と低位電源線５との間に順方向になるように接続さ
れている。同様に、抵抗素子Ｒ4 とダイオードＤ2 と定
電流源７の直列接続回路が、エミッタフォロワトランジ
スタＱ6 のエミッタ電極と低位電源線５との間に順方向
になるように接続されている。つまり、定電流源７は、
両方の直列接続回路に共通の電流源となっている。そし
て、抵抗素子Ｒ3 とダイオードＤ1 のアノードとの接続
点からの信号が、初段増幅回路１のトランジスタＱ4 の
ベース電極に帰還され、一方、抵抗素子Ｒ4 とダイオー
ドＤ2 のアノードとの接続点からの信号が、トランジス
タＱ3 のベース電極に入力されている。
【００３２】本具体例で、抵抗素子Ｒ3 ，Ｒ4 の抵抗値
を等しくし、ダイオードＤ1 ，Ｄ2の接合面積を等しく
したとき、初段差動増幅回路１のトランジスタＱ3 のベ
ース電極への帰還量とトランジスタＱ4 のベース電極へ
の帰還量とは等しくなる。つまり、それぞれの帰還増幅
率がＡ6 ／２となり、ダイオードＤ1 ，Ｄ2 の動作抵抗
の値をそれぞれ、ｒD1，ｒD2とすると、 Ａ6 ／２＝（ｒD1）／（Ｒ3 ＋ｒD1）・（ＡTOT3／２） Ａ6 ／２＝（ｒD2）／（Ｒ4 ＋ｒD2）・（ＡTOT3／２） （１５） となる。
を等しくし、ダイオードＤ1 ，Ｄ2の接合面積を等しく
したとき、初段差動増幅回路１のトランジスタＱ3 のベ
ース電極への帰還量とトランジスタＱ4 のベース電極へ
の帰還量とは等しくなる。つまり、それぞれの帰還増幅
率がＡ6 ／２となり、ダイオードＤ1 ，Ｄ2 の動作抵抗
の値をそれぞれ、ｒD1，ｒD2とすると、 Ａ6 ／２＝（ｒD1）／（Ｒ3 ＋ｒD1）・（ＡTOT3／２） Ａ6 ／２＝（ｒD2）／（Ｒ4 ＋ｒD2）・（ＡTOT3／２） （１５） となる。
【００３３】今、前述の従来の差動増幅回路におけると
同一条件で比較するために、全体の差動増幅率ＡTOT3＝
３０倍、帰還が掛かっているときの初段差動増幅回路１
のトランジスタＱ1 ，Ｑ2 のコレクタ電極での差動増幅
率Ａ5F＝０．５倍であるとすると、このようにするため
には、式（１０）と式（１３）とより、Ａ6 ＝３．０
倍、Ａ7 ＝６０倍にする必要がある。すなわち、減衰回
路部３での減衰率を１／１０にする必要がある。ここ
で、定電流源７の電流値を１ｍＡとすると、ダイオード
の動作抵抗は、ｒD1＝ｒD2＝２６ｍＶ／（ＩE ／２）＝
５２．０Ωとなるので、式（１５）より、 Ａ6 ／２＝１．５＝｛５２／（Ｒ3 ＋５２）｝×（３０
／２） Ａ6 ／２＝１．５＝｛５２／（Ｒ4 ＋５２）｝×（３０
／２） となり、Ｒ3 ＝Ｒ4 ＝４６８Ωとすれば、Ａ6 ＝３．０
倍にすることができる。このとき、初段増幅回路１での
ノイズレベルＶNO5 ＝１．０ｎＶrms 、次段出力エミッ
タフォロワ２でのノイズレベルＶNO6 ＝１．０ｎＶrms
とすると、本具体例での出力ノイズＶNO3 は式（１４）
より、 ＶNO3 ＝√｛（１．０×３０）2 ＋（１．０×１．０）2 ｝ ＝３０．０２ｎＶrms ＜ＶNO2 ＝６７．０８ｎＶrms （１５） となり、図７に示される従来の差動増幅回路における出
力ノイズより小さい。
同一条件で比較するために、全体の差動増幅率ＡTOT3＝
３０倍、帰還が掛かっているときの初段差動増幅回路１
のトランジスタＱ1 ，Ｑ2 のコレクタ電極での差動増幅
率Ａ5F＝０．５倍であるとすると、このようにするため
には、式（１０）と式（１３）とより、Ａ6 ＝３．０
倍、Ａ7 ＝６０倍にする必要がある。すなわち、減衰回
路部３での減衰率を１／１０にする必要がある。ここ
で、定電流源７の電流値を１ｍＡとすると、ダイオード
の動作抵抗は、ｒD1＝ｒD2＝２６ｍＶ／（ＩE ／２）＝
５２．０Ωとなるので、式（１５）より、 Ａ6 ／２＝１．５＝｛５２／（Ｒ3 ＋５２）｝×（３０
／２） Ａ6 ／２＝１．５＝｛５２／（Ｒ4 ＋５２）｝×（３０
／２） となり、Ｒ3 ＝Ｒ4 ＝４６８Ωとすれば、Ａ6 ＝３．０
倍にすることができる。このとき、初段増幅回路１での
ノイズレベルＶNO5 ＝１．０ｎＶrms 、次段出力エミッ
タフォロワ２でのノイズレベルＶNO6 ＝１．０ｎＶrms
とすると、本具体例での出力ノイズＶNO3 は式（１４）
より、 ＶNO3 ＝√｛（１．０×３０）2 ＋（１．０×１．０）2 ｝ ＝３０．０２ｎＶrms ＜ＶNO2 ＝６７．０８ｎＶrms （１５） となり、図７に示される従来の差動増幅回路における出
力ノイズより小さい。
【００３４】具体例２次に、図３は、減衰回路部の構成
を変えた具体例２の回路図である。同図を参照するとこ
の具体例２は、図２に示した具体例１の減衰回路部中に
おけるダイオードＤ1 ，Ｄ2 をそれぞれ、抵抗素子
Ｒ5 ，Ｒ6 に代えた点が、具体例１と異なっている。本
具体例において、各トランジスタＱ3 ，Ｑ4 それぞれへ
の帰還増幅率Ａ6 ／２は、 Ａ6 ／２＝｛Ｒ5 ／（Ｒ3 ＋Ｒ5 ）｝・（ＡTOT3／２） Ａ6 ／２＝｛Ｒ6 ／（Ｒ4 ＋Ｒ6 ）｝・（ＡTOT3／２） となる。
を変えた具体例２の回路図である。同図を参照するとこ
の具体例２は、図２に示した具体例１の減衰回路部中に
おけるダイオードＤ1 ，Ｄ2 をそれぞれ、抵抗素子
Ｒ5 ，Ｒ6 に代えた点が、具体例１と異なっている。本
具体例において、各トランジスタＱ3 ，Ｑ4 それぞれへ
の帰還増幅率Ａ6 ／２は、 Ａ6 ／２＝｛Ｒ5 ／（Ｒ3 ＋Ｒ5 ）｝・（ＡTOT3／２） Ａ6 ／２＝｛Ｒ6 ／（Ｒ4 ＋Ｒ6 ）｝・（ＡTOT3／２） となる。
【００３５】本具体例では、式（１５）において、ダイ
オードＤ1 ，Ｄ2 の動作抵抗ｒD1，ｒD2がそれぞれ、ｒ
D1＝Ｒ5 ，ｒD2＝Ｒ6 になっていると考えることができ
るので、Ｒ5 ＝Ｒ6 ＝５２．０Ω、Ｒ3 ＝Ｒ4 ＝４６８
Ωとすれば、具体例１におけると同様にＡ6 ＝３．０倍
とすることができて、入力容量値、出力ノイズの大きさ
共に具体例１におけると同じ値にすることができる。
オードＤ1 ，Ｄ2 の動作抵抗ｒD1，ｒD2がそれぞれ、ｒ
D1＝Ｒ5 ，ｒD2＝Ｒ6 になっていると考えることができ
るので、Ｒ5 ＝Ｒ6 ＝５２．０Ω、Ｒ3 ＝Ｒ4 ＝４６８
Ωとすれば、具体例１におけると同様にＡ6 ＝３．０倍
とすることができて、入力容量値、出力ノイズの大きさ
共に具体例１におけると同じ値にすることができる。
【００３６】具体例３ 図４は、具体例３の回路図である。同図を参照すると本
具体例は、減衰回路部中の定電流源７を、ダイオードＤ
1 ，…，Ｄn のｎ段積みで構成した点が、図３に示した
具体例２と異っている。したがって本具体例は、抵抗値
Ｒ3 、Ｒ5 およびＲ4 ，Ｒ6 を、具体例２におけると同
一の値にすると、入力容量値，出力ノイズ値が共に具体
例２におけると同じ大きさになる。尚、本具体例に用い
た定電流源の構成が具体例１の定電流源としても用いる
ことができることは、言うまでもない。
具体例は、減衰回路部中の定電流源７を、ダイオードＤ
1 ，…，Ｄn のｎ段積みで構成した点が、図３に示した
具体例２と異っている。したがって本具体例は、抵抗値
Ｒ3 、Ｒ5 およびＲ4 ，Ｒ6 を、具体例２におけると同
一の値にすると、入力容量値，出力ノイズ値が共に具体
例２におけると同じ大きさになる。尚、本具体例に用い
た定電流源の構成が具体例１の定電流源としても用いる
ことができることは、言うまでもない。
【００３７】具定例４ 図５は、具体例４の回路図である。同図を参照して、本
具体例では、出力部２のエミッタフォロワトランジスタ
Ｑ5 ，Ｑ6 のそれぞれに独立に、定電流源８，９を与え
ている。すなわち、トランジスタＱ5 のエミッタ電極と
低位電源線５との間に定電流源８を接続し、同様に、ト
ランジスタＱ6 のエミッタ電極と低位電源線５との間に
定電流源９を接続している。トランジスタＱ5 のエミッ
タ電極とトランジスタＱ6 のエミッタ電極との間には、
３つの抵抗素子Ｒ7 ，Ｒ8 ，Ｒ9がこの順に直列接続さ
れている。そして、抵抗素子Ｒ7 とＲ8 との接続点に表
われる信号が初段差動増幅回路１のトランジスタＱ4 の
ベース電極に入力され、抵抗素子Ｒ8 とＲ9 との接続点
に表われる信号がトランジスタＱ3 のベース電極に入力
されるように構成となっている。
具体例では、出力部２のエミッタフォロワトランジスタ
Ｑ5 ，Ｑ6 のそれぞれに独立に、定電流源８，９を与え
ている。すなわち、トランジスタＱ5 のエミッタ電極と
低位電源線５との間に定電流源８を接続し、同様に、ト
ランジスタＱ6 のエミッタ電極と低位電源線５との間に
定電流源９を接続している。トランジスタＱ5 のエミッ
タ電極とトランジスタＱ6 のエミッタ電極との間には、
３つの抵抗素子Ｒ7 ，Ｒ8 ，Ｒ9がこの順に直列接続さ
れている。そして、抵抗素子Ｒ7 とＲ8 との接続点に表
われる信号が初段差動増幅回路１のトランジスタＱ4 の
ベース電極に入力され、抵抗素子Ｒ8 とＲ9 との接続点
に表われる信号がトランジスタＱ3 のベース電極に入力
されるように構成となっている。
【００３８】本具体例において、Ｒ7 ＝Ｒ8 とすると、
初段差動増幅器のトランジスタＱ3のベース電極への帰
還増幅率と、トランジスタＱ4 のベース電極への帰還増
幅率とはそれぞれ等しくＡ6 ／２となり、 Ａ6 ／２＝｛Ｒ7 ／（Ｒ7 ＋Ｒ8 ＋Ｒ9 ）｝・ＡTOT3 Ａ6 ／２＝｛Ｒ9 ／（Ｒ7 ＋Ｒ8 ＋Ｒ9 ）｝・ＡTOT3 となる。
初段差動増幅器のトランジスタＱ3のベース電極への帰
還増幅率と、トランジスタＱ4 のベース電極への帰還増
幅率とはそれぞれ等しくＡ6 ／２となり、 Ａ6 ／２＝｛Ｒ7 ／（Ｒ7 ＋Ｒ8 ＋Ｒ9 ）｝・ＡTOT3 Ａ6 ／２＝｛Ｒ9 ／（Ｒ7 ＋Ｒ8 ＋Ｒ9 ）｝・ＡTOT3 となる。
【００３９】本具体例において、ＡTOT3＝３０倍のとき
Ａ6 ＝３．０倍となるようにするには、例えば、Ｒ7 ＝
Ｒ9 ＝２００Ωとすると、 Ａ6 ／２＝｛２００／（２００＋Ｒ8 ＋２００）｝×３
０ より、Ｒ8 ＝３．６ｋΩとすればよい。このとき、本具
体例での入力容量値、出力ノイズの大きさは、これまで
述べた具体例１、具体例２及び具体例３におけると同一
の値になる。
Ａ6 ＝３．０倍となるようにするには、例えば、Ｒ7 ＝
Ｒ9 ＝２００Ωとすると、 Ａ6 ／２＝｛２００／（２００＋Ｒ8 ＋２００）｝×３
０ より、Ｒ8 ＝３．６ｋΩとすればよい。このとき、本具
体例での入力容量値、出力ノイズの大きさは、これまで
述べた具体例１、具体例２及び具体例３におけると同一
の値になる。
【００４０】これまで述べたように、具体例１〜４によ
れば、入力容量値Ｃin3 がＣin3 ＝１２．５ｐＦとな
り、出力ノイズＶNO3 がＶNO3 ＝３０．０２ｎＶrms と
なる。すなわち、図６に示される従来の差動増幅回路に
比べて、入力容量値を、Ｃin3／Ｃin1 ＝１２．５ｐＦ
／１５．０ｐＦ＝０．８３に減少させ、図７に示される
従来の差動増幅回路に比べて、出力ノイズを、ＶNO3 ／
ＶNO2 ＝３０．０２ｍＶ／６７．０８ｍＶ＝０．４４８
に減少させることができ、図６に示される差動増幅回路
と同等の低出力ノイズ性と、図７に示される差動増幅回
路と同等の低入力容量性とを兼ね備えることができる。
れば、入力容量値Ｃin3 がＣin3 ＝１２．５ｐＦとな
り、出力ノイズＶNO3 がＶNO3 ＝３０．０２ｎＶrms と
なる。すなわち、図６に示される従来の差動増幅回路に
比べて、入力容量値を、Ｃin3／Ｃin1 ＝１２．５ｐＦ
／１５．０ｐＦ＝０．８３に減少させ、図７に示される
従来の差動増幅回路に比べて、出力ノイズを、ＶNO3 ／
ＶNO2 ＝３０．０２ｍＶ／６７．０８ｍＶ＝０．４４８
に減少させることができ、図６に示される差動増幅回路
と同等の低出力ノイズ性と、図７に示される差動増幅回
路と同等の低入力容量性とを兼ね備えることができる。
【００４１】
【発明の効果】以上説明したように、本発明の差動増幅
回路は、初段増幅回路における差動対の負荷として差動
対トランジスタにカスコード接続されたトランジスタか
らなる増幅回路を用い、その増幅回路の出力点からの差
動増幅出力を、増幅率が１以下であるエミッタフォロワ
で受けて外部に出力すると共に、減衰させて初段のカス
コードトランジタのベース電極に帰還させている。この
構成によれば、入力容量の大きさを決める初段差動対ト
ランジスタの実質的な差動増幅率を１より小さくできる
ので、入力容量値を小さくできる。又、出力ノイズの大
きさを決める出力部の増幅率が１以下であるので、出力
ノイズも小さくできる。しかも、初段差動増幅回路のカ
スコード接続のトランジスタが増幅作用を持っておりそ
の増幅率が調整可能であるので、全体としての差動増幅
率が犠牲になることはない。
回路は、初段増幅回路における差動対の負荷として差動
対トランジスタにカスコード接続されたトランジスタか
らなる増幅回路を用い、その増幅回路の出力点からの差
動増幅出力を、増幅率が１以下であるエミッタフォロワ
で受けて外部に出力すると共に、減衰させて初段のカス
コードトランジタのベース電極に帰還させている。この
構成によれば、入力容量の大きさを決める初段差動対ト
ランジスタの実質的な差動増幅率を１より小さくできる
ので、入力容量値を小さくできる。又、出力ノイズの大
きさを決める出力部の増幅率が１以下であるので、出力
ノイズも小さくできる。しかも、初段差動増幅回路のカ
スコード接続のトランジスタが増幅作用を持っておりそ
の増幅率が調整可能であるので、全体としての差動増幅
率が犠牲になることはない。
【図１】本発明の一実施例の回路図である。
【図２】図１に示す回路における減衰回路部の構成を具
体的に示す具体例１の回路図でである。
体的に示す具体例１の回路図でである。
【図３】図１に示す回路における減衰回路部の構成を具
体的に示す具体例２の回路図でである。
体的に示す具体例２の回路図でである。
【図４】図１に示す回路における減衰回路部の構成を具
体的に示す具体例３の回路図でである。
体的に示す具体例３の回路図でである。
【図５】図１に示す回路における減衰回路部の構成を具
体的に示す具体例４の回路図でである。
体的に示す具体例４の回路図でである。
【図６】従来の差動増幅回路の一例の回路図である。
【図７】従来の差動増幅回路の他の例の回路図である。
１ 初段差動増幅回路 ２ 出力部 ３ 減衰回路部 ４ 定電流源 ５ 低位電源線 ６ 高位電源線 ７，８，９ 定電流源
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田村 慶幸 神奈川県川崎市中原区小杉町一丁目403 番53 日本電気アイシーマイコンシステ ム株式会社内 (56)参考文献 特開 平１−114205（ＪＰ，Ａ)
Claims (7)
- 【請求項１】 互いのエミッタ電極が共通接続されて差
動対をなしそれぞれのベース電極に差動増幅すべき入力
信号を与えられる二つのバイポーラトランジスタを含む
初段差動増幅回路を、コレクタ電極が負荷素子を介して
電源端子に接続されたバイポーラトランジンスからなり
１より大なる増幅率を持つ二つの増幅回路のそれぞれ
を、前記差動対をなす二つのトランジスタそれぞれの負
荷とするように構成すると共に、 前記初段差動増幅回路の出力を前記負荷増幅回路を構成
するバイポーラトランジスタのコレクタ電極から取り出
し、増幅率がほぼ１であるエミッタフォロワのバイポー
ラトランジスタを介して外部に出力すると同時に、その
外部への出力信号を減衰させて、互いに相手の負荷増幅
回路を構成するバイポーラトランジスタのベース電極に
たすき掛けとなるように帰還させることにより、 前記入力信号と前記出力信号との間の差動増幅率を所定
値に維持したまま、前記初段差動増幅回路の前記差動対
における実効的な差動増幅率を１より小に減衰せしめる
ように構成したことを特徴とする差動増幅回路。 - 【請求項２】 それぞれのベース電極に差動増幅すべき
二つの入力信号を与えられる二つのバイポーラトランジ
スタがそれぞれのエミッタ電極を共通接続されて差動対
を構成すると共に、それぞれのトランジスタにカスコー
ド接続されたバイポーラトランジスタ及び負荷素子の直
列接続からなる増幅回路をそれぞれの負荷とし、それぞ
れの負荷増幅回路を構成する二つのトランジスタのコレ
クタ電極を出力点とするように構成した初段差動増幅回
路と、 前記初段差動増幅回路の一方の負荷増幅回路の出力点か
ら取り出した信号をベース電極に受けるバイポーラトラ
ンジスタで構成した第１のエミッタフォロワ及び、前記
初段差動増幅回路の他方の負荷増幅回路の出力点から取
り出した信号をベース電極に受けるバイポーラトランジ
スタで構成した第２のエミッタフォロワからなる出力段
と、 前記第１のエミッタフォロワの出力信号を入力してこれ
を減衰させ前記他方の負荷増幅回路を構成するトランジ
スタのベース電極に非反転で帰還させると共に、前記第
２のエミッタフォロワの出力信号を入力してこれを減衰
させ前記一方の負荷増幅回路を構成するトランジスタの
ベース電極に非反転で帰還させる減衰回路部とを含み、 前記初段差動増幅回路の差動対トランジスタのベース電
極に入力した信号を差動増幅して、前記第１のエミッタ
フォロワのエミッタ電極および前記第２のエミッタフォ
ロワのエミッタ電極から外部に出力するように構成した
ことを特徴とする差動増幅回路。 - 【請求項３】 互いに共通接続されたエミッタ電極を第
１の定電流源を介して第１の電源端子に接続された第１
及び第２のバイポーラトランジスタと、それぞれ、コレ
クタ電極が抵抗素子を介して第２の電源端子に接続され
た前記第１及び第２のバイポーラトランジスタと同一導
電型の第３及び第４のバイポーラトランジスタとを含
み、前記第１のバイポーラトランジスタのコレクタ電極
と前記第３のバイポーラトランジスタのエミッタ電極と
を接続し、前記第２のバイポーラトランジスタのコレク
タ電極と前記第４のバイポーラトランジスタのエミッタ
電極とを接続した構成の初段差動増幅回路と、 前記第３のバイポーラトランジスタのコレクタ電極を入
力点とする第１のエミッタフォロワ及び、前記第４のバ
イポーラトランジスタのコレクタ電極を入力点とする第
２のエミッタフォロワからなる出力部と、 前記第１のエミッタフォロワの出力信号を入力し、その
信号を減衰させて前記第４のバイポーラトランジスタの
ベース電極への入力信号として出力すると共に、前記第
２のエミッタフォロワの出力信号を入力し、その信号を
減衰させて前記第３のバイポーラトランジスタのコレク
タ電極への入力信号として出力する減衰回路部とを含
み、 前記第１及び第２のバイポーラトランジスタのそれぞれ
のベース電極に差動増幅すべき信号を外部から入力し、
差動増幅した信号を前記第１及び前記第２のエミッタフ
ォロワのそれぞれの出力点から外部に出力するように構
成した差動増幅回路。 - 【請求項４】 請求項３記載の差動増幅回路において、
前記減衰回路部を、 一端が前記第１のエミッタフォロワの出力点に接続され
た第１の抵抗素子とカソード電極が第２の定電流源を介
して前記第１の電源端子に接続された第１のダイオード
との直列接続および、一端が前記第２のエミッタフォロ
ワの出力点に接続された第２の抵抗素子とカソード電極
が前記第２の定電流源を介して前記第１の電源端子に接
続された第２のダイオードとの直列接続で構成し、前記
第１の抵抗素子と前記第１のダイオードとの直列接続点
からの信号を前記第４のバイポーラトランジスタのベー
ス電極に入力し、前記第２の抵抗素子と前記第２のダイ
オードとの直列接続点からの信号を前記第３のバイポー
ラトランジスタのベース電極に入力するようにしたこと
を特徴とする差動増幅回路。 - 【請求項５】 請求項４記載の差動増幅回路において、
前記減衰回路部を構成する第１及び第２のダイオードの
それぞれを、抵抗素子に替えたことを特徴とする差動増
幅回路。 - 【請求項６】 請求項４又は請求項５記載の差動増幅回
路において、前記減衰回路部を構成する前記第２の定電
流源を、少くとも一つ以上のダイオードの直列接続で構
成したことを特徴とする差動増幅回路。 - 【請求項７】 請求項３記載の差動増幅回路において、
前記減衰回路部を、 前記第１のエミッタフォロワの出力点と前記第１の電源
端子との間に接続された第３の定電流源と、前記第２の
エミッタフォロワの出力点と前記第１の電源端子との間
に接続された第４の定電流源と、一端が前記第１のエミ
ッタフォロワの出力点に接続された第３の抵抗素子と一
端が前記第２のエミッタロワの出力点に接続された第４
の抵抗素子と前記第３及び第４の抵抗素子に接続された
第５の抵抗素子の直列接続で構成し、前記第３の抵抗素
子と前記第５の抵抗素子との直列接続点からの信号を前
記第４のバイポーラトランジスタのベース電極に入力す
ると共に、前記第４の抵抗素子と前記第５の抵抗素子と
の直列接続点からの信号を前記第３のバイポーラトラン
ジスタのベース電極に入力するようにしたことを特徴と
する差動増幅回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6109855A JP2588368B2 (ja) | 1994-05-24 | 1994-05-24 | 差動増幅回路 |
| KR1019950012925A KR0152701B1 (ko) | 1994-05-24 | 1995-05-23 | 감쇠 귀환형 차동증폭기 |
| US08/449,528 US5568092A (en) | 1994-05-24 | 1995-05-24 | Attenuated feedback type differential amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6109855A JP2588368B2 (ja) | 1994-05-24 | 1994-05-24 | 差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07321572A JPH07321572A (ja) | 1995-12-08 |
| JP2588368B2 true JP2588368B2 (ja) | 1997-03-05 |
Family
ID=14520905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6109855A Expired - Fee Related JP2588368B2 (ja) | 1994-05-24 | 1994-05-24 | 差動増幅回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5568092A (ja) |
| JP (1) | JP2588368B2 (ja) |
| KR (1) | KR0152701B1 (ja) |
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|---|---|---|---|---|
| US6140872A (en) * | 1999-10-28 | 2000-10-31 | Burr-Brown Corporation | Offset-compensated amplifier input stage and method |
| JP2002111412A (ja) * | 2000-09-29 | 2002-04-12 | Toshiba Corp | 増幅回路 |
| DE60034131T2 (de) * | 2000-12-04 | 2008-01-24 | Infineon Technologies Ag | Treiber für einen externen Feldeffekttransistor mit hoher Genauigkeit und Gate-Spannungsschutz |
| US6980874B2 (en) * | 2003-07-01 | 2005-12-27 | General Electric Company | System and method for detecting an anomalous condition in a multi-step process |
| WO2005074126A1 (en) * | 2004-01-29 | 2005-08-11 | Koninklijke Philips Electronics N.V. | Switching cascode driver configuration |
| KR100744028B1 (ko) * | 2005-09-29 | 2007-07-30 | 주식회사 하이닉스반도체 | 차동증폭장치 |
| JP5025171B2 (ja) * | 2005-09-29 | 2012-09-12 | エスケーハイニックス株式会社 | 差動増幅装置 |
| KR100819119B1 (ko) * | 2006-01-09 | 2008-04-04 | 삼성전자주식회사 | 초광대역 응용을 위한 필터의 ｃｍｏｓ 증폭기 및 그 방법 |
| JP5445458B2 (ja) * | 2008-09-02 | 2014-03-19 | 日本電気株式会社 | 差動増幅器及びその構成方法 |
| JP5139963B2 (ja) * | 2008-12-15 | 2013-02-06 | ルネサスエレクトロニクス株式会社 | 差動増幅器 |
| RU2452077C1 (ru) * | 2011-06-10 | 2012-05-27 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") | Операционный усилитель с парафазным выходом |
| RU2461957C1 (ru) * | 2011-08-25 | 2012-09-20 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") | Дифференциальный каскад с повышенным усилением по напряжению |
| RU2468500C1 (ru) * | 2011-10-12 | 2012-11-27 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") | Каскодный дифференциальный усилитель |
| RU2463703C1 (ru) * | 2011-11-10 | 2012-10-10 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") | Каскодный дифференциальный усилитель |
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| FR3029717A1 (ja) * | 2014-12-09 | 2016-06-10 | St Microelectronics Crolles 2 Sas |
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|---|---|---|---|---|
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| JPH02223209A (ja) * | 1988-11-21 | 1990-09-05 | Nippon Telegr & Teleph Corp <Ntt> | 帰還形負荷を用いた増幅回路 |
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- 1994-05-24 JP JP6109855A patent/JP2588368B2/ja not_active Expired - Fee Related
-
1995
- 1995-05-23 KR KR1019950012925A patent/KR0152701B1/ko not_active IP Right Cessation
- 1995-05-24 US US08/449,528 patent/US5568092A/en not_active Expired - Fee Related
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| KR0152701B1 (ko) | 1998-12-15 |
| JPH07321572A (ja) | 1995-12-08 |
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|---|---|---|---|
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