KR100295932B1 - 인쇄회로기판제조방법및이에의해형성된인쇄회로기판 - Google Patents

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제임스 러셀 버프
도날드 세톤 파쿠하
로스 윌리암 케슬러
마이클 조셉 클로도우스키
앤드류 마이클 세맨
개리 리 쉴드
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포만 제프리 엘
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Abstract

본 발명에 의하면 실질적으로 상호 평탄한(coplanar) 상부 표면을 갖는 복수의 도전성 범프(conductive bumps)를 포함하는 인쇄 회로 기판(printed circuit board)을 형성하는 방법이 제공된다. 본 발명의 방법은 제 1 두께를 갖는 실질적으로 평탄한 금속층을 적어도 하나의 유전체 표면 상에 형성하는 단계와, 금속층 상에 제 1 포토레지스트(photoresist)를 도포(applying)하는 단계와, 제 1 포토레지스트를 이미지화(imaging)하여 도전성 범프의 패턴을 규정하는 단계와, 금속층의 노출 부분을 제 2 두께가 되도록 노출시켜 도전성 범프를 형성하는 단계와, 제 1 포토레지스트를 제거하는 단계와, 금속층에 제 2 포토레지스트를 도포하는 단계와, 제 2 포토레지스트를 이미지화하여 회로의 패턴을 규정하는 단계와, 금속층의 노출 부분을 에칭하여 전기 회로를 제공하는 단계와, 제 2 포토레지스트를 제거하는 단계를 포함한다. 또한, 본 발명은 유전체층의 마주보는 면 상에 배치되는 두 개의 도전층이 실질적으로 상호 평탄한 도전성 범프들 중 적어도 하나에 의해 상호접속되는 인쇄 회로 기판을 마련하는 방법을 제공한다. 본 발명의 방법은 실질적으로 상호 평탄한 도전성 범프 및 회로 상에 제 2 유전체층을 증착하는 단계와, 적어도 하나의 도전성 범프의 상부 표면을 노출시키는 단계와, 제 2 유전체층과, 도전성 범프의 노출된 상부 표면 상에 제 2 금속층을 증착하는 단계를 더 포함한다. 또한, 본 발명의 방법은 보강 패널(reinforced panel)을 마련하는 방법에 관한 것이다. 본 발명의 방법은 적어도 하나의 유전체 기판 표면 상에 제 1 높이를 갖는 금속층을 도포하는 단계와, 금속층에 제 1 포토레지스트를 도포하는 단계와, 포토레지스트를 이미지화하여, 그 내부에 개구를 규정하는 적어도 하나의 잔여 포토레지스트 부분과, 적어도 하나의 노출된 금속층 영역을 제공하는 단계와, 노출된 금속층 영역을 제 2 높이가 되도록 에칭하는 단계와, 잔여 포토레지스트를 제거하여, 유전체층과, 제 2 높이를 갖는 적어도 하나의 영역 및 제 1 높이를 갖는 적어도 하나의 영역을 포함하는 금속층을 포함하는 다층 구조(multi-layered structure)를 제공하는 단계를 포함한다.

Description

인쇄 회로 기판 제조 방법 및 이에 의해 형성된 인쇄 회로 기판{MANUFACTURING METHODS FOR PRINTED CIRCUIT BOARDS AND PRINTED CIRCUIT BOARDS MADE THEREBY}
본 발명은 인쇄 회로 기판(printed circuit boards), 구체적으로는, 그 표면에 실질적으로 상호 평탄한 도전성 범프(conductive bumps)를 갖는 인쇄 회로 기판을 제조하는 방법 및 그 도전층들 사이에 고체 상호접속(solid interconnects)을 갖는 인쇄 회로 기판에 관한 것이다.
표준 연성(軟性) 인쇄 회로 기판(flexible printed circuit boards)은 그 하나 이상의 표면에 부착된 회로 라인을 갖는 연성 유전체 기판(flexible dielectric substrate)을 포함한다. 전형적으로, 회로 라인과 도통되는 도전성 범프에 의해,이러한 인쇄 회로 기판과 다른 도전성 소자(electrically conductive components) 사이에 전기 접속(electrical connections)이 형성된다. 통상적으로, 도전성 범프는 하나 이상의 인쇄 회로 기판 표면 상의 범프들을 무전해 또는 전해 도금(electroless or electrolytically plating)함으로써 형성된다. 그 결과로 생긴 범프를 연마하여, 그 상부 표면들이 실질적으로 상호 평탄하도록 의도된 복수의 범프를 제공한다.
소정의 응용에서는, 인쇄 회로 기판의 표면 상에 다수의 도전성 범프가 있어야 한다. 더욱이, 전부는 아니더라도, 다수의 범프는 인쇄 회로 기판의 표면 위로 본질적으로 동일한 거리만큼 확장하도록, 즉 도전성 범프가 실질적으로 상호 평탄한 상부 표면을 갖도록 할 필요가 있다. 불행히도, 인쇄 회로 기판 상에 범프를 형성하는 표준 방법들은 이러한 요구를 쉽게 충족시키지 못한다.
전형적으로, 연성 인쇄 회로 기판은 이러한 기판을 형성하는데 사용되는 얇은 재료에 대한 용이한 처리를 위해, 연속 롤 공정(continuous roll process)에서 제조된다. 유전체의 금속화(metallizing), 금속의 회로화(circuitizing) 및 홀 형성(holemaking)과 같은, 두 개의 도전체층 연성 케이블(cable)을 제조하는데 필요한 단계들은, 롤 형태로 연성 기판 상에서 모두 수행될 수 있다. 비록, 롤 처리는 폴리이미드(polyimide)와 같이, 양호한 기계적 강도(mechanical strength)를 갖는, 잘 찢어지지 않는(tear resistance) 재료에는 적합하지만, 전형적으로 폴리이미드보다 전기적 특성은 좋지만, 기계적 특성은 나쁜 테플론(Teflon) 기반의 재료에 대해서는 적합하지 않다. 또한, 롤 처리는 전형적으로 강성(剛性: rigid) 인쇄 회로기판의 연속적인 유리 섬유 보강재(continuous glass fiber reinforcement)가 없는, 매우 얇은 저 유전체 중합체(very thin, low dielectric polymers)의 제조에는 적합하지 않다. 더욱이, 롤 처리는 추가적인 유전체층의 적층(lamination)을 필요로 하는 복수의 도전층을 갖는 케이블을 제조하는데 쉽게 적응시킬 수 없다. 따라서, 연성 케이블 또는 회로 기판에 3 개 이상의 도전층이 필요할 경우, 연속 롤 처리에 반대되는 것으로서 패널형 처리(panel form processing)에 의해, 요구되는 적층 단계를 보다 쉽게 수행할 수 있다.
패널형 처리에서, 부분적으로 완성된 회로 기판은 로울러(rollers)상에서 수평으로 운반되거나, 또는 수직 처리를 위해 프레임(frame)에 탑재된다. 처리 동안, 회로 기판에는 얇은 패널이 찢어지거나, 구겨지는 것과 같은 손상을 발생시킬 수도 있는 스트레칭(stretching)이 행해진다. 더욱이, 패널은 여러 가지 열처리(thermal excursions), 에칭, 구리 도금 또는 유전층의 추가 작업을 거치는 동안 수축 또는 팽창되는 경향이 있다. 완성 제품에는 정밀한 치수 요구 사항이 존재하고, 정밀한 층간 정렬(layer to layer alignment)이 요구되기 때문에, 이러한 크기의 변화는 문제가 된다. 따라서, 제조하는 동안 연성 케이블의 손상을 막기 위해, 종종 이들 제품의 성능상의 이점과 고비용의 단점을 서로 상쇄시키는 특별한 조치들이 취해져야 한다. 따라서, 패널 처리는 얇은 연성 케이블 또는 얇은 회로 기판의 제조 시에 적합하지 않다.
다층 인쇄 회로 기판, 즉, 적어도 두 개의 도전층 및 두 개의 유전체층을 포함하는 회로 기판에서는, 적어도 하나의 유전체층의 마주보는 표면들 상의 도전층을 상호접속할 필요가 있다. 통상적으로, 도전층 및 유전체 기판을 관통하여 홀(hole)을 뚫고, 그 결과로 생긴 비아(via)를 금속으로 도금함으로써, 이러한 도전층들 사이에 층간 접속(inter-layer connections)을 형성하게 된다. 개별적으로 드릴링(drilling)하여 각각의 홀을 형성해야 하기 때문에, 이러한 공정에는 시간과 비용이 많이 소모된다. 더욱이, 이러한 기계적 드릴링 공정에 의해 통상적으로 생성되는 홀들의 실제의 최소 크기는 4 내지 10 밀(mil)이다. 고성능의 회로 기판을 위해서는, 직경이 2 밀만큼, 심지어는 1 밀만큼 작은 크기의 홀을 갖는 것이 바람직하다.
다층 인쇄 회로 기판의 도전층들 사이에 상호접속을 형성하는 대안적인 방법은, 유전체 기판에만 형성되는 부분적 깊이 또는 블라인드 비아들(partial depth or blind vias)을 사용하는 것이다. 다시, 비아들을 도금하여, 차후에 기판의 마주보는 표면들 상에 형성되는 도전층을 접속한다. 블라인드 비아들은 통상적인 기계적 드릴링에 의해 형성되거나, 대안적으로는, 레이저 절제(laser ablation), 플라즈마 에칭(plasma etching) 또는 유전체 재료가 포토이미지화가 가능한(photoimageable) 경우 포토리소그래피(photolithography)에 의해 형성될 수 있다. 블라인드 비아들은 관통 비아들(through vias)보다 공간을 더욱 효율적으로 이용하는데, 이는 블라인드 비아들의 축을 따라서 추가적인 회로 소자들을 포함시킬 수 있기 때문이다. 그럼에도 불구하고, 블라인드 비아들은 보다 작은 홀을 통해서는 공정 유체(process fluids)들이 흐를 수 없기 때문에 세척 및 도금이 매우 어렵다. 결국, 공정 유체가 비아 내에 트랩(trap)되는 경향이 있다. 또한, 이후의 공정 단계들 동안 홀 안에 플럭스(flux) 및 솔더(solder)가 모이는 경향이 있다. 비아들 내에 플럭스 및 솔더가 축적되면, 결국은 인쇄 회로 기판에 결함이 야기될 수 있다. 이러한 이유로, 공정 유체 또는 재료를 트랩하는 경향이 없는, 인쇄 회로 기판에 대해 평탄한 표면을 제공하는 수단으로서, 도전성 및 비도전성의 여러 가지 타입의 재료로 비아들을 도금한 후, 비아들을 충진하는 몇 가지 방법을 제공하는 여러 가지 방법들이 제안되어 왔다. 그러나, 이러한 홀 충진(hole filling) 방법은 인쇄 회로 기판을 제조하는데 별도의 추가적인 공정 및 재료 비용을 필요로 하는 경향이 있다.
따라서, 다층 인쇄 회로 기판을 포함하는, 인쇄 회로 기판을 형성하는 새로운 방법으로 이들 단점을 극복하는 것이 바람직하다. 유전체 기판의 마주보는 표면들 상의 도전층들 간에 상호접속부(interconnectors)로서 사용될 수 있는 복수의 고체 도전성 범프를 동시에 생성하는 방법이 바람직하다. 그 상부 표면들이 실질적으로 상호 평탄한 복수의 도전성 범프를 생성하는 방법이 특히 바람직하다. 특히, 초기 공정 단계 동안 연성 또는 얇은 인쇄 회로 기판에 강성(rigidity) 및 치수 안정성(dimensional stability)을 제공하는 방법 또한 바람직하다.
본 발명에 따라, 그 상부 표면이 유전체 기판의 표면 위로 본질적으로 동일한 높이 만큼 확장하는 복수의 도전성 범프를 포함하는 인쇄 회로 기판이 제공된다. 인쇄 회로 기판은 적어도 하나의 유전체 표면 상에 제 1 두께를 갖는 실질적으로 평탄한 금속층을 형성하는 단계와, 금속층상에 제 1 포토레지스트(photoresist)를 도포(applying)하는 단계와, 제 1 포토레지스트를 이미지화(imaging)하여 사전결정된 패턴의 도전성 범프를 규정하는 단계와, 노출된 금속층 부분을 제 2 두께가 되도록 에칭하여 도전성 범프를 형성하는 단계와, 제 1 포토레지스트를 제거하는 단계와, 금속층에 제 2 포토레지스트를 도포하는 단계와, 제 2 포토레지스트를 이미지화하여 사전결정된 패턴의 회로를 규정하는 단계와, 노출된 금속층 부분을 에칭하여 전기 회로를 제공하는 단계와, 제 2 포토레지스트를 제거하여 유전체의 표면 위로 본질적으로 동일한 높이 만큼 확장하는 복수의 도전성 범프를 갖는 인쇄 회로 기판을 제공하는 단계를 포함한다. 본 발명에 따라 형성된 11,000 개 이상의 도전성 범프에 대한 측정을 기초로 하여, 기판 표면상의 범프 높이의 변동 계수(즉, 표준 편차/평균)는 4 %인 것으로 판명되었다. 이 값은 +/- 1.5 미크론(micron)의 범프 높이 상호 평탄도(bump height coplanarity)에 대응한다. 이하, 이러한 범프를 "실질적으로 상호 평탄한 도전성 범프(substantially coplanar conductive bumps)"라고 지칭한다.
바람직한 실시예에서, 제 1 에칭 단계는 110 ℉ 미만의 온도에서 에칭제(etching agent)로 한 번 이상의 처리를 하는 것을 포함한다. 바람직한 에칭제는 구리 염화물(cupric chloride)이 용해되어 있는 수성 염산 용액(aqueous hydrochloric acid solution)을 포함한다. 이러한 에칭에 의하면 도전성 범프의 베이스(base)에서의 두께가, 전형적으로 120 ℉ 보다 높은 온도 및 다른 에칭제(etchants)를 사용하는 통상적인 에칭 처리보다 덜 얇아지는 것으로 판명되었다.
또한, 본 발명은 인쇄 회로 기판, 특히 다층 인쇄 회로 기판 - 여기서, 유전체층의 마주보는 면 상에 배치되는 두 도전층들은 실질적으로 상호 평탄한 도전성 범프들 중 적어도 하나에 의해 상호접속됨 - 을 마련하는 방법을 제공한다. 이러한 다층 인쇄 회로 기판을 형성하는 방법은 실질적으로 상호 평탄한 도전성 범프 및 회로 상에 제 2 유전체층을 증착하는 단계와, 적어도 하나의 도전성 범프의 상부 표면을 노출시키는 단계와, 제 2 유전체층과, 노출된 도전성 범프의 상부 표면 상에 제 2 금속층을 증착하는 단계를 더 포함한다.
또한, 본 발명은 연성 인쇄 회로 기판을 형성하는데 사용되는 다층 구조의 강성을 증가시키는 방법에 관한 것이다. 본 발명의 방법은 적어도 하나의 유전체 기판 표면 상에 제 1 높이를 갖는 금속층을 도포하는 단계와, 금속층에 제 1 포토레지스트를 도포하는 단계와, 포토레지스트를 이미지화하여, 그 내부에 개구를 규정하는 적어도 하나의 잔여 포토레지스트 부분 및 적어도 하나의 노출된 금속층 영역을 제공하는 단계와, 노출된 금속층 영역을 제 2 높이가 되도록 에칭하는 단계와, 잔여 포토레지스트를 제거하여 유전체층과, 제 2 높이를 갖는 적어도 하나의 영역 및 제 1 높이를 갖는 적어도 하나의 영역을 포함하는 금속층을 포함하는 다층 구조를 제공하는 단계를 포함한다. 제 2 높이를 갖는 영역은 차후의 제조 단계들 동안 형성되는 전기 회로에 대한 기초가 된다. 바람직하게는, 이하, "경계(border)"라고 지칭될, 제 1 높이를 갖는 영역은 제 2 높이를 갖는 영역을 둘러싼다. 경계는 차후의 제조 단계들 동안 다층 구조를 보강하므로, 다층 구조의처리가 용이해진다.
도 1a 내지 도 1e는 인쇄 회로 기판의 표면 상에 실질적으로 상호 평탄한 복수의 도전성 범프를 형성하는 공정 단계들을 도시한 도면.
도 2a 내지 도 2l은 도금된 관통 홀들에 의해 접속되는 두 개의 도전층을 포함하는 인쇄 회로 기판의 표면 상에 실질적으로 상호 평탄한 복수의 도전성 범프를 형성하는 공정 단계들을 도시한 도면.
도 3a 내지 도 3f는 적어도 두 개의 도전층이 고체 도전성 범프에 의해 상호접속되는 다층 회로 기판을 형성하는 공정 단계들을 도시한 도면.
도 4a 내지 도 4g는 유전체층의 마주보는 표면상의 적어도 두 개의 도전층이 금속 도전성 범프에 의해 접속되는 인쇄 회로 기판을 형성하는 공정 단계들을 도시한 도면.
도 5a 내지 도 5e는 연성 인쇄 회로 기판의 제조 동안 형성되는 초기의 구조에 강성을 제공하는데 사용될 수 있는 금속층을 제조하는 공정 단계들을 도시하는 도면.
도면의 주요 부분에 대한 부호의 설명
12, 42 : 금속층 14, 104 : 유전체 기판
18, 20 : 마주보는 면
22, 24, 48, 60, 62, 68, 90, 92, 98, 106 : 포토레지스트
29, 31 : 구리 30, 32 : 회로 라인
34, 36, 64, 66, 122, 124, 126, 128 : 도전성 범프
41 : 관통 홀 50, 100 : 유전체층
70 : 도전성 라인 108 : 보강 패널
110 : 경계 120 : 코어
본 발명은 도면들을 참조하면 더욱 쉽게 이해될 것이다.
본 발명에 따르면, 유전체층의 표면 상에 배치된 실질적으로 평탄한 단일 금속층으로부터 복수의 도전성 범프, 복수의 도전성 회로 라인 및 복수의 접점 패드(contact pads)를 포함하는 도전층이 감법적으로(subtractively) 형성된다. 라인, 패드 및 범프는 모두 단일한 금속층으로부터 형성되기 때문에, 범프, 패드 및 라인은 전기적으로 접속되어 연속적이다. 본 명세서에서 사용된 바와 같이, "연속적(continuous)"이라는 용어는 도전성 범프, 접점 패드 및 회로 라인들 사이에 계면(interface)이 없다는 것을 의미한다. 일 실시예에서, 제 1 높이(x)를 갖는 제 1 금속층, 바람직하게는 실질적으로 평탄한 금속층은 기판에 대한 도금, 또는 바람직하게는 금속박(metal foil)의 적층을 통하여 적어도 하나의 유전체 기판 표면 상에 배치된다. 그 후, 노출된 제 1 금속층 표면에 제 1 포토레지스트가 도포된다. 제 1 포토레지스트를 이미지화, 즉, 마스크를 통해 노출시키고, 노출부를 현상하여, 원하는 패턴의 도전성 범프에 대응하는 잔여 포토레지스트의 패턴을 형성한다. 그 후, 노출된 금속층 부분을 부분적으로 에칭하여 원하는 회로의 높이와 실질적으로 동일한 제 2 높이(y)가 되도록 한다. 이러한 제 1 에칭 단계는 도전성 범프를 형성하며, 이들 범프는 사전결정된 패턴으로 금속층 내에 산재하게 된다. 그 후, 제 2 포토레지스트가, 바람직하게는 제 1 포토레지스트가 제거된 이후에,노출된 도전성 범프의 표면 및 에칭된 금속층의 표면 상에 도포된다. 그 후, 제 2 포토레지스트를 이미지화하여, 원하는 패턴의 도전성 범프와, 원하는 패턴의 접점 패드 및 전기 회로에 대응하는 잔여 포토레지스트의 패턴을 제공한다. 레지스트(resist)에 의해 덮인 금속은 제 1 높이 및 제 2 높이를 갖는다. 제 1 높이를 갖는 금속은 도전성 범프를 형성한다. 제 2 높이를 갖는 금속은 전기 회로 및 접점 패드를 위한 시작 재료(starting material)이다. 그 후, 덮이지 않은 금속 부분을 잔여 레지스트를 따라 에칭한 후, 잔여 레지스트를 제거한다. 이러한 공정에 의해, 유전체 기판층과, 기판의 제 1 표면 상에 배치되는 전기 회로층과, 기판의 제 1 표면 상에 배치되고, 접점 패드 및 전기 회로와 연속적인, 실질적으로 상호 평탄한 복수의 도전성 범프를 포함하는 인쇄 회로 기판이 형성된다.
도 1a 내지 1e에는 본 발명의 방법의 일 실시예의 단계들이 도시되어 있다. 도 1a에 도시된 바와 같이, 실질적으로 평탄한 금속층(12)이 유전체 기판(14)의 적어도 하나의 마주보는 면(opposing face)(18)에 도포된다. 바람직하게, 금속층은 구리층이다. 바람직하게, 금속층은 대략 14 ㎛ 내지 대략 105 ㎛의 두께를 가지며, 보다 바람직하게는 대략 35 ㎛ 내지 대략 70 ㎛의 두께를 갖는다. 비록, 다른 기술들 중에서, 증발(evaporation), 스퍼터링(sputtering), 전해 혹은 무전해 도금과 같은 소정의 표준 기술을 이용하여 유전체 기판에 금속층을 도포할 수도 있지만, 실질적으로 균일한 두께를 갖는 금속박을 적층하여 기판에 금속층을 도포하는 것이 바람직하다. 전형적으로, 이러한 금속박은 ±1 미크론의 허용 오차(tolerance)의 균일한 두께를 갖는다. 선택적으로는, 패널을 보다 보강하기위해, 유전체 기판(14)의 마주보는 면(20)에도 금속층을 도포할 수 있다. 또한, 이러한 제 2 금속층을 이용하여 마주보는 면(20) 상에 범프를 형성할 수 있다. 그 후, 각각의 금속층의 노출 표면에 제 1 포토레지스트(22)를 도포한다. 적절한 포토레지스트로는, 예를 들면, McDermid Aquamer CFI 혹은 MI, du Pont Riston 9000 또는 du Pont Riston 4700과 같은 음성(negative) 포토레지스트가 있다. 포토레지스트의 도포는 통상적으로 고온 롤 적층기(hot roll laminator)로 행해지거나, 또는 컷 시트 적층기(cut sheet laminator) 상의 적층에 의해 행해진다.
그 후, 마스크를 통해 제 1 포토레지스트를 노출시킨 후, 현상하여 그 부분을 제거함으로써, 도 1b에 도시된 바와 같이, 금속층(12)의 상부 위에 산재된 잔여 포토레지스트 부분들(22)의 패턴을 제공하게 된다. 이들 부분들의 위치 및 형상은 원하는 도전성 범프의 소정 위치 및 형상에 대응한다. 바람직하게, 이들 부분의 폭 및 길이는, 바람직하게 대략 1 내지 4 밀로서, 에칭 처리에 의한 언더컷(undercut)을 고려하여, 원하는 도전성 범프의 소정 폭 및 길이보다 약간 크다. 이러한 포토리소그래피 공정에서, 회로 라인이 형성될 구리층 부분이 노출된다.
그 후, 도 1c에 도시된 바와 같이, 노출된 구리층 부분을 부분적으로 에칭하여 제 2 높이(y)가 되도록 한다. 바람직하게는, 110 ℉ 미만의 온도, 바람직하게 75 ℉와 100 ℉ 사이의 온도, 더욱 바람직하게는 90 ℉와 92 ℉ 사이의 온도에서, 구리 염화물이 용해되어 있는 수성 염산 용액을 포함하는 에칭제로 구리층의 노출된 표면을 처리함으로써, 바람직하게, 노출된 구리층이 대략 1 밀의 높이로 에칭된다. 바람직하게, 에칭제는 대략 125 내지 225 gm/liter, 즉, 대략 1.9 내지 대략 3.5 M, 더욱 바람직하게는 대략 150 내지 대략 200 gm/liter 에칭제 농도의 구리 이온(cupric ion)을 포함한다. 바람직하게, 에칭제 내의 염산의 농도는 대략 1 내지 2 N이다. 또한, 염화 제 2 철(ferric chloride) 또는 나트륨 과황산염(sodium persulphate)과 같은 다른 에칭제가 범프를 저온 에칭하는데 사용될 수 있다. 노출된 금속층 부분의 높이를 원하는 제 2 높이로 감소시키기에 충분한 시간 동안, 노출된 구리층 부분을 에칭제로 처리할 수 있다. 금속화된 기판을 에칭제 내에 잠기게(dipping)함으로써, 바람직하게는, 그 상부 표면에 에칭제를 분사함으로써 에칭이 행해질 수 있다. 이 바람직한 에칭 공정은 에칭제와 접촉하는 도전성 범프의 언더컷(undercutting)을 최소화하고, 노출된 구리층 부분이 원하는 제 2 높이보다 얇게 되는 것을 방지하는데 필요한 제어를 제공하는 것으로 판명되었다. 노출된 구리층의 높이 감소를 모니터링할 수 있게, 여러 번 처리하는 것이 바람직하다. 바람직하게, 각각의 처리는 1 분 이내로 행하며, 패널의 방향을 변화시켜 에칭의 균일성을 향상시키도록 한다. 최적의 공정 조건은 표준 공학 실험 방법을 이용하여 결정될 수 있다.
일단, 노출된 금속층 부분이 원하는 제 2 높이로 에칭되면, 바람직하게, 화학적 스트립핑 공정(chemical stripping process)에 의해, 제 1 포토레지스트의 잔여 부분들을 제거하는 것이 바람직하다. 그 후, 바람직하게, 통상적인 전착(electrodeposition) 절차를 이용하여, 노출된 금속층 표면 상으로 제 2 포토레지스트(24)를 도포한다. 제 2 포토레지스트(24)를 이미지화, 즉, 마스크를 통해노출시킨 후, 현상하여 원하는 도전성 범프 및 구리 회로를 덮는 잔여 제 2 포토레지스트 부분의 패턴을 제공한다(도 1d). 상업용으로 이용가능한 제 2 포토레지스트로는, 양성 전착가능 포토레지스트(positive electrodepositable photoresists) Shipley PEPR 2400 및 Nippon P2000이 있지만, 이에 국한되는 것은 아니다. 그 후, 잔여 레지스트를 따라 노출된 금속층 부분을 에칭한다. 이 제 2 에칭 단계는 노출된 구리층을 구리 염화물과 같은 에칭제로 처리하는 습식 에칭(wet etching)을 포함한다. 그 후, 나트륨 수산화물 용액(sodium hydroxide solution)으로 또는 DuPont Riston S 1100X 스트립퍼(stripper)와 같은 상업용 스트립퍼로 처리하는 것과 같은 통상의 절차에 의해 잔여 제 2 레지스트를 제거하여, 유전체 기판과, 기판의 표면 상에 배치된 실질적으로 상호 평탄한 복수의 도전성 범프와, 유전체 기판의 표면 상에 배치된 복수의 회로 라인을 포함하는 인쇄 회로 기판을 제공한다. 도 1e에 도시된 바와 같이, 회로 라인(30 및 32)은 각각 도전성 범프(34 및 36)와 도통되고, 연속적이다. 선택적으로, 라인 또는 범프는 동일한 금속 또는 상이한 금속의 추가적인 금속층으로 차후에 보강될 수 있다.
선택적으로, 그 후, 본 기술 분야에 알려져 있는 기술을 이용하여 회로 라인의 노출 표면에 제 2 유전체를 도포하여, 상호 평탄한 도전성 범프(34 및 36)의 상부 표면(38 및 40)이 유전체의 표면과 심지어 평탄하거나, 또는, 바람직하게는 그 위로 돌출된 구조를 제공한다. 제 2 유전체의 도포에 이어서, 범프의 노출된 상부면 및 측면을 엔톤(Enthone)의 엔테크 플러스(Entek Plus)와 같은 유기 표면 보존제(organic surface preservative)로 처리할 수 있다. 그 결과로 생긴 회로 기판은 솔더링가능(solderable) 접속을 형성하는데 유용하다. 이와 달리, 니켈(nickel), 금 또는 팔라듐(palladium)과 같은 금속 마감재(metal finish)를 제 2 유전체의 표면과 심지어 평탄하거나, 또는 그 위로 돌출된 도전성 범프의 상부 표면에 도포할 수 있다. 바람직하게, 금속 마감재는 무전해 도금 공정에 의해 도포된다. 이러한 구조는 반도체 칩에 인쇄 회로 기판을 와이어 본딩(wire bonding)하는데 유용하다.
다른 실시예에서는, 기판(14)의 양 마주보는 표면(18 및 20)에 금속층(12 및 42)을 각각 도포한 후, 도금된 관통 홀(through holes)을 이용하여 이들을 상호접속한다. 도 2a 내지 2i에는 이들 실시예의 단계들이 도시되어 있다. 도 2a 내지 2c에 도시된 단계들은, 도 1a 내지 1c에 도시된 단계들과 동일하므로, 본 명세서에서는 더 이상 기술하지 않는다. 제 1 에칭 단계와, 제 1 포토레지스트의 제거에 이어서, 원하는 위치에 적어도 하나의, 바람직하게는 복수의 관통 홀을 형성한다. 바람직하게는, 관통 홀은 금속층(12 및 42) 및 기판(14)을 둘 다 드릴링하여 형성한다. 도 2d에는 이러한 하나의 관통 홀(41)이 도시되어 있다. 그 후, 본 기술 분야에 알려져 있는 표준 절차를 이용하여 관통 홀을 세척한다. 그 후, 바람직하게는 다음의 두 가지 방법들 중 하나에 의해 관통 홀을 금속화한다.
첫 번째 방법은, 단지 홀 안에 구리만을 증착하기 위해 포토리소그래피 공정 및 도금 공정을 이용한다. 관통 홀을 드릴링하고, 세척하고, 전체 회로 기판을 콜로이드 시드(colloidal seed)(도시되지 않음)로 처리한 후, 얇은 금속층(도시되지 않음)으로 무전해 도금한다. 그 후, 금속층(12 및 42)에 포토레지스트(24 및 48)를 도포한 후, 관통 홀(41)과, 홀의 상부 및 하부 주변의 (홀을 지나쳐 1 내지 3 mils 확장하는) 작은 영역을 노출시키는 패턴으로 이를 노출 및 현상한다(도 2e). 그 후, 도 2f에 도시된 바와 같이, 전해 도금 단계를 이용하여 관통 홀 내부와, 홀의 상부 및 하부 영역에 구리(29)를 증착한다. 마지막으로, 포토레지스트를 제거하면 도 2g에 도시된 구조가 형성된다.
그 후, 금속층의 회로화가 다음과 같이 수행된다. 바람직하게, 전착 공정에 의해 제 3 포토레지스트(60 및 62)를 노출된 금속층 표면에 도포한다. 도 2h에 도시된 바와 같이, 제 3 포토레지스트(60)를 이미지화하여 복수의 도전성 범프, 복수의 회로 라인 및 도금된 관통 홀(41)에 대응하는 잔여 제 3 포토레지스트 부분을 제공한다. 또한, 제 3 포토레지스트(62)를 이미지화하여 복수의 도전성 범프, 복수의 회로 라인 및 복수의 도금된 관통 홀에 대응하는 금속층을 덮는 잔여 부분의 패턴을 제공한다. 그 후, 포토레지스트(60 및 62)에 의해 덮이지 않은 노출된 금속층(12 및 42) 부분을 에칭한다. 도 2i에 도시된 바와 같이, 제 3 레지스트(60 및 62)의 잔여 부분을 통상적인 절차에 의해 제거하여, 인쇄 회로 기판을 제공한다. 도 2i에 도시된 인쇄 회로 기판은 두 개의 도전층을 포함하는데, 이들 중 적어도 하나의 층은 공간(33)에 의해 분리되는 복수의 회로 라인과 전기적으로 접속된, 연속적인, 실질적으로 상호 평탄한 복수의 범프를 포함하며, 도전층들은 도금된 관통 홀(41)에 의해 상호접속된다.
홀을 금속화하는 두 번째 방법은, 전체 인쇄 회로 기판을 도체 금속, 바람직하게는 구리로 전기 도금(electroplating)함으로써 수행된다. 전기 도금을 수행하는 표준 인쇄 회로 기판 제조 기법은 화학적, 기계적으로 또는 플라즈마 기체(plasma gas)로 관통 홀을 세척하는 단계를 포함한다. 그 후, 관통 홀을 포함하는 전체 회로 기판에 콜로이드 시드(도시되지 않음)를 도포한다. 그 후, 무전해 공정을 이용하여 얇은 구리층(도시되지 않음)을 도금하고, 도 2j에 도시된 바와 같이, 마지막으로 전해 공정(electrolytic process)을 이용하여 전체 표면 상에 구리(31)를 도금함으로써, 최종적인 두께가 5 내지 25 미크론으로 된다.
홀을 도금하는 첫 번째 방법에 대해 기술된 것과 유사한 방법으로 회로화를 수행할 수 있다. 바람직하게, 전착 공정에 의해 노출된 금속층 표면에 제 3 포토레지스트(60 및 62)를 도포한다. 도 2k에 도시된 바와 같이, 제 3 포토레지스트(60)를 이미지화하여 복수의 도전성 범프, 복수의 회로 라인 및 도금된 관통 홀에 대응하는 잔여 제 3 포토레지스트 부분의 패턴을 제공한다. 또한, 제 3 포토레지스트(62)를 이미지화하여 복수의 도전성 범프, 복수의 회로 라인 및 도금된 관통 홀에 대응하는 금속층을 덮는 잔여 부분의 패턴을 제공할 수 있다. 그 후, 포토레지스트(60 및 62)에 의해 덮이지 않은 금속층(12 및 42)의 노출된 부분을 에칭한다. 그 후, 도 2l에 도시된 바와 같이, 통상적인 절차로 제 3 레지스트(60 및 62)의 잔여 부분을 제거하여 인쇄 회로 기판을 제공한다. 인쇄 회로 기판은 두 개의 도전층을 포함하는데, 이들 중 적어도 하나의 층은 공간(33)에 의해 분리되는 복수의 회로 라인(30 및 32)과 전기적으로 접속된, 연속적인, 실질적으로 상호 평탄한 복수의 범프를 포함하며, 도전층들은 도금된 관통 홀(41)에 의해 상호접속된다. 도 2i 및 2l에 도시된 회로 기판은, 홀을 형성하는 홀 금속화공정(hole metallization processes)과 상이하지만, 실질적으로는 유사하다.
다른 양상에서, 본 발명은 다층 인쇄 회로 기판, 즉, 적어도 하나의, 바람직하게는 복수의 고체 도전성 범프에 의해 상호접속되는 적어도 두 개의 유전체층 및 적어도 두 개의 도전층을 포함하는 인쇄 회로 기판을 형성하는 방법을 또한 제공한다. 본 발명의 방법에 따라, 적층 또는 도금에 의해 제 1 유전체 기판의 적어도 하나의 표면 상에, 바람직하게는 실질적으로 평탄한 도전층인 제 1 도전성 금속층이 형성된다. 그 후, 금속층의 상부에 제 1 포토레지스트가 도포된다. 제 1 포토레지스트를 이미지화, 즉, 노출시킨 후, 현상하여, 원하는 패턴의 도전성 범프에 대응하는 잔여 포토레지스트의 패턴을 형성한다. 그 후, 노출된 금속층을 부분적으로 에칭하여 원하는 전기 회로의 높이와 실질적으로 동일한 제 2 높이가 되도록 한다. 이러한 제 1 에칭 단계에서는, 사전결정된 패턴으로 금속층 내에 산재하는 복수의 도전성 범프가 형성된다. 기판으로부터 제 1 포토레지스트가 제거된 후, 바람직하게, 전착 공정에 의해, 노출된 도전성 범프의 표면 및 금속층의 다른 부분의 노출 표면 상으로 제 2 포토레지스트가 도포된다. 그 후, 제 2 포토레지스트를 이미지화하여 원하는 패턴의 도전성 범프 및 원하는 패턴의 전기 회로에 대응하는 패턴을 제공한다. 그 후, 잔여 레지스트를 따라 덮이지 않은 금속 부분을 에칭한 후, 잔여 레지스트를 제거한다. 그 후, 도전성 범프의 노출 표면, 회로 라인과, 제 2 레지스트의 제거에 의해 덮이지 않은 제 1 유전체층 상부 표면 영역에 제 2 유전체층이 도포된다. 제 2 유전체층을 도포하여 적어도 하나의, 바람직하게는 복수의 도전성 범프의 상부 표면을 노출시키기 이전 혹은 이후에, 제 2 유전체층에적어도 하나의 개구를 형성한다. 그 후, 제 2 유전체의 노출된 상부 표면 및 도전성 범프의 상부 표면에 제 2 도전층을 증착하여, 적어도 하나의 유전체 기판의 마주보는 표면들 상에 놓여 있는 두 개의 도전층이 적어도 하나의 고체 도전성 범프에 의해 상호접속되는 다층 회로 기판을 제공한다. 인쇄 회로 기판에 추가적인 회로의 층을 부가하기 위해, 이러한 공정 단계들을 여러 번 반복할 수 있다.
본 발명의 실시예의 초기 단계들은 단계 1a 내지 1e와 동일하므로, 본 명세서에서는 더 이상 이를 기술하거나, 도시하지 않는다. 도 3a 내지 3e에는 본 발명의 실시예의 잔여 단계들이 도시되어 있다. 도 1e에 도시된 구조의 형성에 이어서, 도 3a에 도시된 바와 같이, 회로 라인과, 제 1 유전체층의 노출 영역에 유전체 재료를 도포하여, 제 2 유전체층(50)을 형성한다. 도전성 범프의 상부 표면을 노출시키는데 사용되는 공정에 따라, 유전체 재료는 또한, 그 상부 표면상에 배치될 수도 있다. 예를 들면, 유전체 재료는 차후에 포토이미지화되어 도전성 범프(34 및 36)의 상부 표면(38 및 40)을 노출시키는 포토이미지화가능 유기 유전체(photoimageable organic dielectric)일 수 있다. 이러한 포토이미지화가능 재료는 회로 라인의 노출 표면 및 제 1 유전체층(14)의 노출면(18) 뿐만 아니라, 노출된 도전성 범프의 표면으로 적층되는 액체 코팅부(liquid coating) 또는 막(film)으로서 도포될 수 있다. 그 후, 표준 포토리소그래피 절차를 이용해 유전체 재료를 포토이미지화하여, 차후에 고체 상호접속을 형성하게 될 도전성 범프의 상부 표면을 노출시킨다. 또한, 플라즈마 에칭 혹은 레이저 에칭과 같은 기술 또는 연마(polishing)와 같은 기계적 방법에 의해, 도전성 범프(34 및 36)의 상부 표면(38 및 40)으로부터 유전체 재료를 각각 제거할 수 있다. 이와 달리, 제 2 유전체층은 도전성 범프(34 및 36)에 의해 형성된 패턴에 대응하는 패턴으로 사전 드릴링된 열가소성(thermoplastic) 또는 열경화성(thermoset) 유전체일 수 있다. 그 후, 이러한 사전 드릴링된 유전체를 도전성 범프와 정렬시키고, 노출된 회로 라인의 표면 및 제 1 유전체 기판(14)의 상부면(18)의 노출 영역과 접촉시킨다. 이러한 방식으로 사전 드릴링 및 도포될 수 있는 적절한 유전체 재료에는, 예를 들면, 로저스사(Rogers Corporation)의 제품인 실리카 충진(silica-filled) PTFE 재료 RO2800 및 더블유. 엘. 고어 및 어쏘시에이트(W. L. Gore and Associates)의 제품인 Speedboard C라고 지칭되는 PTFE-시안산염 에스테르 혼합물(PTFE-cyanate ester blend)이 있다.
그 후, 도 3b에 도시된 바와 같이, 제 2 유전체층(50)과, 도전성 범프(34 및 36)의 노출된 상부 표면(38 및 40)에 제 2 금속층(61)을 도포하여, 복수의 고체 도전성 범프에 의해 제 1 도전층과 제 2 도전층이 상호접속되는 다층 구조를 제공한다. 바람직하게, 제 2 금속층은 구리로 이루어진다. 바람직하게, 제 2 금속층은 도금에 의해 도포된다. 또한, 우선 범프의 상부에 접합 금속(joining metal)을 도금하고, 열가소성인 유전체를 이용하여, 범프 및 유전체에 구리박(copper foil)을 동시에 적층함으로써, 제 2 금속층을 도포할 수 있다. 적절한 금속 접합 야금술(metallurgy)이 본 기술 분야에 알려져 있다(미국 특허 제 5,442,144 호 및 미국 특허 제 5,359,767 호를 참조). 그 후, 도 3c 및 3f에 도시된 단계들을 이용하여 제 2 금속층으로부터 실질적으로 상호 평탄한 도전성 패드 및 전기 회로가 감법적으로 형성된다. 이들 단계는 도 1b 내지 1e에 도시된 단계들과 동일하며, 제 2 금속층(61)에 도포된 제 1 포토레지스트(63)를 포토이미지화하는 단계와, 제 2 금속층을 에칭하여 도전성 범프(64 및 66)를 제공하는 단계와, 제 2 금속층에 도포된 제 2 포토레지스트(68)를 포토이미지화하는 단계와, 제 2 금속층(61)을 에칭하여 도전성 라인(69)을 제공하는 단계를 포함한다. 완성 제품은 적어도 하나의 고체 도전성 범프에 의해 적어도 두 개의 도전층이 상호접속되는 다층 인쇄 회로 기판이 된다.
본 발명의 다른 양상에서는, 인쇄 회로 기판의 두 개의 도전층 사이에 고체 상호접속을 형성하는 방법이 제공된다. 도 4a에 도시된 바와 같이, 본 발명의 방법의 초기 단계는 바람직하게는 알루미늄층인 제 2 금속층(80)에, 바람직하게는 구리층인 하나의 금속층(70)을 도금, 또는 바람직하게는 적층하는 것을 포함한다. 금속층(70)은 제 1 높이(x)를 갖는다. 그 후, 양 금속층의 마주보는 표면(94 및 96)에 포토레지스트(90 및 92)를 도포한다(도 4b). 바람직하게, 포토레지스트는 McDermid CFI.15와 같은 건식 막 포토레지스트(dry film photoresist)이다. 포토레지스트(92)는 제 1 금속층(70)을 처리하는 동안 제 2 금속층(80)을 보호하도록 블랭킷 노출된다(blanket expose). 도 4b에 도시된 바와 같이, 포토레지스트(90)를 포토이미지화하여 금속층(70)의 상부에 산재된 잔여 포토레지스트 부분의 패턴을 제공한다. 이들 부분의 위치 및 형상은 원하는 고체 상호접속의 소정 위치 및 형상에 대응한다. 그 후, 도 4c에 도시된 바와 같이, 노출된 금속층(70) 부분을 부분적으로 에칭하여 제 2 높이(y)가 되도록 한다. 그 후, 바람직하게, 제 1 포토레지스트(90)의 잔여 부분 및 제 2 포토레지스트(92)를 제거한 후, 원하는 고체 상호접속의 노출 표면과, 에칭된 금속층(70) 표면 상으로 제 3 포토레지스트(98)를 도포한다. 그 후, 제 3 포토레지스트를 이미지화하여 원하는 패턴의 고체 상호접속 및 패턴의 전기 회로에 대응하는 잔여 포토레지스트의 패턴을 제공한다(도 4d). 그 후, 도 4e에 도시된 바와 같이, 잔여 레지스트(98)를 따라 덮이지 않은 금속층(70) 부분을 에칭한 후, 잔여 레지스트(98)를 제거한다. 그 후, 도 4f에 도시된 바와 같이, 제 1 금속층(70)에 유전체층(100)을 도포한다. 도 4g에 도시된 바와 같이, 유전체가 경화(curing)된 후, 본 기술 분야에 알려져 있는 절차를 이용하여 화학적 에칭에 의해 제 2 금속층(80)을 제거함으로써, 코어(core)(120)를 제공하게 된다. 도 3b 내지 3f에 도시된 단계들을 이용하여, 코어(120)의 마주보는 표면(130 및 132) 상에 추가적인 도전층 및 유전체층을 형성할 수 있다.
본 발명의 다른 양상에서, 얇은 혹은 연성 인쇄 회로 기판을 제조하는 초기 단계들 동안 형성되는 구조에 강성을 부여하는 적어도 하나의 금속층과, 유전체 기판을 포함하는 다층 구조를 제조하는 방법이 제공된다. 본 발명의 방법은 유전체층의 적어도 하나의 표면 상에 배치되는 금속층으로부터 하나의 경계, 바람직하게는 복수의 경계를 감법적으로 에칭하는 것을 포함한다. 비록, 제 1 유전체층에 제 1 금속층을 도포하기 전에 원하는 경계를 형성할 수도 있지만, 제 1 금속층을 제 1 유전체층에 도포한 후, 제 1 금속층으로부터 에칭하는 것이 바람직하다. 도 5a 내지 5d에는 이러한 바람직한 방법의 단계들이 도시되어 있다. 도 5a에 도시된 바와 같이, 제 1 높이(x)를 갖는, 바람직하게는 실질적으로 평탄한 금속층인금속층(102)이 기판에 대한 도금, 또는 바람직하게는 금속박의 적층을 통해 유전체 기판(104)의 적어도 하나의 표면 상에 배치된다. 다층 구조를 추가로 보강하기 위해서, 유전체층의 마주보는 표면에 두 개의 금속층을 도포하는 것이 바람직하다. 바람직하게, 각각의 금속층은 구리층이며, 바람직하게는 50μm 보다 큰 두께를 갖는다. 그 후, 금속층(102)의 노출 표면에 제 1 포토레지스트(106)를 도포한다. 도 5a(단면도) 및 도 5b(평면도)에 도시된 바와 같이, 제 1 포토레지스트(106)를 이미지화, 즉, 마스크를 통해 노출시키고, 그 노출된 부분을 현상하여, 원하는 경계 패턴에 대응하는 잔여 포토레지스트 부분의 패턴을 형성한다. 그 후, 금속층의 노출 부분을 부분적으로 에칭하여, 그 결과로서 생긴 다층 구조(이하, "보강 패널(reinforced panel)"이라 지칭함)로부터 형성될 인쇄 회로 기판의 원하는 회로의 높이와 실질적으로 동일한 제 2 높이(y)가 되도록 한다. 그 후, 잔여 포토레지스트를 제거하여, 유전체층과, 유전체층의 표면 상에 배치된 상이한 두께를 갖는 적어도 두 개의 영역을 포함하는 금속층을 포함하는 보강 패널을 제공한다. 제 1 높이(x)를 갖는 제 1 금속 영역은 패널에 보강용 경계(reinforcing border)를 제공한다. 제 2 높이(y)를 갖는 제 2 금속 영역은 제 2 영역으로부터 제조되는 인쇄 회로 기판을 위한 전기 회로를 형성하는 기초를 제공한다. 도 5에 도시된 보강 패널에서, 경계(110)는 패널의 대략 절반을 덮고 있어서, 패널을 상당히 보강하는 것으로 도시되어 있다. 또한, 도 5에 도시된 패널은 통상적인 절차에 의해 두 개의 인쇄 회로 기판을 제조할 수 있는 두 개의 영역(112 및 114)을 포함한다. 따라서, 도 5d(사시도)에 (108)로서 일반적으로 도시된, 이러한 보강 패널은 패널 공정에적합하다.
이와 달리, 실시예 1에서 기술된 방법을 이용하여 패널로부터 인쇄 회로 기판을 제조할 수 있다. 이 경우, 잔여 포토레지스트의 패턴은 원하는 경계 위에 놓인 잔여 포토레지스트 부분에 의해 규정되는 개구 내에 배치되는 원하는 패턴의 도전성 범프에 대응하는 복수의 패치(patches)를 또한 포함할 것이다. 도전성 범프의 언더컷을 줄이기 위해서는, 110 ℉ 미만의 온도에서 에칭을 행하는 것이 바람직하다. 금속층의 노출 영역이 제 2 높이(y)가 되도록 부분적으로 에칭하고, 포토레지스트의 잔여 부분 및 패치를 제거함으로써 형성되는 패널은 금속층의 제 2 영역 상에 배치된, 이 영역과 연속적인 실질적으로 상호 평탄한 복수의 도전성 범프(122, 124, 126 및 128)를 더 포함한다(도 5e). 도전성 범프 및 경계의 높이는 실질적으로 서로 동일하다.
패널로부터 인쇄 회로 기판을 제조한 후, 경계 영역을 제거하여 버린다. 따라서, 패널을 보강하는 본 방법은, 이 방법으로부터 제조된 최종 인쇄 회로 기판의 두께 또는 재료 특성을 변화시키지 않는다.
본 발명은 다소 특정한 형태로 기술되었지만, 첨부된 특허 청구 범위에 정의된 본 발명의 범주를 벗어나지 않고서 이에 대한 여러 가지 변형 및 수정이 이루어질 수 있다.
본 발명에 따른 인쇄 회로 기판 제조 방법 및 이에 의해 형성된 인쇄 회로기판에 의하면, 실질적으로 상호 평탄한 상부 표면을 갖는 복수의 도전성 범프를 포함하는 인쇄 회로 기판을 형성하는 방법이 제공된다.

Claims (31)

  1. 실질적으로 평탄한 상부 평면을 갖는 복수의 도전성 범프(conductive bumps)를 포함하는 인쇄 회로 기판(printed circuit board)을 형성하는 방법에 있어서,
    (a) 실질적으로 평탄한 면을 갖는 금속층을 유전체 기판의 제 1 마주보는 표면 상에 도포(applying)하는 단계와,
    (b) 상기 면 상에 제 1 포토레지스트(photoresist)를 도포하는 단계와,
    (c) 상기 제 1 포토레지스트를 노출(exposing) 및 현상(developing)하여 도전성 범프의 패턴을 규정하는 단계와,
    (d) 상기 제 1 포토레지스트의 현상에 의해 노출된 상기 금속층을 에칭하여, 상기 노출된 금속층의 높이(height)를 감소시키고, 상기 복수의 도전성 범프를 형성하는 단계와,
    (e) 상기 제 1 포토레지스트를 제거하는 단계와,
    (f) 상기 금속층 상에 제 2 포토레지스트를 도포하는 단계와,
    (g) 상기 제 2 포토레지스트를 노출 및 현상하여 도전성 범프 및 회로 라인(circuit lines)의 패턴을 규정하는 단계와,
    (h) 상기 제 2 포토레지스트의 현상에 의해 노출된 금속층을 에칭하여 상기 금속층 내에 회로 라인의 패턴을 형성하는 단계와,
    (i) 상기 제 2 포토레지스트를 제거하여, 실질적으로 상호 평탄한 상부 표면을 갖는 복수의 도전성 범프를 포함하는 인쇄 회로 기판을 제공하는 단계
    를 포함하는 인쇄 회로 기판 형성 방법.
  2. 제 1 항에 있어서,
    상기 금속층은 구리로 이루어지는 인쇄 회로 기판 형성 방법.
  3. 제 1 항에 있어서,
    상기 단계 (a)에서 기판의 표면에 금속박(metal foil)이 적층되는 인쇄 회로 기판 형성 방법.
  4. 제 1 항에 있어서,
    상기 에칭 단계 (d)는 110 ℉ 미만의 온도에서, 금속층의 노출 부분을 원하는 제 2 높이로 줄여 상기 도전성 범프를 생성하기에 충분한 시간 동안, 구리 염화물(cupric chloride)이 용해되어 있는 수성 염산 용액(aqueous hydrochloric acid solution)을 포함하는 에칭제(etching agent)로 상기 금속층의 노출 표면을 처리하는 단계를 포함하는 인쇄 회로 기판 형성 방법.
  5. 제 4 항에 있어서,
    상기 에칭제는 에칭제 1 liter 당 125 내지 225 gm 농도의 구리 이온(cupric ion)을 포함하는 인쇄 회로 기판 형성 방법.
  6. 제 4 항에 있어서,
    상기 금속층은 75 ℉ 내지 100 ℉ 범위의 온도에서 에칭제로 처리되는 인쇄 회로 기판 형성 방법.
  7. 제 1 항에 있어서,
    상기 제 2 포토레지스트는 전착 공정(electrodeposition process)에 의해 도포되는 인쇄 회로 기판 형성 방법.
  8. 제 1 항에 있어서,
    상기 회로 라인 상에 제 2 유전체 - 상기 제 2 유전체는 상기 범프의 상부 표면과 심지어 동일하거나 또는 그 표면보다 낮은, 평탄한 노출된 면을 가짐 - 를 도포하는 단계를 더 포함하는 인쇄 회로 기판 형성 방법.
  9. 제 1 항에 있어서,
    상기 단계 (a)에서 상기 기판의 제 2 마주보는 면에 제 2 금속층이 도포되고, 상기 제 1 금속층, 상기 유전체 기판 및 상기 제 2 금속층을 통해 확장되는 적어도 하나의 금속화된 홀(metallized hole)을 형성하여 상기 제 1 금속층과 상기 제 2 금속층 사이에 전기 접속(electrical connection)을 형성하는 단계를 더 포함하는 인쇄 회로 기판 형성 방법.
  10. 다층 회로 기판(multilayer circuit board) 제조 방법에 있어서,
    (a) 제 1 유전체층 상에 제 1 금속층을 도포하는 단계와,
    (b) 상기 제 1 금속층 상에 제 1 포토레지스트를 도포하는 단계와,
    (c) 상기 제 1 포토레지스트를 노출 및 현상하여 도전성 범프를 규정하는 단계와,
    (d) 상기 제 1 포토레지스트에 의해 덮이지 않은 금속층을 에칭하여, 상기 노출 금속층의 높이를 감소시키고, 상기 도전성 범프를 제공하는 단계와,
    (e) 상기 제 1 포토레지스트를 제거하는 단계와,
    (f) 상기 금속층 상에 제 2 포토레지스트를 도포하는 단계와,
    (g) 상기 제 2 포토레지스트를 에칭 및 현상하여, 도전성 범프 및 복수의 회로 라인을 포함하는 패턴을 규정하는 단계와,
    (h) 상기 제 2 포토레지스트의 현상에 의해 노출된 상기 금속층을 에칭하여, 상부 표면을 갖는 도전성 범프와, 상기 금속층 내의 복수의 회로 라인을 형성하는 단계와,
    (i) 상기 제 2 포토레지스트를 제거하는 단계와,
    (j) 에칭에 의해 노출된 상기 복수의 회로 라인 및 상기 기판 상에 유기 유전체층(organic dielectric layer)을 형성하는 단계 - 상기 유전체층은 상기 도전성 범프의 상부 표면을 노출시키는 홀을 규정함 - 와,
    (k) 상기 제 2 유전체층과, 상기 도전성 범프의 노출된 상부 표면 상에 제 2 금속층을 도포하여, 제 1 금속층과, 상기 제 2 유전체층의 마주보는 표면 상의 제 2 금속층을 포함하는 다층 기판을 제공하는 단계 - 상기 제 1 금속층 및 상기 제 2 금속층은 고체(solid) 도전성 범프에 의해 상호접속됨 -
    를 포함하는 다층 회로 기판 제조 방법.
  11. 제 10 항에 있어서,
    상기 제 1 금속층은 복수의 도전성 범프를 포함하고, 상기 제 2 금속층은 실질적으로 평탄한 면을 가지며,
    상기 방법은,
    (a) 상기 평탄한 면 상에 제 3 포토레지스트를 도포하는 단계와,
    (b) 상기 제 3 포토레지스트를 노출 및 현상하여, 복수의 도전성 범프를 규정하는 단계와,
    (c) 상기 제 3 포토레지스트의 현상에 의해 노출된 금속층을 상기 노출된 제 2 금속층에 대해 제 2 원하는 높이로 에칭하는 단계와,
    (d) 상기 제 3 포토레지스트를 제거하는 단계와,
    (e) 상기 제 2 금속층의 상기 면 상에 제 4 포토레지스트를 도포하는 단계와,
    (f) 상기 제 4 포토레지스트를 노출 및 현상하여 패턴을 규정하는 단계와,
    (g) 상기 제 4 포토레지스트의 현상에 의해 노출된 금속층을 에칭하여, 상기 금속층 내에 복수의 회로 라인을 형성하는 단계와,
    (h) 상기 제 4 포토레지스트를 제거하여, 두 개의 도전층을 포함하는 인쇄 회로 기판을 제공하는 단계 - 상기 각각의 도전층은 복수의 도전성 범프 및 복수의 회로 라인을 포함함 -
    를 더 포함하는 다층 회로 기판 제조 방법.
  12. 회로 기판의 두 개의 도전층을 상호접속하는 복수의 고체 도전성 범프 - 상기 도전성 범프는 상부 표면을 구비함 - 를 형성하는 방법에 있어서,
    (a) 제 2 금속층 상에 배치되는 제 1 금속층을 획득하는 단계 - 상기 제 1 금속층은 실질적으로 평탄한 노출면을 가지며, 상기 제 2 금속층은 노출면을 가짐 - 와,
    (b) 상기 제 1 금속층의 노출 표면 상에 제 1 포토레지스트를 도포하고, 상기 제 2 금속층의 노출면 상에 제 2 포토레지스트를 도포하는 단계와,
    (c) 상기 제 1 포토레지스트를 이미지화(imaging)하여, 잔여 포토레지스트 부분의 패턴을 규정하는 단계와,
    (d) 상기 잔여 제 1 포토레지스트 부분에 의해 덮이지 않은 제 1 금속층의 영역을 원하는 제 2 높이로 에칭하여, 복수의 도전성 범프를 형성하는 단계와,
    (e) 상기 제 1 포토레지스트 및 상기 제 2 포토레지스트를 제거하는 단계와,
    (f) 상기 제 1 금속층 및 상기 제 2 금속층 상에 제 3 포토레지스트를 도포하는 단계와,
    (g) 상기 제 1 금속층 상의 상기 제 3 포토레지스트를 노출 및 현상하여, 도전성 범프 및 회로 라인의 패턴을 규정하는 단계와,
    (h) 상기 제 3 포토레지스트의 현상에 의해 노출된 상기 제 1 금속층 부분을 에칭하여, 상기 제 1 금속층 내에 복수의 회로 라인을 형성하는 단계와,
    (i) 상기 제 3 포토레지스트를 제거하는 단계와,
    (j) 상기 회로 라인 상에 유전체층을 도포하는 단계 - 상기 유전체층은 상기 복수의 도전성 범프의 상부 표면을 노출시키는 복수의 홀을 규정함 - 와,
    (k) 상기 제 2 금속층을 제거하는 단계
    를 포함하는 고체 도전성 범프 형성 방법.
  13. 제 12 항에 있어서,
    상기 유전체층 상에 제 3 도전층을 도포하여, 상기 유전체의 마주보는 표면 상에 배치되는 두 개의 금속층 - 상기 금속층들은 복수의 고체 도전성 범프에 의해 상호접속됨 - 을 포함하는 기판을 제공하는 단계를 더 포함하는 고체 도전성 범프 형성 방법.
  14. 제 13 항에 있어서,
    상기 제 1 및 상기 제 3 금속층은 구리로 이루어지며, 상기 제 2 금속층은 알루미늄으로 이루어지는 고체 도전성 범프 형성 방법.
  15. 패널(panel)에 강성(剛性)(rigidity)을 제공하는 금속 경계(metallic border)를 제조하는 방법에 있어서,
    (a) 제 1 높이를 갖는 금속층을 제공하는 단계와,
    (b) 상기 금속층의 표면에 제 1 포토레지스트를 도포하는 단계와,
    (c) 상기 포토레지스트를 노출 및 현상하여, 개구를 규정하는 적어도 하나의 잔여 포토레지스트 부분을 제공하는 단계와,
    (d) 상기 잔여 포토레지스트 부분에 의해 덮이지 않은 금속층을 에칭하여,제 2 높이를 갖는 금속 영역을 제공하는 단계와,
    (e) 상기 잔여 포토레지스트 부분을 제거하여, 금속 경계를 제공하는 단계 - 상기 금속 경계는 제 1 높이를 가지며, 제 2 높이를 갖는 상기 금속 영역을 둘러쌈 -
    를 포함하는 금속 경계 제조 방법.
  16. 제 15 항에 있어서,
    상기 단계 (b) 이전에 상기 금속층을 유전체 기판에 도포하는 단계를 더 포함하는 금속 경계 제조 방법.
  17. 제 15 항에 있어서,
    상기 단계 (e) 이후에 상기 금속층을 유전체 기판에 도포하는 단계를 더 포함하는 금속 경계 제조 방법.
  18. 제 15 항에 있어서,
    상기 포토레지스트를 노출 및 현상하여, 홀을 규정하는 제 1 잔여 포토레지스트 부분 및 상기 홀 내에 배치되는 제 2 잔여 포토레지스트 부분을 제공하며, 상기 에칭은 제 1 높이를 갖는 도전성 범프 - 상기 도전성 범프는 제 2 높이를 갖는 상기 금속 영역 상에 배치되고 동시에 그 영역과 연속적임 - 를 제공하는 금속 경계 제조 방법.
  19. 연성(軟性) 인쇄 회로 기판(flexible printed circuit board)에 있어서,
    (a) 평탄한 면을 갖는 연성 유전체 기판과,
    (b) 상기 기판의 표면에 부착된 실질적으로 평탄한 제 1 금속층을 포함하되,
    상기 제 1 금속층은,
    (ⅰ) 복수의 회로 라인과,
    (ⅱ) 복수의 도전성 범프 - 상기 복수의 범프 각각은 적어도 하나의 회로 라인과 연속적이며, 상기 복수의 도전성 범프는 실질적으로 상호 평탄한 상부 결합(bonding) 표면을 가짐 - 와,
    (ⅲ) 상기 복수의 회로 라인 상에 배치되는 유기 유전체층 - 상기 유전층은 상기 도전성 범프의 상부 결합 표면과 심지어 동일하거나 또는 그보다 낮은 상부 표면을 가짐 - 을 포함하고,
    상기 복수의 도전성 범프는 상기 제 1 금속층에 제 1 포토레지스트를 도포하고, 상기 제 1 포토레지스트를 포토리소그래피 공정을 통해 이미지화하여 상기 제 1 포토레지스트의 일부를 제거하고 도전성 범프와 회로 라인의 패턴을 규정하며, 상기 제 1 포토레지스트에 의해 덮이지 않은 상기 제 1 금속층의 영역을 저온 에칭제를 이용해서 제 1 원하는 높이로 에칭하여 에칭 중의 상기 도전성 범프의 언더컷(undercutting)을 최소화함으로써 형성되며,
    상기 복수의 회로 라인은 제 2 포토레지스트를 상기 복수의 도전성 범프와 상기 제 1 금속층에 도포하고, 상기 제 2 포토레지트를 포토리소그래피 공정을 통해 이미지화하여 상기 제 1 금속층으로부터 상기 제 2 포토레지스트의 일부를 제거하고 도전성 범프와 회로 라인의 패턴을 규정하며, 상기 제 2 포토레지스트에 의해 덮이지 않은 상기 제 1 금속층의 영역을 에칭제로 에칭함으로써 형성되는
    연성 인쇄 회로 기판.
  20. 제 19 항에 있어서,
    상기 기판은,
    (a) 상기 기판의 상기 평탄한 면과 마주보는 면에 부착된 제 2 금속층 - 상기 제 2 금속층은,
    (ⅰ) 복수의 회로 라인과,
    (ⅱ) 상기 제 2 금속층을 에칭함으로써 형성된 복수의 도전성 범프 - 상기 복수의 범프 각각은 적어도 하나의 회로 라인과 연속적이며, 상기 복수의 도전성 범프는 실질적으로 상호 평탄한 상부 결합(bonding) 표면을 가짐 -
    를 포함함 - 과
    (b) 상기 제 1 금속층과 상기 제 2 금속층을 접속시키는 적어도 하나의 금속화된 관통 홀(metallized through-hole)
    을 더 포함하는 연성 인쇄 회로 기판.
  21. 인쇄 회로 기판에 있어서,
    (a) 마주보는 상부 및 하부 평탄한 면을 갖는 제 1 도전성 금속층과,
    (b) 제 2 도전성 금속층과,
    (c) 상기 제 1 도전층과 상기 제 2 도전층 사이, 상기 제 1 금속층 상부 면 상에 배치되는 유전체층과,
    (d) 상기 유전체층 내에 배치되어, 상기 제 1 도전성 금속층과 상기 제 2 도전성 금속층을 접속하는 고체 도전성 범프 - 상기 도전성 범프는 상기 제 1 도전층과 연속적임 -
    를 포함하는 인쇄 회로 기판.
  22. 제 21 항에 있어서,
    상기 제 1 도전층은 복수의 회로 라인을 포함하고, 상기 도전성 범프는 상기 복수의 회로 라인들 중 적어도 하나의 라인과 연속적인 인쇄 회로 기판.
  23. 제 21 항에 있어서,
    (e) 마주보는 상부 및 하부 면을 갖는 제 2 유전체층 - 상기 상부 면은 상기 제 1 도전성 금속층의 상기 하부 평탄한 면 상에 배치됨 - 과,
    (f) 상기 제 2 유전체층의 상기 하부 면에 부착되는 제 3 금속층과,
    (g) 상기 제 1 금속층과 상기 제 3 금속층을 접속시키는 적어도 하나의 금속화된 관통 홀
    을 더 포함하는 인쇄 회로 기판.
  24. 제 19 항에 있어서,
    상기 제 1 금속층은 14 내지 105 미크론 범위의 두께를 갖는 연성 인쇄 회로 기판.
  25. 제 19 항에 있어서,
    상기 저온 에칭제는 110 ℉ 이하의 온도를 갖는 연성 인쇄 회로 기판.
  26. 제 19 항에 있어서,
    상기 저온 에칭제(etching agent)는 수성 염산 용액(aqueous hydrochloric acid solution) 내의 에천트(etchant)이고, 상기 에천트는 구리 염화물(cupric chloride), 염화 제 2 철(ferric chloride) 또는 나트륨 과황산염(sodium persulphate)으로 이루어진 그룹으로부터 선택되는 연성 인쇄 회로 기판.
  27. 제 26 항에 있어서,
    상기 저온 에칭제는 구리 염화물이고, 상기 에칭제는 125 내지 225 mg/liter의 농도를 갖는 구리이온과 1 N 내지 2 N의 농도를 갖는 수성 염산(hydrochloric acid)을 포함하는 연성 인쇄 회로 기판.
  28. 제 21 항에 있어서,
    상기 제 1 금속층은 14 내지 105 미크론 범위의 두께를 갖는 인쇄 회로 기판.
  29. 제 21 항에 있어서,
    상기 저온 에칭제는 110 ℉ 이하의 온도를 갖는 인쇄 회로 기판.
  30. 제 21 항에 있어서,
    상기 저온 에칭제는 수성 염산 용액 내의 에천트이고, 상기 에천트는 구리 염화물, 염화 제 2 철 또는 나트륨 과황산염으로 이루어진 그룹으로부터 선택되는 연성 인쇄 회로 기판.
  31. 제 30 항에 있어서,
    상기 저온 에칭제는 구리 염화물이고, 상기 에칭제는 125 내지 225 mg/liter의 농도를 갖는 구리이온과 1 N 내지 2 N의 농도를 갖는 수성 염산을 포함하는 연성 인쇄 회로 기판.
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