KR100279322B1 - 내화성 금속 라이너를 구비한 구리 스터드 구조 - Google Patents

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포만 제프리 엘
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Abstract

일렉트로마이그레이션 수명(electromigration lifetime)이 증가된 다층 상호 접속형 전자 구성 요소가 제공된다. 상호 접속은 스터드 형태(the form of studs)를 지니며, 측벽을 따라 내화성 금속 확산 장벽 라이너(a refractory metal diffusion barrier liner)를 갖는 수직 측벽을 포함한다. 스터드는 그 기저(base)에서 장벽층을 구비하고 있지 않으며, 스터드의 기저는 구성 요소의 유전 층상의 금속화물(metallization)과 접촉된다. 접착층(adhesion layer)이 스터드의 기저와 금속화물의 표면 사이에 제공될 수 있으며, 이 접착층은 연속적 또는 불연속적일 수 있다. 접착층은, 구성 요소를 제조하는 동안 또는 그 외에 구성 요소를 사용하는 동안 상기 구성 요소의 가열시에 스터드 또는 금속화물로 용해되는 알루미늄과 같은 금속인 것이 바람직하다. 바람직한 구성 요소는 이중 대머신 구조(a dual Damascene structure)를 사용한다.

Description

내화성 금속 라이너를 구비한 구리 스터드 구조{COPPER STUD STRUCTURE WITH REFRACTORY METAL LINER}
본 발명은 전자 구성 요소, 예컨대 구성 요소내에 전기적인 상호 접속 구조를 갖는 반도체 디바이스, 다층 세라믹 구조 및 다층 박막 구조에 관한 것으로, 보다 상세하게는, 구조의 한 층상에 있는 금속화물(metallization)을 다른 층상의 금속화물에 전기적으로 접속시키는 수직 상호 접속 구조에 관한 것으로서, 이와 같이 하여 상호 접속 구조와 전자 구성 요소의 일렉트로마이그레이션 수명(electromigration lifetime)을 증가시키는 것에 관한 것이다.
다층 전자 구성 요소는 컴퓨터, 전자 통신, 군용 및 생활 용품과 같은 고성능 시스템에 대해 매력적인 패키징 해법을 제공한다. 이들 전자 구성 요소는 고밀도 상호 접속을 제공하며, 주어진 전자 구성 요소의 크기에 있어서 증가된 회로소자를 제공하는 능력을 제공한다.
일반적으로, 다층 전자 구성 요소는 각 층위의 비아(via), 패드(pad), 패드를 비아 및 배선에 접속시키는 스트랩(strap) 형태의 금속화물을 갖는 다층 유전 재료를 포함한다. 유전 층내의 비아 또는 다른 개구들(openings)은 하나의 층에서 다른 층으로 연장되며, 이들 개구들은 도전성 재료로 충진되고, 하나의 층 위의 금속화물을 또다른 층위의 금속화물에 전기적으로 접속시키며, 현재 산업계에서 사용되고 있는 고밀도 전자 구성 요소 디바이스들을 제공한다.
다층 전자 구성 요소의 중요한 측면은, 도전성 재료가 도포되어 상이한 층위의 금속화물 사이의 전기적 접속을 제공하는 층간 비아 혹은 개구들이다. 간략하게 말하면, 전형적인 다층 전자 구성 요소는, 유전 재료층의 여러 층들, 예컨대 실리콘 산화물(silicon oxide), 플루오르 실리콘 산화물(fluorinated silicon oxide), 폴리이미드(polyimide)와 플루오르 폴리이미드를 포함하는 폴리머(polymer), 세라믹, 탄소 및 다른 유전 재료들로 이루어진다. 대머신 공정(Damascene Process)이라 알려진 공정 절차에 있어서, 포토레지스트 재료의 사용과 같은 알려진 기술을 사용하여 유전 층이 패터닝되며, 포토레지스트 재료가 노출되어 배선 패턴을 규정한다. 현상(developing)을 수행한 후 포토레지스트는 마스크로서 기능하며, 이 마스크를 통해 플라즈마 에칭 또는 반응성 이온 에칭과 같은 감법화 에칭 공정(subtractive etch process)을 사용하여 유전체 재료가 제거된다. 배선 패턴을 규정하는 개구가 대머신 공정을 사용하여 유전 층내에 마련되고, 유전 층의 한 표면에서 유전 층의 다른 표면으로 연장된다. 그 후, 충진 기법, 예컨대 전기 도금(electroplating), 비전해 도금(electroless plating), 화학적 기상 증착(chemical vapor deposition), 물리적 기상 증착(physical vapor deposition) 또는 이들을 조합한 방법을 사용하여 이들 배선 패턴들을 금속으로 충진한다. 이러한 공정은 화학적 기계적 연마(chemical mechanical polishing)와 같은 방법으로 잉여 재료(excess material)를 제거함으로써 금속을 평탄화하는 것을 포함할 수 있다. 단일 대머신 공정에서는, 유전 층내에 비아 또는 개구가 추가적으로 제공된 후 금속화물로 충진되어, 배선 레벨들의 층들간의 전기적인 접촉을 제공한다. 이중 대머신 공정에서는, 금속화물로 충진하기 전에, 비아 개구와 배선 패턴 개구 모두가 유전 층내에 제공된다. 이러한 공정은 처리 절차를 간소화하고, 일부 내부 인터페이스를 제거한다. 전자 구성 요소가 완성될 때까지 전자 구성 요소내의 각 층에 대해 이들 절차들이 계속된다.
도 4에서는, 종래 기술의 이중 대머신 라인을 도시하고 있다. 유전 층(11a) 및 그 위에 수평 장벽층(16)을 구비하고 있는 유전 층(11b)은 층(11b)상에 금속화물(12)을, 그리고 층(11a)내에 금속화물(12a) 및 스터드(14)를 포함하는 것으로 도시되어 있다. 스터드(14) 및 금속화물(12a)은 확산 장벽 라이너(diffusion barrier liner)(15)의 수직벽과 수평 라이너(15a)로 둘러싸인 것으로 도시되어 있으며, 수평 라이너에는 스터드(14)의 기저와 금속화물(12)의 상부면 사이에 확산 장벽을 제공하는 스터드의 기저에서의 라이너가 포함된다. 상호 접속형 전자 구성 요소를 제공하는 도시한 바와 같은 이러한 형태의 구조는, 일렉트로마이그레이션 수명이 짧다.
유전 재료는 구리 배선 소자들간의 전기적 절연과 전기적 격리를 제공한다. 전형적으로, 비아라고 불리는 유전 층내의 개구는, 도전성 재료로 충진된 경우, 스터드라 지칭된다. 스터드는 전자 구성 요소의 여러 층상의 수평 구리 금속화물간에 수직 상호 접속을 제공한다.
금속과 유전체간의 금속 확산을 방지하기 위해, 라이너로 또한 지칭되는 장벽층이 구조내에 포함된다. 라이너는 구리 또는 다른 금속을 포함하며, 구리 라인 및 스터드들이 유전체 혹은 다른 금속화물에 접착되는 것을 돕는다.
비아에 대해서, 장벽층은 전형적으로 Ta 또는 TaN과 같은 내화성 금속이며, 비아 및 유전체간의 구리 금속의 확산에 대한 장벽을 제공할 뿐 아니라, 구리 도전체 배선 레벨의 위 또는 및의 금속화물 사이의 장벽을 제공한다. 전형적으로, 장벽층은 비아 내 양 측벽상에, 또한 그 기저에 장벽층을 형성한다. 구리를 비아로 도금하고 충진하는 경우에, 장벽층은 전기적인 접속을 제공하는 스터드를 유전체로부터, 그리고 하부 및 상부 금속화물로부터 분리시킨다. 전자 구성 요소내의 구리 배선이 긴 시간동안 높은 전기적 회로 밀도하에 놓이는 경우, 장벽층은(전류흐름의 방향에 따라) 구리 스터드 또는 금속화물내에서 공극(void)을 성장시키며, 회로의 전기적인 끊어짐에 의한 고장을 야기할 수 있다는 사실이 알려져 있다. 이러한 고장이 발생하는 데 소요되는 시간은 일렉트로마이그레이션 수명이라 알려져 있으며, 이러한 시간은 스터드 및 금속화물 재료와 장벽층 재료의 함수이다.
본 발명의 양수인에 의해 "Method of Forming A Self-Aligned Copper Diffusion Barrier In Vias"란 제목으로 1997년 5월 19일자로 관련 출원이 출원되었으며, 이 출원서는 비아의 측벽상에 형성된 구리 확산 장벽에 관한 것이다.
따라서, 본 발명의 목적은 종래 기술의 문제점 및 단점들을 해결하기 위한 것으로, 단일 대머신 공정 혹은 이중 대머신 공정을 사용하여 제조된 구성 요소들을 갖는 다층 전자 구성 요소를 제공하되, 이 구성 요소는 도전성 재료로 채워져서 스터드를 형성하는 관통 개구 혹은 비아들을 가지는 적어도 하나의 층을 가지며, 이 스터드는 층들 위의 금속화물을 전기적으로 접속시키고 상기 스터드 및 전자 구성 요소가 향상된 일렉트로마이그레이션 수명을 갖도록 하는 것이다.
본 발명의 또다른 목적은, 단일 대머신 공정 혹은 이중 대머신 공정을 사용하여 제조된 구성 요소들을 갖는 스터드 상호 접속부를 구비하는 다층 전자 구성 요소를 제공하되, 상기 스터드 및 전자 구성 요소는 향상된 일렉트로마이그레이션 수명을 갖도록 하는 것이다.
본 발명의 기타 목적 및 장점들은 일부는 자명할 것이며, 또한 일부는 이후 상세한 설명으로부터 명확해 질 것이다.
본 발명의 상기한 목적 및, 당업자에게 자명한 다른 목적들이 본 발명에 의해 달성된다. 본 발명의 한 측면에 따르면, 적어도 하나의 유전 층을 포함하는 다층 전자 구성 요소가 제공된다. 상기 적어도 하나의 유전 층은 상기 층의 양 쪽 면에 금속화물(metallization)을 가지며, 상기 층들을 관통하여 연장되어 일 면상의 금속화물을 다른 면상의 금속화물에 접속시키는 개구들(비아들)을 포함한다. 상기 관통 개구들은 상기 개구의 측벽상에 확산 장벽을, 그리고 상기 측벽내에 도전체를 포함한다. 상기 확산 장벽 재료는 탄탈늄, 텅스텐, 탄탈늄 질화물, 텅스텐 질화물, 실리콘 질화물, 텅스텐 실리콘 질화물, 티타늄 질화물 및 티타늄 실리콘 질화물과 같은 내화성 금속인 것이 바람직하다. 상기 확산 장벽 재료는 상기 도전체로 상기 개구를 충진하며 상기 금속화물과 접촉한다.
본 발명의 다른 측면에 있어서, 전자 구성 요소의 유전체 재료는 다층 산화물, 세라믹 혹은 폴리이미드(폴리머)이며, 산화물층, 세라믹층, 기타 유전 층상의 금속화물은 동일한 금속, 바람직하게는 구리이다. 상기 전자 구성 요소의 유전체는 다양한 종류의 재료로 이루어질 수 있으며, 일반적으로는 실리콘 산화물, 불화 산화물, 폴리머, DLC(diamond-like carbon) 혹은 스펀 온 글래스(spun on glass)로 이루어진다.
본 발명의 또다른 측면에 있어서, 비아 금속화물 및 표면 금속화물 사이에 접착층(adhesion layer)이 마련된다. 상기 접착층은 비아 금속화물에 대해 확산 장벽으로서 작용하지 않으며, 매우 얇고 또한 불연속적일 수 있다. 바람직한 접착층은 알루미늄(aluminum) 혹은 크롬(chromium)으로서, 제조 동안 혹은 상기 전자 구성 요소의 사용 동안 비아 및/또는 표면 금속화물에 용해되는 것이 매우 바람직하다.
본 발명에 또다른 측면에 있어서, 유전체의 표면과 상기 유전체의 표면상의 금속화물 사이에, 예를 들어 이중 대머신 공정에서 상기 비아들을 에칭할 때 유전체에 대한 에칭 정지 확산 장벽으로서 수평 확산 장벽이 마련된다.
도 1은 전기적으로 상호 접속된 본 발명의 다층 전자 구성 요소의 부분 횡단면 투시도,
도 2a 내지 도 2e는 본 발명의 방법에 따라 이중 대머신 라인(dual Damascene line)과 상호 접속 스터드(interconnection stud)를 형성하기 위한 단계 순서를 도시한 도면,
도 3은 상호 접속 스터드의 기저(base)와 금속화물 사이의 불연속 접착층을 갖는, 전기적으로 상호 접속된 본 발명의 다층 전자 구성 요소의 부분 횡단면 투시도,
도 4는 스터드의 기저와 구성 요소의 인접한 하부 금속화물상의 상부면 사이의 확산 장벽층과 함께 이중 대머신 상호 접속 스터드를 갖는 종래의 다층 전자 구성 요소의 횡단면도.
도면의 주요 부분에 대한 부호의 설명
10 : 전자 구성 요소 12 : 배선
14 : 스터드 15 : 라이너
18 : 접착층 19 : 구리 시드층
24 : 구리층 16, 28 : 확산 장벽층
본 발명에 있어서 신규한 것이라 생각되는 본 발명의 특징 및 본 발명을 규정하는 요소들이 첨부된 특허 청구 범위에서 특정하여 기술된다. 도면들은 설명만을 목적으로 한 것이며 동일 축적으로 도시되지는 않았다. 그러나, 본 발명 자체는 그것이 구조물에 대한 것이든지 혹은 동작 방법에 대한 것이든지, 첨부된 도면과 함께 다음의 상세한 설명을 참조함으로써 가장 장 이해할 수 있을 것이다.
본 발명의 바람직한 실시예를 기술함에 있어서, 동일한 부호들은 동일한 특징들을 지칭하는 도 1 내지 도 3을 참조할 것이다. 본 발명의 특징들은 도면에서 동일 축적으로 도시하지는 않았다.
도 1을 참조하면, 다층 전자 구성 요소(10)의 일부가 부분 횡단면도로 투시하여 개략적으로 도시되는데, 이 부분은 총체적으로 층(11)으로 도시된 층으로 이루어져 있으며, 이 부분은 다시 개별적인 층들(11a, 11b, 11c)을 포함한다. 이 층들(11)은 전자 구성 요소용 애플리케이션에 따라 적절한 어떤 유전 재료로도 이루어질 수 있으며, 실리콘 산화물, 플루오르 산화물, 폴리이미드와 같은 폴리머, DLC 또는 스펀 온 글래스(spun on glass)과 같은 재료들을 포함할 수 있다. 도시한 층들은 배선 또는 라인들(12, 12a)의 형태의 비아 또는 스터드(14)를 상호 접속시키는 금속화물을 그 표면에 갖는 것으로 도시되어 있다. 스터드(14)는 배선(12a)과 배선(12)을 전기적으로 접속시키는 것으로 도시되어 있다. 금속화물 층(12, 12a, 14)은 구리와 같은 도전체로 형성된다.
도시한 층들(11a∼11c)은 수평 장벽층들(16, 28)에 의해 분리되어 있는 것으로 도시되어 있는데, 수평 확산 장벽층들(16, 28)은 동일할 수도 있고 그렇지 않을 수도 있으며, 하나의 층에서 다음 층으로 구리 금속화물이 확산되는 것을 방지한다. 층(28)은 구성 요소를 화학적으로 에칭할 때 에칭 정지물로서 작용하는 물질일 수 있다. 수직 확산 장벽층(라이너)(15)은 금속화물(12, 12a) 및 스터드(14)의 외벽을 형성한다. 스터드(14)와 금속화물(12) 또는 스터드(14)와 금속화물(12a) 사이에는 라이너(15)를 두지 않음으로써, 모든 금속층의 일렉트로마이그레이션 수명을 증가시키며, 결과적으로 구성 요소의 사용 연한을 높힌다. 수직 라이너(15)는 다음의 도 2a 내지 도 2e에 기술되는 바와 같이 형성될 수 있다.
라이너(15)는 배선 및/또는 스터드 금속화물 및 유전체 사이의 확산 장벽을 제공하는 적절한 다른 어떤 재료도 될 수 있다. 바람직한 라이너 재료들은 내화성 금속들, 예컨대 탄탈늄, 텅스텐, 탄탈늄 질화물, 텅스텐 질화물, 실리콘 질화물, 탄탈늄 실리콘 질화물, 텅스텐 실리콘 질화물, 티타늄 질화물 및 티타늄 실리콘 질화물이며, 바람직하게는 탄탈늄을 포함하는 재료이다. 라이너의 두께는 대개 2nm 내지 100nm이다.
도 2a 내지 도 2e를 주목하면, 이중 대머신 라인을 포함하는 다층 전자 구성 요소(10)로 본 발명의 상호 접속 스터드를 이루기 위한 단계의 순서가 도시되어 있다. 도 2a에 도시한 바와 같이, 본 기술 분야에서 알려진 전형적인 이중 대머신 라인은, 그 수평면 상에 확산 장벽층(16, 28)을 갖는 도시한 절연체(유전체)층(11a, 11b, 11c)을 포함한다. 확산 장벽층(28)은, 대머신 라인을 위해 층(11a)의 개구를 에칭하는 경우에 에칭 정지물로서 또한 작용한다. 라이너층(15)이 이중 대머신 구조의 모든 노출 표면상에 형성된다. 수평 표면상의 라이너는 (15a)로 표시되어 있다. 라이너 재료(15)는 수평 확산 장벽층(16, 28)과 상이한 것이 바람직하다. 라이너(15)가 비아 개구(14)의 기저에서 금속화물의 상부면(12)을 도포한다는 것을 또한 알 수 있다. 도 2b에서, 화살표로 표시한 방향성 에칭을 사용함으로써, 수평 라이너(15a)를 비아 개구(14)의 하부 수평면으로부터, 또한 유전체의 수평면(11a, 11b)으로부터 에칭하여, 에칭 정지층(28)에서 정지시킨다. 방향성 에칭은 휘발성 에칭 산물을 발생시키는 염소(chlorine)와 같은 가스를 사용하는 반응성 이온 에칭이 바람직하다. 알려진 바와 같이 방향성 에칭에 의해 측벽 스페이서들(15)이 마련된다. 에칭 정지층(28)이 남아서 확산 장벽을 제공하기 위해서는 에칭제가 에칭 정지층(28)에서 멈출 필요가 있다.
그런 다음, 도 2c에 도시한 바와 같이, 플래쉬 도금, 물리적 기상 증착, 화학적 기상 증착 또는 비전해 도금과 같은 알려진 기법을 사용하여 구리 시드층(copper seed layer)(19)을 도포하여, 유전체(11a), 장벽층(28), 비아 개구(14) 측벽 및 비아 개구 기저를 덮는다. 그런 다음, 도 2d에 도시한 바와 같이 구리층(24)을 전기 도금하여, 트렌치(22) 및 비아(14)를 충진한다. 구리층(24)은 화학적 기상 증착 또는 물리적 기상 증착에 의해 증착될 수 있다. 이와는 달리, 비전해 도금을 사용하여 금속화물을 형성할 수도 있다. 일반적으로, 이러한 경우에는, 구리 시드층을 필요로 하지 않는다.
그런 다음, 구리층(24)을 층(11a)의 표면까지 평탄화하여, 최종 스터드(14) 및 금속화물(12a)을 형성한다. 명료하게 하기 위해, 금속화물(12a) 및 구리 시드층(19)은 금속화물(12a) 및 스터드(14)로서, 증착된 구리(24)와 결합된 것으로 도시하였다. 금속화물(12)과 스터드(14)간, 혹은 금속화물(12a)과 스터드(14)간에는 구리가 아닌 층은 존재하지 않는다. 스터드(14)를 두 개의 금속화물 층과 접속시킴으로써, 그들 사이의 확산 장벽이 필요 없게 되고, 향상된 일렉트로마이그레이션 수명이 성취된다.
구리 시드층(19)을 침착하기 바로 전에, 또는 구리 시드층이 사용되지 않은 경우에 CU층(24)에 바로 앞서 접착층이 사용될 수도 있다. 도금 성분 중 하나가 사용된 경우(도 3에는 도시하지 않음), 구리는 구리 시드층(19)과 함께 개구(14)를 충진할 것이며, 불연속적인 접착층(18)(도 3에 도시됨)에 의해서만 금속화물(12)로부터 분리될 것이다. 접착층은 장벽층이 아니며, 전형적으로 알루미늄 또는 크롬과 같은 금속이다. 접착층(18)의 두께는 0.5∼20 nm이며, 바람직하게는 약 5nm이다. 접착층이 사용될 경우, 접착층은 구성 요소의 제조 동안 또는 구성 요소를 사용하는 동안 가열시에 스터드 금속 및/또는 금속화물에 용해되는 것이 매우 바람직하다. 따라서, 최종 전자 구성 요소 구조에서 접착층(18)이 사용되었기는 하지만, 스터드 재료(14)는 본질적으로 금속화물 라인(12)에 직접 접속(접착)될 것이다.
이상, 구체적인 바람직한 실시예와 함께 본 발명을 상세히 기술하였지만, 당업자로부터 여러 대안, 수정 및 변형이 가능하리라는 것은 자명한 사실이다. 따라서, 본 발명의 사상 및 범주에 벗어남이 없는 이러한 대안, 수정 및 변경들을 첨부한 청구범위에서 예상할 수 있을 것이다.
이상과 같이, 본 발명은 도전성 재료로 충진된 개구 또는 비아를 갖는 적어도 하나의 층을 포함하는 단일 대머신 공정 또는 이중 대머신 공정을 사용하여 이루어진 구성 요소들을 구비하는 다층 전자 구성 요소를 제공함으로써, 스터드 및 전자 구성 요소의 일렉트로마이그레이션 수명을 증가시킬 수 있다.

Claims (15)

  1. 전자 구성 요소 내에서 하나의 층 위의 금속화물을 상기 금속화물까지 연장된 트렌치 또는 비아에 접속시켜, 상기 전자 구성 요소의 일렉트로마이그레이션 수명이 증가되도록 하는 상호 접속 구조에 있어서,
    ① 제 1 재료를 포함하는 제 1 도전층과,
    ② 상기 제 1 도전층상의 유전체와,
    ③ 상기 유전체를 통해 상기 제 1 도전층으로 연장되는 트렌치 또는 비아와,
    ④ 상기 트렌치 또는 비아의 측벽을 따라 형성되어 있으며, 상기 유전체에 확산 장벽을 제공하는 제 1 라이너와,
    ⑤ 상기 제 1 도전층에 전기적으로 접촉하는 상기 트렌치 또는 비아를 충진하는 상기 제 1 재료를 포함하는 제 2 도전층―상기 제 1 라이너는 상기 제 1 및 제 2 도전층 사이에 위치하지 않음―을 포함하는 전자 구성 요소의 상호 접속 구조.
  2. 제 1 항에 있어서,
    상기 제 1 도전층과 상기 제 2 도전층은 구리를 포함하는 전자 구성 요소의 상호 접속 구조.
  3. 제 1 항에 있어서,
    상기 유전체는 실리콘 산화물, 플루오르 산화물, 폴리머, DLC(a diamond-like carbon) 및 스펀 온 글래스(spun on glass)중 하나를 포함하는 전자 구성 요소의 상호 접속 구조.
  4. 제 1 항에 있어서,
    상기 제 1 도전층 및 상기 제 2 도전층 사이에 접착층이 존재하는 전자 구성 요소의 상호 접속 구조.
  5. 제 1 항에 있어서,
    상기 트렌치내의 노출된 수평면을 따라 수평층이 형성되어 있으며, 상기 수평층은 제 2 유전체로 형성되며, 상기 수평층은 상기 제 2 도전층과 상기 제 1 유전체 사이의 확산 장벽을 제공하며, 상기 수평층은 상기 제 1 라이너와는 상이한 재료로 형성되는 전자 구성 요소의 상호 접속 구조.
  6. 제 5 항에 있어서,
    상기 수평층은 상기 제 1 유전체에 대한 에칭 정지층인 전자 구성 요소의 상호 접속 구조.
  7. 일렉트로마이그레이션 수명이 증가된 다층 전자 구성 요소에 있어서,
    ① 그 위에 금속화물을 갖는 다수의 유전 층과,
    ② 적어도 하나의 층을 통해 연장되는 트렌치 또는 비아의 형태를 가지며, 상기 트렌치 또는 비아의 하부면에서 금속화물과 접속하는 개구와,
    ③ 상기 트렌치 또는 비아의 측벽을 따라 형성되어 있으며, 상기 유전체에 확산 장벽을 제공하기 위한 제 1 라이너와,
    ④ 상기 금속화물을 전기적으로 접속시키는 상기 트렌치 또는 비아를 충진하는 도전체―상기 제 1 라이너는 상기 제 1 및 제 2 도전층 사이에 위치하지 않음―를 포함하는 다층 전자 구성 요소.
  8. 제 7 항에 있어서,
    상기 금속화물과 도전체는 구리인 다층 전자 구성 요소.
  9. 제 8 항에 있어서,
    이중 대머신 구조를 갖는 다층 전자 구성 요소.
  10. 제 7 항에 있어서,
    상기 유전체는 실리콘 산화물, 플루오르 산화물, 폴리머, DLC 또는 스펀 온 글래스인 다층 전자 구성 요소.
  11. 제 7 항에 있어서,
    상기 금속화물과 상기 도전체 사이에 접착층이 존재하는 다층 전자 구성 요소.
  12. 제 11 항에 있어서,
    상기 접착층은 상기 전자 구성 요소를 제조하는 동안, 또는 상기 전자 요소를 사용하는 동안 상기 도전체 또는 금속화물에 용해되는 재료인 다층 전자 구성 요소.
  13. 제 7 항에 있어서,
    상기 층사이에 그 표면상의 금속화물과 유전체 사이의 확산 장벽을 제공하기 위한 수평 확산 장벽층―상기 수평층은 상기 라이너 재료와는 상이한 재료로 형성됨―이 제공되는 다층 전자 구성 요소.
  14. 제 13 항에 있어서,
    상기 수평층은 상기 유전체에 대한 에칭 정지층인 다층 전자 구성 요소.
  15. 일렉트로마이그레이션 수명이 증가된 다층 전자 구성 요소를 제조하기 위한 방법에 있어서,
    ① 전자 구성 요소가 제조될 때, 층별로 그 위에 형성된 금속화물을 갖는 유전 층을 구비하도록 다층 전자 구성 요소층을 형성하고, 적어도 하나의 층을 통해 연장되는 개구를 제공하여 상기 층표면상의 금속화물을 접속시키는 단계와,
    ② 상기 개구내에 확산 장벽 라이너를 형성하는 단계와,
    ③ 상기 개구의 측벽상에 남아있는 라이너에 대해 방향성 에칭을 사용하여 상기 개구의 기저로부터 라이너를 에칭하는 단계와,
    ④ 상기 개구를 도전체로 충진하여, 상기 금속화물과 접촉하는 도전체를 제공하는 단계를 포함하는 다층 전자 구성 요소의 제조 방법.
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