KR100236668B1 - 저항 및 결함밀도가 낮은 텅스텐 접점을 실리콘 반도체 웨이퍼에 형성하기위한 방법 - Google Patents

저항 및 결함밀도가 낮은 텅스텐 접점을 실리콘 반도체 웨이퍼에 형성하기위한 방법 Download PDF

Info

Publication number
KR100236668B1
KR100236668B1 KR1019920005126A KR920005126A KR100236668B1 KR 100236668 B1 KR100236668 B1 KR 100236668B1 KR 1019920005126 A KR1019920005126 A KR 1019920005126A KR 920005126 A KR920005126 A KR 920005126A KR 100236668 B1 KR100236668 B1 KR 100236668B1
Authority
KR
South Korea
Prior art keywords
titanium
layer
tungsten
annealing
contact hole
Prior art date
Application number
KR1019920005126A
Other languages
English (en)
Other versions
KR920018852A (ko
Inventor
소메크 사손
눌만 재임
창 메이
Original Assignee
조셉 제이. 스위니
어플라이드 머티어리얼스 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 조셉 제이. 스위니, 어플라이드 머티어리얼스 인코포레이티드 filed Critical 조셉 제이. 스위니
Publication of KR920018852A publication Critical patent/KR920018852A/ko
Application granted granted Critical
Publication of KR100236668B1 publication Critical patent/KR100236668B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76876—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for deposition from the gas phase, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76856—After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/907—Continuous processing

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 실리콘 기판과 텅스텐 사이에 저항이 낮은 규화질 연결을 제공하기 위해서 접점 구멍의 기저부에 있는 실리콘 표면에 규화티타늄층을 형성하는 즉 절연층을 관통한 접점구멍에 있는 실리콘 기판에 편평한 텅스텐으로 채워진 접점을 형성하는 것이다. 질화티타늄층은 규화티타늄층위 및 절연층의 표면상에 형성되고, 절연층의 상부표면 및 절연층을 관통한 접점구멍의 측벽면상에 형성된다. 질화티타늄층은 접점구멍에 있는 질화티타늄층 및 규화티타늄층을 통해서 텅스텐에서 실리콘 기판까지 형성된 양호한 결합을 허용하는 핵성성층을 제공한다. 그리고, 질화티타늄층을 통해서 텅스텐에서 산화실리콘(SO2)과 같은 절연체까지 양호한 결합을 허용한다. 그결과 저항 및 결함밀도가 낮은 접점이 형성된다.

Description

저항 및 결함밀도가 낮은 텅스텐 접점을 실리콘 반도체 웨이퍼에 형성하기위한 방법
제1도는 절연층을 관통하여 실리콘 기판에 형성된 접점구멍을 가지고, 접점구멍의 기저부에 있는 노출된 실리콘 표면상뿐만아니라 접점구멍의 측벽상에 증착된 티타늄층을 가지는 상부에 절연층을 구비한 실리콘 반도체웨이퍼의 부분 측단면도.
제2도는 접점구멍의 기저부에 있는 실리콘 기판위에 질화티타늄층 및 규화티타늄층의 2중 층 및 절연체 표면상에 질화티타늄층을 형성하기 위하여 어닐링한 후의 제1도 부분 측단면도.
제3도는 접점구멍을 포함하여 전체 웨이퍼상에 편평한 텅스텐층이 증착되어진 후 제2도 구조의 부분 측단면도.
제4도는 증착된 텅스텐은 절연층의 상부면에서 임의적으로 제거되어 절연층에 있는 접점구멍에만 텅스텐을 남긴 제3도 구조의 부분 측단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : (실리콘 웨이퍼) 기판 20 : 절연층
24 : 접점구멍 30 : 티타늄층
32 : 규화티타늄층 34,36,38 : 질화티타늄층
40 : 텅스텐층
본 발명은 실리콘 반도체 웨이퍼에 저항 및 결함밀도가 낮은 접점을 형성하기 위한 방법에 관한 것이다. 특히, 본 발명은, 절연층에 있는 종횡비가 큰 접점구멍을 통해서, 실리콘 반도체 웨이퍼와 첫번째 금속화층 사이에 저항이 작은 접점을 형성하기 위한 것에 관한 것이다.
집적회로 구조의 제조시, 전기적 접점을 기판상에 형성된 절연층에 있는 구멍을 통해서 실리콘 반도체 기판면의 일부에 제공하는 것이 필요하다. 즉, MOS 혹은 이극성 장치의 전극 가운데 하나에 전기적 접점을 제공하는 것이 필요하다. 종래에는, 전기적 접점의 제공은 알루미늄같은 도전 재료로 접점구멍을 채움으로서 수행되었다. 그러나, 접점구멍을 채우기 위해서 알루미늄같은 금속을 사용함은 몇가지 이유에서 불만족스럽다. 특히, 이런 접점구멍의 종횡비(높이/너비)가 1 이상인 비에서는 더욱 불만족스럽다.
그러므로, 구멍이 1 이상의 종횡비를 갖더라도, 텅스텐으로 이런 접점 구멍을 채울 것이 제안되었는데, 이는 텅스텐의 저항이 낮고 접점구멍에서 완전히 증착될 수 있는 특성 때문이다. 그러나, 텅스텐은 접점구멍이 만들어지는 절연체 아래 반도체 기판의 표면과 만족스러운 (저항이 작은) 전기적 접점을 형성하지 못할 뿐만 아니라, 텅스텐은 절연체를 관통한 접점구멍의 측벽면에 잘 부착되지 않는다.
접점구멍을 채우기 위해서 텅스텐을 사용하므로써 발생되는 문제점을 해결하기 위한 여러가지의 종래 기술이 제안되었다. 이러한 종래의 기술은, 무엇보다도 먼저, 텅스텐으로 구멍을 채우기전에 티타늄 혹은 질화티타늄 타켓으로부터 질화티타늄 물질의 반응성 스퍼터링을 통해서 구멍의 벽상에 중간 생성물인 질화티타늄층을 형성하는 예비물리기상증착(PVD)을 포함한다. 절연체상에 질화티타늄층을 형성함은 화학적 경계막을 제공하는 것이고, 이 화학적 경계막은 이후의 텅스텐 CVD 공정이 실리콘 반도체 기저부와 상호 작용하여서 텅스텐이 접점부로 스며 들어서 큰 누설전류 및 비활동성 작용을 일으키는 것을 방지한다.
질화 티타늄층은 실리콘에 양호한 (저항이 작은) 접점을 형성하지 않기 때문에, 첫번째 해결 방법은 질화티타늄 증착전에 기판의 노출된 실리콘 표면상 및 내부에 규화물을 형성시키는 첫번째 혹은 예비 단계를 요한다.
그러나 이런 형의 공정을 사용함은, 웨이퍼상의 집적회로구조에 높은 결함 밀도가 생겨서 질을 떨어뜨리는 상당한 질화티타늄 입자의 생성때문에, 부적당하다.
텅스텐으로 구멍을 채우기 전에, 반응 스퍼터링 혹은 다른 PVD 공정에 의해서 티타늄/텅스텐(TiW) 합금 혹은 복합물을 증착시키는 것이 또한 제안되어졌다. 그러나 이런형의 방법은, 티타늄/텅스텐 합금코팅의 PVD 형성동안 불필요한 입자의 생성 및 증착이 일어나므로, 불합리하다.
세번째 방법이 또한 제안되었는데, 이것은 티타늄층이 노출된 실리콘 기판 및 절연체 측벽상에 PVD 방법에 의해서 먼저 증착되며, 상기의 PVD 방법은 질화티타늄층의 스퍼터 증착이 뒤따르는 스퍼터링과 같은 것이다. 그리고, 텅스텐으로 구멍을 메꾸기 전에, 구조는 어닐링되어서 실리콘상의 증착된 티타늄은 실리콘과 반응을 일으키며, 이에 의해서, 실리콘 표면 및 내부에 규화질을 형성한다.
그러나, 어닐링 온도가 500℃ 미만이면, 형성된 규화질의 형태는 원하던 저항이 작은 형태가 아닌 반면에 더욱 높은 어닐링 온도가 사용되면, 실리콘은 기판에서 이동해서 접점구멍의 벽을 따라서 규화티타늄층을 형성하고, 그 결과 접점구멍 근처의 기판에는 실리콘이 고갈되게 되며, 그러므로, 무기능 소자가 된다.
그러므로, 텅스텐으로 절연체에 있는 종횡비가 큰 접점구멍을 채우기 위한 방법을 제공함이 요구되며, 상기 방법은, 접점구멍의 기저부에 있는 텅스텐 및 실리콘 기판 사이에 양호한 전기적 접점이 형성되고, 절연체의 표면에 텅스텐이 잘 부착되도록 하며, 텅스텐으로 접점구멍을 채우기 위한 종래 기술에서 특징되어지는 불필요한 입자가 형성되는 일 및 기판에서 실리콘이 이동하여서 접점 근처의 기판에 있는 실리콘이 고갈되는, 접점구멍의 벽을 따라서 규화티타늄층이 형성되는 일도 없다.
실리콘 기판에, SiO2와 같은, 절연체를 통해서 텅스텐으로 채워진 접점구멍의 형성을 제공하는 본 발명의 방법은, a) 절연체를 관통한 접점구멍의 측벽면을 포함하여 절연체의 표면 및 접점구멍의 기저부에 있는 노출된 실리콘 기판면상에 티타늄층을 먼저 증착하는 단계와, b) 그리고 질소함유 분위기에서 티타늄이 노출된 실리콘과 반응하여 실리콘 기판상에 질화티타늄층 및 저항이 작은 규화티타늄층을 형성하고, 티타늄이 질소 함유가스와 반응해서 절연체층 표면상에 질화 티타늄층을 형성하고, 상기 티타늄 증착단계 후, 티타늄이 코팅된 표면이 산호 함유가스에 노출되지 않도록 하는 온도로 티탄이 코팅된 면을 어닐링하는 단계와, 및 c) 텅스텐으로 접점구멍의 잔존부를 채우는 단계를 포함하는데, 상기 단계에서는 텅스텐이 질화티타늄층 및 질화 티타늄층/규화티타늄층 2중 층의 표면에 물리적으로 부착되고, 실리콘 기판상의 규화티타늄층 표면을 통해서 실리콘에 양호한 전기적 접점을 만든다.
본 발명은, 스퍼터링에 의해서 티타늄층을 증착하는 단계와, 실리콘 기판 및 텅스텐 사이에 저항이 작은 규화물 접점을 제공하기 위하여 접점구멍의 기저부에 있는 실리콘 표면에 질화티타늄층 및 규화티타늄층의 2중층을 형성하는 단계와, 그리고 접점구멍에 있는 텅스텐과 산화실리콘과 같은 절연체 사이에 양호한 결합이 형성되도록 하기위한 핵생성층을 제공하기 위해서 절연체 표면상의 질화티타늄층을 형성하는 단계들을 구성하여 절연체를 관통한 접점구멍의 실리콘 기판에 텅스텐으로 채워진 접점을 형성함으로써, 웨이퍼상에 결함 밀도가 낮아지는 개선된 방법이다. 이 방법은 특히 종횡비가 큰 접점구멍을 채우는데 유용하다.
실리콘 기판과 텅스텐 금속 사이에 “저항이 작은 규화물 상호연결”이라는 용어는, 500℃ 미만의 온도에서 어닐링했을때 3 내지 30Ω/스퀘어(square)의 판저항율을 가진 종래기술의 규화물과 비교하여, 3Ω/스퀘어 보다 적은 판 저항율을 가진 규화물을 의미한다.
용어 “높은 종횡비”는 높이 대 너비 비가 적어도 1인 접점구멍을 의미한다.
이제 제1도를 참조하면, 실리콘 웨이퍼 즉 기판(10)을 구성하는 집적회로 구조의 부분을 도시했고, 상기 기판(10)은 그 위에 형성된 절연층(20)을 갖는다. 절연층(20)은 이 산화실리콘(SiO2) 절연물, 붕소유리, 인유리, 붕소/인 유리, 혹은 절연체인 다른 물질들로 구성된다.
이미 형성된 접점구멍(24)은 절연층(20)내에 있고, 기판(10)의 실리콘 표면의 일부분(12)을 노출시키고, 기판(10)에 있는 구역(14)상에 올려져서 전기적 접속을 제공하도록 되어있다. 예를 들면, 기판(10)에 형성된 구역(14)은 MOS 트랜시스터의 소오스 혹은 드레인을 구성하거나 바이폴라 트랜시스터의 콜렉터 구역을 구성한다.
티타늄층(30)은 절연층(20)의 상부표면(22), 접점구멍(24)의 측벽면(26), 및 실리콘 기판(10)의 노출된 상부표면(12)을 포함하는 구조위에 이미 증착된 것이 도시되어 있다.
티타늄층(30)의 두께는 티타늄의 특정한 위치에 따라서 변한다. 예를들면, 증착된 티타늄층의 두께는 절연층(20)의 상부표면(22) 위에서는 약 500 내지 5000Å까지 변할 수 있는 반면, 접점구멍(24) 기저부에서의 실리콘 기판(10)의 표면(12)위에서의 티타늄 두께는 약 50 내지 1000Å까지 변할 수 있다.
티타늄층(30)은 상부표면(22)뿐만아니라 측벽면(26)을 포함하는 절연층(20) 위와 실리콘기판(10)의 노출부분(12)에 증착되며, 이러한 증착 방법은 1990. 4. 16일자 출원하에 현재 출원 계속 중인 미합중국 특허출원 제07/510,307호에 기술되어 있으며, 이 출원을 본 명세서에서는 참고 문헌으로 언급한다. 이러한 티타늄 증착은 하나 이상의 플루오르-함유가스 및 아르곤 같은 불활성 가스를 사용하는 활성 이온 방법에 의해서 먼저 구조를 청결하게 하는 것으로 이루어진다. 구조를 청결하게 하는 것에 이어서, 종래의 PVD 스퍼터링 공정 혹은 다른 적절한 티타늄 증착 공정을 사용하여 티타늄을 구조위에 증착시킨다. 전술된 출원 제 07/510,307호에 언급된 것처럼, 바람직하게 청정한 구조는 청정 챔버에서 티타늄 증착 챔버로 운반되는데, 이 운반은 청정한 표면이 공기 혹은 다른 산소 함유가스에 노출되는 것을 피하기 위해서 진공중에서 행해진다.
제1도에 도시된 티타늄이 코팅된 구조는, 티타늄표면이 공기 혹은 다른 산소 함유가스에 노출됨이 없이, 어닐링 챔버로 운반되어서, 규화티타늄 및 질화티타늄을 형성하기 위해서 질소 함유가스속에서 어닐링된다. 어닐링은 Nulman의 미합중국 특허출원 제 07/510,340호에 언급된 어닐링 방법에 따라 수행되는 것이 바람직하다. 이 출원 역시 본 명세서에 참고문헌으로 언급한다.
상기 출원 제 07/510,340호에 언급된 것처럼, 어닐링은 약 500℃ 내지 695℃의 초기 온도 범위, 바람직하게는 약 600℃ 내지 675℃의 온도 범위에서 행하여 질화티타늄층 및 규화티타늄층을 형성시킨 다음, 온도를 약 800℃ 내지 900℃ 올린 후에 낮은 온도 범위에서 초기에 형성된 규화티타늄을 더욱 안정된 상으로 전환되게 한다. 어닐링 동안 어닐링 챔버의 압력은 약 100milltorr 내지 800Torr의 범위내로 유지된다.
어닐링은 보통 웨이퍼 온도가 약 5℃/초 내지 150℃/초, 전형적으로는 80℃/초의 속도를 어닐링 온도까지 올려지는 급속한 열적 어닐링 조건하에서 보통 수행되고, 약 500℃ 내지 695℃ 범위의 온도에서 전도되는 어닐링 단계의 부분은 약 10 내지 60초 동안 수행된다. 약 800℃ 내지 900℃에서의 어닐링의 두번째 온도범위부분은 약 10 내지 60초의 추가되는 시간동안 수행된다.
산소 함유가스는 어닐링동안 표면에서 방출되고, 질소원은 하나 이상의 질소 함유가스들이 약 500 내지 10,000sccm의 속도 범위로 챔버로 흐름으로써 공급되고, 이 속도는 어닐링 챔버의 용적 및 진공 펌프의 효율에 따라 달라진다.
제2도를 참조하면, 규화티타늄층(32)은 티타늄이 노출된 실리콘과 반응하므로써, 접점구멍(24)의 기저부인, 실리콘 기판(10)내 구역(14)위의 이미 노출된 실리콘 표면부(12) 위와 안에 형성되어 있다. 질화티타늄층(34)은 규화질(32)위에 형성되고, 질화티타늄층(36)은 접점구멍(24)의 절연층(20)의 노출된 측벽면(26)상에 형성되며, 질화티타늄층(38)은 절연층(20)의 상부표면(22)상에 형성된다. 질화티타늄층(34, 36 및 38)은 티타늄이 어닐링 동안 어닐링 챔버에 있는 질소가스와 반응하므로서 형성된다.
여기에서 주의할점은, 어닐링 단계 이전에 티타늄표면에서 산소 함유가스를 방출하게하면 티타늄표면상에 티타늄산화물의 형성을 방지하거나 완화시킨다는 점이다. 티타늄층에 티타늄산화물이 존재하면 티타늄으로 질소원자의 침투를 방해하고, 이런 방해는 접점구멍(24)의 측벽면(26)상에 규화티타늄 층을 형성한다. 이런 규화티타늄층의 형성은 종래 기술 방법에서 서술된 것처럼 불필요한데, 그 이유는 이러한 규화 티타늄층을 형성하기 위해 실리콘이 실리콘 기판(10)에서 이동하므로써 접점구멍(24) 근처의 실리콘 기판(10) 구역(14)에서의 실리콘의 고갈이 생기기 때문이다.
질화 티타늄층(34, 36 및 38)이 형성된후, 조절된 산소 함유 열처리가 당업자들에게 잘 알려진 것처럼, 여러가지 형태의 텅스텐 CVD 핵 생성을 위해 고려한다. 예를 들면, 이러한 산소 함유 열처리는, 규화 티타늄층 및 질화 티타늄층을 형성하기 위해서 질소 함유 어닐링용으로 사용된, 동일 챔버 내에서 같은 압력범위, 즉, 100 밀리토르 내지 800토르로 수행되는 반면에, 웨이퍼 온도는 약 30℃ 내지 900℃ 온도 범위내에 유지된다. 산소 함유가스 분위기에서의 어닐링은 산소 혹은 아산화질소(N2O) 같은 산소 함유가스를 어닐링 챔버를 통해서 흐르게하여 약 10 내지 60초동안 수행된다.
본 발명에 따라서, 질소 함유가스에서 어닐링 및 임의의 이어지는 산소함유가스에서의 어닐링에 이어서, 텅스텐 층은 절연층(20)의 상부(22) 및 절여층에 형성된 질화티타늄 코우팅(38)위에 텅스텐의 편평한 코팅을 제공하기 위해서 뿐만 아니라, 접점구멍(24)의 잔존부를 텅스텐으로 채우기 위해서 구조 위에 증착된다. 구조 위의 이러한 지점에서 텅스텐층을 증착하는 것은 어떤 종래의 텅스텐 증착 방법을 사용함으로써 수행된다.
예를 들면, 예증하기 위한 것이지 이에 한정시키려는 것은 아니지만, 텅스텐 증착은 미합중국 특허출원 제 07/398,653호에 언급된 텅스텐 증착방법으로 수행할 수 있다.
미합중국 특허출원 제 07/398,653호에 기재된 것처럼, 텅스텐은 구조위 및 접점구멍(24)내에 증착되어서 제2도의 구조를 형성하고, 이러한 증착은 CVD 챔버 내부에 서셉터(suceptor)상에 웨이퍼를 먼저 올려 놓고, 그리고 챔버로 WF6와 같은, 텅스텐 함유 가스를 포함하는 가스 혼합물이 흐름으로써 수행된다.
CVD 공정동안, 압력은 챔버내에서 500 밀리토르 내지 760 토르 범위내, 바람직하게는 20토르 내지 760토르 범위 내에 유지된다. 압력 범위가 높을수록 빠른 증착 속도를 제공하기에 바람직하다.
증착 동안, 웨이퍼가 올려지는 서셉터의 온도는 약 350℃ 내지 약 525℃ 범위, 바람직하게 약 400℃ 내지 약 475℃ 범위내에서 유지된다.
텅스텐은 증착 챔버를 통해서 WF6, N2및 H2의 혼합 가스와 He, Ne, Ar, Kr 또는 Xe와 같은 불활성 가스가 흐르는 동안 증착되고, 이러한 가스의 유속은 WF6의 경우 10 내지 200sccm, 바람직하게는 20 내지 100sccm이고, 아르곤 같은 불활성 가스의 경우는 100 내지 5000sccm, 바람직하게는 1000 내지 3000 sccm이고, 질소의 경우는 10 내지 300sccm이고, 수소의 경우는 300 내지 3000sccm, 바람직하게는 500 내지 2000sccm 이다.
증착된 텅스텐은 접점구멍(24)의 기저부에 있는 질화 티타늄층(34)과 규화 티타늄층(32)의 2중 층과 양호한 전기적 접점을 형성한다. 절연층(20) 잔존 표면상의 질화 티타늄층(36 및 38)은 증착된 텅스텐이 절연층(20)의 측벽면(26) 및 상부표면(22)에 부착이 용이하게 핵생성층을 형성한다.
텅스텐 증착 단계 동안, 다른 가스가 혼재해 있는 것에서, 질소 가스를 사용하는 것이 바람직한 반면에, 질소는 증착된 텅스텐이 절연층(20)의 상부 표면에서 후에 제거되면 가스 혼합물에서 제거될 수 있다. 질소 가스는 이런 경우에 임의로 생략되어지는데, 그 이유는, 다른 혼합물과 혼재되어 있는 곳에서 질소가스를 사용하는 주요 목적중의 하나는 매끄러운 텅스텐 표면을 제공해서 사진 평판을 용이하게 하기 위한 것이기 때문이다.
상기의 텅스텐 증착 매개 변수를 사용하여, 절연층(20)의 양 상부표면(22)상 혹은 접촉 구멍(24)내에서, 텅스텐 증착 속도가 분당 500 내지 7000Å 범위이다. 그러므로, 예를 들면, 접촉 구멍의 너비가 1㎛이고, 증착 속도가 분당 500Å일 때, 접촉 구멍(24)이 적당히 채워지는 것을 보장하게 하기 위해서, 텅스텐 증착 공정은 적어도 약 1분 동안 수행되고, (텅스텐은 동시에 접촉 구멍의 반대편상에 증착되므로) 제3도에 도시된 구조가 생긴다.
와이어링(wiring) 혹은 상호 연결층인 절연층(20)이 상부표면(22)상에 증착된 텅스텐(40)을 사용하는 것이 바람직하다면, 텅스텐 층(40)은 이 지점에서 차폐 및 모형된다.
선택적으로, 제4도에 도시된 것처럼, 구조는 이런 지점에서 편평해져서, 절연층(20)의 상부표면(22)상에 있는 모든 텅스텐(및 질화 티타늄층)은 제거되고, 단지 접점구멍(24)에 있는 텅스텐(40′)(및 질화 티타늄층(34 및 36))만 남는다. 예를 들면, 다른 전도 물질이 전도층 혹은 화이어링 설비로서 절연층(20)위에 사용된다면 상기의 방법은 바람직하다. 이러한 편평화 방법은 이방성 건식에칭, 습식에칭, 혹은 결합된 화학/역학습식에칭과 같은 어떤 종래의 편평화 작업으로 수행된다.
티타늄증착단계, 규화티타늄층 및 질화티타늄층을 형성하기 위해서 티타늄을 어닐링하는 단계, 및 텅스텐 증착단계는 모두 분리된 챔버에서 수행되어지는 것처럼 기재되고, 또한, 이러한 단계들은 분리된 진공 장치에서 수행되어지며, 웨이퍼를 한 장치에서 다른 장치로 옮기는 동안 코팅된 웨이퍼가 오염되지 않도록 충분한 주의를 기울여야 한다. 예를 들면, 티타늄이 코팅된 웨이퍼가 티타늄 증착 챔버에서 어닐링 챔버로 이동되는 동안에 웨이퍼가 산소 함유가스에 노출되지 않는 것이 중요하다. 반대로, 상기 티타늄 증착단계, 어닐링 단계, 텅스텐 증착단계 모두는 같은 진공 챔버의 다른 구역내에서 수행된다.
그러나, 바람직하게는, 각 챔버는 수행되어져야 할 특별한 공정을 최적화하고 교차 챔버 오염을 피하도록 고안되므로, 각각의 단계는 같은 진공장치내 분리된 챔버에서 수행된다. 그리고, 웨이퍼가 전 공정을 통해서 진공하에 유지되는 동안, 웨이퍼는 같은 진공장치내 한 챔버에서 다른 챔버로 이동된다.
그래서, 본 발명의 방법은 높은 종횡비를 가진 접점구멍을 텅스텐으로 채우는 개선된 방법을 제공하고, 이 방법으로 규화질은 접점구멍의 기저부에 있는 실리콘 기판의 노출된 부분과 텅스텐 첨가제 사이에 형성되고, 티타늄 핵 생성층은 산화 측벽면과 텅스텐 첨가제 사이에 결합을 용이하게 하기 위해 접점구멍의 산화 실리콘 측벽면상에 제공되고, 텅스텐 증착을 위해서 구조를 준비하는 반면, 종래 기술의 준비단계와는 반대로, 불필요한 입자의 형성은 금지된다.
상기 본 발명은 다음과 같은 청구범위를 갖는다.

Claims (25)

  1. 절연층을 통해서 절연층 아래의 실리콘 반도체 웨이퍼에 텅스텐이 채워진 전기적 접점을 형성하기 위한 방법에 있어서, a) 티타늄층을 상기 절연층을 관통하여 이미 형성된 접점 구멍 아래 노출된 실리콘 표면 및 상기 접점 구멍 측벽 표면상에 증착하는 상기 절연층의 표면상에 증착하는 단계와, b) 질소 함유가스가 존재하고 산소 함유가스가 없는 상태에서, 상기 접점 구멍의 기저부에 있는 노출된 실리콘 웨이퍼 표면상에 규화 티타늄층과, 상기 규화 티타늄층 및 상기 절연층의 표면상에 질화 티타늄층을 형성하고 상기 접점 구멍의 상기 측벽 표면상에 티타늄을 형성하기 위해서 상기 증착된 티타늄을 어닐링하고, 상기 증착단계 및 상기 어닐링 단계 동안 상기 증착된 티타늄을 산소 함유가스에 노출되지 않도록 하는 단계와, 및 c) 상기 새롭게 형성된 재료를 오염물에 노출시키지 안고, 상기 접점구멍을 상기 접촉 구멍의 상기 측벽상에 이미 형성된 상기 질화 티타늄에 부착하는 텅스텐으로 채우기 위해서 상기 절연층위 상기 질화 티타늄상에 텅스텐 층을 증착하는 단계로 구성되어서, 상기 질화 티타늄층을 상기 상기 텅스텐 층 사이에 핵 형성층을 형성할 필요 없이 상기 접점 구멍내 상기 텅스텐과 상기 실리콘 웨이퍼 사이에 상기 규화질을 통해서 양호한 전기적 접점을 형성하고, 상기 절연층 표면상에 형성된 상기 텅스텐과 상기 질화 티타늄층 사이에 양호한 결합이 형성됨을 특징으로 하는 방법.
  2. 제1항에 있어서, 상기 절연층은 SiO2층을 포함함을 특징으로 하는 방법.
  3. 제2항에 있어서, 상기 절연층내 접점 구멍은 적어도 1의 종횡비를 갖고, 상기 티타늄층을 증착하는 상기 단계는 상기 접점 구멍의 기저부에 있는 상기 노출된 실리콘 표면상에 50 내지 1000Å의 두께 범위의 티타늄층을 형성하는 것을 특징으로 하는 방법.
  4. 제2항에 있어서, 질소 함유가스가 존재하는 상기 어닐링 단계이전에 어떠한 산소 함유가스에 상기 증착된 티타늄을 노출시키지 않고 상기 티타늄이 코팅된 웨이퍼를 증착 단계에서 어닐링 단계로 이동하는 단계를 더 포함함을 특징으로 하는 방법.
  5. 제4항에 있어서, 상기 질소 함유가스가 존재하는 상기 어닐링 단계는 먼저 상기 티타늄이 코팅된 웨이퍼를 상기 규화 티타늄층 및 질화 티타늄층을 형성하기 위해서 500℃ 내지 695℃범위의 온도에서 어닐링함을 포함하는 것을 특징으로 하는 방법.
  6. 제5항에 있어서, 상기 질소 함유가스가 존재하는 상기 어닐링 단계는 500℃ 내지 695℃의 상기 온도 범위내에 초기에 형성된 상기 규화 티타늄층을 더욱 안정한 상으로 전환하기 위해서 상기 초기 어닐링 후에 상기 어닐링 온도를 800℃ 내지 900℃의 온도 범위로 올림을 포함하는 것을 특징으로 하는 방법.
  7. 제5항에 있어서, 상기 질소 함유가스가 존재하는 상기 어닐링 단계는 상기 규화 티타늄층 및 상기 질화 티타늄층을 형성하기 위해서 상기 티타늄이 코팅된 웨이퍼를 650℃ 내지 675℃의 온도 범위에서 먼저 어닐링함을 포함하는 것을 특징으로 하는 방법.
  8. 제5항에 있어서, 상기 질소 함유가스가 존재하는 상기 어닐링 단계는 상기 규화 티타늄층 및 질화 티타늄층을 형성하기 위해서 상기 어닐링 단계 동안 100 밀리토르 내지 800토르의 압력 범위내에 유지됨을 특징으로 하는 방법.
  9. 제4항에 있어서, 산소를 함유하는 가스가 존재하는 임의의 어닐링 단계는 질소를 함유하는 가스가 존재하는 어닐링 단계 후에 수행됨을 특징으로 하는 방법.
  10. 제4항에 있어서, 상기 질소를 함유하는 가스가 존재하는 상기 어닐링 단계 방법은; a) 상기 티타늄이 코팅된 웨이퍼를 초당 5℃ 내지 150℃ 속도로 500℃ 내지 695℃ 범위의 초기 어닐링 온도까지 가열하는 단계와, b) 10 내지 60초 동안 상기 티타늄이 코팅된 웨이퍼를 500℃ 내지 695℃의 온도 범위에서 어닐링해서 상기 규화 티타늄층 및 질화 티타늄층을 형성하는 단계와, 및 c) 상기 어닐링 온도를 800℃ 내지 900℃의 두번째 어닐링 온도 범위 까지 올리고 상기 웨이퍼를 10 내지 60초 동안 상기 두번째 어닐링 온도 범위 내에 유지해서 500℃ 내지 695℃의 상기 온도 범위내에서 초기에 형성된 상기 규화 티타늄층을 더욱 안정한 상으로 바꾸는 단계를 포함함을 특징으로 하는 방법.
  11. 제4항에 있어서, 상기 웨이퍼상의 상기 접점 구멍에서 상기 티타늄을 증착하는 상기 단계는 상기 티타늄을 PVD 스퍼터링함을 특징으로 하는 방법.
  12. 제4항에 있어서, 상기 텅스텐을 증착하는 상기 단계는 상기 접점 구멍에서 CVD 공정에 의해서 상기 텅스텐을 증착함을 특징으로 하는 방법.
  13. 제12항에 있어서, 상기 텅스텐은 증착하는 상기 단계는 500 밀리토르 내지 760 토르의 압력 범위를 유지하는 동안 텅스텐이 함유된 가스를 포함하는 가스들을 진공 장치내 CVD 챔버로 흐름으로써 상기 접점 구멍에 상기 텅스텐을 증착함을 특징으로 하는 방법.
  14. 제13항에 있어서, 상기 접점 구멍에 상기 텅스텐을 증착하는 상기 단계는 증착 챔버를 통해서 WF6및 H2의 혼합가스와 불활성 가스가 흐르게됨을 특징으로 하는 방법.
  15. 제13항에 있어서, 상기 접점 구멍에 상기 텅스텐을 증착하는 단계는 증착 챔버를 통해서 WF6및 H2의 혼합 가스와 불활성 가스가 WF6경우 20 내지 200sccm 속도로, 상기 불활성 가스의 경우 100 내지 5000sccm 속도로, 그리고 수소의 경우 300 내지 3000sccm 속도로 흐르게 됨을 특징으로 하는 방법.
  16. 제13항에 있어서, 상기 접점 구멍에 상기 텅스텐를 증착하는 상기 단계는 상기 CVD 챔버 내부의 서셉터상에 상기 웨이퍼를 올려놓고 상기 서셉터의 온도를 상기 증착 단계 동안 350℃ 내지 525℃로 유지됨을 특징으로 하는 방법.
  17. 제1항에 있어서, 상기 티타늄을 상기 절연층의 표면 및 상기 실리콘 웨이퍼의 상기 노출된 부분상에 증착하는 상기 챔버와, 상기 규화 티타늄층 및 질화 티타늄층을 형성하기 위해 상기 티타늄을 어닐링하는 어닐링 챔버와, 텅스텐으로 상기 접점 구멍을 채우기 위해 절연층 위에 텅스텐을 증착하는 상기 챔버들은 모두 같은 진공 장치의 분리된 챔버 내부에 위치되어서, 상기 웨이퍼를 오염에 노출됨이 없이, 상기 웨이퍼는 한 챔버에서 다른 챔버로 이동 됨을 특징으로 하는 방법.
  18. SiO2절연층을 통해서 저항 및 결함 밀도가 낮고, 편평한 전기 접점을 실리콘 반도체 웨이퍼에 형성하기 위한 방법에 있어서, a) 진공 장치내 PVD 챔버에서, i) 상기 절연층을 통해서 상기 실리콘 웨이퍼에 이미 형성된 접점 구멍의 측벽 절연면을 포함하는 상기 절연층의 노출된 표면과, 및 ii) 상기 접점 구멍에 의해서 노출된 상기 실리콘 웨이퍼의 표면위에 티타늄층을 스퍼터링 증착 단계와, b) 상기 티타늄을 산소 함유가스에 노출됨이 없이 진공 장치내 상기 PVD 챔버에서 어닐링 챔버로 상기 티타늄이 코팅된 웨이퍼를 이동하는 단계와, c) 질소 함유가스가 존재하고 산소 함유가스는 없는 상태에서, 상기 접점 구멍의 기저부에 있는 노출된 실리콘 웨이퍼 표면위에 규화 티타늄층을 형성하고 상기 절연층 및 규화 티타늄층위에 질화 티타늄층을 형성하기 위해서,500℃ 내지 695℃의 온도 범위에서 상기 증착된 티타늄을 상기 어닐링 챔버에서 초기에 어닐링하는 단계와, d) 상기 질화 티타늄층 및 규화 티타늄층을 800℃ 내지 900℃의 온도 범위내에서 어닐링하는 단계와, e) 상기 웨이퍼를 진공 장치내의 상기 어닐링 챔버로부터 CVD 챔버로 이동하는 단계와, f) 텅스텐으로 상기 접점 구멍을 채우고 상기 질화 티타늄이 코팅된 절연층위에 티타늄층을 편평하게 하기 위해서, i) 상기 SiO2절연층상의 상기 질화 티타늄층 표면과, 및 ii) 상기 실리콘 기판위에 형성된 상기 규화티타늄층의 상기 질화 티타늄층위에 텅스텐층을 증착하는 단계를 포함함으로써 상기 접점구멍내 상기 텅스텐과 상기 실리콘 웨이퍼 사이에 상기 질화 티타늄층 및 규화 티타늄층을 통해서 전기적 접점이 양호하고, 상기 텅스텐 및 상기 절연층의 표면상에 형성돈 상기 질화 티타늄층 사이에 양호한 결합이 형성됨을 특징으로 하는 방법.
  19. 제18항에 있어서, 상기 어닐링 단계는 상기 규화 티타늄층 및 질화 티타늄층을 형성하기 위해서 650℃ 내지 675℃의 초기 온도 범위에서 상기 티타늄이 코팅된 웨이퍼를 어닐링함을 특징으로 하는 방법.
  20. 제18항에 있어서, 상기 텅스텐을 증착하는 상기 단계는 500 밀리토르 내지 760 토르의 압력이 유지되는 동안 진공 장치내 CVD 챔버로 텅스텐 함유 가스를 포함하는 가스 혼합물들을 흐르게 함으로써 상기 접점 구멍에 상기 텅스텐을 증착함을 특징으로 하는 방법.
  21. 제18항에 있어서, 상기 접점 구멍에 상기 텅스텐을 증착하는 상기 단계는 WF6및 H2의 혼합 가스와 불활성 가스가 상기 CVD 챔버를 통해서 흐르게 됨을 특징으로 하는 방법.
  22. 제18항에 있어서, 상기 접점 구멍에 상기 텅스텐을 증착하는 상기 단계는 상기 CVD 챔버를 통해서 WF6및 H2의 혼합 가스와 불활성 가스가 흐르게 됨을 특징으로 하는 방법.
  23. 제18항에 있어서, 상기 접점 구멍에 상기 텅스텐을 증착하는 상기 단계는 상기 웨이퍼를 상기 CVD 챔버에 있는 서셉터상에 올리고 상기 서셉터의 온도를 350℃ 내지 525℃범위 내에 유지함을 특징으로 하는 방법.
  24. 제18항에 있어서, 상기 PVD 티타늄 스퍼터링 단계, 상기 어닐링 단계, 및 상기 텅스텐 CVD 단계들 모두는 상기 진공 장치내 같은 챔버 내부에서 수행됨을 특징으로 하는 방법.
  25. SiO2절연층을 통해서 저항 및 결함 밀도가 낮고, 편평한 전기 접점을 실리콘 반도체 웨이퍼에 형성하기 위한 방법에 있어서, a) 진공 장치내 PVD 챔버에서, i) 상기 절연층을 통해서 상기 실리콘 웨이퍼에 이미 형성된 접점 구멍의 측벽 절연면을 포함하는 상기 절연층의 노출된 표면과, 및 ii) 상기 접점 구멍에 의해서 노출된 상기 실리콘 웨이퍼의 표면 위에 티타늄층을 증착하는 스퍼터링 단계와, b) 상기 티타늄을 산소 함유가스에 노출됨이 없이 진공 장치내 상기 PVD 챔버에서 어닐링 챔버로 상기 티타늄이 코팅된 웨이퍼를 이동하는 단계와, c) 질소 함유가스가 존재하고 산소 함유가스는 없는 상태에서, 상기 접점 구멍의 기저부에 있는 노출된 실리콘 웨이퍼 표면위에 규화 티타늄층을 형성하고 상기 절연층 및 규화 티타늄층위에 질화 티타늄층을 형성하기 위해서, 500℃ 내지 695℃의 온도 범위내에서 상기 증착된 티타늄층을 상기 어닐링 챔버에서 초기에 어닐링하는 단계와, d) 상기 질화 티타늄층 및 규화 티타늄층을 800℃ 내지 900℃의 온도 범위내에서 어닐링하는 단계와, e) 상기 웨이퍼를 진공 장치내에서 상기 어닐링 챔버로부터 CVD 챔버로 이동하는 단계와, f) 상기 접점 구멍을 채우기 위해서 i) 상기 SVD 챔버내의 서셉터상에 상기 웨이퍼를 올리는 단계와, ii) WF6및 H2혼합 가스와 불활성 가스를 WF6의 경우 20 내지 200sccm의 속도로, 상기 불활성 가스의 경우 100sccm 내지 5000sccm의 속도로, 수소의 경우 300 내지 3000sccm의 속도로 증착 챔버를 통해서 흐르게 하는 단계와, iii) 상기 CVD 증착 단계 동안 상기 서셉터의 온도를 350℃ 내지 525℃의 범위내에 유지하는 단계와, 및 iv) 상기 CVD 챔버내의 챔버내의 압력은 상기 CVD 증착 단계 동안 500 밀리토르 내지 760 토르의 범위에 유지되는 단계로 구성되는 CVD 공정에 의해서, 상기 SiO2절연층상의 상기 질화 티타늄층 표면과 상기 실리콘 기판위에 상기 규화 티타늄층 표면상에 텅스텐을 증착하는 단계를 포함하여 상기 접점 구멍내 상기 텅스텐과 상기 실리콘 웨이퍼 사이에 상기 질화 티타늄 층 규화 티타늄층을 통해서 전기적 접점이 양호하고, 상기 텅스텐 및 상기 절연층의 상기 표면상에 형성된 상기 질화 티타늄층 사이에 양호한 결합이 형성됨을 특징으로 하는 방법.
KR1019920005126A 1991-03-29 1992-03-28 저항 및 결함밀도가 낮은 텅스텐 접점을 실리콘 반도체 웨이퍼에 형성하기위한 방법 KR100236668B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US07/677,681 1991-03-29
US7/677,681 1991-03-29
US07/677,681 US5250467A (en) 1991-03-29 1991-03-29 Method for forming low resistance and low defect density tungsten contacts to silicon semiconductor wafer

Publications (2)

Publication Number Publication Date
KR920018852A KR920018852A (ko) 1992-10-22
KR100236668B1 true KR100236668B1 (ko) 2000-03-02

Family

ID=24719709

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920005126A KR100236668B1 (ko) 1991-03-29 1992-03-28 저항 및 결함밀도가 낮은 텅스텐 접점을 실리콘 반도체 웨이퍼에 형성하기위한 방법

Country Status (5)

Country Link
US (2) US5250467A (ko)
EP (1) EP0506129B1 (ko)
JP (1) JP2828540B2 (ko)
KR (1) KR100236668B1 (ko)
DE (1) DE69231389T2 (ko)

Families Citing this family (78)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5250467A (en) * 1991-03-29 1993-10-05 Applied Materials, Inc. Method for forming low resistance and low defect density tungsten contacts to silicon semiconductor wafer
JP3216104B2 (ja) * 1991-05-29 2001-10-09 ソニー株式会社 メタルプラグ形成方法及び配線形成方法
US5242860A (en) * 1991-07-24 1993-09-07 Applied Materials, Inc. Method for the formation of tin barrier layer with preferential (111) crystallographic orientation
US5434451A (en) * 1993-01-19 1995-07-18 International Business Machines Corporation Tungsten liner process for simultaneous formation of integral contact studs and interconnect lines
US5627105A (en) * 1993-04-08 1997-05-06 Varian Associates, Inc. Plasma etch process and TiSix layers made using the process
EP0651436A1 (en) * 1993-10-22 1995-05-03 AT&T Corp. Tungsten conductors formation process for semiconductor integrated circuits
JP3500707B2 (ja) * 1994-06-28 2004-02-23 ソニー株式会社 接続構造の形成方法、及び接続構造の設計方法
CN1062978C (zh) * 1994-07-07 2001-03-07 现代电子产业株式会社 半导体器件中制作金属阻挡层的方法
US5773363A (en) 1994-11-08 1998-06-30 Micron Technology, Inc. Semiconductor processing method of making electrical contact to a node
US5612253A (en) * 1995-01-31 1997-03-18 Advanced Micro Devices, Inc. Method for forming ordered titanium nitride and titanium silicide upon a semiconductor wafer using a three-step anneal process
JP2836529B2 (ja) * 1995-04-27 1998-12-14 日本電気株式会社 半導体装置の製造方法
US5877087A (en) * 1995-11-21 1999-03-02 Applied Materials, Inc. Low temperature integrated metallization process and apparatus
US6077781A (en) 1995-11-21 2000-06-20 Applied Materials, Inc. Single step process for blanket-selective CVD aluminum deposition
US6120844A (en) * 1995-11-21 2000-09-19 Applied Materials, Inc. Deposition film orientation and reflectivity improvement using a self-aligning ultra-thin layer
US6726776B1 (en) 1995-11-21 2004-04-27 Applied Materials, Inc. Low temperature integrated metallization process and apparatus
JPH1012729A (ja) * 1996-06-27 1998-01-16 Nec Corp 半導体装置の製造方法
US5994218A (en) * 1996-09-30 1999-11-30 Kabushiki Kaisha Toshiba Method of forming electrical connections for a semiconductor device
US5963828A (en) * 1996-12-23 1999-10-05 Lsi Logic Corporation Method for tungsten nucleation from WF6 using titanium as a reducing agent
US6537905B1 (en) * 1996-12-30 2003-03-25 Applied Materials, Inc. Fully planarized dual damascene metallization using copper line interconnect and selective CVD aluminum plug
US6335280B1 (en) 1997-01-13 2002-01-01 Asm America, Inc. Tungsten silicide deposition process
US6174806B1 (en) 1997-01-28 2001-01-16 Micron Technology, Inc. High pressure anneals of integrated circuit structures
US6139697A (en) * 1997-01-31 2000-10-31 Applied Materials, Inc. Low temperature integrated via and trench fill process and apparatus
US6093645A (en) * 1997-02-10 2000-07-25 Tokyo Electron Limited Elimination of titanium nitride film deposition in tungsten plug technology using PE-CVD-TI and in-situ plasma nitridation
US5911113A (en) 1997-03-18 1999-06-08 Applied Materials, Inc. Silicon-doped titanium wetting layer for aluminum plug
US6156382A (en) * 1997-05-16 2000-12-05 Applied Materials, Inc. Chemical vapor deposition process for depositing tungsten
US5960303A (en) * 1997-06-23 1999-09-28 Micron Technology, Inc. Process of forming titanium silicide interconnects
KR19990003495A (ko) * 1997-06-25 1999-01-15 김영환 반도체 소자의 베리어 금속층 형성방법
US6872429B1 (en) * 1997-06-30 2005-03-29 Applied Materials, Inc. Deposition of tungsten nitride using plasma pretreatment in a chemical vapor deposition chamber
US5994775A (en) * 1997-09-17 1999-11-30 Lsi Logic Corporation Metal-filled via/contact opening with thin barrier layers in integrated circuit structure for fast response, and process for making same
US6605531B1 (en) * 1997-11-26 2003-08-12 Applied Materials, Inc. Hole-filling technique using CVD aluminum and PVD aluminum integration
US6099904A (en) 1997-12-02 2000-08-08 Applied Materials, Inc. Low resistivity W using B2 H6 nucleation step
US6022801A (en) * 1998-02-18 2000-02-08 International Business Machines Corporation Method for forming an atomically flat interface for a highly disordered metal-silicon barrier film
US6451677B1 (en) * 1998-02-23 2002-09-17 Texas Instruments Incorporated Plasma-enhanced chemical vapor deposition of a nucleation layer in a tungsten metallization process
US5915199A (en) * 1998-06-04 1999-06-22 Sharp Microelectronics Technology, Inc. Method for manufacturing a CMOS self-aligned strapped interconnection
US5990004A (en) * 1998-07-15 1999-11-23 United Microelectronics Corp. Method for forming a tungsten plug and a barrier layer in a contact of high aspect ratio
US5895239A (en) * 1998-09-14 1999-04-20 Vanguard International Semiconductor Corporation Method for fabricating dynamic random access memory (DRAM) by simultaneous formation of tungsten bit lines and tungsten landing plug contacts
US5893734A (en) * 1998-09-14 1999-04-13 Vanguard International Semiconductor Corporation Method for fabricating capacitor-under-bit line (CUB) dynamic random access memory (DRAM) using tungsten landing plug contacts
US6271122B1 (en) * 1999-07-12 2001-08-07 Advanced Micro Devices, Inc. Method of compensating for material loss in a metal silicone layer in contacts of integrated circuit devices
US6207558B1 (en) * 1999-10-21 2001-03-27 Applied Materials, Inc. Barrier applications for aluminum planarization
US6656831B1 (en) 2000-01-26 2003-12-02 Applied Materials, Inc. Plasma-enhanced chemical vapor deposition of a metal nitride layer
US6365515B1 (en) 2000-08-28 2002-04-02 Micron Technology, Inc. Chemical vapor deposition process
US6524912B1 (en) * 2000-08-31 2003-02-25 Micron Technology, Inc. Planarization of metal container structures
US6696360B2 (en) * 2001-03-15 2004-02-24 Micron Technology, Inc. Barrier-metal-free copper damascene technology using atomic hydrogen enhanced reflow
US9076843B2 (en) 2001-05-22 2015-07-07 Novellus Systems, Inc. Method for producing ultra-thin tungsten layers with improved step coverage
US6943066B2 (en) * 2002-06-05 2005-09-13 Advantech Global, Ltd Active matrix backplane for controlling controlled elements and method of manufacture thereof
KR100465093B1 (ko) * 2002-12-14 2005-01-05 동부전자 주식회사 반도체 소자의 제조 방법
US7473656B2 (en) * 2003-10-23 2009-01-06 International Business Machines Corporation Method for fast and local anneal of anti-ferromagnetic (AF) exchange-biased magnetic stacks
JP4237161B2 (ja) * 2005-05-09 2009-03-11 エルピーダメモリ株式会社 半導体装置の製造方法
US7550055B2 (en) * 2005-05-31 2009-06-23 Applied Materials, Inc. Elastomer bonding of large area sputtering target
US7271111B2 (en) * 2005-06-08 2007-09-18 Advantech Global, Ltd Shadow mask deposition of materials using reconfigurable shadow masks
US20070077720A1 (en) * 2005-10-04 2007-04-05 Infineon Technologies Ag Manufacturing method for an integrated semiconductor structure and corresponding integrated semiconductor structure
US8623733B2 (en) 2009-04-16 2014-01-07 Novellus Systems, Inc. Methods for depositing ultra thin low resistivity tungsten film for small critical dimension contacts and interconnects
US9159571B2 (en) 2009-04-16 2015-10-13 Lam Research Corporation Tungsten deposition process using germanium-containing reducing agent
US10256142B2 (en) 2009-08-04 2019-04-09 Novellus Systems, Inc. Tungsten feature fill with nucleation inhibition
US11437269B2 (en) 2012-03-27 2022-09-06 Novellus Systems, Inc. Tungsten feature fill with nucleation inhibition
US10381266B2 (en) 2012-03-27 2019-08-13 Novellus Systems, Inc. Tungsten feature fill with nucleation inhibition
JP6273257B2 (ja) 2012-03-27 2018-01-31 ノベラス・システムズ・インコーポレーテッドＮｏｖｅｌｌｕｓ Ｓｙｓｔｅｍｓ Ｉｎｃｏｒｐｏｒａｔｅｄ タングステンによるフィーチャ充填
CN103594365B (zh) * 2012-08-14 2016-06-29 中芯国际集成电路制造(上海)有限公司 Pmos晶体管的形成方法
US8853080B2 (en) 2012-09-09 2014-10-07 Novellus Systems, Inc. Method for depositing tungsten film with low roughness and low resistivity
US9153486B2 (en) 2013-04-12 2015-10-06 Lam Research Corporation CVD based metal/semiconductor OHMIC contact for high volume manufacturing applications
US9589808B2 (en) 2013-12-19 2017-03-07 Lam Research Corporation Method for depositing extremely low resistivity tungsten
US9349637B2 (en) 2014-08-21 2016-05-24 Lam Research Corporation Method for void-free cobalt gap fill
US9748137B2 (en) 2014-08-21 2017-08-29 Lam Research Corporation Method for void-free cobalt gap fill
US9997405B2 (en) 2014-09-30 2018-06-12 Lam Research Corporation Feature fill with nucleation inhibition
US9953984B2 (en) 2015-02-11 2018-04-24 Lam Research Corporation Tungsten for wordline applications
US10170320B2 (en) 2015-05-18 2019-01-01 Lam Research Corporation Feature fill with multi-stage nucleation inhibition
US9754824B2 (en) 2015-05-27 2017-09-05 Lam Research Corporation Tungsten films having low fluorine content
US9613818B2 (en) 2015-05-27 2017-04-04 Lam Research Corporation Deposition of low fluorine tungsten by sequential CVD process
US9978605B2 (en) 2015-05-27 2018-05-22 Lam Research Corporation Method of forming low resistivity fluorine free tungsten film without nucleation
RU2610055C1 (ru) * 2015-11-30 2017-02-07 Федеральное государственное бюджетное образовательное учреждение высшего образования Чеченский государственный университет (ФГБОУ ВО Чеченский государственный университет) Способ изготовления полупроводникового прибора
US10573522B2 (en) 2016-08-16 2020-02-25 Lam Research Corporation Method for preventing line bending during metal fill process
US10366918B2 (en) 2016-10-04 2019-07-30 International Business Machines Corporation Self-aligned trench metal-alloying for III-V nFETs
US10211099B2 (en) 2016-12-19 2019-02-19 Lam Research Corporation Chamber conditioning for remote plasma process
SG11202001268TA (en) 2017-08-14 2020-03-30 Lam Res Corp Metal fill process for three-dimensional vertical nand wordline
CN112262457A (zh) 2018-05-03 2021-01-22 朗姆研究公司 在3d nand结构中沉积钨和其他金属的方法
SG11202106002VA (en) 2018-12-05 2021-07-29 Lam Res Corp Void free low stress fill
JP2022513479A (ja) 2018-12-14 2022-02-08 ラム リサーチ コーポレーション ３ｄ ｎａｎｄ構造上の原子層堆積
EP3863065A1 (en) * 2020-02-04 2021-08-11 Infineon Technologies Austria AG Semiconductor die and method of manufacturing the same

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59103375A (ja) * 1982-12-03 1984-06-14 Nec Corp シヨツトキ−接合を有する半導体装置の製造方法
US5010032A (en) * 1985-05-01 1991-04-23 Texas Instruments Incorporated Process for making CMOS device with both P+ and N+ gates including refractory metal silicide and nitride interconnects
JPS62206852A (ja) * 1986-03-07 1987-09-11 Agency Of Ind Science & Technol 半導体装置の製造方法
JPS62262422A (ja) * 1986-05-08 1987-11-14 Nec Corp ＴｉＳｉ２膜の形成方法
JPS639925A (ja) * 1986-06-30 1988-01-16 Nec Corp 半導体装置の製造方法
JPS6321827A (ja) * 1986-07-15 1988-01-29 Mitsubishi Electric Corp 半導体製造装置
JPH063800B2 (ja) * 1986-07-16 1994-01-12 三菱電機株式会社 半導体装置の製造方法
JPS63160328A (ja) * 1986-12-24 1988-07-04 Mitsubishi Electric Corp 半導体装置の製造方法
JPS63172463A (ja) * 1987-01-09 1988-07-16 Mitsubishi Electric Corp 半導体装置
US4784973A (en) * 1987-08-24 1988-11-15 Inmos Corporation Semiconductor contact silicide/nitride process with control for silicide thickness
JPS6477120A (en) * 1987-09-18 1989-03-23 Fujitsu Ltd Formation of wiring of semiconductor device
JPH01160010A (ja) * 1987-12-17 1989-06-22 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US4994410A (en) * 1988-04-04 1991-02-19 Motorola, Inc. Method for device metallization by forming a contact plug and interconnect using a silicide/nitride process
US4926237A (en) * 1988-04-04 1990-05-15 Motorola, Inc. Device metallization, device and method
JPH0226051A (ja) * 1988-07-14 1990-01-29 Seiko Epson Corp 半導体装置の製造方法
JPH0235720A (ja) * 1988-07-26 1990-02-06 Matsushita Electric Ind Co Ltd Ｍｏｓ型半導体装置の製造方法
US4920073A (en) * 1989-05-11 1990-04-24 Texas Instruments, Incorporated Selective silicidation process using a titanium nitride protective layer
US5028565A (en) * 1989-08-25 1991-07-02 Applied Materials, Inc. Process for CVD deposition of tungsten layer on semiconductor wafer
JPH0727880B2 (ja) * 1989-11-10 1995-03-29 株式会社東芝 半導体装置の製造方法
US5043300A (en) * 1990-04-16 1991-08-27 Applied Materials, Inc. Single anneal step process for forming titanium silicide on semiconductor wafer
JPH0426051A (ja) * 1990-05-18 1992-01-29 Matsushita Electric Ind Co Ltd 有機電解液電池
US5250467A (en) * 1991-03-29 1993-10-05 Applied Materials, Inc. Method for forming low resistance and low defect density tungsten contacts to silicon semiconductor wafer

Also Published As

Publication number Publication date
DE69231389T2 (de) 2001-04-26
US5356835A (en) 1994-10-18
DE69231389D1 (de) 2000-10-05
KR920018852A (ko) 1992-10-22
EP0506129A1 (en) 1992-09-30
JP2828540B2 (ja) 1998-11-25
JPH05102075A (ja) 1993-04-23
EP0506129B1 (en) 2000-08-30
US5250467A (en) 1993-10-05

Similar Documents

Publication Publication Date Title
KR100236668B1 (ko) 저항 및 결함밀도가 낮은 텅스텐 접점을 실리콘 반도체 웨이퍼에 형성하기위한 방법
US6218301B1 (en) Deposition of tungsten films from W(CO)6
US6217721B1 (en) Filling narrow apertures and forming interconnects with a metal utilizing a crystallographically oriented liner layer
US5232871A (en) Method for forming a titanium nitride barrier layer
US5378660A (en) Barrier layers and aluminum contacts
US6107182A (en) Semiconductor device and method of fabricating the same
US6319728B1 (en) Method for treating a deposited film for resistivity reduction
TWI478281B (zh) 互連結構及鑲嵌結構之製造方法
US5273775A (en) Process for selectively depositing copper aluminum alloy onto a substrate
US6136690A (en) In situ plasma pre-deposition wafer treatment in chemical vapor deposition technology for semiconductor integrated circuit applications
JPH08316321A (ja) 半導体装置の拡散障壁膜の形成方法
EP0799903A2 (en) Methods of sputtering a metal onto a substrate and semiconductor processing apparatus
JP2004536960A (ja) フッ素を含まないタングステン核生成によるｗ−ｃｖｄ
KR20020020969A (ko) 반도체 웨이퍼 상에 구리 피처를 제조하는 방법
Raaijmakers et al. Low temperature MOCVD of advanced barrier layers for the microelectronics industry
TW201840903A (zh) 選擇性沉積無腐蝕金屬觸點之方法
JP2000058650A (ja) 半導体装置、半導体装置の製造方法、および半導体装置の製造装置
JP3200085B2 (ja) 高密度集積回路用導電層又は構造物の製法及び装置
JPH0922907A (ja) 埋め込み導電層の形成方法
KR19980033334A (ko) 텡스텐 및 질소를 함유한 배리어 박막을 증착시키기 위한저온 처리 방법
US6548398B1 (en) Production method of semiconductor device and production device therefor
JPH03110842A (ja) 堆積膜形成法
JP2004311545A (ja) 半導体装置の製造方法及び高融点金属膜の堆積装置
JP3547027B2 (ja) 銅配線製造方法
JPH1154620A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20020819

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee