KR100220216B1 - 전자 빔 장치 및 화상 형성장치 - Google Patents

전자 빔 장치 및 화상 형성장치 Download PDF

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Abstract

본원 발명의 전자 빔 장치는 전자 방출 디바이스를 갖는 전자원, 상기 전자원으로부터 방출된 전자 빔을 제어하는 전극, 상기 전자원이 방출한 전자 빔으로 조사되는 타겟, 및 상기 전자원과 상기 전극 간에 배열된 스페이서를 구비한다. 스페이서는 그 표면 상에 상기 전자원 및 상기 전극에 전기적으로 접속되는 반도체 막을 갖는다.

Description

전자 빔 장치 및 화상 형성 장치
제1도는 스페이서 및 그의 부근을 도시하기 위해 제2도의 선 1-1을 따라 취한 본 발명에 따른 화상 형성 장치의 일부분을 개략적으로 도시한 단면도.
제2도는 본 발명에 따른 화상 형성 장치의 부분 절단 사시도.
제3도는 제1도의 화상 형성 장치의 전자원의 주요부를 개략적으로 도시한 평면도.
제4a도 및 제4b도는 본 발명의 목적에 사용될 수 있는 두개의 상이한 형광막의 개략도.
제5도는 스페이서 부근에 배열된 전자 방출 디바이스의 전자 방출 영역으로부터 전자가 어떻계 비산하는 가를 도시하기 위해 Y방향을 따라 본 제2도의 화상 형성 장치의 일부를 개략적으로 도시한 단면도.
제6도는 스페이서 부근에 배열된 전자 방출 디바이스의 전자 방출 영역으로 부터 전자가 어떻계 방전되는 가를 도시하기 위해 X방향을 따라 본 제2도의 화상 형성 장치의 일부를 개략적으로 도시한 단면도
제7a도 내지 제7c도는 결합 부재가 마련되어 있고 본 발명에 따른 화상 형성 장치에 사용될 수 있는 3개의 상이한 스페이서를 개략적으로 도시한 단면도
제8도는 스페이가 그의 결합 부쟤에 있어서 어떻게 배열되는 가를 설명하기 위한 제2도의 화상 형성 장치의 일부를 개략적으로 도시한 단면도
제9a도, 제9b도, 제10a도 및 제l0b도는 본 발명의 목적에 사용될 수 있는 두개의 상이한 표면 전도 전자 방출 디바이스를 개략적으로 도시한 평면도 및 단면도.
제1la도 내지 제114e도는 본 발명의 목적에 사용될 수 있는 표면 전도 전자 방출 디바이스의 상이한 제조 공정을 보여주기 위해 개략적으로 도시한 단면도.
제12도는 본 발명의 목적을 위해 에너지 포밍 동작에 사용될 수 있는 전압 파형을 도시한 그래프.
제13a도 및 제13b도는 본 발명의 목적을 위해 에너지 활성화 동작에 사용될 수 있는 방출 전류의 파형 및 전압 파형을 도시한 그래프.
제14도및 제15도는 본 발명의 목적을 위해 사용될 수 있는 두개의 상이한 스텝형 표면 전도 전자 방출 디바이스를 개략적으로 도시한 단면도.
제16a도 및 제16f도는 본 발명의 목적에 사용될 수 있는 스텝형 표면 전도 젼자 방출 디바이스의 상이한 제조 공정을 보여주기 위해 개략적으로 도시한 단면도.
제17도는 본 발명에 따른 표면 전도형 전자 방출 디바이스의 전기적 성능을 도시한 그래프.
제18도는 본 발명에 따른 화상 힝성 장치에 사용될 수 있는 구동 회로를 개략적으로 도시한 블럭도.
제l9도는 본 발명에 따른 화상 형성 장치에 사용될 수 있는 전자원의 일부만을 도시한 회로도.
제20도는 본 발명에 따른 화상 형성 장치를 구동하는 원리를 설명하는 개략도.
제21도는 본 발명에 따른 화상 형성 장치에 사용될 수 있는 전자원에 상이한 전압이 어떻게 인가되는 가를 설명하기 위해 그의 일부를 도시한 회로도.
제22a도 내지 제22h도는 본 발명의 목적에 사용될 수 있는 다른 스텝형 표면 전도 전자 방출 디바이스의 상이한 제조 공정을 설명하기 위해 개략적으로 도시한 단면도.
제23도는 크롬막이 제22f도의 공정에 있어서 어떻게 형성되는 가를 설명하기 위해 제22a도 내지 제22h도의 스탭형 표면 전도 전자 방출 디바이스를 개략적으로 도시한 부분 평면도.
제24도는 본 발명의 목적에 사용될 수 있는 형광막을 개략적으로 도시한 평면도.
제25도는 본 발명에 따른 다른 화상 형성 장치의 부분 절단 사시도.
제26도는 스페이서 및 그의 부근을 도시하기 위해 선26-26을 따라 취한 제25도의 화상 형성 장치의 일부를 개략적으로 도시한 단면도.
제27도는 제25도의 화상 형성 장치의 주요부를 도시하기 위해 그의 전자원을 개략적으로 도시한 평면도.
제28도는 본 발명에 따른 또 다른 화상 형성 장치의 부분 절단 사시도.
제29도는 본 발명에 따른 또 다른 화상 형성 장치의 부분 절단 사시도.
제30도는 스페이서 및 그의 부근을 도시하기 위해 선30-30을 따라 취한 제29도의 화상 형성 장치를 개략적으로 도시한 단면도.
제31도는 본 발명에 따른 또 다른 화상 형성 장치의 부분 절단 사시도.
제32a도, 제32b도, 제33a도, 제33b도, 제34a도 및 제34b도는 각각 선(32a,33a 34a)-(32a,33a,34a) 및 (32b,33b,34b)-(32b,33b,34b)를 따라 취한 제31도의 화상 형성 장치의 일부를 개략적으로 도시한 단면도.
제35도는 본 발명에 따른 화상 형성 장치의 블럭도.
제36도는 종래 표면 전도 전자 방출 디바이스를 개략적으로 도시한 평면도.
제37도는 종래 FE 디바이스를 개략적으로 도시한 단면도
제38도는 종래 MIM 디바이스를 개략적으로 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 기판 13 : 행방향 배선
14 : 열방향 배선 16 : 측벽
17 : 면판 18 : 형광막
19 : 메탈 백 20 : 스페이서
32 : 프릿 글라스
본 발명은 전자 빔 장치 및 그것을 사용하여 실현된 표시 장치 등의 화상 형성 장치에 관한 것이다. 구체적으로, 본 발명은 엔벌로프 및 내부에서 대기압을 견디도록 엔벌로프(envelope)를 지지하고 보강하는 스페이서(spacer)를 포함하는 화상 형성 장치 및 전자 빔 디바이스에 관한 것이다.
전자 방출 디바이스로서는 두가지 종류의 것, 즉 열전자형(thermionic cathode type) 및 냉음극형(cold cathode type)이 알려져 있다. 이들 중, 냉음극형은 표면전도 전자 방출 디바이스(surface conductin electron-emitting device), 전계 방출형(field-emitting type)(이하, FE라 한다) 디바이스 및 금속/절연층/금속형(metal/insulation layer/metal type)(이하, MIM이라 한다) 전자 방출 디바이스를 포함하는 디바이스라고 한다.
표면 전도 전자 방출 디바이스의 예로서는 다음에 기술하는 바와 같은 M.I.Elisom, Radio Eng. Electron Rhys., 10(1965)에 의해 제안된 것이 있다.
표면 전도 전자 방출 디바이스는 막면과 평행하게 전류가 흐를때 기판에 형성된 작은 박막으로 부터 전자가 방출되는 현상을 사용함으로써 실현된다. Elison은 이 종류의 디바이스를 위해 SnO2박막을 사용하는 것을 제안하지만, Au 박막을 사용하는 것은 G. Dittmer: Thin Solid Films, 9,317(1972)에서 제안되어 있으며, In2O3/SnO2를 사용하는 것과 탄소 박막을 사용하는 것은 M. Hartwell and C. G. Fonstad:IEEE Trans. ED Conf.., 519(1975) 및 H. Araki et al.: Vacuum, Vol. 26, No.1, p.22(1983)에 각각 기재되어 있다.
제36도는 M. Hartwell이 제안한 대표적인 표면 전도 전자 방출 디바이스를 개략적으로 도시한 것이다. 제36도에 있어서,(3001)은 기판이다. (3004)는 스퍼터링에 의해 H형 얇은 금속 산화막을 만드는 것에 의해 통상 마련되고 그의 일부가 다음에 기술하는 에너지 포밍(energization forming)이라고 하는 전기적으로 에너지를 제공하는 처리가 실시될때 전자 방출 영역(3005)을 결국 형성하는 전자전도성 박막(electroconductive thin film)이다. 제36도에서, 한쌍의 디바이스 전극을 분리하는 금속 산화막의 얇은 수평 영역은 0.05 내지 1[mm]의 길이 L 및 0.1[mm]의 폭 W를 갖는다. 전자 방출 영역(3005)이 직사각형 형상을 갖고 전자전도성 박막(3004)의 중간에 위치할때, 그의 위치 및 윤곽을 정확히 알 수 있는 방법이 없다는 것에 주의한다.
M. Hartwell 등에 의해 제안된 것을 포함하는 표면 전도 전자 방출 디바이스에 대하여, 전자전도성 막(3004)에 에너지 포밍이라고 하는 전기 에너지 1차 처리를 실시하여, 전자 방출 영역(3005)을 만든다. 에너지 포밍 처리에 있어서, 1V/min의 비율로 통상 상승하는 천천히 상승하는 DC 전압 또는 일정한 DC 전압을 전자전도성 막(3004)의 양단에 인가하여, 그 박막을 부분적으로 파괴, 변형 또는 변질시키는 것에 의해, 전기 저항이 높은 전자 방출 영역(3004)을 만든다. 따라서 전자 방출 영역(3005)은 전자가 그러한 균열로 부터 방출될 수 있도록 균열을 통상 포함하는 전자전도성막(3004) 부분으로 된다. 에너지 포밍 처리가 일단 실시되면, 표면 전도 전자 방출 디바이스는 적절한 전압이 전자전도성 막(3004)에 인가되어 전류가 그 디바이스를 통해 주행할때마다 그의 전자 방출 영역(3005)으로 부터 전자를 방출하게 된다.
FE형 디바이스의 예로서는 W. P. Dyke W. W. Do1an, Field emission, Advance in Electron Physics, 8, 89(1956) 및 C. A. Spindt, PHYSICAL Properties of thin-film field emission cathodes with molybdenum cones, J. Appl. Phys., 47, 5284(1976)에 제안된 것이 있다.
제37도는 상기 C. A. Spindt 논문에 따른 FE 디바이스의 단면을 도시한 것이다. 제37도를 참조하면, 이 디바이스는 기판(3010), 에미터 배선(3011), 에미터 콘(3012), 절연층(3013) 및 게이트 전극(3014)을 포함한다. 그 디바이스의 에미터 콘(3012)과 게이트 전극(3014)사이에 적절한 전압이 인가될때, 에미터 콘(3012)의 선단에서 전계 방출 효과가 나타난다.
제37도의 다층 구조와 달리, FE형 디바이스는 기판상에 에미터 및 게이트 전극을 그 기판과 대략 평행하게 배열하는 것에 의해 실현될 수 있다.
MIM 디바이스는 C. A. Mead, Operation of tunnel-emission Devices, J. App1. Phys., 32, 646(1961)을 포함하는 논문에 기재되어 있다. 제38도는 대표적인 MIM 디바이스의 단면을 도시한 것이다. 제36도를 참조하면, 이 디바이스는 기판(3020), 하부 금속 전극(3021), 100 옹스트롬 정도로 얇은 절연층(3022), 및 80 내지 300 옹스트롬의 두께를 갖는 상부 전극을 포함한다. MIM 디바이스의 상부 전극(3021)과 하부 전극(3023) 사이에 적절한 전압이 인가될때 전자는 상부 전극(3023)의 표면으로 부터 방출된다.
상술한 바와 같은 냉음극 디바이스는 열전자 디바이스와 달리 저온에서 전자를 방출할 수 있으므로 어떠한 가열 구조도 필요로 하지 않는다. 따라서, 냉음극 디바이스는 열전자 디바이스보다 더 작게 구성되어 더 작게 될 수 있다. 다수의 냉음극 디바이스가 기판상에 밀도있게 배치되면, 기판은 열에 의한 용융 등의 문제가 없다. 또한, 열전자 디바이스가 히터에 의해 가열될때만 동작하므로 다소 긴 응답 시간을 갖는 반면, 냉음극 디바이스는 매우 신속히 동작을 시작한다.
따라서, 냉음극 디바이스에 대해 현재 연구가 이루어지고 있다.
예를 들면, 표면 전도 전자 방출 디바이스가 특별히 단순한 구조를 가져서 단순한 방식으로 제조될 수 있으므로, 다수의 그러한 디바이스를 어려움없이 큰 영역에 형편좋게 배치할 수 있다. 이러한 표면 전도 전자 방출 디바이스의 이점을 살리도록 다수의 연구가 이루어지고 있는 것은 물론이다. 다수의 디바이스를 배치하고 그들을 효과적으로 구동하도록 이루어진 연구로서는 본 특허 출원의 출원인에 의해 출원된 일본국 특허 공개공보 64-31332호에 기재된 것이 있다.
현재 연구중인 표면 전도 전자 방출 디바이스를 사용하는 전자 빔 장치는 이미지 디스플레이 및 이미지 레코더 등의 화상 형성 장치 및 대전 전자 빔원을 포함한다.
본 특허 출원의 출원인에 의해 출원된 미국 특허 제5,066,883호 및 일본국 특허 공개공보 2-257551호 및 4-28137호는 표면 전도 전자 방출 디바이스 및 전자 빔으로 조사될때 광을 방출하는 형광 패널을 조합함으로써 실현되는 화상 표시 장치를 기재하고 있다. 표면 전도 전자 방출 디바이스 및 형광 패널을 포함하는 화상 표시 장치는 근년에 선호되고 있는 액정 화상 표시 장치 등의 종래 장치에 비해, 광방출형이어서 그것을 발광시키기 위한 백라이트가 필요없고 넓은 시각(view angle)을 가지므로, 더 바람직하다.
한편, 본 특허 출원의 출윈인의 미국 특허 제4,904,895호는 다수의 FE형 디바이스를 배치함으로써 실현되는 화상 표시 장치를 기재하고 있다. FE형 디바이스를 포함하는 화상 표시 장치의 다른 예로서는 R Meyer에 의해 제출된 Recent Development on Microtips Display at LETI, Tech. Digest of 4th Int. Vacuum Microelectronics Conf., Nagahama, pp. 6-9(1991)에 기재되어 있는 것이 있다.
본 특허 출원의 출원인에 의해 출원된 일본 특허 공개공보 제3-55738호는 다수의 MIM형 디바이스를 배치함으로써 실현되는 화상 표시 장치를 기재하고 있다.
상술한 화상 표시 장치 및 다른 전자 빔 장치는 진공 상태에서 장치 내부를 유지하는 엔벌로프, 엔벌로프내에 배치된 전자원, 전자원으로 부터 방출된 전자 빔으로 조사되는 타겟 및 타겟을 향해 전자 빔을 가속시키는 가속 전극을 포함한다. 어떤 경우, 그러한 장치는 앤벌로프에 인가된 대기압에 대항하도록 내부로 부터 그것을 지지하기 위해 엔벌로프내에 배치된 하나 이상의 스페이서를 부가적으로 포함한다.
특히, 매우 평탄하고 대형 표시 화면을 갖는 화상 표시 장치 및 다른 화상 형성 장치가 매우 요구되고 있는 현재의 경향으로 봐서, 표시 장치의 엔벌로브내 스페이서는 그러한 장치의 필수 부품으로서 간주된다.
그러나, 전자 빔 장치내에 배치된 스페이서는 타겟이 배치된 면상의 각각의 소정의 위치에서 전자 빔의 랜딩 위치를 어긋나게 하는 문제를 일으킬 수 있다.
전자 빔 장치가 상술한 종류중 어떤 종류의 표시 장치이면, 상기 문제가 설계된 것과 다른 형광 패널의 표면상에서 글로잉 스폿의 변형된 윤곽 및 어긋난 랜딩 위치에 관하여 표현된다.
적색, 녹색 및 청색의 형광 부재를 갖춘 컬러 화상 형성 패널이 그러한 장치에 사용될때, 전자 빔의 랜딩 위치가 어긋남으로 인해, 휘도 및 색 변화가 줄어든다. 이들 문제가 화상 형성 패널의 주변 영역에서 그리고 전자 빔원과 화상 형성 패널사이의 스페이서 둘레에서 부분적으로 관측될 수 있는 것으로 확인되었다.
본 발명의 하나의 목적은 타겟면상에서 전자 빔의 랜딩 위치 어긋남이 없는 전자 빔 장치를 제공하는 것이다.
본 발명의 다른 목적은 전자원과 타겟면사이에서 소정의 거리를 확보하기 의해 전자 빔 장치내에 스페이서가 배치될때 타겟면상에서 전자 빔의 랜딩 위치 어긋남을 효과적으로 방지할 수 있는 전자 빔 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 화면상에 깨끗한 화상을 재생하기 위해 화상 형성 패널상에서 전자 빔의 랜딩 위치 어긋남을 효과적으로 방지할 수 있는 전자 빔 장치 또는 화상 형성 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 화면상에 깨끗한 화상을 재생하기 위해 화상 형성 패널상에서 전자 빔의 랜딩 위치 어긋남을 효과적으로 방지할 수 있는 형광 부재를 갖춘 형광 패널을 포함하는 화상 형성 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 화면상에 깨끗한 화상을 재생하기 위해 화상 형성 패널상에서 휘도 및 색 변화가 줄어드는 것, 설계된 것과 다르게 형광 패널의 표면상에서 글로잉 스폿의 윤곽이 변형되는 것 및 전자 빔의 랜딩 위치가 어긋나는 것을 효과적으로 방지할 수 있고 적색, 녹색 및 청색의 컬러 형광 부재를 갖춘 형광 패널을 포함하는 화상형성 장치를 제공하는 것이다.
본 발명의 하나의 특징에 따르면, 상기 목적은 전자 방출 디바이스를 갖는 전자원, 상기 전자원으로 부터 방출된 전자 빔을 제어하는 전극, 상기 전자원이 방출한 전자 빔으로 조사되는 타겟, 및 상기 전자원과 상기 전극 간에 배열된 스페이서를 구비하는 전자 빔 장치에 있어서, 상기 스페이서 그 표면 상에 상기 전자원 및 상기 전극에 전기적으로 접속되는 반도체 박막을 갖는 것을 특징으로 하는 전자 빔 장치를 제공하는 것에 의해 달성된다.
본 발명의 다른 특징에 따르면, 전자 방출 디바이스를 갖는 전자원, 상기 전자원으로 부터 방출된 전자 빔을 제어하는 전극, 상기 전자원으로 부터 방출된 전자빔으로 조사되는 타겟 및 상기 전자원과 상기 전극사이에 배치된 스페이서를 포함하며, 상기 스페이서에 상기 스페이서 및 상기 전자원 및 상기 전극의 결합부에 배치된 결합 부재가 제공되고 상기 전자원 및 상기 전극에 전기적으로 접속되는 표면상에 반도체 막을 갖는 것을 특징으로 하는 전자 빔 장치가 제공된다.
본 발명의 또 다른 특징에 따르면, 전자 방출 디바이스를 갖는 전자원, 상기 전자원에서 방출된 전자 빔을 제어하는 전극 및 상기 전자원으로 부터 방출된 전자빔으로 조사되는 타겟을 포함하며, 상이한 각 전위가 인가되는 적어도 두개의 전극 사이에 배치된 스페이서를 더 포함하며, 상기 스페이서는 상기 스패이서와 상기 전극의 결합부에 배치된 결합 부재를 갖추고, 상기 전극에 전기적으로 접속되는 표면상에 반도체 막을 갖는 것읕 특징으로 하는 전자 빔 장치가 제공된다.
본 발명에 따른 전자 빔 장치는 화상 형성 장치로 형편좋게 될 수 있다.
이하, 본 발명의 실시예를 첨부 도면에 따라 설명한다.
[표시 패널의 구성 및 그의 제조 방법]
이하, 본 발명에 따른 화상 형성 장치에 사용될 수 있는 표시 패널의 구성 및 그의 제조 방법을 설명한다.
제2도는 표시 패널을 부분적으로 절단하여 그의 내부를 보여주기 위한 사시도이다. 제1도는 제2도의 선1-1을 따라 취한 표시 패널부를 개략적으로 도시한 단면도이다.
제1도 및 제2도를 참조하면, 이 장치는 그의 내부를 진공 상태로 유지하기 위해 기밀되는 엔벌로프를 형성하도록 뒤판(15), 측벽(16) 및 면판(17)을 포함한다.
기판(11)은 뒤판(15)에 단단히 고착되고, 모두 NxM개 냉음극 디바이스는 기판(11)에 형성되며, N 및 M은 장치내에 배치될 전자 방출 디바이스 수의 함수로서 적당히 선택되고 2보다 큰 정수이다. 예를 들어, 장치가 고품위 텔레비젼 세트이면, N 및 M은 각각 3,000 및 1,000과 같거나 큰것이 바람직하다. 다음에 설명하는 실시예에서는 N=3,072 및 M=1,024를 사용한다. NxM 냉음극 디바이스는 M개의 행방향 배선(13) 및 N개의 열방향 배선(14)에 의해 결선되어 단순한 매트릭스 배선 패턴을 형성한다. 부품(11, 12, 13, 14)으로 구성된 유닛을 다수의 전자 빔원이라고 한다.
행방향 배선(13)과 열방향 배선(14)사이에는 그들이 서로 전기적으로 절연되도록 적어도 그의 교차부에 있어서 절연층(도시하지 않음)이 마련된다.
다수의 전자 빔원의 기판(11)은 상기 설명에서 기밀된 엔벌로프의 뒤판(15)에 고착되지만, 기밀된 엔벌로프의 뒤판은 충분히 큰 강도를 가지면 다수의 전자 빔원의 기판(11) 자체에 의해 구성될 수도 있다.
기판(11)에 사용될 수 있는 재료는 석영 글라스(quartz g1ass), 농도 레벨을 저감하기 위해 Na 등의 불순물을 함유하는 글라스, 소다 라임 글라스(soda lime glass), 스퍼터링에 의해 소다 라임 글라스상에 SiO2층을 형성함으로써 실현된 글라스 기판, 알루미나 등의 세라믹 성분을 포함한다. 기판(11)의 칫수는 기판(11)상에 배치될 전자 방출 디바이스의 수 및 각 전자 방출 디바이스의 설계 구성 뿐만아니라 대기압에 대한 저항에 따라, 기판(11) 자체가 장치의 기밀된 엔벌로프의 뒤판을 구성하는 가를 고려하여 선택될 수 있다. 기밀 엔벌로프의 뒤판(15), 면판(17) 및 측벽(16)에 사용될 수 있는 재료는 그 엔벌로프에 인가된 대기압을 견딜 수 있고,다음에 기술하는 다수의 전자 빔원과 장치의 메탈 백 사이에 인가되는 고전압에 견딜 수 있도록 전기적으로 높게 절연되는 재료에서 선택되는 것이 바람직하다. 그들에 사용될 수 있는 재료는 석영 글라스, 농도 레벨을 저감하기 위해 Na 등의 불순물을 함유하는 글라스, 소다 라임 글라스, 스퍼터링에 의해 소다 라임 글라스상에 SiO2층을 형성함으로써 실현된 글라스 기판, 알루미나 등의 세라믹 성분을 포함한다. 적어도 면판(17)의 재료가 가시광에 대하여 주어진 레벨 이상의 투과율을 나타내어야 하는 것에 주의한다. 또한, 엔벌로프 부품의 재료가 서로 가까운 열팽창 계수를 보여야 하는 것에 주의한다.
행방향 배선(13) 및 열방향 배선(14)은 금속 등의 도전성 재료로 이루어지고 증착, 프린팅 또는 스퍼터링 등의 적당한 기술에 의해 바라는 패턴을 보이도록 배치된다. 배선의 재료, 두께 및 폭은 모든 냉음극 디바이스(12)에 주어진 전압이 균일하게 인가될 수 있도록 선택된다.
행방향 배선(13)과 열방향 배선(14)사이에 적어도 그의 교차부에 있어서 배치된 절연층은 증착, 프린팅 또는 스퍼터링 등의 적당한 기술에 의해 형성되는 SiO2로 통상 이루어진다. 기판(11)상에 배치된 열방향 배선(14)을 전부 또는 부분적으로 덮도록 헝성할 수 있고, 절연층의 두께 및 제조 방법은 행방향 배선(13)과 열방향 배선(14)의 교차부에 존재하는 전위차를 견딜 수 있도록 선택된다.
행방향 배선(13) 및 열방향 배선(14)이 어떤 고 전기전도성 재료로 이루어지지만, 바람직한 후보 재료는 Ni, Cr, Au, Mo, W, Pt, Ti, AL, Cu 및 Pd 등의 금속 및 그들의 합금, Pd, Ag, Au, RuO2, 및 Pd-Ag 에서 선택된 금소 또는 금속 산화물과 글라스로 이루어진 프린트가능한 전도성 재료, In2O3-SnO2등의 투명한 전도성 재료 및 폴리실리콘 등의 반도체 재료를 포함한다.
제1도 및 제2도로 부터 알 수 있는 바와 같이, 형광막(18)은 면판(17)아래에 형성된다. 설명되는 바와 같은 본 발명을 실현하는 모드가 컬러 표시 장치에 대응하므로, 통상의 컬러 CRT의 경우에서와 같이 적색, 녹색 및 청색의 형광 부재는 막(18)의 각 영역상에 배치된다. 제4a도의 경우, 3가지 상이한 컬러의 형광 부재(21a)는 상당히 많은 줄무늬 형상으로 실현되고, 어떤 인접하는 줄무늬는 검정색 전자전도성 부재(21b)에 의해 분리된다. 검정색 전자전도성 부재(21b)는 전자 빔이 타겟을 정확히 때리지 않으면 색 분리가 나타나지 않도록 컬러 표시 패널에 대해 배치되어, 표시된 화상의 콘트라스트를 떨어뜨리는 외부 광의 역효과가 저감되고 형광막이 전자 빔에 의해 전기적으로 충전되지 않게 된다. 검정색 전자전도성 부재(89)에는 그라파이트가 통상 사용되지만, 투과율 및 반사율이 낮은 다른 도전성 재료를 대신 사용할 수도 있다.
삼원색의 형광 부재에 대한 제4a도의 줄무늬진 패턴은 제4b도에 도시한 바와 같은 삼원색의 둥근 형광 부재의 삼각형 구성 또는 다른 구성으로 치환될 수 있다.
단색 형광막(18)은 흑백 표시 패널에 사용된다.
CRT 분야에서 잘 열려진 통상의 메탈 백(19)은 뒤판에 가까운 형광막 측인 형광막(18)의 안쪽 면에 배치된다. 메탈 백(19)은 광의 이용 효율을 향상시키기 위해 형광막(18)에 의해 방출된 광선의 백 부분을 반사시키고, 형광막을 보호하고 전자 빔 가속 전압을 인가하기 위한 전극으로서 가능하며, 형광막(18)을 여기하는 전자를 위한 가이드 경로를 제공하기 위해 마련된 것이다. 메탈 백(19)은 면판 기판(17)에 형광막(18)을 마련한 후, 형광막(18)의 안쪽면을 평활화하고 진공 증착에 의해 Al막을 형성하는 것에 의해 준비된다. 메탈 백(19)은 저전압에 좋은 형광 재료가 형광막(18)에 사용되면 필요하지 않다.
ITO로 통상 이루어지는 투명 전극은 가속 전압을 인가하여 형광막(18)의 도전율을 상승시키기 위해 면판 기판(17)과 형광막(18)사이에 배치될 수 있다.
제2도에서 Dx1 내지 Dxm 및 Dy1 내지 Dyn 과 Hv는 표시 패널과 전기 회로(도시하지 않음)을 접속하기 위해 엔벌로프의 외부에 배치된 전기 접속용 외부 단자이다. Dx1 내지 Dxm은 다수의 전자 빔원의 행방향 배선(13)에 전기적으로 접속되고, Dy1 내지 Dyn 및 Hv는 다수의 전자 빔원의 열방향 배선(14) 및 면판의 메탈백(19)에 각각 전기적으로 접속된다.
엔벌로프(기밀된 용기)의 내부가 약 10-6Torrt 정도의 진공으로 유지되므로, 대기압 및 갑작스런 충격에 견딜 수 있도록 엔벌로프의 내부에는 하나 이상의 스페이서(20)가 배치된다. 스페이서(20)의 각각은 절연 부재(20a)상에 반도체 박막(20b)을 형성하는 것에 의해 마련된다. 필요한 수의 스페이서는 서로 필요한 만큼의 간격을 두고 엔벌로프 내에 배치되고 엔벌로프의 내부 및 기판(11)의 표면에 프릿 글라스로 부착된다. 각 스페이서의 반도체 박막(20b)은 면판(17)의 안쪽면(예를 들면, 메탈 백(19)), 기판(11)의 표면 및 행방향 배선(13) 또는 열향방향 배선(14)에 전기적으로 접속된다.
본 발명을 실행하는 상술한 모드에 있어서, 스페이서(20)는 얇은 플레이트의 프로파일을 갖고, 행방향 배선(13)에 평행하게 배치되어 열방향 배선(14)에 접속된다.
스페이서(20)는 충분한 절연성을 제공하고, 기판(11)상의 배선(13) 및 (14)와 면판(17)의 안쪽 면상의 메탈 백(19) 사이에 인가되는 고전압을 견디는 재료로 이루어질 수 있고, 전하가 스페이서의 표면에 쌓이는 것을 효과적으로 방지하는 정도의 면도전율을 나타낸다.
스페이서(20)의 절연 부재(20a)에 사용될 수 있는 재료는 석영 글라스, 농도 레벨을 저감하도록 Na 등의 불순물을 함유하는 글라스, 소다 라임 글라스, 스퍼터링에의해 소다 라임 글라이스상에 SiO2층을 형성함으로써 실현된 글라스 기판, 알루미나 등의 세라믹 성분을 구비한다. 절연 부재(20a)의 재료는 엔벌로프(기밀된 용기)및 기판(11)의 재료와 대략 동일한 열팽창 계수를 갖는 것이 좋다.
반도체 박막(20b)은 표면의 충전(electrification)을 방지하는 효과를 유지할 수 있고 누설 전류에 의한 전력 소비가 임계 레벨을 넘는 것을 억제할 수 있도록 105내지 1012[Ω/?] 의 표면 전기 저항을 갖는 것이 바람직하다. 반도체 박막(20b)에 사용될 수 있는 재료는 박막 형태이고 섬 구조(is1ands structure)를 갖는 실리콘 및 계르마늄 등의 IV군의 반도체 물질, 갈륨 비소 등의 반도체 화합물, Pt, Au, Ag, Rh 및 Ir 등의 귀금속 Al, Sb, Sn, Pb, Ga, Zn, In, Cd, Cu, Ni, Co, Rh, Fe, Mn, Cr, V, Ti, Zr, Nb, Mo 및 W 등의 금속, 산화 니켈 및 산화 아연 등의 산화물반도체 및 상술한 반도체 물질 중 어느 것인 가에 미소 농도로 하나이상의 불순물을 첨가하여 실현되고 비정질, 다결정 또는 단결정 박막의 형태를 갖는 진성 반도체 물질을 포함한다. 반도체 박막(20b)은 진공 증착 등의 진공에서 박막을 형성하는 방법, 베이킹전 스피너를 사용하여 또는 디핑에 의해 유기 또는 분산 용액을 도포하는 방법 및 화학 반응을 통해 절연체의 표면에 얇은 금속막을 형성하는 비전해 도금 방법에서 선택된 적당한 막 형성 기술에 의해 형성될 수 있다.
반도체 박막(20b)은 각 스페이서의 절연 부재(20b)의 엔벌로프(기밀된 용기)에서 적어도 진공에 노출된 표면상에 형성된다. 형성된 반도체 박막(20b)은 면판(17)측에서 상술한 검정색 전자전도성 부재(21b) 또는 매탈 백(19)에 그리고 뒤판(15)측에서 행방향 배선(13) 또는 열방향 배선에 전기적으로 접속된다.
그러나, 스페이서(20)의 구성, 위치 및 배치 수단이 상술한 것과 다를 수 있고, 엔벌로프가 대기압을 견디게 할 정도로 충분히 강한 강도, 배선(13) 및 (14)와 메탈 백(19)사이에 인가되는 고전압을 만족스럽게 견딜 수 있는 정도의 전기 절연성 및 스페이서(20)의 표면면의 충전을 효과적으로 방지할 수 있을 정도의 표면 전기 전도성을 제공하는 한, 면판(17) 및 뒤판(15)에 어떠한 형태로도 접속될 수 있는 것을 알아야 한다.
엔벌로프(기밀된 용기) 조립시, 부재(15), (16) 및 (17)는 충분한 강도 및 만족할 만한 정도의 기밀로 부재(15), (16) 및 (17)의 접합이 제공되도록 밀폐되어야 한다. 그러한 부재의 밀폐는 접합부에 프릿 글라스를 도포하고 그 조립품을 주위 공기중에서 또는 질소 분위기 중에서 400 내지 500℃에서 약10분간 베이크하는 것에 의해 실현될 수 있다. 이하, 밀폐된 엔벌로프를 배기하는 방법을 설명한다.
엔벌로프(기밀된 용기)를 조립한후, 엔벌로프의 배기관(도시하지 않음)을 펌프에 접속한후, 엔벌로프를 약 10-7Torr 정도의 진공으로 배기한다. 그후, 배기관을 밀봉한다. 배기관을 밀봉하기 직전 또는 직후에 엔벌로프내의 소정의 위치에 엔벌로프의 내부를 소정 정도의 진공으로 유지하는 수단으로서 게터막(getter film)(도시하지 않음)을 형성하는 것에 주의한다. 게터막은 증착에 의해 얻어진 막으로서, Ba를 주성분으로 통상 포함하는 게터 재료를 히터 또는 고주파 가열에 의해 가열한다. 엔벌로프의 내부는 게터막의 흡수 효과에 의해 1×10-5내지 1×10-7Torr 정도의 진공으로 유지된다.
상술한 바와 같은 표시 패널을 포함하는 화상 표시 장치에 있어서, 냉음극 디바이스는 그 디바이스로 부터 방출된 전자를 가속하여 그들이 고속으로 면판(17)과 충돌하도록 고전압 단자 Hv를 통해 메탈 백(19)(또는 투명 전극(도시하치 않음))에 수 킬로볼트의 고전압을 인가하면서 외부 단자 Dx1 내지 Dxm 및 Dy1 내지 Dyn을 통해 그 디바이스에 전압이 인가될때 전자를 방출하도록 구동된다. 그후, 형광막(18)의 형광 부재(21a)에 전압이 인가되어 광이 방출되고 표시 화면상에 화상이 만들어진다.
제5도 및 제6도는 다음에 설명하는 전자 및 산란 입자가 제2도의 표시 패널내에서 어떻게 발생하는 가를 개략적으로 보여준다. 이들중, 제5도는 제2도의 Y 방향을 따른 단면도이고, 제6도는 X 방향을 따른 단면도이다. 제5도에서, 전압 Vf가 기판(11)상의 디바이스에 인가될때, 전자가 냉음극 디바이스로 부터 방출된 후, 면판(17)상의 메탈 백(19)에 인가된 전압 Va에 의해 가속되고 나서 면판(17)의 안쪽 면상의 형광막(l8)에 충돌하여 광이 방출되는 것을 알 수 있다. 냉음극 디바이스가 디바이스 전극사이의 전자 방출 영역과 함께 기판의 표면상예서 서로 평행하게 배치된 고전위측 디바이스 전극 및 저전위측 디바이스 전극를 포함하는 표면 전도 전자 방출 디바이스인 경우, 전자는 (30t)로 나타낸 포물선 궤적을 따라 방출되고 디바이스의 전자 방출 영역에서 기립하는 기판(11)의 표면에 대하여 수선에서 고전압측 디바이스 전극을 향해 편향된다. 따라서, 형광막(18)상의 글로잉 스폿의 중심은 디바이스의 전자 방출 영역에서 기립하는 기판(11)의 표면에 대하여 수선에서 어긋난다. 발출된 전자 부부에 대한 그러한 작용은 기판(11)에 평행한 면에서 전위의 비대칭 분포 패턴의 원인으로 될 수 있다.
면판(17)의 안쪽 면에 결국 충돌하여 형광막(18)을 발광시키는 냉음극 디바이스(12)로 부터 방출된 전자와 달리, 산란 입자(이온, 2차 전자, 중성 입자 등)는 전자가 형광막(18)에 충돌할때 소정의 가능성으로 발생될 수 있고, 그럴 가능성이 낮으면, 가스가 진공 엔벌로프에 잔류하여 제6도에 (31t)로 나타낸 바와 같은 경로를 따라 분산한다.
스페이서(20)에 반도체 박막(20b)이 마련되어 있지 않은 화상 표시 장치를 사용하는 실험에서, 본 발명의 발명자는 스페이서(20)에 가까운 영역의 소정의 스폿(전자가 충돌할 것 같은 곳)에서 떨어진 위치에서 형광막이 빛날 수 있는 것을 발견하였다. 특히, 컬러 화상을 위한 화상 형성 부재를 사용할때, 장치는 휘도 및 색변화를 떨어뜨리는 현상을 증가시킬 수 있다.
산란 입자 부분이 스페이서(20)의 절연 부재(20a)의 노출된 영역에 충돌한 후, 전기적으로 그 부분이 충전되어 그들 주위에 전계가 발생하고, 그것에 의해 또 전자가 그들의 정상 궤적에서 편향하여 형광막이 글로잉 스폿의 변형된 프로파일로 설계된 스폿에서 어긋난 위치에서 발광하게 되는 데 그 현상의 주요 원인이 있다고 안전하게 가정할 수도 있다.
또한, 어긋난 글로잉 스폿 및 그들의 변형된 프로파일을 가까이에서 조사하여 대부분의 노출된 영역이 포지티브로 대전된 것을 발견하였다. 이 현상은 노출된 영역에 부착하는 포지티브로 대전된 산란 입자 및/또는 노출된 영역에 충돌하여 그들 영역상에 포지티브 전하를 남기도록 방전되는 2차 전자가 발생하게 하는 산란 입자에 의해 발생할 수 있다.
한편, 본 발명에 따르고, 제1도에 도시한 바와 같이 반도체 박막(20b)으로 코팅된 스페이서(20)를 포함하는 화상 표시 장치에서, 형광막(18)이 바라는 위치에서 바라는 프로파일로 글로잉 스폿을 만드는 것을 확인하였다. 즉, 전기적으로 대전된 입자가 스페이서(20)의 표면에 부착하면, 스페이서(20)의 표면에 배치된 반도체 박막(20)을 따라 흐르는 전류부(구체적으로, 전자 또는 정공)에 의해 중화되어 스페이서의 표면에서 발생할 수 있는 어떠한 전자도 즉시 무효로 한다고 할 수 있다.
본 발명에 따른 화상 표시 장치에서, 각 냉음극 디바이스(12)의 한쌍의 전극(2) 및 (3)(제5도)에 인가된 전압 Vf는 12 내지 16 V이고, 매탈 백(19)과 각 냉음극 디바이스(12)사이의 거리 d는 1 mm 내지 8 mm이며, 메탈 백(19)과 각 냉음극 디바이스(12) 사이의 전압 Va은 1 kV 내지 10 kV이다.
이하, 제7a도 내지 제7c도에 따라 본 발명에 따른 화상 형성 장치의 스페이서를 실현하는 바람직한 모드를 설명한다.
제7a도를 먼저 참조하면, 절연 베이스 부재(20a), 전자 가속 전극(19)(제1도, 제2도, 제5도 및 제6도)및 배선(13) 또는 (14)(제1도 내지 제3도 및 제6도)의 대응하는 영역과 결합하게 될 영역에서 부재(20a)의 표면상에 형성된 전자전도성 막(20c)및 전자전도성 막(20c)으로 코팅된 결합 영역 이외의 영역에서 부재(20a)의 표면상에 형성된 반도체막(20b)을 포함하는 스페이서(20)가 도시되어 있다. 부재(20a)의표면의 결합 영역에 형성된 전자전도성 막(20c)은 인접 영역 이외의 영역에 형성된반도체막(20b)에 전기적으로 접속된다.
한편, 제7b도는 절연 베이스 부재(20a), 전자 가속 전극(19) 및 배선(13) 또는 (14)의 대응하는 영역에 결합하게 될 영역뿐만 아니라 프리로 남을 일부 영역에서 부재(20a)의 표면상에 형성된 전자전도성 막(20c) 및 결합 영역이의의 나머지 영역에서 부재(20a)의 표면상에 형성된 반도체 막(20b)을 포함하는 스페이서(20)를 도시한 것이다. 그러한 구성에 의하면, 전자 가속 전극(19) 및 배선(13) 또는 (14)의 대응하는 영역과 결합하게 될 영역뿐만 아니라 프리로 남을 일부 영역에 형성된 전자 전도성 막(20c)은 나머지 영역에 형성된 반도체막(20b)에 전기적으로 접속된다.
마지막으로, 제7c도는 절연 베이스 부재(20a), 부재(20a)의 전면상에 형성된 반도체 막(20b) 및 전자 가속 전극(16) 및 배선(13) 또는 (14)의 대응하는 영역과 결합하게 되는 영역에서 반도체 막(20b)의 표면상에 형성된 전자전도성 막(20c)을 포함하는 스페이서(20)를 도시한 것이다. 반도체막(20b)의 표면의 결합 영역에 형성된전자전도성 막(20c)은 부재(20a)의 전면상에 형성된 반도체 막(20b)에 전기적으로접속된다.
반도체막(20b)은 표면의 충전을 방지하여 누설 전류로 인한 에너지 소비를 줄이는 효과를 고려하여, 제1도, 제5도 및 제6도에 따라 이미 설명한 것과 유사한 재료 및 방법을 사용하여 준비될 수 있다.
제7a도 내지 제7c도에 도시한 장치가 반도체 막(20b)에 전기적으로 접속되고 결합 영역에 형성된 도전상 막(20c)를 가지므로, 전력 공급 수단과 도전성 막(20c)의 적어도 일부를 접속하는 반도체막(20b)의 전 영역을 거쳐 전류가 균일하게 흐를 수 있다. 따라서, 면판과 전원사이의 평행 전기를 교란시키는 일 없이 전하를 중화시킬 수 있다.
제8도는 전자전도성 부재를 구비하는 결합 부재(40)가 스페이서(20)에 마련되어 있는 본 발명에 따른 표시 패널의 부분 단면을 도시한 것이다. 제8도에서, (20)은 상술한 것중 어느 하나인 스페이서이고, (40)은 스페이서(20)에 배치된 결합 부재이다. 한편, 다수의 행방향 배선(13), 면판(17), 형광막(18), 메탈 백(19), 측벽(16)및 프릿 글라스(32) 조각을 갖춘 기판(l1)(소다 라임 글라스)이 도시되어 있다.
다음에 상세히 설명하는 바와 같이, 스페이서에 마련된 결합 부재(40)가 전자 가속 전극(또는 메탈 백) 및 배선(행방향 또는 열방향 배선)에 스페이서를 전기적으로 접속하여 기계적으로 고착하는 표시 패널의 각 부품인 것에 주의한다.
제8도를 참조하면, 스페이서(20)는 기판(11)측에서 행방향 배선(13)에 그리고 면판측에서 전자 가속 전극(메탈 백(19))에 전기적으로 접속되어, 그들의 다음의 방식중 어느 하나로 기계적으로 고착한다
(1) 전자전도성 미세 입자를 포함하는 전자전도성 프릿 글라스에 의해 스페이서를 전기적으로 접속하여 기계적으로 고착함.
(2) 스페이서를 결합 영역의 일부상에 전자전도성 재료를 도포하여 전기적으로 접속하고 결합 영역의 나머지 부분에 프릿 글라스를 도포하여 기계적으로 고착함.
(3) 스페이서를 결합 영역에 프릿 글라스를 도포하여 제1 위치에 기계적으로 고착한후 적어도 결합 영역 또는 측면 부분에 형성된 전자전도성 재료에 의해 전기적으로 접속함.
(4) 스페이서를 결합 영역에 프릿 글라스를 도포하여 제1 위치에 기계적으로 고착한후 스페이서(20)의 표면의 필요한 부분에 게터 재료를 플러시하여 전기적으로 접속함.
이하, 본 발명에 따른 표시 패널의 다수의 전자 빔원에 사용되는 냉음극 디바이스를 설명한다. 냉음극 디바이스의 재료 및 프로파일에 관계없이, 본 발명의 목적에 매트릭스 형상으로 배치된 다수의 냉음극 디바이스를 포함하는 어떠한 다수의 전자 빔원도 사용할 수 있다. 즉, 본 발명의 목적에 사용될 수 있는 냉음극 디바이스는 표면 전도 전자 방출 디바이스, FE형 냉음극 디바이스 및 MIM형 냉음극 디바이스를 구비한다.
그러나, 대형 표시 화면을 갖고 적은 비용으로 입수가능한 화상 표시 장치가 매우 선호되는 현재의 상황에서, 표면 전도 전자 방출 디바이스를 사용하는 것은 매우 바람직하다. 상술한 바와 같이, FE형 냉음극 디바이스의 전자 방출 성능은 이미터 콘과 게이트 전극의 상대적 위치 및 프로파일에 크게 의존하므로, 그의 제조에는 매우 정밀한 기술이 필요하며, 이것은 적은 비용으로 대형 화면 화상 표시 장치를 만드는 데 불리하다. 한편, MIM형 디바이스는 매우 얇은 절연층 및 매우 얇은 필요가 있는 상부 전극을 필요로 한다. 이들 요구는 그러한 디바이스가 낮은 비용으로 제조되어야 하는 대형 화면 화상 표시 장치에 사용되면 문제를 만든다. 이들 디바이스와 반대로, 표면 전도 전자 방출 디바이스는 비교적 단순한 방식으로 제조될 수 있으므로, 그러한 디바이스를 포함하는 대화면 화상 표시 장치를 비교적 저렴하게 제조할 수 있다. 또한, 본 발명의 발명자는 한쌍의 디바이스 전극 및 그들 사이에 배치되고 미세 입자로 이루어진 방출 영역을 구비하는 전자전도성 막을 포함하는 표면 전도 전자 방출 디바이스가 전자 방출 성능이 매우 우수하여 용이하게 제조될 수 있다는 것을 발견하였다. 따라서, 그러한 표면 전도 전자 방출 디바이스는 선명한 화상을 만드는 대화면 화상 표시 장치의 다수의 전자 빔원에 사용될때 매우 바람직하다. 이하, 본 발명의 목적에 형편좋게 사용될 수 있는 일부 표면 전도 전자 방출 디바이스를 기본 구성 및 제조 방법에 대하여 설명한다.
[바람직한 표면 전도 방출 디바이스의 기본 구성 및 그의 제조 방법]
한쌍의 디바이스 전극 및 미세 입자로 이루어지고 그들 사이에 배치된 전자 방출 영역을 구비하는 전자전도성 막을 포함하는 표면 전도 전자 방출 디바이스에는 두종류가 있다. 이들은 플랫형(flat type) 및 스텝형(step type)이다.
(플랫형 표면 전도 전자 방출 디바이스)
먼저, 플랫형 표면 전도 전자 방출 디바이스를 그의 제조 방법에 따라 설명한 제9a도 및 제9b도는 플랫형 표면 전도 전자 방출 디바이스의 기본 구성을 개략적으로 도시한 평면도 및 단면도이다. 제9a도 및 제9b도를 참조하면, 이 디바이스는 기판(1), 한쌍의 디바이스 전극(2) 및 (3)과 에너지 포밍 동작에 의해 만들어진 전자 방출 영역(5)을 구비하는 전자전도성 막(4)을 포함한다.
기판(1)은 석영 글라스, 소다 라임 글라스 또는 다른 종류의 글라스, 알루미나 또는 다른 세라믹 재료로 이루어진 세라믹 기판 또는 상기 물질 중 어느 것인가에 SiO2의 절연층을 형성함으로써 실현된 기판일 수 있다.
대향하여 배치된 디바이스 전극(2) 및 (3)은 고도전율 재료로 이루어지고, 바람직한 후보 재료는 Ni, Cr, Au, Mo, W, Pt, Ti, Al, Cu, Pd 및 Ag 등의 금속과 그들의 합금, In2O3-SnO2등의 금속 산화물, 폴리실리콘 등의 반도체 재료 및 다른 재료를 구비한다. 디바이스 전극은 어떤 다른 기술(프린팅 등)을 사용할 수 있지만, 증착 등의 막 형성 기술, 포토리소그래피 또는 에칭 등의 패터닝 기술을 조합하여 사용함으로써 준비될 수 있다.
디바이스 전극(2) 및 (3)은 전자 방출 디바이스의 어플리캐이션에 맞는 적절한 형상으로 형성될 수 있다. 일반적으로, 디바이스 전극(2) 및 (3)을 분리하는 거리L는 통상 수백 옹스트롬과 수백 마이크로미터사이 바람직하게는 수 마이크로미터와 수십 마이크로미터사이에 있다. 디바이스 전극의 막 두께 d는 수십 나노미터와 수마이크로미터 사이에 있다.
전자전도성 박막(4)은 미세 입자 막인 것이 바람직하다. 본 명세서에서 사용되는 미세 입자 막이라는 것은 다수의 미세 입자(섬 등의 집성체를 포함)로 구성된 박막을 나타낸다. 현미경으로 관찰할때, 미세 입자가 느슨하게 분산되고 빽빽히 배치되거나 또는 상호 그리고 랜덤하게 오버랩한 구조를 미세 입자 막이 통상 갖는 것을 알 수 있을 것이다.
미세 입자 막내의 미세 입자는 수 옹스트롬 에서 수천 옹스트롬 사이, 바람직하게는 10 옹스트롬과 200 옹스트롬 사이의 직경을 갖는다. 미세 입자 막의 두께는 양호한 상태에서 디바이스 전극(2) 및 (3)에 그 자체를 전기적으로 접속하는 요구, 양호한 상태에서 다음에 기술하는 바와 같은 에너지 포밍 동작을 실행하는 요구, 및 막의 전기 저항이 다음에 기술하는 바와 같은 적당한 값에 따르게 하는 요구를 포함하여, 다음에 기술하는 바와 같은 다수의 팩터의 함수로서 결정된다. 구체적으로, 수 옹스트롬과 수천 옹스트롬 사이, 바람직하게는 10 옹스트롬과 500 옹스트롬 사이에서 발견된다.
미세 입자 막에 사용될 수 있는 재료는 Pd, Ru, Ag, Au, Ti, In, Cu, Cr, Fe, Zn, Sn, Ta, W 및 Pb 등의 금속, PbO, SnO2, In2O3, PbO 및 Sb2O3등의 산화물, HfB2, ZrB2, LaB6, CeB6, YB4및 GdB4등의 붕화물, TiC, ZrC, HfC, TaC, SiC 및 Wc 등의 탄화물, TiN, ZrN 및 HfN 등의 질화물, Si 및 Ge 등의 반도체 및 탄소를 구비한다.
전자전도성 막(4)은 103과 107[Ω/㎠]사이의 단위 면적당 저항(시트 저항)을 통상 나타낸다.
전자전도성 막(4) 및 디바이스 전극(2) 및 (3)은 그들 사이에 양호한 전기 접속이 보장되도록 부분적으로 오버랩하여 배치된다. 기판(1), 디바이스 전극(2), (3) 및 전자전도성 막(4)이 제9a도 및 제9에서는 다층 구조로 상기 순서대로 있지만, 전자전도성 막은 기판과 디바이스 전극 사이에 교대로 배치될 수도 있다.
전자 방출 영역(5)은 전자전도성 박막(4)의 일부로서 실현되고 균열을 포함하며, 전자전도성 막의 주변 영역보다 전기 저항이 높다. 이것은 다음에 기술하는 바와 같이 에너지 포밍 동작의 결과로서 만들어진다. 균열은 수 옹스트롬과 수백 옹스트롬 사이의 직경을 갖는 미세 입자를 포함할 수 있다. 전자 방출 영역은 그의 위치 및 형상을 정확히 결정할 방법이 없으로 제9a도 및 제9b도에 개략적으로만 도시한다.
제10a도 및 제10b도에 도시한 바와 같이, 전자전도성 막(4)은 전자 방출 영역(5) 및 그의 인접 영역에 있어서 탄소 및 탄소 화합물 박막(6)을 부가적으로 포함할 수 있다. 이들 막은 에너지 포밍 동작후 디바이스에 에너지 활성화 동작을 실시할 때 다음에 기술하는 바와 같이 작성된다.
박막(6)은 단결정 그라파이트, 다결정 그라파이트, 비결정 탄소 또는 그들의 혼합물로 이루어지고, 500 옹스트롬이하, 바람직하게는 300 옹스트롬이하의 막 두께를 갖는다.
박막(6)은 그들의 위치 및 형상을 정확히 결정할 방법이 없으므로 제10a도 및 제10b도에 개략적으로만 도시되어 있다.
다음에 기술하는 바와 같은 예에서, 상술한 바와 같은 기본 구조를 갖는 표면 전도 전자 방출 디바이스를 다음의 스팩에 따라 준비하였다.
기판(1)은 소다 라임 글라스로 이루어지고, 디바이스 전극(2) 및 (3)은 1,000 옹스트롬의 두께 d를 갖는 얇은 Ni 막으로 이루어지고 2 마이크로미터의 거리 L을 두고 서로 분리된다.
전자전도성 막은 주로 Pd 또는 Pd0로 이루어지고 약 100 옹스트롬의 막 두께 및 100 마이크로미터의 폭 W을 갖는다.
이하, 플랫형 표면 전도 전자 방출 디바이스의 제조 방법을 설명한다.
제1la도 내지 제1le도는 본 발명의 목적에 사용될 수 있는 표면 전도 전자 방출 디바이스의 상이한 제조 공정을 도시하는 단면도이다.
1) 먼저, 제11a도에 도시한 바와 같이 한쌍의 디바이스 전극(2) 및 (3)을 기판(1)상에 형성한다.
청정제, 순수 및 유기 용제로 기판(1)을 완전히 클리닝한 후, 진공 증착 등의 진공 또는 스퍼터링을 사용하는 적절한 막 침적 수단에 의해 디바이스 전극의 재료를 절연 기판(1)상에 형성한 후, 포토리소그래피 에칭에 의해 소정의 패턴을 나타내도록 침적된 재료를 에칭한다.
2) 그후, 제11b도에 도시한 바와 같이, 전자전도성 막을 형성한다.
제1la도의 기판에 유기 금속 용액을 도포한후, 건조, 가열 및 베이크하여 미세 입자 막을 만들고, 그후 포토리소그래피 에칭에 의해 소정의 패턴을 나타내도록 에칭한다. 유기 금속 용액은 전자전도성 막을 기판에 형성하는 금속을 주성분으로 포함하는 유기 화합물의 용액이다. 다음에 기술하는 에에서는 주성분에 Pd를 사용하였다. 기판에 용액을 도포하기 위해 디핑 기술을 사용하였지만, 스피너 또는 스프레이어를 대신 사용할 수도 있다.
기판에 미세 입자의 전자전도성 막을 형성하는 기술은 유기 금속 용액을 도포하는 상기 기술 이외에 진공 증착, 스퍼터링 및 화학 기상 침적을 구비한다.
3) 그후, 전자전도성 막에 에너지 포밍 동작을 실행하기 위해 적절한 전압을 형성 전원(22)에 의해 디바이스 전극(2) 및 (3)에 인가하여 전자전도성 막에 전자 방출 영역(5)을 만든다.
에너지 포밍 동작은 미세 입자의 전자전도성 막(4)에 전기적으로 에너지를 공급하여 부분적으로 파괴, 변형 또는 변성시켜 구조적으로 전자를 방출하는 데 적합한 영역으로 만드는 동작이다. 전자를 방출하는 데 적합한 구조적으로 변형된 영역(또는 전자 방출 영역(5))에 균열을 적절히 형성한다. 전자 방출 영역(5)은 디바이스 전극(2)와 (3)사이에 전압이 인가될때 만들어지기 전의 전자전도성 막의 그 부분과 비교하면, 큰 전기 저항을 나타낸다
이하, 형성 전원(22)에 의해 인가된 전압의 대표적인 파형을 도시한 제12도에 따라 에너지 포밍 동작을 더 설명한다. 미세 입자의 전자전도성 막을 전기적으로 형성하는 동작에 펄스형 전압을 사용하는 것이 좋다. 제12도에 도시한 바와 같이 증가하는 펄스 높이 Vpf를 갖는 삼각형 펄스를 보이는 증가 삼각형 펄스 전압을 다음에 기술하는 예의 경우에서와 같이 바람직하게 사용하되, 상기 삼각형 펄스는 T1의 폭을 갖고 T2의 간격으로 나타난다. 또한, 그 펄스에 의해 상승하게 되는 전류 및 전류계(23)에 의한 전자 방출 영역(5)의 동작을 검출하기 위해 상기 삼각형 펄스에 모니터 펄스 Pm를 삽입하는 것이 바람직하다.
다음에 설명하는 예에서는 1 밀리초의 펄스 폭 T1 및 10밀리초의 펄스 간격 T2를 통상 1×10-5Torr 진공 분위중에서 사용하였다. 0.1 V의 증가에 의해 삼각형 펄스의 높이를 증가시키고, 5개 삼각형 펄스마다 모니터 펄스 Pm을 삽입하였다. 모니터 펄스 Pm의 전압은 에너지 포밍 동작에 역효과를 주지 않도록 0.1 V로 설정한다. 에너지 포밍 동작은 1×106옴보다 큰 저항이 디바이스 전극(2)와 (3)사이에서 관찰될때 또는 모니터 펄스가 인가될때 전류계(23)에 의해 검출된 전류가 1×10-7A보다 작을때 종료한다.
에너지 포밍 동작에 대한 상술한 수치는 단지 예시적인 것으로, 미세 입자의 전자전도성 막의 두게, 디바이스 전극을 분리하는 거리 L 및 다른 설계 파라미터에 대하여 상이한 값이 선택될때 바람직하고 적절하게 변경될 수 있다.
4) 에너지 포밍 동작후, 디바이스에 에너지 활성화 처리를 실시하여 제10도에 따라 설명한 바와 같은 박막(6)을 형성하되, 적당한 전압이 활성화 전원(24)으로 부터 디바이스 전극(2)와 (3)사이에 인가되어 제11d도에 도시한 바와 같은 디바이스의 전자 방출 특성이 향상된다.
에너지 활성화 처리는 탄소 또는 탄소 화합물이 그 영역 부근에 침적될때까지, 상기 에너지 포밍 동작의 결과로서 만들어진 전자 방출 영역(5)에 전기적으로 에너지가 주입되는 동작이다. (제11d도에서, 탄소 또는 탄소 화합물 침적물은 개략적으로 도시되어 (6)으로 나타내어져 있다.) 에너지 활성화후, 디바이스의 전자 방출 영역은 활성화 처리전의 전자 방출 속도보다, 동일한 전압이 인가되면 10배 이상의 속도로 전자를 방출한다.
구체적으로, 탄소 또는 탄소 화합물이 진공중에 존재하는 유기 물질밖에서 디바이스에 침적되는 정도의 10-4과 10-5Torr사이의 진공에서 디바이스에 펄스 전압을 주기적으로 인가한다. 침전물(6)은 통상 단결정 그라파이트, 다결정 그라파이트 비결정 탄소 또는 그의 혼합물로 이루어지고, 500 옹스트롬 이하, 바람직하게는 300 옹스트롬 이하의 막 두께를 갖는다.
제13a도는 제1ld도의 활성화 전원(24)에 의해 인가된 전압의 대표적 파형을 도시한 것이다. 다음에 기술하는 예에서는 일정한 높이를 갖는 장방형 펄스 전압을 에너지 활성화 처리에 있어 주기적으로 인가하였다. 장방형 펄스 전압 Vac은 14 V였고, 펄스파는 l 밀리초의 펄스 폭 T3 및 10 밀리초의 펄스 간격 T4을 가졌다.
상술한 에너지 활성화 처리에 대한 수치는 단지 예시적인 것으로, 표면 전도 전자 방출 디바이스의 설게 파라미터에 대하여 다른 값이 선택될때 바람직하고 적절하게 변경될 수 있다.
제11d도에서,(25)는 표면 전도 전자 방출 디바이스에서 방출된 방출 전류 Ie를 붙잡는 애노드로서, DC 고전압 전원(26) 및 전류계(27)가 접속되어 있다. (기판(1)을표시 패널상에 탑재한후 활성화 처리가 실행되면, 표시 패널의 형광 패널을 애노드(25)에 사용할 수 있다.)
활성화 전원(24)에 의해 전압이 인가되는 동안, 활성화 전원이 제어하에 동작하도록 에너지 활성화 처리 과정을 모니터하기 위해 방출 전류 Ie를 전류계(27)에 관찰한다. 제13b도는 전류계(27)에 의해 관찰된 방출 전류 Ie의 시간에 따른 대표 적인 형태를 도시한 것이다. 제13b도에서 알 수 있는 바와 같이, 펄스 전압 인가의 초기 단계에서는 방출 전류 Ie가 시간에 따라 증가하더라도, 결국 포화하여 증가를 멈춘다. 에너지 활성화 처리는 방출 전류 Ie가 포화점에 도착할때 활성화 전원(24)으로 부터의 전력 공급을 정지시키는 것에 의해 종료된다.
상술한 에너지 활성화 처리에 대한 수치는 단지 예시적인 것으로, 표면 전도 전자 방출 디바이스의 설계 파라미터에 대해 상이한 값을 선택할때 바람직하고 적절히 수정될 수 있다.
상기 제조 공정에 의하면, 제11e도에 도시한 바와 같은 플랫형 표면 전도 전자 방출 디바이가 만들어진다.
[스텝형 표면 전도 전자 방출 디바이스]
이하, 스텝형 표면 전도 전자 방출 디바이스를 그의 제조 방법에 따라 설명한다.
제14도 및 제15도는 스텝형 표면 전도 전자 방출 디바이스의 기본 구성을 개략적으로 도시한 단면도이다. 제l4도 및 제15도를 참조하면, 이 디바이스는 기판(1), 한쌍의 디바이스 전극(2) 및 (3), 스텝 형성부(28), 에너지 포밍 동작에 의해 만들어 진 전자 방출 영역(5)을 구비하는 전자전도성 막(4) 및 에너지 활성화 처리에 의해 형성된 박막(6)을 포함한다.
스텝형 표면 전도 전자 방출 디바이스는 디바이스 전극들 또는 전극(3)중 하나가 스텝 형성부(28)에 배치되고 전자전도성 막(4)이 스텝 형성부(28)의 측면을 커버함에 있어서 플랫형 디바이스와 다르다.
따라서, 제9a도, 제9b도 및 제10a도 및 제10b도의 플랫형 표면 전도 전자 방출 디바이스의 디바이스 전극을 분리하는 거리 L은 스텝형 표면 전도 전자 방출 디바이스의 스텝 형성부(28)의 스텝의 높이 Ls에 대응한다. 플랫형 표면 전도 전자 방출 디바이스에 대하여 상술한 재료는 스텝형 표면 전도 전자 방출 디바이스의 미세 입자의 전자전도성 막(4), 디바이스 전극(2) 및 (3)과 기판(1)에 대하여 사용될 수 있다. 스텝 형성부(28)는 통상 SiO2등의 절연 재료로 이루어진다.
이하, 제16a도 내지 제16f도에 따라 스텝형 표면 전도 전자 방출 디바이스의 제조 방법을 설명한다. 제16a도 내지 제16f도의 참조 문자는 제14도 및 제15도의 참조 문자와 동일하다.
1) 제16a도에 도시한 바와 같이 기판(1)상에 디바이스 전극(2)을 형성한다.
2) 그후, 절연층(18)을 기판(1)위에 놓아서 제16b도에 도시한 바와 같은 스텝 형성부를 만든다. 절연층은 스퍼터링, 진공 증착, 프린팅 및 다른 막 형성 기술에서 선택된 적절한 수단에 의해 SiO2로 이루어진다.
3) 그후, 제16c도에 도시한 바와 같이 절연층(28)상에 다른 디바이스 전극(3)을 형성한다.
4) 이어서, 제16d도에 도시한 바와 같이 디바이스 전극(2)이 노출되도록 에칭에 의해 절연층(28)을 부분적으로 제거한다,
5) 그후, 제16e도에 도시한 바와 같이 미세 입자의 전자전도성 막(4)을 형성한다. 전자전도성 막은 플랫형 표면 전도 전자 방출 디바이스의 경우에서와 같이 도포에 의해 통상 준비된다.
6) 그후, 플랫형 표면 전도 전자 방출 디바이스의 겅우와 같이, 디바이스에 에너지 포밍 동작을 실시하여 전자 방출 영역(5)을 만든다. 이것은 플랫형 표면 전도 전자 방출 디바이스에 따라 상술한 제11c도의 구성을 사용하여 실행될 수 있다.
7) 마지막으로, 플랫형 표면 전도 전자 방출 디바이스의 경우에서와 같이, 디바이스에 에너지 활성화 처리를 실시하여 전자 방출 영역 부근에 탄소 또는 탄소 화합물을 침적시킨다. 그러한 경우이면, 플랫형 표면 전도 전자 방출 디바이스에 따라 상술한 제1ld도의 구성을 사용할 수 있다.
상술한 제조 공정에 의하면, 제16f도에 도시한 바와 같은 스탭형 표면 전도 전자 방출 디바이스가 만들어진다.
[화상 표시 장치에 사용되는 표면 전도 전자 방출 디바이스의 특성]
이하, 상술한 방식으로 준비되고 본 발명에 따르는 전자 방출 디바이스의 기본 특징 일부를 그 디바이스가 화상 표시 장치에 사용될때에 대하여 설명한다.
제17도는 표면 전도 전자 방출 디바이스가 화상 표시 장치에 사용될때 표면 전도 전자 방출 디바이스의 디바이스 인가 전압 Vf와 디바이스 전류 If사이 및 디바이스 인가 전압 Vf와 방출 전류 Ie 사이의 관계를 개략적으로 도시한 그래프이다. 방출 전류 Ie가 디바이스 전류 If보다 상당히 작은 크기를 갖고 디바이스의 성능이 설계 파라미터 변경으로 인해 현저히 가변할 수 있다는 관점에서, 제7도에서는 Ie 및 If에 대하여 상이한 단위를 임으로 선택한다는 것에 주의한다,
본 발명에 따른 전자 방출 디바이스는 다음에 기술하는 방출 전류 Ie에 대하여 3가지 현저한 특징을 갖는다.
먼저, 본 발명에 따른 전자 방출 디바이스는 그곳에 인가된 전압이 어떤 레벨(이하, 스레시홀드 전압 Vth이라고 한다)를 넘을때 방출 전류 Ie에 있어 갑작스럽고 첨예한 변화를 보이고, 방출 전류 Ie는 인가된 전압이 스레시홀드 전압 Vth이하일때 실질적으로 예측할 수 없다.
즉, 본 발명에 따른 전자 방출 디바이스는 방출 전류 Ie에 대하여 깨끗한 스레시홀드 전압 Vth를 갖는 비선형 디바이스이다.
두번째로, 방출 전류 Ie가 디바이스 전압 Vf에 크게 의존하므로, 디바이스 전류를 디바이스 전압에 의해 효과적으로 제어할 수 있다.
세번째로, 디바이스로 부터 방출된 전자에 의해 발생된 방출 전류 Ie가 그 디바이스에 인가된 전압 Vf에 매우 신속히 응답하므로, 디바이스 전압 Vf의 인가의 지속 시간 함수로서, 디바이스에서 방출된 전자의 전하를 제어할 수 있다.
상기 현저한 특징때문에, 본 발명에 따른 표면 전도 전자 방출 디바이스가 화상 표시 장치에 적합하게 사용될 수 있는 것을 알 수 있다. 첫번째 특징을 사용하는 것에 의해 화면을 순차로 주사함으로써 표시 화면상에 화상을 표시할 수 있다. 구체적으로, 스레시홀드 전압 Vth 보단 높은 전압을 디바이스에 인가하여 소망 휘도의 함수로서 전자를 방출하도록 구동하고, 전자를 방출하지 않도록 스레시홀드 전압 보다 낮은 전압을 피구동 디바이스에 인가한다. 이 방식으로, 표시 장치의 모든 디바이스를 표시 화면을 주사하도록 순차로 구동하여 화상을 표시한다.
또한, 두번째 및 세번째 특징을 사용하는 것에 의해, 각 디바이스의 휘도를 제어하여 표시될 화상의 톤을 제어할 수 있다.
본 발명에 따른 화상 형성 장치 또는 화상 표시 장치는 제18도 내지 제21도에 따라 다음에 설명하는 방식으로 구동될 수 있다.
제18도는 NTSC 텔레비젼 신호를 사용하는 화상 표시 동작을 위해 설계된 제1 및 제2 구동 방법을 실행하는 구동 회로의 블럭도이다. 제18도에서, (1701)은 상술한 방식으로 준비된 표시 패널이다. 주사 회로(1702)는 표시 선을 주사하도록 동작하고, 제어 회로(1703)는 주사 회로에 공급될 입력 신호를 발생한다. 시프트 레지스터(1704)는 라인마다 데이타를 시프트시키고, 라인 메모리(1705)는 라인마다 데이타를 변조 신호 발생기(1707)에 공급한다. 동기 신호 분리 회로(1706)는 입력 NTSC 신호에서 동기 신호를 분리한다.
제18도의 장치의 각 부품은 다음에 상세히 기술하는 바와 같이 동작한다.
표시 패널(1701)은 단자 Dx1 내지 Dxm, Dy1 내지 Dyn 및 고전압 단자 Hv를 거쳐 의부 회로에 접속되고, 단자 Dx1 내지 Dxm은 m개의 행 및 n개의 열을 갖는 매트릭스 형상으로 배치된 다수의 표면 전도형 전자 방출 디바이스를 포함하는 표시 패널(1701)에서 다수의 전자 빔원의 행(n개 디바이스)을 하나씩 순차로 구동하는 주사 신호를 수신하도록 설계된다.
한편, 단자 Dy1 내지 Dyn은 주사 신호에 의해 선택된 행의 표면 전도형 전자 방출 디바이스의 각각의 출력 전자 빔을 제어하는 변조 신호를 수신하도록 설계된다. 고전압 단자 Hv에는 통상 약 5 kV 레벨의 DC 전압이 DC 전압 소스 Va에 의해 공급되고, 이 전압은 선택된 표면 전도형 전자 방출 디바이스의 형광체에 에너지를 줄 정도로 충분히 높다.
주사 회로(1702)는 다음과 같은 방식으로 동작한다.
이 회로는 m개의 스위칭 디바이스(제18도에 디바이스 S1 및 Sm만 개략적으로 도시함)를 포함하고, 이들 각각은 DC 전압 소스의 출력 전압 또는 0 V(접지 전압)을 취하고, 표시 패널(1701)의 단자 Dx1 내지 Dxm중 하나에 접속되게 된다. 각각의 스위칭 디바이스 S1 내지 Sm는 제어 회로(1703)에서 공급된 제어 신호 Tscan에 따라 동작하고 FET 등의 트랜지스터를 결합함으로써 준비될 수 있다.
DC 전압 소스 Vx는 주사되고 있지 않은 디바이스에 인가된 어떤 구동 전압을 제17도에 따라 상술한 바와 같이 스레시홀드 전압 Vth 이하로 저감하기 위해 일정 전압을 출력하도록 설계된다.
제어 회로(1703)는 외부에서 공급된 비디오 신호에 따라 화상이 적절히 표시되도록 관련 부품의 동작을 조정한다. 이것은 다음에 기술하는 동기 신호 분리 회로(1706)에서 공급된 동기 신호 Tsync에 응답하여 제어 신호 Tscan, Tsft 및 Tmry를 발생한다.
동기 신호 분리 회로(1706)는 외부에서 공급된 NTSC 텔레비젼 신호에서 동기 신호 부분 및 휘도 신호 부분을 분리하고, 공지의 주파수 분리(필터) 회로를 사용하여 용이하게 실현될 수 있다. 동기 신호 분리 회로(1706)에 의해 텔레비젼 신호에서 추출된 동기 신호가 공지인 바와 같이, 수직 동기 신호 및 수평 동기 신호로 구성되더라도, 그의 구성 신호에 관계없이, 편의상 여기서는 단순히 Tsync 신호로 나타낸다. 한편, 텔레비젼 신호에서 추출되고 시프트 레지스터(1704)로 공급되는 휘도 신호는 DATA 신호로 나타낸다.
시프트 레지스터(1704)는 제어 회로(1703)에서 공급된 제어 신호 Tsft에 따라 시간 직렬 방식으로 직렬로 공급되는 DATA 신호에 대하여 직렬/병렬 변환을 라인 마다 실행한다. 즉, 제어 신호 Tsft는 시프트 레지스터(1704)의 시프트 클럭으로서 동작한다.
직렬/병렬 변환된(그리고 n개의 전자 방출 디바이스의 구동 데이타 세트에 대응하는) 한 라인에 대한 데이타 세트는 병렬 신호 Id1 내지 Idn으로서 시프트 레지스터(1704)밖으로 송출된다.
라인 메모리(1705)는 제어 회로(1703)로 부터 들어오는 제어 신호 Tmry에 따라 필요한 기간동안, 신호 Id1 내지 Idn인 하나의 라인에 대한 데이타 세트를 저장하는 메모리이다. 저장된 데이타는 I'd1 내지 I'dn으로서 숭출되고 변조 신호 발생기(1707)로 공급된다.
상기 변조 신호 발생기(1707)는 사실상 표면 전도형 전자 방출 디바이스의 각각의 동작을 적절히 구동하여 변조하는 신호원이고, 이 디바이스로 부터의 출력 신호는 단자 Dy1 내지 Dyn을 거쳐 표시 패널(1701)의 표면 전도형 전자 방출 디바이스에 공급된다.
표시 패널(1701)은 다음에 기술하는 바와 같이 동작하도록 구동된다.
제17도에 따라 설명한 바와 같이, 본 발명에 따른 표면 전도 전자 방출 디바이스는 방출 전류 Ie에 관하여 다음의 기능에 특징에 있다. 먼저, 제17도에 도시한 바와 같이, 깨끗한 스레시홀드 전압 Vth(다음에 기술하는 실시예의 전자 방출 디바이에 대하여 8 V)가 존재하므로, 디바이스는 Vth를 초과하는 전압이 인가될때만 전자를 방출한다.
두번째로, Vth의 값 및 인가된 전압과 방출 전류 사이의 관계가 전자 방출 디바이스의 재료, 구성 및 제조 방법에 의존하여 가변하더라도, 방출 전류 Ie의 레벨은 제17도에 도시한 바와 같이 스레시홀드 레벨 Vth이상의 전압이 인가될때의 변화의함수로서 변한다.
이상, 제18도에 따라 구동 회로의 각 부품을 상세히 설명하였고, 이하 표시 패널(1701)의 동작을 후술하는 실시예에서 냉음극 디바이스로서 사용되는 8 V의 Vth값을 갖는 표면 전도 전자 방출 디바이스를 도시한 제19도 내지 제21도에 따라 설명한뒤 이 예의 전체 동작을 설명한다.
설명의 편의상, 표시 패널은 6×6 화소(또는 m=n=6)로 포함한다고 가정한다.
제19도의 다수의 전자 빔원은 6개 열 및 6개 컬럼의 매트릭스 형상으로 배치되고 배선된 표면 전도형 전자 방출 디바이스를 포함한다. 설명의 편의상, (X, Y)좌표는 디바이스의 위치를 나타내도록 사용된다. 따라서, 디바이스의 위치는 예를 들면, D(1,1), D(1,2) 및 D(6,6)으로서 표현된다.
상술한 바와 같이 다수의 전자 빔원을 구동함으써 표시 패널상에 화상을 표시하는 동작에 있어서, 모든 라인이 그곳에 표시될때 화상이 패널상에 복원되도록 X축을 따라 평행하게 주행하는 다수의 좁은 줄무늬 또는 라인으로 분할되고, 다수의 라인은 여기서 6개로 간주한다. 화상 라인에 응답하는 표면 전도 전자 방출 디바이스의 행을 구동하기 위해, Dx1 내지 Dx6중 하나인 디바이스의 행에 대응하는 수평 배선의 단자에 0V를 인가하고, 모든 나머지 배선의 단자에 7V를 인가한다. 이 동작과 동기하여, 대응하는 라인의 화상에 따라 수직 배선 Dy1 내지 Dy6의 단자 각각에 변조 신호가 부여된다.
제20도에 도시한 바와 같은 화상이 패널상에 표시된다고 가정한다.
또한, 제20도에서 제3 라인을 밝게 하는 단계에서 동시에 동작이 이루어진다. 제21도는 단자 Dx1 내지 Dx6 및 Dy1 내지 Dy6을 거쳐 다수의 전자 빔원에 어떤 전압이 인가되는 가를 보여준다. 제21도에 도시한 바와 같이, 전자 방출을 위한 스레시홀든 전압 8V보다 훨씬 높은 14 V의 전압은 빔원의 표면 전도형 전자 방출 디바이스 D(2,3), D(3,3) 및 D(4,3)(블랙 디바이스) 각각에 인가되고, 7 V 또는 0 V는 나머지 디바이스 각각에 인가된다(7 V는 줄쳐진 디바이스용이고, 0 V는 흰 디바이스용이다). 이들 전압이 8 V의 스레시홀드 전압보다 낮으므로, 이들 디바이스는 전자 빔을 전혀 방출하지 않는다.
마찬가지 방식으로, 다수의 전자 빔원은 모든 다른 라인에 대해 동작하도록 구동된다. 라인은 첫번째 라인부터 시작해서 순차로 구동되고, 모든 라인을 구동하는 동작은 플리커 없이 화상이 표시될 수 있도록 초당 60회의 비율로 반복된다.
[실시예]
이하, 본 발명을 예를 들어 더욱 상세히 설명한다.
다음에 기술하는 각 실시예에서, 디바이스를 접속하는 매트릭스 형상으로 배치된 M개의 행방향 배선 및 N개의 열방향 배선과 함꼐, 한쌍의 디바이스 전극 사이에 배치된 전자전도성 막에 형성된 전자 방출 영역을 각각 갖는 모두 NxM(N=3,072, M=1,04)개 표면 전도 전자 방출 디바이스를 포함하는 다수의 전자 빔원을 사용하였다.
먼저, 미세 입자의 모두 N×M개 전자전도성 막을 그 막을 접속하는 매트릭스 형상으로 배치된 N개의 행방향 배선 및 M개의 열방향 배선과 함께 갖춘 기판(11')을 제22a도내지 제22h도에 도시한 제조공정에 따라 준비하였다. 공정 a내지 h는 제22a도 내지 제22h도에 대응한다.
공정 a : 소다 라임 글라스 플레이트를 완전히 클리닝한후, 그위에 스퍼터링에 의해 0.5m 의 두께로 실리콘 산화막을 형성하여 기판(11')을 만들고, Cr 및 Au를 각각 50 옹스트롬 및 5,000 옹스트롬의 두께로 순차 적층한후, 스피너에 의해 그위에 포토레지스트(AZ1370: 호캐스트사(Hoechst Corporation)에서 구할수 있음)를 형성하고 베이크하였다. 그후, 포토 마스크 상을 광에 노출시키고 현상하여 열방향 배선(14)용 레지스트 패턴을 작성한후, 침적된 Au/Cr 막을 웨트 에칭하여 바라는 프로 파일을 갖는 열방향 배선(14)을 만들었다.
공정 b : RF 스퍼터리에 의해 층간 절연층(33)으로서 1.0 ㎛의 두께로 실리콘 산화막을 형성하였다.
공정 c : 공정 b에서 침적된 실리콘 산화막(l4)에 콘택트 홀(33a)을 만드는 것에 의해 포토레지스트 패턴을 준비하고, 마스크용 포토레지스트 패턴을 사용하여, 층간 절연층(33)을 에칭하여 콘택트 홀(33a)을 실제로 형성하였다. 에칭 동작에는 CF4및 H2가스를 사용하는 RIE(반응성 이온 에칭)의 기술을 사용하였다.
공정 d : 그후, 한쌍의 디바이스 전극 및 그 한쌍의 디바이스 전극을 분리하는 갭을 위해 포토레지스트(RD-2000N-41: 히다찌 화학사(Hitachi Chemical Co., Ltd.)에서 구할 수 있음)의 패턴을 형성한후, 각 표면 전도 전자 방출 디바이스를 위해 Ti 및 Ni를 각각 50 A 및 1,000 A의 두께로 진공 증착에 의해 순차 침적하였다. 포토리지스트 패턴을 유기 용제로 용해시키고 Ni/Ti 침적막을 리프트 오프 기술을 사용하여 처리함으로써, 300 ㎛의 폭 W(제9a도)을 갖고 3 ㎛의 거리 L만큼 서로 분리되어 있는 한쌍의 디바이스 전극을 만들었다.
공정 e : 행방향 배선(13)을 위해 디바이스 전극(2) 및 (3)상에 포토레지스트 패턴을 형성한후, Ti 및 Au를 각각 50 옹스트롬 및 5,000 옹스트롬의 두께로 진공 증착에 의해 순차 침적하고 나서, 불필요한 영역을 리프트 오프 기술에 의해 제거하여 행방향 배선(13)을 만들었다.
공정 f : 제23도에 도시한 바와 같이 거리 L만큼 분리된 양 다비이스 전극을 부분적으로 노출시키는 개구부(35)를 갖는 마스크를 사용하여 진공 증착에 의해 1,000 옹스트롬의 막 두께로 Cr 막(34)을 형성한후, 패터닝 동작을 실시하였다. 그후, 유기 Pd 용액(ccp4230: 오꾸노 파르마세우티칼사(Okuno Phamaceutical Co., Ltd.)에서 구할 수 있음)을 스피너에 의해 Cr막에 도포하고 300℃에서 10분간 베이크하였다.
전자 방출 영역을 만들기 위해 형성된 전자전도성 막은 주성분으로서 Pd를 함유하는 미세 입자로 이루어지고 5×104[Ω/?] 의 단위 면적당 전기 저항 및 100 옹스트롬의 막두께를 가졌다. 미세 입자의 전자전도성 막은 집합성 미세 입자로 이루어진 막이고, 미세 입자는 분산되고, 인접하여 배치 또는 오버랩된(섬 구조를 포함) 상태이며, 미세 입자는 상술한 어떠한 상태에서도 인식할 수 있는 직경을 갖는 것에 주의한다.
주성분으로서 Pd, Ru, Ag, Au, Ti, In, Cu, Cr, Fe, Zn, Sn, Ta, W 또는 Pb를 함유하는 유기 금속 용액(여기서 사용된 유기 Pd 용액은 제외)을 본 발명의 목적에 사용할 수 있는 것에 주의한다. 전자 방출 영역이 만들어지는 전자전도성 막을 준비하기 위해 상기 설명에서는 유기 금속 용액을 도포하였지만, 진공 증착, 스퍼터링,화학 기상 침적, 분산 도포, 디핑 및 스피닝에서 선택된 다른 적당한 기술을 사용해도 좋다.
공정 g : Cr 막(34)을 산성 부식액으로 제거하여 바라는 패턴을 갖는 전자 방출 영역을 만들었다.
공정 h : 그후, 콘택트 홀(33a)을 제외한 모든 표면 영역에 포토레지스트를 도포하기 위한 패턴을 준비하고 Ti 및 Au를 각각 50 옹스트롬 및 5,000옹스트롬의 두께로 진공 증착에 의해 순차로 침적하였다. 불필요한 영역을 리프트 오프 기술에 의해 제거하여 콘택트 홀(33a)을 매립하였다.
상기 공정후, 각 디바이스 전극(2) 및 (3)을 거쳐 M 개의 행방향 배선(13) 및 N개의 열방향 배선(14)에 각각 접속되는 모두 MxN개의 전자전도성 막(4)(전자 방출 영역용)을 절연 기판(11')상에 매트릭스 형상으로 작성하였다.
(실시예 1-1)
이 실시예에서는 다수의 스페이서가 제1도에 도시한 바와 같이 배치되어 있는 표시 패널을 준비하였다. 이하, 이 실시예를 제1도 및 제2도에 따라 설명한다. 전자 방출 영역을 만들기 위한 다수의 전자전도성 막이 매트릭스를 형성하도록 배치되어 결선되어 있는 기판(11')을 뒤판에 고착하였다. 그후, 산화 주석인 반도체 박막(20b)을 엔벌로프(기밀된 용기) 내부에 노출된 각 스페이서(2)(높이:5mm, 두께:200 ㎛, 길이:20 mm)의 소다 라임 글라스의 절연 부재(20a)의 4면에 형성하고, 스페이서(20)를 일정한 간격으로 배선(13)에 평행하게 각 행방향 배선(13)상에서 기판(11')에 고착하였다. 그후, 그의 안쪽면에 형광막(l8) 및 메탈 백(19)을 갖춘 면판(17)을 기판(11')상에 그들사이에 측벽(l6)을 두고 5 mm 배치한후, 뒤판(15), 면판(17), 측벽(16) 및 스페이서(20)를 서로에 대하여 고착하였다.
그후 프릿 글라스(도시하지 않음)를 기판(l1')과 뒤판(15), 뒤판과 측벽(16) 및 면판(17)과 측벽(16)의 콘택트 영역에 대고, 400 내지 500℃에서 10분이상 주위 공기중에서 베이크하여, 용기를 밀폐하였다.
스페이서(20)를 기판(11')상의 각 행방향 배선(13)(폭:300 ㎛) 및 면판(17)측상의 메탈 백(19)에, 금속 등의 전자전도성 재료를 함유하는 전자전도성 프릿 글라스(도시하지 않음)을 도포하고 그것을 400 내지 500℃에서 10분이상 주위 공기중에서 베이크함으로써 부착하여, 그들사이에 전기 전도성을 확립시켰다.
상기 실시예에서는 Y 방향을 따라 연장하는 적색, 녹색 및 청색의 줄무늬형 형광 부재(21a) 및 Y 방향으로 배치된 화소 및 인접하는 형광 부재를 분리하는 검정색 전자전도성 부재(21b)로 형광 부재(18)가 구성되었다. 스페이서(20)는 메탈 백(l9)이 그들사이에 개재하면서 각 검정색 전자전도성 부재(21b)의 폭(300 ㎛)내에 위치 하였다.
주석 산화물의 침적물은 완전히 클리닝된 각 스페이서(20)의 절연 부재(20a)를 만드는 소다 라임 글라스상에 반도체 박막(20b)로서 아르곤/산소 분위기 중에서 전자 빔 방법을 사용하여 이온 도금에 의해 1,000 옹스트롬의 두께로 형성되었다. 반도체 박막(20b)의 표면의 전기 저항은 약 1×109[Ω/□]였었다.
상기 본딩 동작에 대하여, 컬러 형광 부재(21)와 전자전도성 막(4)사이에 정확한 위치 맞춤이 확립되어 기판(l1')에 배치된 전자 방출 영역이 만들어지도록 뒤판(15), 면판(17)및 스페이서(20)를 주의깊게 정합하였다.
그후, 준비된 엔벌로프(기밀된 용기)의 내부를 배기관 및 진공 펌프에 의해 충분한 정도의 진공으로 배기하고 나서 제12도에 도시한 바와 같은 파형을 갖는 전압을 외부 단자 Dx1 내지 Dxm 및 Dy1 내지 Dyn을 거쳐 전자 방출 영역을 만들기 위한 전자전도성 막(4)에 인가하여, 전자 방출 영역을 만들기 위한 전자전도성막(4)에 대하여 전기 에너지 부여 처리(에너지 포밍 처리)를 실행한다. 이어서, 전자 방출 영역을 각 전자전도성 막(4)에 형성하여, 제2도 및 제3도에 도시한 바와 같은 매트릭스 형상으로 배치된 다수의 배선에 의해 결선된 표면 전도 전자 방출 디바이스 또는 냉음극 디바이스를 포함하는 다수의 전자 빔원을 만들었다.
그후, 엔벌로프의 내부가 10-6Torr 정도의 진공에 도달하였을때, 배기관(도시하지 않음)을 가스 버너로 가열 용융에 의해 밀봉하여 인벌로프(기밀된 용기)를 밀폐하였다.
마지막으로, 내부가 높은 정도의 진공으로 유지되도록 표시 패널에 게터 동작을 실시하였다
제1도 및 제2도에 도시한 바와 같은 표시 패널을 포함하는 준비된 화상 표시 장치를 구동하기 위해, 냉음극 디바이스(표면 전도 전자 방출 디바이스)(12)에 주사 신호 및 변조 신호를 인가하여, 외부 단자 Dx1 내지 Dxm 및 Dy1 내지 Dyn을 거쳐 각 신호 발생 수단으로 부터 전자를 방출시키고, 고전압을 고전압 단자 Hv를 거쳐 메탈 백(19)에 인가하여, 냉음극 디바이스로 부터 방출된 전자가 고전압에 의해 가속되고 형광막(18)과 충돌하게 되어, 적색, 녹색 및 청색의 형광 부재(21a)(제24도)가 여기하여 광을 방출함으로써 화상이 발생되었다. 고전압 단자 Hv에 인가되는 전압은 3 kV 내지 10 kV였고, 배선(13)과 (14)사이에 인가되는 전압 Vf은 14 V였다.
이러한 조건하에서, 일정하게 배치된 글로잉 스폿이 스페이서(20) 부근에 위치한 것을 포함하여 냉음극 디바이스(12)로 부터 방출된 전자에 의해 표시 화면상에 일정한 간격으로 2차원으로 형성되어, 화면상에 깨끗하고 선명한 화상이 발생되었다. 이것은 스페이서(20)가전자의 궤적에 역효과를 줄 수 있는 표시 장치에 있어서의 전계에 어떠한 교란도 일으키지 않는 것을 증명한다.
(실시예 1-2)
이 실시예는 이온 도금에 의해, 전자 빔 방법을 사용하여, 이 실시예의 각 스페이서(20)의 반도체 박막(20b)으로서 산소 분위기 중에서 1,000 옹스트롬의 두께로 주석 산화물의 침적물이 형성되는 것만이 실시예1-1과 다르다. 반도체 박막(20b)의 표면의 전기 저항은 약 1×1012[Ω/?]였다.
표시 패널을 포함하는 준비된 화상 표시 장치를 구동하기 위해, 냉음극 디바이스(표면 전도 전자 방출 디바이스)(12)에 주사 신호 및 변조 신호를 외부 단자 Dxl 내지 Dxm 및 Dy1 내지 Dyn을 거쳐, 각 신호 발생 수단으로 부터 전자가 방출하도록 인가하고, 고전압을 고전압 단자 Hv를 거쳐 메탈 백(19)에 인가하여, 냉음극 디바이스로 부터 방출된 전자가 고전압에 의해 가속되고 형광막(18)과 충돌하게 되어, 적색, 녹색 및 청색의 형광 부재(21a)(제24도)가 여기하여 광을 방출함으로써 화상이 발생되었다. 고전압 단자 Hv에 인가되는 전압 Va은 3 kV 내지 10 kV였고, 배선(13)과 (14)사이에 인가되는 전압 Vf은 14 V였다.
이러한 조건하에서, 반도체 박막이 없는 스페이서를 포함하는 화상 표시 장치와의 비교 결과, 실시예1-1의 경우에서와 같이, 표시 패널이 바라지 않는 전하에 대하여 효과적으로 보호되는 것을 확인하였다.
(실시예 1-3)
이 실시예는 이온 도금에 의해, 전자 빔 방법을 사용하여, 이 실시예의 각 스페이서(20)의 반도체 박막(20b)으로서 아르곤 분위기 중에서 1,000 옹스트롬의 두께로 주석 산화물의 침적물이 형성되는 것이 실시예1-1과 다르다. 반도체 박막(20b)의 표면의 전기 저항은 약 1×107[Ω/?]였다. 또한, 메탈 백(19)을 사용하지 않고 ITO 막의 투명 전극을 면판(17)와 형광막(18)사이에 배치하였다. 상기 ITO 막은 검정색 전자전도성 부재(21b)(제24도)와 고전압 단자 Hv(제2도) 사이에 전기 접속을 제공하였다. 그러나, 이 실시예의 표시 패널은 실시예1-1의 것과 동일하였다.
표시 패널을 포함하는 준비된 화상 표시 장치를 구동하기 위해, 냉음극 디바이스(표면 전도 전자 방출 디바이스)(12)에 주사 신호 및 변조 신호를 외부 단자 Dxl 내지 Dxm 및 Dy1 내지 Dyn을 거쳐, 각 신호 발생 수단으로 부터 전자가 방출하도록 인가하고, 고전압을 고전압 단자 Hv를 거쳐 ITO막의 투명 전극에 인가하여, 냉음극 디바이스로 부터 방출된 전자가 고전압에 의해 가속되고 형광막(18)과 충돌하게 되어, 형광 부재(21a)가 여기하여 광을 방출함으로써 화상이 발생되었다. 고전압 단자 Hv에 인가되는 전압 Va은 1 kV보다 작았고, 배선(13)과 (14)사이에 인가되는 전압 Vf은 14 V였다.
이러한 조건하에서, 일정하게 배치된 글로잉 스폿이 스페이서(20) 부근에 위치한 것을 포함하여 냉음극 디바이스(12)로 부터 방출된 전자에 의해 표시 화면상에 일정한 간격으로 2차원으로 형성되어, 화면상에 깨끗하고 선명한 화상이 발생되었다. 이것은 스페이서(20)이 전자의 궤적에 역효과를 줄 수 있는 표시 장치에 있어서의 전계에 어떠한 교란도 일으키지 않는 것을 증명한다.
(실시예 1-4)
이 실시예는 이온 도금에 의해, 전자 빔 방법을 사용하여, 이 실시예의 각 스페이서(20)의 반도체 박막(20b)으로서, 1,000 옹스트롬의 두께로 주석 산화물의 침적물이 형성되는 것이 실시예1-1과 다르다. 반도체 박막(20b)의 표면의 전기 저항은 약 1×105[Ω/□]였다. 또한, 메탈 백(19)을 사용하지 않고 ITO 막의 투명 전극을 면판(17)와 형광막(18)사이에 배치하였다. 상기 ITO 막은 검정색 전자전도성 부재(21b)(제24도)와 고전압 단자 Hv(제2도) 사이에 전기 접속을 제공하였다. 스페이서(20)의 높이 및 기판(11')와 면판(17)사이의 거리는 1mm였다. 그러나, 이 실시예의 표시 패널은 실시예1-1의 것과 동일하였다.
표시 패널을 포함하는 준비된 화상 표시 장치를 구동하기 위해, 냉음극 디바이스(표면 전도 전자 방출 디바이스)(12)에 주사 신호 및 변조 신호를 외부 단자 Dxl 내지 Dxm 및 Dy1 내지 Dyn을 거쳐 각 신호 발생 수단으로 부터 전자가 방출하도록 인가하고, 고전압을 고전압 단자 Hv를 거쳐 ITO막의 투명 전극에 인가하여, 냉음극 디바이스로 부터 방출된 전자가 고전압에 의해 가속되고 형광막(18)과 충돌하게 되어, 형광 부재(21a)가 여기하여 광을 방출함으로써 화상이 발생되었다. 고전압 단자 Hv에 인가되는 전압 Va은 10 V 내지 100 V였고, 배선(13)과 (14)사이에 인가되는 전압 Vf은 14 V였다.
이러한 조건하에서, 일정하게 배치된 글로잉 스폿이 스페이서(20) 부근에 위치한 것을 포함하여 냉음극 디바이스(12)로 부터 방출된 전자에 의해 표시 화면상에 일정한 간격으로 2차원으로 형성되어, 화면상에 깨끗하고 선명한 화상이 발생되었다. 이것은 스페이서(20)가 전자의 궤적에 역효과를 줄 수 있는 표시 장치에 있어서의 전계에 어떠한 교란도 일으키지 않는 것을 증명한다.
상기 설명에서 알 수 있는 바와 같이, 상기 실시예의 화상 표시 장치는 다음의 효과를 갖는다.
먼저, 제거되어야 할 전자가 스페이서(20)의 표면에만 나타나므로, 스페이서는 (20)는 전하가 표면상에 나타나는 것을 방지하기만 하면 된다. 상기 실시예에서는 반도체 박막(20b)이 각 스페이서(20)의 절연 부재(20a)상에 형성되므로, 스페이서(20)는 장치의 전력 소비 레벨을 현저히 상승시키지 않는 누설 전류의 유속 및 표면에 나타나는 어떠한 전하도 중화시킬 수 있을 정도로 충분히 낮은 표면 전기 저항을 나타낸다. 요약하면, 대형 표시 화면을 갖는 플랫형 화상 표시 장치를 매우 낮은 열 발생률로, 냉음극 디바이스 또는 표면 전도 전자 방출 디바이스의 장점에 역효과를 주는 일없이 실현하였다.
두번째로, 스페이서(20)가 제1도 및 제2도에 도시한 기판(11) 및 면판(17)의 수선에 대하여 균일하게 평탄한 단면을 가졌으므로, 장치내에서 어떠한 전계도 교란시키지 않는다. 따라서, 스페이서(20)가 냉음극 디바이스(12)로 부터의 전자의 궤적을 차단하지 않으면, 냉음극 디바이스(12) 가까이에 그들을 위치시킬 수 있으므로, 스페이서(20)에 대하여 수직인 X 방향을 따라 밀도 있게 배치할 수 있다. 또한, 각 스페이서(20)의 대부분의 단면을 점유하는 절연 부재(20a)를 통해 어떠한 누설전류도 흐르지 않으므로, 있다면, 작은 누설 전류가 면판(17) 또는 기판(11)에 부착될 지정된 스페이서(20) 등을 사용하는 어떤 부가적인 구성없이 효과적으로 억제될 수 있다.
특히, 표면 전도 전자 방출 디바이스를 상기 실시예에서 냉음극 디바이스에 사용하고 플랫 스폐이서(20)를 X 방향을 향해 빗나간 표면 전도 전자 방출 디바이스로 붙의 전자의 궤적을 따라 X 및 Z 방향에 의해 규정된 면에 평행하게 배치할때, 어떠한 스페이서(20)에 의해서도 전자의 궤적이 차단되지 않고 스페이서(20)에 대해 평행한 X 방향을 따라 표면 전도 전자 방출 디바이스를 밀도있게 배치할 수 있다.
또한, 스페이서(20) 각각을 기판(11)에서 하나의 행방향 배선(13)에 전기적으로 접속하였으므로, 기판(11)상의 배선 사이에서 어떠한 뒤얽힌 또는 불필요한 전기 접속을 피할 수 있다.
마지막으로, 본 발명의 발명자에 의해 제안된 단순한 매트릭스를 형성하도록 표면 전도 전자 방출 디바이스를 배치하고 결선하므로써 형성된 다수의 전자 빔원을 포함하는 화상 표시 장치에서 상술한 바와 같은 복잡한 부가적인 구조를 필요로 하지 않고 바라는 반도체 박막(20b)이 제공된 스폐이서(20)를 사용하는 것에 의해, 대형 표시 화면을 갗는 매우 평탄한 화상 표시 장치가 실현되었다.
다음의 실시예는 상술한 실시예와, 행방향 배선(13) 및 열방향 배선(14)이 실시예의 장치의 것에 대한 것과 반대로 다음의 실시예의 화상 표시 장치에 배치되고, 스페이서(20)가 제25도 및 제26도에 도시한 바와 같이 각 열방향 배선(14)에 배치되는 것이 다르다.
제25도는 다음의 실시에의 화상 표시 장치에 사용되는 표시 패널의 일부 절단 사시도이고, 제26도는 스페이서 및 그의 부근을 도시하기 위해 선26-26을 따라 취한 제25도의 화상 형성 장치의 일부를 개략적으로 도시한 단면도이다.
제25도 및 제26도의 표시 패널의 형광막(18)이 제4a도에 도시한 것과 동일한 것에 주의한다.
제25도 및 제26도를 참조하면, 다수의 표면 전도 전자 방출 디바이스(12) 기판(11)상에서 매트릭스를 나타내도록 배치되어 결선되며, 뒤판(15)에 견고하게 고착 된다. 면판(17)은 그의 안쪽면에 가속 전극으로서 기능하는 메탈 백(19) 및 형광막(18)을 갖추고 있다. 상기 면판(17) 및 상기 기판(11)은 그들사이에 배치된 절연 재료로 이루어진 측벽(16)에 대하어 배치된다.
전원(도시 생략)에 의해 기판(11)과 메탈 백(19) 간에 고전압이 걸린다. 엔벌로프(기밀 용기)를 형성하도록 프릿 글라스에 의해 뒤판(15), 측벽(16) 및 면판(17)이 서로 결합된다.
대기압을 견딜 수 있도록 엔벌로프(기밀 용기) 내에는 얇고 편평한 스페이서(20)가 배열되어 있다. 각 스페이서(20)는 반도체 박막(20b)으로 코팅된 절연 부재(20a)를 포함한다. 대기압을 견딜 수 있도록 하는데 필요한 다수의 스페이서(20)가 Y 방향과 평행하게 필요한 간격으로 배열되어 프릿 글라스에 의해 면판(17)의 내측면 상의 메탈 백(19) 및 기판(11)상의 열 방향 배선(14)에 결합되어 있다. 각 스페이서(20)의 반도체 박막(20b)은 면판(17)의 내측면 상의 메탈 백(19)과 기판(11) 상의 대응하는 열 방향 배선(14)에 전기 접속된다.
제27도는 제25도의 디스플레이 패널의 기판(11) 상에 배열된 다수의 전자 빔원의 개략적인 부분 평면도이다.
다수의 전자 빔원은 절연 유리 기판(11) 상에 배열되어 적어도 교차 점에 배열되는 층간 절연층에 의해 서로 전기적으로 절연되어 있는 총 M개의 행 방향 배선(13) 및 총 N개의 열 방향 배선(14)을 포함한다. 행 방향 배선(13)과 열 방향 배선(14)의 각 교차점에는 배선 간에 표면 전도 전자 방출 디바이스(12)가 제공되어 이들이 배선들과 전기적으로 접속되고, 또한 이들 디바이스는 냉음극 디바이스로서 동작된다.
행 방향 배선(13)과 열 방향 배선(14)은 외부 단자 Dx1 내지 Dxm 및 Dy1 내지 Dyn를 통해 엔벌로프(기밀 용기)의 외측에 배선된다.
상술한 예의 각각에서, 다수의 전자 빔원은 총 N×M(N=3,072, M=1,024) 표면 전도 전자 방출 디바이스를 포함하며, 각 디바이스에는 상술한 경우에서와 같이 사용되는 디바이스를 접속하기 위한 메트릭스 형태의 M개의 행 방향 배선과 N개의 열 방향 배선에 따른 한쌍의 디바이스 전극 간에 전기 전도성 막이 형성된 전자 방출 영역이 형성되어 있다.
먼저, 막을 접속하기 위한 메트릭스 형태로 배열된 M개의 행 방향 배선 및 N개의 열 방향 배선에 따라 총 N×M개의 전기 전도성의 미립자막을 갖고 있는 기판(11')이 제22a도 내지 22h도에 도시된 제조 단계 후에 마련되었다. 그러나, 행방향 배선(13), 층간 절연층 및 열 방향 배선(14)은 다음의 각각의 예에서는 행 방향 배선(13) 및 열 방향 배선(14)의 교차점에서 밑에서부터 위로 향하는 순서로 배치되었음을 유의해야 한다.
(실시예 2-1)
이 실시예에서는 디스플레이 패널이 제26도에 도시한 스페이서(20)를 포함하고 있으며 상술한 바와 같이 제25도 및 제26도와 관련하여 하기에 기술되는 방식으로 마련되었다.
전자 방출 영역을 생성하기 위한 복수의 전기 전도성 막이 메트릭스를 형성하도록 배열되고 배선되는 기판(11')은 뒤판에 고정되었다. 이어서, 주석 산화물의 반도체 박막(20b)이 엔벌로프(기밀 용기)의 내측을 향하고 있는 각 스페이서(20)(높이: 5 mm, 두께 200 ㎛)의 소다 림 글라스(soda lime glass)의 절연 부재(20a)의 4개의 표면 상에 형성되었고, 스페이서(20)는 규칙적인 간격으로 배선(13)과 평행하게 각 열 방향 배선(13) 상의 기판(11') 상에 고정되었다. 그 후에, 내측면에 형광막(18) 및 메탈 백(19)을 갖고 있는 면판(17)이 기판(11') 위의 5 mm 높이에 배치되었고, 이들 사이에 측벽(l6)이 배치되었다. 그 후에 뒤판(15), 면판(17), 측벽(16) 및 스페이서(20)가 서로 고정되었다.
제25도 및 제26도의 디스플레이 패널의 형광막(18)이 제4a도에 도시된 것과 동일한 것임을 유의해야 한다. 임의의 인접한 형광 부재(21a)를 분리시키는 적색, 녹색 및 청색 그리고 블랙 전기 전도성 부재(21b)의 스트라이프형 형광 부재(21a)가 Y 방향을 따라 연장하도록 되었다.
프릿 글라스(도시 생략)가 기판(11') 및 뒤판(15) 뒤판 및 측벽(16) 그리고 면판(17) 및 측벽(16)의 접촉 영역에 적용되어 용기를 연금술적으로 밀봉하기 위해 10분 이상동안 대기에서 400 내지 500℃로 소성되었다.
스페이서(20)는 금속과 같은 전기 전도성 물질을 포함하는 전기 전도성 프릿 글라스(도시 생략)를 적용하고 이들 사이에서 전기 접속이 이루어지도록 10분 이상 동안 대기에서 400 내지 500℃로 소성함으로써 기판(11') 상의 각 열 방향 배선(14; 폭 300 ㎛)과 면판(17)(제4a도)의 측면 상의 블랙(black) 전기 전도성 부재(21b; 폭300 ㎛)의 영역에서의 메탈 백(19)에 결합되었다.
주석 산화물의 퇴적층은 소다 림 글라스 상의 반도체 박막(20b)이 완전히 세정된 각 스페이서(20)의 절연 부재(20a)를 만들 때 아르곤/산소 분위기에서 전자 빔 방법을 이용하여 이온 도금함으로써 1,000Å의 두께를 갖게 되었다. 반도체 박막(20b) 표면 전기 저항율은 약 1×109(Ω/?)였다.
상술한 결합 동작에 있어서, 뒤판(15), 면판(17) 및 스페이서(20)는 기판(11')사에 배열되는 전자 방출 영역을 생성하기 위해 컬러 형광 부재(21)와 전기 전도성막(4) 간에 정확한 위치 대응성을 보장하도록 주의 깊게 정렬되었다.
그 후에, 준비된 엔벌로프(기밀 용기)의 내측이 배기 파이프(도시 생략) 및 진공 펌프에 의해 적정한 진공도까지 배기된 후에 제12도에 도시한 파형을 가진 전압이 전기 전도성 막에 인가되어 전자 방출 영역을 생성하기 위한 전기 전도성 막에 전기적으로 에너지를 가하는 공정(에너지 포밍 공정)을 실행하도록 외부 단자 Dx1 내지 Dxm 및 Dyl을 통해 Dyn을 통해 전자 방출 영역을 생성하였다. 결국, 각 전기 전도성 막 상에 제25도 및 제27도에 도시한 메트릭스의 형태로 배열되는 복수의 연결에 의해 배선되는 표면 전도 전자 방출 디바이스, 또는 냉음극 디바이스를 포함하는 다수의 전자 빔원을 생성하는 전자 방출 영역이 형성되었다.
그 후에, 엔벌로프의 내측이 10-6토르의 진공도에 도달될 때 배기 파이프(도시 생략)가 엔벌로프(기밀 용기)를 연금술적으로 밀봉하기 위해 가스 버너로 엔벌로프를 가열 및 용융시킴에 의해 밀봉되었다.
마지막으로, 디스플레이 패널에 내측을 높은 진공도로 유지하도록 게터 작업이 행해졌다.
제25도 및 제26도에 도시한 디스플레이 패널을 포함하는 마련된 이미지 표시 장치를 구동시키기 위해 주사 신호 및 변조 신호가 의부 단자 Dx1 내지 Dxm 및 Dy1 내지 Dyn을 통해 각 신호 발생 수단으로부터 전자를 방출하도록 냉음극 디바이스(표면 전도 전자 방출 디바이스)에 임가됨과 동시에, 냉음극 디바이스로부터 방출된 전자가 고전압에 의해 가속되어 형광막(18)에 충돌되어 광을 방출하고 이미지를 생성하게끔 형광 부재(21a)(제4a도)를 여기시키도록 고전압 단자(Hv)를 통해 메탈 백(19)에 고전압이 인가되었다. 고전압 단자(Hv)에 인가된 전압(Va)은 3 KV 내지 10 KV였다. 반면에 배선(13)과 배선(14) 간에 인가된 전압(Vf)은 14 V였다.
이 조건에서, 규칙적으로 배열된 글로잉 스폿(glowing spot)이 스크린 상에 선명한 이미지를 생성하도록 스페이서(20) 부근에 위치한 것들을 포함하는 냉 음극 디바이스(표면 전도 전자 방출 디바이스)(12)로부터 방출된 전자에 의해 디스플레이 스크린 상에 규칙적인 간격으로 2차원적으로 형성되었다. 이것은 스페이서(20)가 디스플레이 장치에서 어쩌면 전자의 궤적에 좋지 않은 영향을 끼칠 수 있는 전계에 어떤 방해를 끼치지 않는다른 것을 입증했다.
(실시예 2-2)
이 실시예는 주석 산화물의 퇴적층이 이 실시예의 제26도에 도시한 각 스페이서(20) 상의 반도체 박막(20b)에 대하여 산소 분위기에서 전자 빔 방법을 사용하여 이온 도금함으로써 1,000A의 두께로 형성되었다는 것을 제외하고 실시예 2-1과 동일하다. 반도체 박막(20b)의 표면 전기 저항울은 약 1×1012(Ω/?)였다.
디스플레이 패널을 포함하는 마련된 이미지 디스플레이 장치를 구동시키기 위해, 주사 신호 및 변조 신호가 외부 단자 Dxl 내지 Dym 및 Dy1 내지 Dyn을 통해 각 신호 발생 수단으로부터 전자를 방출하도록 냉음극 디바이스(표면 전도 전자 방출 디바이스)에 인가됨과 동시에, 냉음극 디바이스로부터 방출된 전자가 고전압에 의해 가속되어 형광막(18)에 충돌되어 광을 방출하고 이미지를 생성하게끔 형광 부재(21a)(제4a도)를 여기시키도록 고전압 단자(Hv)를 통해 메탈 백(19)에 고전압이 인가되었다. 고전압 단자(Hv)에 인가된 전압(Va)은 3 KV 내지 10 KV였다. 반면에 배선(13)과 배선(l4) 간에 인가된 전압(Vf)은 14 V였다.
이 조건에서, 반도체 박막(20b)이 없는 스페이서를 포함하는 이미지 디스플레이 장치와의 비교 결과 디스플레이 패널이 실시예(2-1)의 경우에서와 같이 바람직하지 못한 전하에 대해 효과적으로 보호됨이 확인되었다.
(실시예 2-3)
이 실시예가 실시예(2-1)과 다른 점은, 각 스페이서(20) 상의 반도체 박막(20b)에 대하여 아르곤 분위기에서 전자 빔 방법을 사용하여 이온 도금함으로써 주석 산화물의 퇴적층이 1,000Å의 두께로 형성되었다는 점이다. 반도체 박막(20b)의 표면 전기 저항율은 약 1×107(Ω/?)였다. 그 외에, 메탈 백(19)이 사용되지 않았고 면판(17)과 형광막(18) 사이에 ITO 막의 투명 전극이 배열되었다. 상기 ITO 막은 블랙 전기 전도성 부재(21b)(제4a도)와 고전압 단자(Hv)(제25도) 간에 전기 접속을 제공했다. 그 밖에, 이 실시예의 디스플레이 패널은 실시예 2-1의 것과 동일했다.
디스플레이 패널을 포함하는 마련된 이미지디스플레이 장치를 구동시키기 위해, 주사 신호 및 변조 신호가 외부 단자 Dx1 내지 Dxm 및 Dy1 내지 Dyn을 통해 각 신호 발생 수단으로부터 전자를 방출하도록 냉음극 디바이스(표면 전도 전자 방출 디바이스)에 인가됨과 동시에, 냉음극 디바이스로부터 방출된 전자가 고전압에 의해 가속되어 형광막(18)에 충돌되어 광을 방출하고 이미지를 생성하게끔 형광 부재(21a)를 여기시키도록 고전압 단자(Hv)를 통해 ITO 막의 투명 전극에 고전압이 인가되있다. 고전압 단자(Hv)에 인가된 전압(Va)은 1 KV 미만이었다. 반면에 배선(13)과 배선(14) 간에 인가된 전압(Vf)은 14 V였다.
이 조건에서, 규칙적으로 배열된 글로잉 스폿(glowing spot)이 스크린 상에 선명한 이미지를 생성하도록 스페이서(20) 부근에 위치한 것들을 포함하는 냉음극 디바이스(10)로부터 방출된 전자에 의해 디스플레이 스크린 상에 규칙적인 간격으로 2차원적으로 형성되었다. 이것은 스페이서(20)가 디스플레이 장치에서 어쩌면 전자의 궤적에 좋지않은 영향을 끼칠 수 있는 전계에 어떤 방해를 끼치지 않는다는 것을 입증했다.
(실시예 2-4)
이 실시예가 실시예 2-1과 다른 점은 이 실시예의 각 스페이서(20) 상의 반도체 박막(20b)에 대하여 전자 빔 방법을 이용하여 이온 도금함으로써 불순물을 포함하는 주석 산화물의 퇴적층이 1,000Å의 두께로 형성되었다는 점이다. 반도체 박막(20b)의 표면 전기 저항율은 약 1×105(Ω/?)였다. 그 외에, 메탈 백(19)이 사용되지 않았으며 면판(17)과 형광막(18) 간에 ITO 막의 투명 전극이 배열되었다. 상기 ITO 막이 블랙 전기 전도성 부재(21b)(제4a도)와 고전압 단자(Hv)(제25도) 간에 전기 접속을 제공했다. 스페이서(20)의 높이 및 기판(11')과 면판(17) 간의 간격은 1mm였다. 그 외에, 이 실시예의 디스플레이 패널은 실시예 2-1의 것과 동일했다.
디스플레이 패널을 포함하는 마련된 이미저디스플레이 장치를 구동시키기 위해, 주사 신호 및 변조 신호가 외부 단자 D×1 내지 Dxm 및 Dy1 내지 Dyn을 통해 각 신호 발생 수단으로부터 전자를 방출하도록 냉음극 디바이스(표면 전도 전자 방출 디바이스)(12)에 인가됨과 동시에, 냉음극 디바이스로부터 방출된 전자가 고전압에 의해 가속되어 형광막(18)에 충돌되어 광을 방출하고 이미지를 생성하게끔 형광 부재(21a)를 여기시키도록 고전압 단자(Hv)를 통해 ITO 막의 투명 전극에 고전압이 인가되었다. 고전압 단자(Hv)에 인가된 전압(Va)은 10 V 내지 100 V였다. 반면에 배선(l3)과 배선(14) 간에 인가된 전압(Vf)은 14 V 였다.
이 조건에서, 규척적으로 배열된 글로잉 스폿(glowing spot)이 스크린 상에 선명한 이미지를 생성하도록 스페이서(20) 부근에 위치한 것들을 포함하는 냉음극 디바이스(12)로부터 방출된 전자에 의해 디스플레이 스크린 상에 규칙적인 간격으로 2차원적으로 형성되었다. 이것은 스페이서(20)가 디스플레이 장치에서 어쩌면 전자의 궤적에 좋지않은 영향을 끼칠 수 있는 전계에 어떤 방해를 껴치지 않는다는 것을 입증했다.
상술한 설명으로부터 알 수 있는 바와 같이, 실시예 2-1 내지 2-4의 이미지 표시 장치는 다음과 같은 효과를 갖는다.
먼저, 제거되어야 할 전하가 스페이서(20)의 표면에서만 나타나기 때문에, 스페이서(20)는 전하가 표면에 나타내지 않도록만 하면된다. 상술한 실시예에서, 반도체 박막(20b)이 각 스페이서(20)의 절연 부재(20a) 상에 형성되어 있으므로 스페이서(20)는 표면 상에서 표면에 나타날 수 있는 임의의 전하를 중성으로 할 수 있는 충분히 낮은 전기 저항율과 장치의 전력 소비 레벨을 그다지 상승시키지 않는 누설 전류의 흐름 속도를 나타냈다.
요약하면, 대형 표시 스크린을 갖는 평면형 이미지 형성 장치는 매우 낮은 열발생율의 냉음극 디바이스 또는 표면 전도 전자 방출 디바이스의 이점을 저해함이 없이 실현되었다.
둘째로, 스페이서(20)가 제1도 및 제2도에 도시한 기판(11) 및 면판(17)의 법선에 대해 편평한 단면을 갖고 있기 때문에, 장치 내의 임의의 전계에 방해가 되지 않는다. 이와 같이, 스페이서(20)가 냉음극 디바이스(12)로부터의 전자의 궤적을 차단하지 않는다면, 이들은 냉음극 디바이스(12) 부근에 배치될 수 있으므로 스페이서(20)에 대해 수직한 X 방향을 따라 긴밀하게 배열될 수 있다. 또한, 임의의 누설 전류가 각 스페이서(20)의 단면의 대부분을 점유하고 있는 절연 부재(20a)를 통해 흐르지 않기 때문에, 적은 누설 전류가 있기는 하지만 기판(11) 또는 면판(17)에 결합되는 표시된 스페이서(20)를 사용하는 것과 같은 어떤 추가적인 구성이 없이도 효과적으로 억제될 수 있다.
셋째로, 스페이서(20)가 열형이고, 기판(11) 및 면판(17)의 법선에 대해 편평한 단면을 갖고 있기 때문에, 장치 내의 임의의 전계에 방해가 되지 않는다. 이와 같이, 스페이서(20)가 냉음극 디바이스(표면 전도 전자 방출 디바이스)(12)로부터의 전자의 궤적을 차단하지 않는다면, 이들은 냉음극 디바이스(12) 부근에 배치될 수 있으므로 스페이서(20)예 대해 수직한 Y 방향을 따라 긴밀하게 배열될 수 있다. 또한, 임의의 누설 전류가 각 스페이서(20)의 단면의 대부분을 점유하고 있는 절연 부재(20a)를 통해 흐르지 않기 때문에, 적은 누설 전류가 있기는 하지만 기판(11) 또는 면판(17)에 결합되는 표시된 스페이서(20)를 사용하는 것과 같은 어떤 추가적인 구성이 없이도 효과적으로 억제될 수 있다.
더우기, 사용된 형광막(18)이 스트라이프 패턴으로 된 각 컬러(R, G 및 B)의 형광 부재와 각 형광 부재들 간에 스트라이프 패턴으로 된 블랙 전도성 부재를 가진 제4a도에 도시된 형태로 되어있으므로, 냉음극 디바이스(12)가 Y 방향으로 밀(densely) 배열되어도 표시되는 이미지의 상에는 어떤 손상이 가해지지 않았다.
아울러, 스페이서(20)의 각각이 기판(11) 상의 하나의 열 방향 배선(14)에 전기 접속되었기 때문에, 기판(11) 상의 배선 간에 어떤 복잡한 및/또는 불필요한 전기 접속이 배제되었다.
마지막으로, 소망의 반도체 박막(20b)을 제공받는 상술한 스폐이서(20)를 사용함으로 인해 본 발명의 발명자들이 제안한 간단한 메트릭스를 형성하도록 표면 전도 전자 방출 디바이스를 배열 및 배선함으로써 형성된 다수의 전자 빔원을 포함하는 이미지 표시 장치에서 상술한 복잡한 추가의 구조를 필요로 하지 않음으로 인해, 대형 표시 스크린을 가진 매우 편평한 이미지 표시 장치가 실현되었다.
이제부터 본 발명의 다른 예의 경우에 대하여 추가로 설명한다.
제28도는 다음의 예의 이미지 표시 장치에 사용되는 디스플레이 패널의 부분 절단된 개략 사시도이다.
제28도의 디스플레이 패널은 스페이서(20)가 열의 형태로 되어있는 것을 제외 하고 상술한 것과 동일함을 유의해야 한다.
제28도에서, 복수의 표면 전도 전자 방출 디바이스(12)는 뒤판(15)에 견고하게 고정되어 있는 기판(11) 상에 몌트릭스 상태로 배열 및 배선되어 있다. 면판(17)은 그 내측면에 형광막(18) 및 가속 전극으로서 동작하는 메탈 백(19)을 갖고 있다. 상기 면판(17) 및 상기 기판(17)은 이들 사이에 배열된 절연 물질로 만들어진 측벽(16)을 대상으로 하여 배치되어 있다. 기판(11)과 메탈 백(19) 간에는 전원(도시 생략)에 의해 높은 전압이 가해진다. 뒤판(15), 측벽(16) 및 면판(17)은 프릿 글라스에 의해 서로 결합되어 엔벌로프(기밀 용기)를 형성한다.
열형 스페이서(20)는 대기압을 견딜 수 있도록 엔벌로프(기밀 용기) 내에 배열된다. 상술한 실시예에서와 같이, 각 스페이서(20)는 반도체 박막(20b)으로 코팅된 절연 부재(20a)를 포함한다. 엔벌로프가 대기압을 견딜 수 있도록 하는데 필요한 다수의 스페이서(20)는 필요한 간격으로 배열되어 있고 프릿 글라스에 의해 면판(17)의 내측면 상의 몌탈 백(19)과 기판(11) 상의 열 방향 배선(14)에 결합되어 았다. 각 스페이서(20)의 반도체 박막(20b)은 면판(17)의 내측면상의 메틸백(19)과 기판(11) 상의 대응하는 행 방향 배선(13)에 전기적으로 접속되어 있다.
그 밖에 디스플레이 패널은 실시예 1-1 내지 l-4의 것과 동일하므로 더이상 설명하지는 않는다.
먼저, 막을 접속시키기 위한 메트릭스 형태로 배열된 M개의 행 방향 배선 및 N개의 열 방향 배선에 따른 총 N×NI개의 전기 전도성 미립자막을 갖고 있는 기판(11')은 상술한 제조 단계(제22a 내지 22h도) 이후에 마련되었다.
(실시예 3)
이 실시예에서는 제28도에 도시한 상술한 스페이스(20)를 포함하는 디스플레이 패널이 마련되었다.
전자 방출 영역을 생성하기 위한 복수의 전기 전도성 막이 메트릭스를 형성하도록 배열되고 배선된 기판(11)은 뒤판(15)에 고정되었다. 이어서, 주석 산화물의 반도체 박막(20b)이 엔벌로프(기밀 용기)의 내측을 향하고 있는 각 열형 스페이서(20)(높이:5 mm, 직경 100 ㎛)의 소다 림 글라스(soda lime glass)의 절연 부재(20a)의 표면 상에 형성되었고, 스페이서(20)는 규칙적인 간격으로 각 행 방향 배선(13) 상의 기판(11') 상에 고정되었다. 그 후에, 내측면에 형광막(18) 및 메탈 백(19)을 갖고 있는 면판(17)이 기판(11') 위의 5 mm 높이에 배치되었고, 이들 사이에 측벽(16)이 배치되었다. 그 후에 뒤판(15), 면판(17), 측벽(16) 및 스페이서(20)가 서로 고정되었다.
프릿 글라스(도시 생략)가 기판(11') 및 뒤판(15), 뒤판 및 측벽(16) 그리고 면판(17) 및 측벽(16)의 접촉 영역에 적용되어 용기를 연금술적으로 밀봉하기 위해 10분 이상동안 대기에서 400 내지 500℃로 소성되었다.
스페이서(20)는 금속과 같은 전기 도전성 물질을 포함하는 글라스(도시 생략)을 적용하고 이들 사이에서 전기 접속이 이루어지도록 10분 동안 대기에서 400 내지 500℃로 소성함으로써 기판(11') 상의 각 행 방향 배선(13; 폭 300 ㎛)과 면판(17)의 측면 상의 블랙(black) 전기 전도성 부개(21b; 폭 300 ㎛)의 영역에서의 메탈 백(19)에 결합되었다.
주석 산화물의 퇴적층은 소다 림 글라스 상의 반도체 박막(2애)이 완전히 세정된 각 스페이서(20)의 절연 부재(20a)를 만들 때 아르곤/산소 분위기에서 전자 빔 방법을 이용하여 이온 도금함으로써 1,000Å의 두께를 갖게 되었다. 반도체 박막(20b)의 표면 전기 저항율은 약 1×109(Ω/?)였다.
상술한 결합 동작에 있어서, 뒤판(15), 면판(l7) 및 스페이서(20)는 기판(11')상에 배열되는 전자 방출 영역을 생성하기 위해 컬러 형광 부재(21)와 전기 전도성 막(4) 간에 정확한 위치 대응성을 보장하도록 주의깊게 정렬되었다.
그 후에, 준비된 엔벌로프(기밀 용기)의 내측이 배기 파이프(도시 생략) 및 진공 펌프애 의해 충분한 진공도까지 배기된 후에 제12도에 도시한 파형을 가진 전압이 전기 전도성 막에 인가되어 전자 방출 영역을 생성하기 위한 전기 전도성 막에 전기적으로 에너지를 가하는 공정(에너지 포밍 공정)을 실행하도록 의부 단자 Dx1 내지 Dxm 및 Dy1 내지 Dyn을 통해 전자 방출 영역을 생셩하였다. 결국, 각 전기 전도성 막 상에 제28도 및 제3도에 도시한 메트릭스의 형태로 배열되는 복수의 배선에 의해 배선되는 표면 전도 전자 방출 디바이스, 또는 냉음극 디바이스를 포함하는 다수의 전자 빔원이 전자 방출 영역은 형성하였다.
그 후에, 엔벌로프의 내측이 10-6토르의 진공도에 도달될 때 배기 파이프(도시 생략)가 엔벌로프(기밀 용기)를 연금술적으로 밀봉하기 위해 가스 버너로 엔벌로프를 가열 및 용융시킴에 의해 밀봉되었다.
마지막으로, 디스플레이 패널에 내측을 높은 진공도로 유지하도록 게터 작업이 행해졌다.
제28도에 도시한 바와 같이 디스플레이 패널을 포함하는 마련된 이미지 표시 장치를 구동시키기 위해, 주사 신호 및 변조 신호가 외부 단자 Dx1 내지 Dxm 및 Dy1 내지 Dyn을 통해 각 신호 발생 수단으로부터 전자를 방출하도록 냉음극 디바이스(표면 전도 전자 방출 디바이스)에 인가됨과 동시에, 냉음극 디바이스로부터 방출된 전자가 고전압에 의해 가속되어 형광막(18)에 충돌되어 광을 방출하고 이미지를 생성하게끔 형광 부재(21a)를 여기시키도록 고전압 단자(Hv)를 통해 메탈 백(19)에 고전압이 인가되었다. 고전압 단자(Hv)에 인가된 전압(Va)은 3 KV 내지 10KV였다. 반면에 배선(13)과 배선(14) 간에 인가된 전압(Vf)은 14 V였다.
이 조건에서, 규칙적으로 배열된 글로잉 스폿(glowing spot)이 스크린 상에 선명한 이미지를 생성하도록 스페이서(20) 부근에 위치한 것들을 포함하는 냉음극 디바이스(표면 전도 전자 방출 디바이스)(12)로부터 방출된 전자에 의해 디스플레이 스크린 상에 규칙적인 간격으로 2차원적으로 형성되었다. 이것은 스페이서(20)가 표시 장치에서 어쩌면 전자의 궤적에 좋지않은 영향을 끼칠 수 있는 전계에 어떤 방해를 끼치지 않는다는 것을 입증했다.
상술한 설명으로부터 알 수 있듯이, 실시예 3의 표시 장치는 다음의 효과를 갖는다.
먼저, 제거되어야 할 전하가 스페이서(20)의 표면에서만 나타나기 때문에, 스페이서(20)는 전하가 표면에 나타내지 않도록만 하면된다. 상술한 실시예에서, 반도체 박막(20b)이 각 스페이서(20)의 절연 부재(20a) 상에 형성되어 있으므로 스페이서(20)는 표면 상에서 표면에 나타날 수 있는 임의의 전하를 중성으로 할 수 있는 충분히 낮은 전기 저항율과 장치의 전력 소비 레벨을 지나치게 상승시키지 않는 누설 전류의 흐름 속도를 나타냈다. 요약하면, 대형 표시 스크린을 갖는 평면형 이미지 형성 장치는 매우 낮은 열 발생율의 냉음극 디바이스 또는 표면 전도 전자 방출 디바이스의 이점을 저해함이 없이 실현되었다.
둘째로, 스페이서(20)가 열형이고, 기판(11) 및 면판(17)의 법선에 대해 편평한 단면을 갖고 있기 때문에, 장치 내의 임의의 전계에 방해가 되지 않는다. 이와 같이, 스페이서(20)가 냉음극 디바이스(표면 전도 전자 방출 디바이스)(12)로부터의 전자의 궤적을 차단하지 않는다면, 이들은 냉음극 디바이스(12) 부근에 배치될 수 있으므로 X 방향 및 Y 방향을 따라 밀 배열될 수 있다. 아울러, 임의의 누설 전류가 각 스페이서(20)의 단면의 대부분을 점유하고 있는 절연 부재(20a)를 통해 흐르지 않기 때문에, 약간의 누설 전류가 있기는 하지만 기판(11) 또는 면판(17)에 결합되게 되는 표시된 스페이서(20)를 사용하는 것과 같은 임의의 추가 배열이 없이도 효과적으로 억제될 수 있다.
또한, 스페이서(20) 각각이 기판(11) 상의 하나의 행 방향 배선(13)에 전기적으로 접속되어 있으므로, 기판(11) 상의 배선 간에 어떤 복잡성 및/또는 불필요한 전기 접속이 제거되었다.
마지막으로, 소망의 반도체 박막(20b)을 제공받는 스페이서(20)를 사용함으로써, 본 발명의 발명자들에 의해 제안된 간단한 메트릭스를 형성하도록 표면 전도 전자 방출 디바이스를 배열하여 배선함으로써 형성된 다수의 전자 빔원을 포함하는 이미지 표시 장치에서 상술한 바와 같이 어떤 추가의 구조를 필요치 않게 됨으로 인해 대형 표시 스크린을 가진 매우 편평한 디스플레이 장치가 실현되었다.
다음의 실시예는 측벽(16)이 표면 전도 전자 방출 디바이스(12)에 대하여 가능한한 근접되게 배열되어 있고 반도체 박막(16b)이 측벽(16)의 내측면에 형성되어 있다는 점에서 상술한 실시예와는 다르다.
제29도는 다음 실시예의 이미지 표시 장치예 사용되는 디스플레이 패널의 부분 절단된 개략 사시도이며, 제30도는 스페이서 및 그 부근을 나타내기 위해 라인 30-30을 따라 절취된 제29도의 이미지 형성 장치의 부분을 나타내는 개략적인 단면도이다.
제29도 및 제30도에서는 복수의 표면 전도 전자 방출 디바이스(12)가 기판(11)상에 메트릭스 형태로 배열 및 배선되어 있고, 기판(11)은 뒤판(15)에 견고하게 고정되어 있다. 면판(17)은 내측면예 형광막(18)과 가속 전극으로서 동작되는 메탈 백(19)을 갖고 있다. 상기 면판(17) 및 상기 기판(11)은 이들 사이에 배열되는 절연 물질로 만들어진 측벽(16)을 상대로 하여 배치되어 있다. 기판(11)과 메탈 백(19) 사이에는 전원(도시 생략)에 의해 고전압이 인가된다. 뒤판(15), 측벽(16) 및 면판(17)은 엔벌로프(기밀 용기)를 생성하는 프릿 글라스에 의해 서로 결합되어 있다. 얇고 편평한 스페이서(20)가 엔벌로프(기밀 용기) 내에 배열되어 대기압에 견딜 수 있게 되어 있다.
각 스페이서(20)는 반도체 박막(2애)으로 코팅된 절연 부재(20a)를 포함한다. 엔벌로프가 대기압에 견딜 수 있도록 하는데 필요한 다수의 스페이서(20)가 X 방향과 평행하게 규칙적인 간격으로 배열되어 프릿 글라스에 의해 면판(17)의 내측면 상의 메탈 백(19) 및 기판(11) 상의 행 방향 배선(13)에 결합된다. 각 스페이서(20)의 반도체 박막(20b)은 면판(17)의 내측면 상의 메탈 백(19) 및 기판(11) 상의 대응하는 행 방향 배선(14)에 전기적으로 접속된다.
측벽(16) 각각은 절연 부재의 내측면 상에 반도체 박막(16b)을 형성함으로써 마련되며 반도체 박막(16b)은 뒤판(15)의 내측면에 배열된 인출 전극(도시 생략)과 면판(17) 상에 배열된 전극(Hv)에 접속된 인출 배선에 전기적으로 접속된다.
그 외에, 장치는 상술한 예의 것과 동일함으르 더이상 설명하지 않는다.
상술한 예에서, 다수의 전자 빔원은 총 N×M(N=3,072, M=1,024)개의 표면 전도 전자 방출 디바이스를 포함하는데, 각 방출 디바이스는 상술한 예의 경우에서와 같이 디바이스를 접속하기 위해 메트릭스의 형태로 배열된 M개의 행 방향 배선 및 N개의 열 방향 배선에 따라 한쌍의 디바이스 전극 간에 배열된 전기 전도성 막에 형성되는 전자 방출 영역을 갖는다.
먼저, 막을 접속하기 위해 메트릭스 형태로 배열되는 M개의 행 방향 배선 및 N개의 열 방향 배선에 따라 총 N×M개의 미립자의 전기 전도성 막을 갖고 있는 기판(11')이 제22a도 내지 제22h도에 도시된 제조 단계 후에 마련되었다.
(실시예 4)
이 예에서는 다수의 스페이서 및 반도체 박막(16b)을 제공받은 디스플레이 패널이 제30도에 도시된 바와 같이 배열되었다. 이 예는 제29도 및 제30도와 관련하여 기술될 것이다. 전자 방출 영역을 생성하기 위한 복수의 전기 전도성 막이 메트릭스를 형성하도록 배열 및 배선되는 기판(11)은 뒤판에 고정되었다. 이어서, 주석산화물의 반도체 박막(20b)이 엔벌로프(기밀 용기)의 내측을 향하고 있는 각 스페이서(20)(높이 :5 mn, 두께 200 ㎛, 길이 20 mm)의 소다 림 글라스(soda lime glass)의 절연 부재(20a)의 4개의 표면 상에 형성되었고, 스페이서(20)는 규칙적인 간격으로 배선(13)과 평행하게 각 행 방향 배선(l3) 상의 기판(11') 상에 고정되었다. 그 후에, 내측면에 형광막(18) 및 메탈 백(19)을 갖고 있는 면판(17)이 기판(11') 위의 5 mm 높이에 배치되었고, 그 후에 뒤판(15), 면판(17), 측벽(16) 및 스페이서(20)가 서로 고정되었다. 측벽(16)들이 기판(11) 상에 전자 방출 영역을 생성하고 면판(17) 상에 형광막(18)을 생성하는 전기 전도성 막에 대해 가능한 가깝게 배치되었으나, 측벽(16)들은 냉음극 디바이스(12)로부터 방출되는 전자의 궤적을 차단하지 않았다.
프릿 글라스(도시 생략)가 기판(11') 및 뒤판(15), 뒤판 및 측벽(16) 그리고 면판(17) 및 측벽(16)의 접촉 영역에 적용되어 용기를 연금술적으로 밀봉하기 위해 10분 이상동안 대기에서 400 내지 500℃로 소성되었다.
스페이서(20)는 금속과 같은 전기 도전성 물질을 포합하는 전기 전도성 프릿 글라스(도시 생략)를 적용하고 행 방향 배선(13) 및 메탈 백(19)과의 사이에서 전기 접속이 이루어지도록 10분 이상동안 대기에서 400 내지 500℃로 소성함으로써 기판(1l')상의 각 행 방향 배선(13; 폭 300 ㎛)과 면판(17)의 측면 상의 메탈 백(19)에 결합되었다.
금속(도시 생략)과 같은 전기 전도성 물질을 포함하는 프릿 글라스가 뒤판(15) 및 측벽(16) 그리고 면판(17) 및 측벽(16)의 접촉 영역에 적용되어 용기를 연금술적으로 밀봉하도록 10분 이상동안 대기에서 400 내지 500℃로 소성되었다. 측벽(16)의 반도체 박막(l6b)은 뒤판(15)의 측면에 접지되어 면판(17)의 측면의 고전압 단자(Hv)에 전기 접속되었다.
주석 산화물의 퇴적층은 디바이스 림 글라스 상의 반도체 박막(20b)이 완전히 세정된 각 스페이서(20)의 절연 부재(20a)를 만들 때 아르곤/산소 분위기에서 전자빔 방법을 이용하여 이온 도금합으로써 1,000Å의 두께를 갖게 되었다. 반도체 박막(20b)의 표면 전기 저항율은 약 1×109(Ω/□)였다.
또한, 주석 산화물의 퇴적층은 소다 림 글라스의 내측면 상의 반도체 박막(16b)이 완전하게 세정된 각 측벽(16)의 절연 부재를 만들 때 아르곤/산소 분위기에서 전자 빔 방법을 이용하여 이온 도금함으로써 1,000Å의 두께를 갖게 되었다. 반도체 박막(16b) 표면의 전기 저항율은 약 1×109(Ω/?)였다.
제24도에 도시한 바와 같이, 이미지 형성 부재가 Y 방향을 따라 연장하는 적색, 녹색 및 청색의 스트라이프형 형광 부재(21a)와 임의의 인접한 형광 부재 및 픽셀을 분리하는 블랙 전기 전도성 부재(21b)를 포함할 때 동작되는 형광막(18)은 Y방향으로 배열되었다. 스페이서(20)는 각각의 블랙 전기 전도성 부재(21b)의 폭(300㎛) 내에 배치되며 그 사이에 메탈 백(19)이 배치되었다.
상술한 결합 동작에 있어서, 뒤판(15), 면판(17) 및 스페이서(20)는 기판(11')상에 배열되는 전자 방출 영역을 생성하는 컬러 형광 부재(21)와 전기 전도성 막(4)(제22h도) 간에 정확한 위치 대응성을 보장하도록 주의깊게 정렬되었다.
그 후에, 준비된 엔벌로프(기밀 용기)의 내측이 배기 파이프(도시 생략) 및 진공 펌프에 의해 충분한 진공도까지 배기된 후에 제12도에 도시한 파형을 가진 전압이 전기 전도성 막에 인가되어 전자 방출 영역을 생성하기 위한 전기 전도성 막(4)에 전기적으로 에너지를 가하는 공정(에너지 포밍 공정)을 실행하도록 외부 단자 Dx1 내지 Dxm 및 Dy1 내지 Dyn을 통해 전자 방출 영역을 생성하였다. 결국, 각 전기 전도성 막(4) 상에 제29도에 도시한 메트릭스의 형태로 배열되는 복수의 배선에 의해 연결되는 표면 전도 전자 방출 디바이스, 또는 냉음극 디바이스를 포함하는 다수의 전자 빔원이 전자 방출 영역을 형성하였다.
그 후에, 엔벌로프의 내측이 10-6토르의 진공도에 도달될 때 배기 파이프(도시 생략)가 엔벌로프(기밀 용기)를 연금술적으로 밀봉하기 위해 가스 버너로 엔벌로프를 가열 및 용융시킴에 의해 밀봉되었다.
마지막으로, 디스플레이 패널에 내측을 높은 진공도로 유지하도록 게터 작업이 행해졌다.
제29도 및 제30도에 도시한 바와 같이 디스플레이 패널을 포함하는 마련된 이미지 표시 장치를 구동시키기 위해, 주사 신호 및 변조 신호가 외부 단자 Dx1 내지 Dxm 및 Dy1 내지 Dyn을 통해 각 신호 발생 수단으로부터 전자를 방출하도록 냉음극 디바이스(표면 전도 전자 방출 디바이스)(12)에 인가됨과 동시에, 냉음극 디바이스로부터 방출된 전자가 고전압에 의해 가속되어 힝광막(18)에 충돌되어 광을 방출하고 이미지를 생성하게끔 적색, 녹색 및 청색의 형쾅 부재(21a)(제24도)를 여기시키도록 고전압 단자(Hv)를 통해 메탈 백(19)에 고전압이 인가되었다. 고전압 단자(Hv)에 인가된 전압(Va)은 3 KV 내지 10 KV였다. 반면에 배선(13)과 배선(14) 간에 인가된 전압(Vf)은 14 V였다.
이 조건에서, 규칙적으로 배열된 글로잉 스폿(glowing spot)이 스크린 상에 선명한 이미지를 생성하도록 스페이서(20) 부근에 위치한 것들을 포함하는 냉음극 디바이스(12)로부터 방출된 전자에 의해 디스플레이 스크린 상에 규칙적인 간격으로 2차원적으로 형성되었다. 이것은 스페이서(20)가 디스플레이 장치에서의 냉음극 디바이스(12)에 근접되게 배치된다 할지라도 전자의 궤적에 좋지않은 영향을 끼칠 수 있는 전계에 어떤 방해를 끼치지 않는다는 것을 입증했다.
실시예 4의 상술한 이미지 표시 장치는 상술한 실시예와 관련하여 이미 기술한 내용 외에 다음과 같은 효과를 갖는다.
먼저, 제거되어야할 전하가 기판(11') 상의 냉음극 디바이스(12)에 가까운 위치에 설치된 측벽(16)의 표면에서만 나타나기 때문에, 측벽(16)은 전하가 표면에 나타내지 않도록만 하면된다. 상술한 실시예에서, 반도체 박막(16b)이 각 측벽(16)의 절연 부재 상에 형성되어 있으므로 측벽(16)은 표면 상에서 표면에 나타날 수 있는 임의의 전하를 중성으로 할 수 있는 충분히 낮은 전기 저항율과 장치의 전력 소비 레벨을 지나치게 상승시키지 않는 누설 전류의 흐름 속도를 나타냈다. 요약하면, 대형 표시 스크린을 갖는 평면형 이미지 형성 장치는 매우 낮은 열 발생율의 냉음극 디바이스 또는 표면 전도 전자 방출 디바이스의 이점을 저해함이 없이 실현되었다.
둘째로, 상기한 배열의 경우에는 이미지 표시 장치의 주변 영역이 감소될 수 있으므로 전체 이미지 표시 장치를 소형화할 수 있다.
이제부터 다른 예의 경우에 대하여 더 설명하겠다.
제31도는 다음 실시예의 이미지 표시 장치에 사용되는 디스플레이 패널의 부분 절단된 개략적인 사시도이다.
제31도의 디스플레이 패널은 결합 부재(40)가 기계적 유지 및 전기 접촉을 개선하도록 스페이서(20)와 기판(11)의 측 상의 부품(즉, 행 방향 배선 13) 사이 및 스페이서(20)와 면판 측 상의 부품(즉, 메탈 백 19) 사이의 접촉 영역의 각각에 추가로 배열되어 있다는 것을 제의하고 상술한 것과 동일함에 주목해야 한다.
제31도에서, 복수의 냉음극 디바이스(표면 전도 전자 방출 디바이스)(12)는 뒤판(15)에 견고하게 고정되어 있는 기판(11) 상에 메트릭스 상태로 배열 및 배선되어 있다. 면판(17)은 그 내측면에 형광막(18) 및 가속 전극으로서 동작하는 메탈 백(19)을 갖고 있다. 상기 면판(17) 및 상기 기판(17)은 이들 사이에 배열된 절연 물질로 만들어진 측벽(16)을 대상으로 하여 배치되어 있다. 기판(11)과 메탈 백(19)간에는 전원(도시 생략)에 의해 높은 전압이 가해진다. 뒤판(15), 측벽(16) 및 면판(17)은 프릿 글라스에 의해 서로 결합되어 엔벌로프(기밀 용기)를 형성한다.
편핑한 스페이서(20)는 대기압을 견딜 수 있도록 엔벌로프(기밀 용기) 내에 배열된다. 각 스페이서(20)는 기판(11) 및 면판(17) 각각을 대상으로 하여 배열된 표면 영역 상에 반도체 박막(20b) 및 전기 전도성 박막(이하 스페이서 전극이라 한다)(20c)으로 코팅된 절연 부재(20a)를 포함한다(제7c도). 엔벌로프가 대기압을 견딜 수 있도록 하는데 필요한 다수의 스페이스(20)는 Y 방향에 평행하게 필요한 간격으로 배열되어 있고 프릿 글라스에 의해 면판(17)의 내측면 상의 메탈 백(19)과 기판(11) 상의 행 방향 배선(13)에 결합되어 있다. 각 스페이서(20)의 반도체 박막(20b) 및 대응하는 스페이서 전극(20c)은 전기적으로 접속되어 있다.
스페이서(20) 각각은 면판(17)의 내측면 상의 메탈 백(19)의 표면과 기판(11)상의 대응하는 행 방향 배선(13) 표면에 견고하게 고정되고 그 사이에 각각의 결합부재(40)가 배치된다. 각 스페이서(20)의 표면 상의 반도체 박막(20b)은 각각의 결합 부재(40)를 통해 면판(17)의 내측면 상의 메탈 백(19)과 대응하는 행 방향 배선(13)에 전기적으로 접속된다.
상술한 실시예 각각에서, 다수의 전자 빔원은 총 N×M(N=3,072, M =1,024)개의 표면 전도 전자 방출 디바이스를 포함하는데, 각 방출 디바이스는 상술한 실시예의 경우에서와 같이 디바이스를 접속하기 위해 메트릭스의 M개의 행 방향 배선 및 N개의 열 방향 배선에 따라 한쌍의 디바이스 전극간에 배열된 전기 전도성 막에 형성되는 전자 방출 영역을 갗는다.
다음 실시예에 사용되는 다수의 전자 빔원은 전술한 실시예와 동일하게 마련되었으므로 더이상 설명하지 않는다.
(실시예 5-1)
이 실시예에서는, 기졔적 고정 및 전기 접속을 위해 동작되며 제31도에 도시된 것과 같은 구성을 갖는 결합 부재(40)가 사용되었다. 이 실시예에 사용된 스페이서(20) 각각은 제7c도에 도시한 절연 부재(20a), 반도체 막(20b) 그리고 스페이서 전극(20c)을 포함한다. 제32a도 및 제32b도는 각각 라인 32a-32a 및 32b-32b를 따라 절취한 제31도의 이미지 표시 장치의 부분을 나타내는 개략적인 단면도이다.
스페이서(20)의 각각(제7c도)은 하기에 기술된 방식으로 마련되었다. 먼저, 주석 산화물의 퇴적층은 소다 림 글라스 상의 반도체 박막(20b)이 완전히 세정된 스페이서(20)의 절연 부재(20a)를 만들 때 아르곤/산소 분위기에서 전자 빔 방법을 이용하여 이온 도금함으로써 1,000Å의 두께를 갖게 되었다. 반도체 박막(20b)의 표면 전기 저항율은 약 1×109(Ω/?)였다. 그 후에, Ti 및 Au 막이 스페이서 전극(20c)을 생성하도록 20Å 및 1,000Å의 각각의 두께로 순차적으로 형성되었다. 반도체 박막(20b)과 스페이서 전극(20c) 간의 전기 접속은 상술한 공정으로 달성되었다.
기밀 용기는 하기에 기술되는 단계에 따라 마련되었다.
먼저, 스페이서(20;높이 5 mm; 두께 200 ㎛; 길이 20 mm)가 금속과 같은 전기 전도성 물질을 포함하는 전기 전도성 프릿 글라스를 접촉 영역에 적용하고 10분 이상동안 대기에서 400 내지 500℃에서 프릿 글라스를 소성함으로써 면판(17) 상의 메탈 백(19) 상에 결합되었다. 따라서, 스페이서(20)가 메탈 맥(19)에 기계적으로 고정되어 전기 접속되었다.
제3도의 디스플레이 패널의 형광막(18)은 제4a도에 도시된 것과 동일하며 스페이서(20)는 형광막의 스트라이프형 블랙 전기 전도성 부재(21b;폭 300 ㎛) 상에 배치되고 그 사이에 메탈 백(19)이 배치되어 있음을 유의해야 한다.
프릿 글라스(도시 생략)는 기판(11) 및 뒤판(15), 뒤판 및 측벽(16) 그리고 면판(17)과 측벽(16)의 접촉 영역에 적용되어 용기를 연금술적으로 밀봉하기 위해 10분 이상동안 대기에서 400 내지 500℃에서 소성되었다. 스페이서(20)는 금속과 같은 전기 전도성 물질을 포함하는 전기 전도성 프릿 글라스(도시 생략)를 적용하고 이들 간에 전기 접속이 달성되도록 10분 이상동안 대기에서 400 내지 500℃로 프릿 글라스를 소성함으로써 기판(11) 상의 각 행 방향 배선(13;폭 300 ㎛)에 결합되었다.
상술한 결합 동작에 있어서, 기판(11), 뒤판(15), 면판(17) 및 스페이서(20)는 컬러 형광 부재(21a)(제4a도)와 냉음극 디바이스(표면 전도 전자 방출 디바이스)(12)간에 정확한 위치 대응성을 보장하도록 주의깊게 정렬되었다.
그 후에, 상술한 방식으로 준비된 엔벌로프에 전술한 실시예의 경우와 마찬가지로 배기, 에너지 포밍, 에너지 활성화, 밀봉 및 게터 작업이 행해졌다.
제31,32도에 도시한 바와 같이, 디스플레이 패널을 포함하는 마련된 이미지 표시 장치를 구동시키기 위해, 주사 신호 및 변조 신호가 외부 단자 Dx1 내지 Dxm 및 Dy1 내지 Dyn을 통해 각 신호 발생 수단으로부터 전자를 방출하도록 냉음극 디바이스(표면 전도 전자 방출 디바이스)에 인가됨과 동시에, 냉음극 디바이스로부터 방출된 전자가 고전압에 의해 가속되어 형꽝막(18)에 충돌되어 광을 방출하고 이미지를 생성하게끔 형광 부재(21a)를 여기시키도록 고전압 단자(Hv)를 통해 메탈 백(19)에 고전압이 인가되었다. 고전압 단자(Hv)에 인가된 전압(Va)은 3 KV 내지 10KV였다. 반면에 배선(13)과 배선(14) 간에 인가된 전압(Vf)은 14 V였다.
이 조건에서, 규칙적으로 배열된 글로잉 스폿(glowing spot)이 스크린 상에 선명한 이미지를 생성하도록 스페이서(20) 부근에 위치한 것들을 포함하는 냉음극 디바이스(표면 전도 전자 방출 디바이스)(12)로부터 방출된 전자에 의해 디스플레이 스크린 상에 규칙적인 간격으로 2차원적으로 형성되었다. 이것은 스페이서(20)가 디스플레이 장치에서 어쩌면 전자의 궤적에 좋지않은 영향을 끼칠 수 있는 전계에 어떤 방해를 끼치지 않는다는 것을 입증했다.
(실시예 5-2)
이 실시예는 결합 부재(40) 각각이 서로 독립되어 있는 기계적 고정부(40a) 및 전기 접속부(40b)를 포함하고 있다는 점에서 실시예 5-1과 다르다.
제33a도 및 제33b도는 각각 라인 33a-33a 및 33b-33b를 따라 절취한 제31도의 이미지 형성 장치 부분을 나타내는 개략 단면도이다.
스페이서(20) 각각(제7c도)은 하기에 기재된 방식으로 마련되었다. 먼저, 주석 산화물의 퇴적층은 디바이스 림 글라스 상의 반도체 박막(20b)이 완전히 세정된 스페이서(20)의 절연 부재(20a)를 만들 때 아르곤/산소 분위기에서 전자 빔 방법을 이용하여 이온 도금함으로써 1,000Å의 두께를 갖게 되었다. 반도체 박막(20b)의 표면 전기 저항율은 약 1×109(Ω/?)였다. 그 후에, Ti 및 Au 막이 스페이서 전극(20c)을 생성하도록 20Å 및 1,000Å의 각각의 두께로 순차적으로 형성되었다. 반도체 박막(20b)과 스페이서 전극(20c) 간의 전기 접속은 상술한 공정으로 달성되었다.
기밀 용기는 하기에 기술되는 단계에 따라 마련되었다.
먼저, 스페이서(20;높이 5mm; 두께 200㎛; 길이 20 mm)가 금속과 같은 전기 전도성 물질을 포함하는 전기 전도성 프릿 글라스를 그 접촉 영역에 적용하고 10분 이상동안 대기에서 400 내지 500℃에서 프릿 글라스를 소성함으로써 면판(17)상의 메탈 백(19) 상에 결합되었다. 따라서, 스페이서(20)가 메탈 백(19)에 기계적으로 고정되어 전기 접속되었다.
제31도의 디스플레이 패널의 형광막(18)은 제4a도에 도시된 것과 동일하며 스페이서(20)는 형광막의 스프라이프형 블랙 전기 전도성 부재(21b;폭 300㎛) 상에 배치되고 그 사이에 메탈 백(19)이 배치되어 있음을 유의해야 한다.
프릿 글라스(도시 생략)는 기판(11) 및 뒤판(15), 뒤판 및 측벽(16) 그리고 면판(17)과 측벽(16)의 접촉 영역에 적용되어 용기를 연금술적으로 밀봉하기 위해 10분 이상동안 대기에서 400 내지 500℃에서 소성되었다. 스페이서(20)는 금속과 같은 전기 전도성 물질을 포함하는 전기 전도성 프릿 글라스(도시 생략)를 적용하고 이들 간에 전기 접속이 달성되도록 10분 이상동안 대기에서 400 내지 500℃로 프릿 글라스를 소성함으로써 기판(1l) 상의 각 행 방향 배선(13;폭; 300㎛)에 결합되었다.
상술한 결합 동작에 있어서, 기판(11), 뒤판(15), 면판(17) 및 스페이서(20)는 컬러 형광 부재(21a)(제4a도)와 냉음극 디바이스(표면 전도 전자 방출 디바이스)(12)간에 정확한 위치 대응성을 보장하도록 주의깊게 정렬되었다.
그 후에, 상술한 방식으로 준비된 엔벌로프에 전술한 실시예의 경우와 마찬가지로 배기, 에너지 포밍, 에너지 활성화, 밀봉 및 게터 작업이 행해졌다.
제31, 제33도에 도시한 바와 같이 디스플레이 패널을 포함하는 마련된 이미지 표시 장치를 구동시키기 위해, 주사 신호 및 변조 신호가 의부 단자 Dx1 내지 Dxm 및 Dy1 내지 Dyn을 통해 각 신호 발생 수단으로부터 전자를 방출하도록 냉음극 디바이스(표면 전도 전자 방출 디바이스)에 인가됨과 동시에, 냉음극 디바이스로부터 방출된 전자가 고전압에 의해 가속되어 형광막(18)에 충돌되어 광을 방출하고 이미지를 생성하게끔 형광 부재(21a)를 여기시키도록 고전압 단자(Hv)를 통해 메탈 백(19)에 고전압이 인가되었다. 고전압 단자(Hv)에 인가된 전압(Va)은 3 KV 내지 10KV였다. 반면에 배선(13)과 배선(14) 간에 인가된 전압(Vf)은 14 V였다.
이 조건에서, 규칙적으로 배열된 글로잉 스폿(glowing spot)이 스크린 상에 선명한 이미지를 생성하도록 스페이서(20) 부근에 위치한 것들을 포함하는 냉음극 디바이스(표면 전도 전자 방출 디바이스)(12)로부터 방출된 전자에 의해 디스플레이 스크린 상에 규칙적인 간격으로 2차원적으로 형성되었다. 이것은 스페이서(20)가 디스플레이 장치에서 어쩌면 전자의 궤적에 좋지않은 영향을 끼칠 수 있는 전계에 어떤 방해를 끼치지 않는다는 것을 입증했다.
(실시예 5-3)
이 예는 결합 부재(40)를 면판(17)에 기졔적으로 고정시킨 후에 전기 전도성 물질이 접촉 영역의 일부 및 전기 접속을 위한 각 결합 부재의 측면에 배열된다는 점에서 실시예 5-l과는 다르다. 이와 반대로, 기판(11)의 측 상에서는 결합 부재(40)가 기계적 고정 및 전기 접속을 위해 동작된다. 전기 전도성 물질은 기밀 용기가 마련되는 동안 면판(17)의 측면 측면 상의 결합 부재에 배치되었다. 제34a도 및 제34b도는 각각 라인 34A-34A 및 34B-34B를 따라 절취한 제31도의 이미지 형성 장치 부분을 나타내는 개략 단면도이다.
스페이서(20) 각각(제7c도)은 하기에 기재된 방식으로 마련되었다. 먼저, 주석 산화물의 퇴적층은 디바이스 림 글라스 상의 반도체 박막(20b)이 완전히 세정된 스페이서(20)의 절연 부재(20a)를 만들 때 아르곤/산소 분위기에서 전자 빔 방법을 이용하여 이온 도금함으로써 1,000Å의 두께를 갖게 되었다. 반도체 박막(20b)의 표면 전기 저항율은 약 1×109(Ω/?)였다. 그 후에, Ti 및 Au 막이 스페이서 전극(20c)을 생성하도록 20Å 및 1,000Å의 각각의 두께로 순차적으로 형성되었다. 반도체 박막(20b)과 스페이서 전극(20c) 간의 전기 접속을 상술한 공정으로 달성되었다
기밀 용기는 하기에 기술되는 단계에 따라 마련되었다.
먼저, 스페이서(20;높이 5 mm; 두께 200 ㎛; 길이 20 mm)가 금속과 같은 전가 전도성 물질을 포함하는 전기 전도성 프릿 글라스를 접촉하는 영역에 적용하고 10분 이상동안 대기에서 400 내지 500℃에서 프릿 글라스를 소성함으로써 면판(17)상의 메탈 백(19) 상에 결합되었다. 따라서, 스페이서(20)가 메탈 백(l9)에 기계적으로 고정되어 전기 접속되었다.
제31도의 디스플레이 패널의 형광막(18)은 제4a도에 도시된 것과 동일하며 스페이서(20)는 형광막의 스트라이프형 블랙 전기 전도성 부재(21b;폭 300 ㎛) 상에 배치되고 그 사이에 메탈 백(19)이 배치되어 있음을 유의해야 한다.
프릿 글라스(도시 생략)는 기판(11) 및 뒤판(15), 뒤판 및 측벽(16) 그리고 면판(17)과 측벽(16)의 접촉 영역에 적용되어 용기를 연금술적으로 밀봉하기 위해 10분 이상동안 대기에서 400 내지 500℃에서 소성되었다. 스페이서(20)는 금속과 같은 전기 전도성 물질을 포함하는 전기 전도성 프렷 글라스(도시 생략)를 적용하고 이들 간에 전기 접속이 달성되도록 10분 이상동안 대기에서 400 내지 500℃로 프릿 글라스를 소성함으로써 기판(11) 상의 각 행 방향 배선(13;폭;300 ㎛)예 결합되었다.
상술한 결합 동작에 있어서, 기판(11), 뒤판(15), 면판(17) 및 스페이서(20)는 컬러 형광 부재(21a)(제4a도)와 냉음극 디바이스(표면 전도 전자 방출 디바이스)(12)간에 정확한 위치 대응셩을 보장하도록 주의깊게 정렬되었다.
그 후에, 상술한 방식으로 준비된 엔벌로프에 전술한 실시예의 경우와 마찬가지로 배기, 에너지 포밍, 에너지 활성화, 밀봉 및 게터 작업이 행해졌다.
제31도 및 제34도에 도시한 바와 같이 디스플레이 패널을 포함하는 마련된 이미지 표시 장치를 구동시키기 위해, 주사 신호 및 변조 신호가 외부 단자 Dx1 내지 Dxm 및 Dy1 내지 Dyn을 통해 각 신호 발생 수단으로부터 전자를 방출하도록 냉음극 디바이스(표면 전도 전자 방출 디바이스)에 인가됨과 동시에, 냉음극 디바이스로부터 방출된 전자가 고전압에 의해 가속되어 형광막(18)에 충돌되어 광을 방출하고 이미지를 생성하게끔 형광 부재(2la)를 여기시키도록 고전압 단자(Hv)를 통해 메탈 백(19)에 고전압이 인가되었다. 고전압 단자(Hv)에 인가된 전압(Va)은 3 KV 내지 l0 KV였다. 반면에 배선(13)과 배선(l4) 간에 인가된 전압(Vf)은 14 V였다.
이 조건에서, 규칙적으로 배열된 글로잉 스폿(glowing spot)이 스크린 상에 선명한 이미지를 생성하도록 스페이서(20) 부근에 위치한 것들을 포함하는 냉음극 디바이스(표면 전도 전자 방출 디바이스)(12)로부터 방출된 전자에 의해 디스플레이 스크린 상에 규칙적인 간격으로 2차원적으로 형성되었다. 이것은 스페이서(20)가 디스플레이 장치에서 어쩌면 전자의 궤적에 좋지않은 영향을 끼칠 수 있는 전계에 어떤 방해를 끼치지 않는다는 것을 입증했다.
상술한 설명으로부터 알 수 있듯이, 실시예 5-1 내지 5-3의 이미지 디스플레이 장치는 실시예 1-1 내지 1-4에 대해서 이미 언급한 것 의에 다음의 효과를 갖는다.
먼저, 각 스페이스(20) 상에 형성된 반도체 박막(20b)이 기판(11) 및 면판(17)에 전기적으로 접속될 필요가 있을 때, 이들과 접촉을 유지하는 스페이서(20)의 전 영역의 전위는 스페이서 전극(20)에 의해 일정한 레벨로 안정하게 유지될 수 있으므로, 결국 스페이서 전극(2⒣)에 전기적으로 접속되는 반도체 박막(20b)의 전위 분배가 소정의 패턴에 맞게 유지될 수 있다.
아울러, 각 결합 부재(40)에 서로 독립된 기계 유지 능력 및 전기 접속 능력이 제공되면, 스페이서는 기계적으로는 고정되고 전기적으로는 보다 확실한 방식으로 접속될 수 있다.
더우기, 각 스페이서에 적어도 2개의 전기 접속부가 제공되면, 스페이서는 보다 확실한 방식으로 전기 접속된다.
마지막으로, 전기 접속부가 기계 고정부를 형성한 후에 각 스페이서 상에 형성되면, 본 발명에 따른 디스플레이 패널을 제작하는 전체 공정이 적응성이 있는 향상된 레벨로 설계될 수 있어서 신뢰성이 향상되고, 처리 시간이 감축되고 제작 비용이 낮아진다.
(실시예 6)
제35도는 다수의 표면 전도 전자 방출 디바이스 및 디스플레이 패널을 배열함으로써 실현되고 다른 신호원으로부터 나오는 입력 신호에 따라 텔레비젼 송신 화상 뿐만 아니라 다수의 시각 데이타를 표시하도록 설계된 전자원을 포함하는 디스플레이 장치의 블럭도이다. 디스플레이 장치가 비디오 및 오디오 신호로 구성되는 텔레비젼 신호 수신용으로 사용되면, 도면에 도시된 회로 외에 오디오 신호를 수신, 분리, 재생, 처리 및 기억을 위한 회로, 스피커 및 다른 디바이스가 요구된다. 그러나, 이러한 회로 및 디바이스는 본 발명의 영역과 관련하여 생략되었다.
이제부터, 장치의 부품 외에 이를 통한 이미지 신호의 흐름을 설명한다.
먼저, TV 신호 수신 회로(513)는 전자기파를 사용하는 무선 전송 시스템 및/또는 공간 광 원격 통신 네트워크를 통해 전달된 TV 이미지 신호를 수신하는 회로이다. 사용되는 TV 신호 시스템은 NTSC와 같은 특수한 시스템 및 임의의 시스템에 제한되지 않으며, PAL 또는 SECAM이 이 시스템과 함께 쉽게 사용될 수 있다. 이 TV 신호 시스템은 이것이 다수의 픽셀을 포함하는 대형 디스플레이 패널(500)용으로 사용될 수 있으므로 다수의 주사 라인(통상 NUSE 시스템과 같은 고품위 TV시스템)을 포함하는 TV 신호용으로 적당하다. TV 신호 수신 회로(513)에 의해 수신되는 TV 신호는 디코더(504)로 보내진다.
둘째로, TV 신호 수신 회로(512)는 공축 캐이블 및/또는 광 섬유를 사용하는 유선 전송 시스템을 통해 송신된 TV 이미지 신호 수신용 회로이다. TV 신호 수신 회로(513)와 같이, 이 TV 신호 시스템은 특정한 시스템에 제한되지 않으며 회로에 의해 수신된 TV 신호는 디코더(504)로 전송된다.
이미지 입력 인터페이스 회로(511)는 TV 카메라 또는 촬상 스캐너 등의 이미지 입력 장치로부터 전송된 이미지 신호를 수신하는 회로이다. 이 회로는 또한 수신된 이미지 신호를 디코더(504)로 전송한다.
이미지 메모리 인터페이스 회로(510)는 비디오 테이프 레코더(VTR)에 기억된 이미지 신호를 검색하는 회로이며 수신된 이미지 신호는 디코더(504)로 전송된다.
이미지 메모리 인터페이스 회로(509)는 비디오 디스크에 기억된 이미지 신호를 검색하는 회로이며 검색된 이미지 신호는 디코더(504)로 전송된다.
이미지 메모리 인터페이스 회로(508)는 소위 스틸 디스크 등의 스틸 이미지 데이타를 저장하기 위해 디바이스에 기억된 이미지 신호를 검색하는 회로이며 검색된 이미지 신호는 디코더(504)에 전송된다.
입/출력 인터페이스 회로(505)는 컴퓨터, 컴퓨터 네트워크 또는 프린터 등의 외부 출력 신호 소스와 디스플레이 장치를 접속하는 회로이다. 이것은 문자 및 도형에 대한 이미지 데이타 및 데이타, 적절하게는 디스플레이 장치의 CPU(506)와 외부 출력 신호 소스 간의 제어 신호 및 수치 데이타에 대한 입/출력 동작을 행한다.
이미지 발생 회로(507)는 이미지 데이타에 따라 디스플레이 스크린 상에 표시될 이미지 데이타, 및 입력/출력 인터페이스 회로(505)를 통해 외부 출력 신호 소스로부터 입력되는 문자 및 도형에 대한 데이타 또는 CPU(506)로부터 나오는 것을 발생시키는 회로이다. 이 회로는 문자 및 도형에 대한 이미지 데이타 및 데이타를 저장하는 재장전가능한 메모리, 소정의 문자 코드에 대응하는 이미지 패턴을 저장하는 판독 전용 메모리, 이미지 데이타를 처리하는 프로세서 및 스크린 이미지의 발생에 필요한 다른 부품을 포함한다.
디스플레이용의 이미지 발생 회로(507)에 의해 발생된 이미지 데이타는 디코더(504)로 송출되며, 또한 이들 데이타는 입력/출력 인터페이스(505)를 통해 컴퓨터 네트워크 또는 프린터 등의 외부 회로로 송출된다.
CPU(506)는 디스플레이 장치를 제어하고 디스플레이 스크린에 표시될 이미지를 발생, 선택 및 편집 동작을 실행한다.
예를 들면, CPU(506)는 제어 신호를 멀티플렉서(503)로 송출하고 적절하게 디스플레이 스크린 상에 표시될 이미지에 대한 신호를 선택 또는 결합한다. 동시에 이것은 디스플레이 패널 제어기(502)를 위한 제어 신호를 발생하고 이미지 디스플레이 패널 제어기(502)를 위한 제어 신호를 발생하고 이미지 디스플레이 주파수, 주사방법(즉, 비월 주사 또는 비비월 주사), 프레임 당의 주사 라인 수 등과 관련한 디스플레이 장치의 동작을 제어한다.
CPU(506)는 문자 및 도형에 관한 이미지 데이타 및 데이타를 이미지 발생 회로(507)에 직접 송출하고 문자 및 도형에 대한 외부 이미지 데이타 및 데이타를 얻도록 입/출력 인터페이스 회로(505)를 통해 외부 컴퓨터 및 메모리를 억세스한다.
CPU(506)는 또한 퍼스털 컴퓨터 또는 워드 프로세서의 CPU와 같이 데이타 발생 및 처리 동작을 포함하는 디스플레이 장치의 다른 동작에 참여하도록 설계될 수 있다.
CPU(506)는 연산 및 다른 동작, 그리고 이들 간의 협조 관계를 수행하도록 입력/출력 인터페이스 회로(505)를 통해 의부 컴퓨터 네트워크에도 접속될 수 있다.
입력부(514)는 조작자에 의해 보내진 명령, 프로그램 및 데이타를 CPU(506)로 전송하기 위해 사용된다. 실제로, 이것은 키보드, 마이스, 조이스틱. 바코드 판독기 및 음성 인식 디바이스 그리고 임의의 결합체 등의 다양한 입력 장치로부터 선택될 수 있다.
디코더(504)는 상기 회로(507) 내지 (513)를 통해 입력되는 다양한 이미지 신호를 다시 3원색 신호, 휘도 신호 및 1 및 Q 신호로 변환하는 회로이다. 양호하게는, 디코더(504)는 신호 변환위해 이미지 메모리를 필요로 하는 MUSE 시스템의 신호와 같은 텔레비젼 신호를 처리하기 위해 제35도에 점선으로 표시한 이미지 메모리를 포함한다. 이미지 메모리의 추가 설치로 인해 이미지 발생 회로(507)와 CPU(506)의 협조 하에서 디코더(504)에 의해 선택적으로 실행되는 프레임의 씨닝 아웃(Thining out), 보간, 확대, 감축, 합정 및 편집과 같은 동작 뿐만아니라 스틸 이미지의 표시를 용이하게 할 수 있다.
멀티플렉서(503)는 CPU(506)에 의해 제공되는 제어 신호에 따라 디스플레이 스크린에 표시되는 이미지를 적절히 선택하는데 사용된다. 다시 말하면, 멀티플렉서(503)는 디코더(504)로부터 들어오는 임의의 변환된 이미지 신호를 선택하여 이들 신호를 구동 회로(501)로 보낸다. 멀티플렉서는 또한 동시에 다른 이미지를 표시하도록 하나의 프레임을 표시하는 시간 기간 내에서 이미지 신호의 세트로부터 다른 이미지 선호 세트로 스위칭함으로써 디스플레이 스크린을 복수의 프레임으로 분할 할 수 있다.
디스플레이 패널 제어기(502)는 CPU(506)으로부터 전송된 제어 신호에 따라 구동 회로(501)의 동작을 제어하는 회로이다.
그 외에, 상기 제어기는 디스플레이 패널의 기본 동작을 한정하기 위해 디스플레이 패널을 구성하기 의한 전원(도시 생략)의 동작 순서를 제어하는 구동 회로(501)로 신호를 전송하기 위해 동작된다.
또한, 상기 제어기는 디스플레이 패널(500)을 구동하는 모드를 정하기 위해 이미지 표시 주파수 및 주사 방법(즉, 비월 주사 또는 비비월 주사)을 제어하는 회로(501)로 신호를 전송한다.
또한, 필요한 경우, 상기 제어기는 휘도, 콘트라스트, 컬러 톤 및 선명도와 관련하여 디스플레이 스크린 상에 표시될 이미지의 질을 제어하기 위해 구동 회로(501)로 신호를 전송한다.
구동 회로(501)는 디스플레이 패널(500)에 인가되는 구동 신호를 발생하는 회로이다. 이 회로는 상기 멀티플렉서(503)로부터 들어오는 이미지 신호에 따라 되며 디스플레이 패널 제어기(502)로부터 들어오는 신호를 제어한다.
본 발명에 따른 상술한 구성을 가진 제35도에 도시된 디스플레이 장치는 다수의 이미지 데이타원으로부터 제공된 다수의 이미지를 디스플레이 패널(500)에 표시할 수 있다. 구체적으로, 텔레비젼 이미지 신호 등의 이미지 신호는 디코더(504)에 의해 다시 변환된 다음 구동 회로(501)로 송출되기 전에 멀티플렉서(503)에 의해 선택된다. 다시 말하면, 디스플레이 제어기(502)가 디스플레이 패널(500)에 표시될 이미지에 대한 이미지 신호에 따라 구동 회로(50l)의 동작을 제어하는 제어 신호를 발생한다. 이어서 구동 회로(501)는 이미지 신호 및 제어 신호에 따라 디스플레이 패널(500)에 구동 신호를 인가한다. 이와 같이하여, 디스플레이 패널(500)에 이미지가 표시된다. 상술한 모든 동작은 통합된 방식으로 CPU(506)에 의해 제어된다
상술한 디스플레이 장치는 제공되는 다수의 이미지로부터 특정한 이미지를 선택 및 표시할 뿐만 아니라 여러가지 이미지 처리 동작을 수행할 수 있는데, 그 예로서는 에지의 확대, 감축, 회전, 강조, 색상의 씨닝 아웃, 보간, 변화 그리고 이미지의 에스팩트 비의 수정 그리고 디코더(504)에 내장되는 이미지 메모리, 이미지 발생 회로(507) 및 CPU(506)가 상기한 동작에 참여할 때 이미지의 합성, 소거, 접속, 대체 및 삽입 등의 동작을 포함하는 편집 동작을 들 수 있다. 상술한 실시예에서는 설명하지 않았지만 본원 발명의 디스플레이 장치에는 오디오 신호 처리 및 편집 동작에 전용되는 회로가 추가로 제공될 수 있다
상술한 디스플레이 장치는 제공되는 다수의 이미지로부터 특정한 화면을 선택 및 표시할 수 있을 뿐 아니라 여러가지 이미지 처리 동작을 실행할 수 있는데, 그 예로서는 에지의 확대, 감축, 회전, 강조, 그리고 색상의 씨닝 아웃, 보간, 변경 그리고 이미지의 에스택트 비 수정, 그리고 디코더(204)에 내장되는 이미지 메모리, 이미지 발생 회로(507) 및 CPU(506)가 상기한 동작에 참여할 때 이미지의 합성, 소거, 접속, 대체 및 삽입을 위한 동작을 포함하는 편집 동작 등을 들 수 있다 비록 상술한 실시예에서는 설명하지 않았지만 디스플래이 장치에는 오디오 신호 처리 및 편집 동작에 전용되는 회로가 추가로 제공될 수 있다.
따라서, 상술한 구성에 따른 본 발명의 디스플레이 장치는 텔레비젼 방송용 디스플레이 장치, 비디오 원격 회의용 터미널 장치, 스틸 및 무비 사진용 편집 장치, 컴퓨터 시스템용 터미날 장치, 워드 프로세서 등의 OA 장치, 게임기 및 많은 다른 방법으로서 작용할 수 있기 때문에 산업 및 상업적으로 다양하게 응용될 수 있다.
설명할 필요는 엾지만, 제35도는 다수의 표면 전도 전자 방출 디바이스를 배열함으로써 마련되는 전자원이 제공되는 디스플레이 패널을 포함하는 디스플레이 장치의 가능한 구성적인 예만을 도시하고 있으며, 본 발명은 이것에 한정되지 않는다. 예를 들면, 제35도의 몇몇 회로 부품이 응용에 따라 생략 또는 추가될 수 있을 것이다. 이를 테면, 본 발명에 따른 디스플레이 장치가 화상 전화용으로 사용되는 경우 텔레비젼 카메라, 마이크로폰, 조명 장비 및 모뎀을 포함하는 송수신 회로 등의 추가 부품을 포함하게 하는 것이 적절하다.
본 발명에 따른 디스플레이 장치가 다수의 표면 전도 방출 디바이스를 배열함으로써 마련되는 전자원이 제공되는 디스플레이 패널을 포함함으로 인해 깊이 감소에 적응성이 있기 때문에 전체적으로 장치를 매우 얇게 만들 수 있다. 또한, 다수의 전도 전자 방출 디바이스를 배열함으로써 마련된 전자원을 포함하는 디스플레이 패널이 향상된 휘도를 가진 대형 디스플레이 스크린을 갖고 큰 뷰잉 각도를 제공하는데 적응될 수 있으므로 관찰자에게 존재감을 느낄 수 있는 인상적인 장면을 제공할 수 있다.
(다른 실시예)
본 발명은 냉음극형 전자 방출 디바이스이면 표면 전도 전자 방출 디바이스 외에 임의의 전자 방출 디바이스에 적용될 수 있다. 특정한 실시예는 본 발명의 발명자에 의한 일본국 특허 공보 제63-274047호에 개시된 바와 같이 기판 표면을 따라 배열된 전자원으로서 동작되는 한쌍의 전극을 포함하는 필드 방출형(FE 형) 전자 방출 디바이스 및 금속/절연층/금속(MlM 형) 전자 방출 디바이스를 포함한다.
또, 본 발명은 간단한 매트릭스 형태로 된 것 외에 전자원을 포함하는 이미지 형성 장치에 인가될 수 있다. 이러한 장치의 예들은 본 발명의 발명자들에 의해 제안되어 일본국 특허 공보 제2-257551호에 개시되어 있는 표면 전도 전자 방출 디바이스를 선택하기 위한 제어 전극을 포함하는 이미지 형성 장치를 포함하며, 면판과 제어 전극 사이 그리고 전자원과 제어 전극 사이에서 상술한 형태의 스페이서가 사용된다.
스페이서 및 측벽이 상술한 실시예의 반도체 박막으로 코팅되어 있는 경우 이들은 반도체 자체의 스페이서 및 측벽으로 대체될 수 있다. 이러한 경우라면 스페이서 및 측벽에는 임의의 반도체 막의 형성이 필요없게 된다.
본 발명의 기본 개념은 이미지를 표시하는 이미지 형성 장치에만 적용되지 않는다. 본 발명에 따른 이미지 형성 장치는 광원으로서 사용될 수 있고 감광 드럼 및 발광 다이오드를 포함하는 광학 프린터의 발광 다이오드를 대신할 수 있다. 이와 같은 경우에는 이미지 형성 장치가 라인형 광원으로서 사용될 수 있을 뿐만 아니라 m개의 행 방향 배선 및 n개의 열 방향 배선을 적절히 선택함으로써 동작될 수 있는 2차원 광원으로서 사용될 수 있다. 이 때 광을 직접 방출하는 상술한 예의 형광 부재는 전자로 충전될 때 잠상을 형성하는 부재로 대체될 수 있다.
끝으로, 본 발명의 개념은 전자 현미경의 경우에서와 같이 전자원으로부터 방출된 전자에 의해 조사되는 부재가 이미저 형성 부재와 같지 않은 배열에도 적용될 수 있다. 따라서, 어떤 결정된 물체를 조사하지 않는 전자 빔 발생 장치도 본 발명의 영역 내에 포함될 수 있다.

Claims (57)

  1. (정정) 전자 방출 다바이스를 갖는 전자원를 포함하는 진공 엔벨로프, 상기 전자 방출 디바이스로부터 방출된 전자 빔으로 조사되도록 배치된 타겟, 다른 전위가 인가되는 한 쌍의 전극들, 및 상기 한 쌍의 전극들 사이에 배치된 스페이서를 포함하는 전자 빔 장치에 있어서, 상기 스페이서는 도전성을 가지며, 상기 전극들 각각은 상기 스페이서와 전기적 접촉되며, 상기 전극들 중 적어도 하나는 상기 전극을 상기 스페이서에 전기적으로 접속하는 전기 도전성 접합 부재에 의해 접합점에서 상기 스페이서에 접촉하여 기계적으로 접합되는 것을 특징으로 하는 전자 빔 장치.
  2. (정정) 제1항에 있어서, 상기 한 쌍의 전극들 중 하나의 전극은 상기 전자 방출 디바이스를 포함하는 전자원을 구성하고, 상기 한 쌍의 전극들 중 다른 하나의 전극은 상기 전자 방출 디바이스로부터 방출된 전자빔을 제어하기 위한 제어 전극을 구성하는 것을 특징으로하는 전자 빔 장치.
  3. (정정) 제2항에 있어서, 상기 한 쌍의 전극들 중 전자원을 구성하는 상기 하나의 전극은 상기 전자 방출 디바이스에 전압을 인가하기 위한 전극인 것을 특징으로 하는 전자 빔 장치.
  4. (정정) 제2항에 있어서, 상기 제어 전극은 상기 전자 방출 디바이스로부터 방출된 전자 빔을 가속하기 위한 전극인 것을 특징으로 하는 전자 빔 장치.
  5. (정정) 제4항에 있어서, 상기 제어 전극은 상기 타겟 상에 배열되는 것을 특징으로 하는 전자 빔 장치.
  6. (정정) 제5항에 있어서, 상기 제어 전극은 메탈 백 플레이트인 것을 특징으로 하는 전자 빔 장치.
  7. (정정) 제1항에 있어서, 상기 스페이서는 장방형 평행 육면체인 것을 특징으로 하는 전자 빔 장치.
  8. (정정) 제1항에 있어서, 상기 스페이서는 컬럼 형상인 것을 특징으로 하는 전자 빔 장치.
  9. (정정) 제1항에 있어서, 상기 스페이서는 복수의 스페이서들 중 하나인 것을 특징으로 하는 전자 빔 장치.
  10. (정정) 제1항에 있어서, 상기 도전성은 105Ω/□ 및 1012Ω/□ 사이의 표면 전기 저항을 갖는 반도체 막에 의해 제공되는 것을 특징으로 하는 전자 빔 장치.
  11. (정정) 제1항에 있어서, 상기 전기 도전성 접합 부재는 전기 도전성 프릿 글래스인 것을 특징으로 하는 전자 빔 장치.
  12. (정정) 제1항에 있어서, 상기 전기 도전성 접합 부재는 그 표면이 전기 도전성 게터 재료로 피복된 절연성 프릿 글래스인 것을 특징으로 하는 전자 빔 장치.
  13. (정정) 제1항에 있어서, 상기 한 쌍의 전극들 중 전자 방출 디바이스를 포함하는 전자원을 구성하는 상기 하나의 전극은 상기 전극을 상기 반도체 막에 전기적으로 접속하는 전기 도전성 접합 부재에 의해 접합점에서 상기 스페이서에 접촉하여 기계적으로 접합되는 것을 특징으로 하는 전자 빔 장치.
  14. (정정) 제1항에 있어서, 상기 한 쌍의 전극들 중 전자 방출 디바이스를 포함하는 전자원을 구성하는 상기 하나의 전극 및 상기 한 쌍의 전극들 중 상기 전자 방출 디바이스로부터 방출된 전자 빔을 제어하기 위한 제어 전극을 구성하는 다른 하나의 전극은 모두 상기 전극을 상기 반도체 막에 전기적으로 접속하는 전기 도전성 접합 부재에 의해 접합점에서 상기 스페이서에 접촉하여 기계적으로 접합되는 것을 특징으로 하는 전자빔 장치.
  15. (정정) 제1항에 있어서, 상기 전자원은 복수의 열 방향 배선, 복수의 행 방향 배선 및 상기 열 방향 배선과 상기 행 방향 배선에 의해 배선된 복수의 전자 방출 디바이스를 포함하여 매트릭스 배선 구조를 형성하며, 상기 한 쌍의 전극들 중 상기 하나의 전극은 상기 열 방향 배선 또는 행 방향 배선 중 하나인 것을 특징으로 하는 전자 빔 장치.
  16. (정정) 제15항에 있어서, 상기 스페이서는 그 길이 방향이 상기 열 방향 배선 또는 상기 행 방향 배선과 평행하도록 장방형 평행 육면체인 것을 특징으로 하는 전자 빔 장치.
  17. (정정) 제1항에 있어서, 상기 전극과 상기 스페이서 간의 접합을 기계적으로 고정하기 위한 고정 부재가 상기 접합점들 중 적어도 하나의 접합점에 더 설치되는 것을 특징으로 하는 전자 빔 장치.
  18. (정정) 제17항에 있어서, 상기 고정 부재는 상기 전기 도전성 접합 부재로 피복되는 것을 특징으로 하는 전자 빔 장치.
  19. (정정) 제17항에 있어서, 상기 고정 부재는 절연성 프릿 글래스인 것을 특징으로 하는 전자 빔 장치.
  20. (정정) 제1항에 있어서, 상기 스페이서는 상기 접합점 전체에 전기 도전막을 가지며 상기 전기 도전막은 상기 반도체 막에 전기적으로 접속되는 것을 특징으로 하는 전자 빔 장치.
  21. (정정) 제1항에 있어서, 상기 상기 반도체 막은 상기 진공 엘벨로프의 측벽의 내측면 상에 제공되는 것을 특징으로 하는 전자 빔 장치.
  22. (정정) 제21항에 있어서, 상기 상기 반도체 막은 105Ω/□ 및 1012Ω/□ 사이의 표면 전기 저항을 갖는 것을 특징으로 하는 전자 빔 장치.
  23. (정정) 제1항에 있어서, 상기 전자 방출 디바이스는 냉음극 디바이스인 것을 특징으로 하는 전자 빔 장치.
  24. (정정) 제23항에 있어서, 상기 전자 방출 디바이스는 한 쌍의 디바이스 전극들 간에 전자 방출 영역을 포함하는 전기 도전막을 갖는 것을 특징으로 하는 전자 빔 장치.
  25. (정정) 제23항에 있어서, 상기 전자 방출 디바이스는 표면 도전형 전자 방출 디바이스인 것을 특징으로 하는 전자 빔 장치.
  26. (정정) 화상 형성 장치에 있어서, 전자 방출 다바이스를 갖는 전자원을 포함하는 진공 엔벨로프, 상기 전자 방출 디바이스로부터 방출된 전자 빔으로 조사되도록 배치된 타겟, 다른 전위가 인가되는 한 쌍의 전극들, 및 상기 한 쌍의 전극들 사이에 배치된 스페이서를 포함하고, 상기 스페이서는 상기 스페이서는 도전성을 가지며, 상기 전극들 각각은 상기 스페이서와 전기적 접촉되며, 상기 전극들 중 적어도 하나는 상기 전극을 상기 스페이서에 전기적으로 접속하는 전기 도전성 접합 부재에 의해 접합점에서 상기 스페이서에 접촉하여 기계적으로 접합되는 전자 빔 장치; 상기 전지 빔 장치에 의해 발생된 전자 빔으로 화상을 형성하기 위한 화상 형성 수단을 포함하는 화상 형성 장치.
  27. (정정) 제26항에 있어서, 상기 한 쌍의 전극들 중 하나의 전극은 상기 전자 방출 디바이스를 포함하는 전자원을 구성하고, 상기 한 쌍의 전극들 중 다른 하나의 전극은 상기 전자 방출 디바이스로부터 방출된 전자빔을 제어하기 위한 제어 전극을 구성하는 것을 특징으로하는 화상 형성 장치.
  28. (정정) 제27항에 있어서, 상기 한 쌍의 전극들 중 전자원을 구성하는 상기 하나의 전극은 상기 전자 방출 디바이스에 전압을 인가하기 위한 전극인 것을 특징으로 하는 화상 형성 장치.
  29. (정정) 제27항에 있어서, 상기 제어 전극은 상기 전자 방출 디바이스로부터 방출된 전자 빔을 가속하기 위한 전극인 것을 특징으로 하는 화상 형성 장치.
  30. (정정) 제29항에 있어서, 상기 제어 전극은 상기 타겟 상에 배열되는 것을 특징으로 하는 화상 형성 장치.
  31. (정정) 제30항에 있어서, 상기 제어 전극은 메탈 백 플레이트인 것을 특징으로 하는 화상 형성 장치.
  32. (정정) 제26항에 있어서, 상기 스페이서는 장방형 평행 육면체인 것을 특징으로 하는 화상 형성 장치.
  33. (정정) 제26항에 있어서, 상기 스페이서는 컬럼 형상인 것을 특징으로 하는 화상 형성 장치.
  34. (정정) 제26항에 있어서, 상기 스페이서는 복수의 스페이서들 중 하나인 것을 특징으로 하는 화상 형성 장치.
  35. (정정) 제26항에 있어서, 상기 도전성은 105Ω/□ 및 1012Ω/□ 사이의 표면 전기 저항을 갖는 반도체 막에 의해 제공되는 것을 특징으로 하는 화상 형성 장치.
  36. (정정) 제26항에 있어서, 상기 전기 도전성 접합 부재는 전기 도전성 프릿 글래스인 것을 특징으로 하는 화상 형성 장치.
  37. (정정) 제26항에 있어서, 상기 전기 도전성 접합 부재는 그 표면이 전기 도전성 게터 재료로 피복된 절연성 프릿 글래스인 것을 특징으로 하는 화상 형성 장치.
  38. (정정) 제26항에 있어서, 상기 한 쌍의 전극들 중 전자 방출 디바이스를 포함하는 전자원을 구성하는 상기 하나의 전극은, 상기 전극을 상기 반도체 막에 전기적으로 접속하는 전기 도전성 접합 부재에 의해 접합점에서 상기 스페이서에 접촉하여 기계적으로 접합되는 것을 특징으로 하는 화상 형성 장치.
  39. (정정) 제26항에 있어서, 상기 한 쌍의 전극들 중 전자 방출 디바이스를 포함하는 전자원을 구성하는 상기 하나의 전극 및 상기 한 쌍의 전극들 중 상기 전자 방출 디바이스로부터 방출된 전자 빔을 제어하기 위한 제어 전극을 구성하는 다른 하나의 전극은 모두 상기 전극을 상기 반도체 막에 전기적으로 접속하는 전기 도전성 접합 부재에 의해 접합점에서 상기 스페이서에 접촉하여 기계적으로 접합되는 것을 특징으로 하는 화상 형성 장치.
  40. (정정) 제26항에 있어서, 상기 전자원은 복수의 열 방향 배선, 복수의 행 방향 배선 및 상기 열 방향 배선과 상기 행 방향 배선에 의해 배선된 복수의 전자 방출 디바이스를 포함하여 매트릭스 배선 구조를 형성하며, 상기 한 쌍의 전극들 중 상기 하나의 전극은 상기 열 방향 배선 또는 행 방향 배선 중 하나인 것을 특징으로 하는 화상 형성 장치.
  41. (정정) 제40항에 있어서, 상기 스페이서는 그 길이 방향이 상기 열 방향 배선 또는 상기 행 방향 배선과 평행하도록 장방형 평행 육면체인 것을 특징으로 하는 화상 형성 장치.
  42. (정정) 제26항에 있어서, 상기 전극과 상기 스페이서 간의 접합을 기계적으로 고정하기 위한 고정 부재가 상기 접합점들 중 적어도 하나의 접합점에 더 설치되는 것을 특징으로 하는 화상 형성 장치.
  43. (정정) 제42항에 있어서, 상기 고정 부재는 상기 전기 도전성 접합 부재로 피복되는 것을 특징으로 하는 화상 형성 장치.
  44. (정정) 제42항에 있어서, 상기 고정 부재는 절연성 프릿 글래스인 것을 특징으로 하는 화상 형성 장치.
  45. (정정) 제26항에 있어서, 상기 스페이서는 상기 접합점 전체에 전기 도전막을 가지며 상기 전기 도전막은 상기 반도체 막에 전기적으로 접속되는 것을 특징으로 하는 화상 형성 장치.
  46. (정정) 제26항에 있어서, 상기 상기 반도체 막은 상기 진공 엘벨로프의 측벽의 내측면 상에 제공되는 것을 특징으로 하는 화상 형성 장치.
  47. (정정) 제46항에 있어서, 상기 상기 반도체 막은 105Ω/□ 및 1012Ω/□ 사이의 표면 전기 저항을 갖는 것을 특징으로 하는 화상 형성 장치.
  48. (정정) 제26항에 있어서, 상기 전자 방출 디바이스는 냉음극 디바이스인 것을 특징으로 하는 화상 형성 장치.
  49. (정정) 제48항에 있어서, 상기 전자 방출 디바이스는 한 쌍의 디바이스들 전극 간에 전자 방출 영역을 포함하는 전기 도전막을 갖는 것을 특징으로 하는 화상 형성 장치.
  50. (정정) 제48항에 있어서, 상기 전자 방출 디바이스는 표면 도전형 전자 방출 디바이스인 것을 특징으로 하는 화상 형성 장치.
  51. (정정) 복수의 열방향 배선과 복수의 행방향 배선에 의해 배선된 복수의 전자 방출 디바이스를 포함하여 매트릭스 배선 구조를 형성하는 진공 엔벨로프; 및 상기 복수의 배선과 전기적 접속되게 배열되는 경우 복수의 배선 간의 전기적 접속을 형성할 수 있는 플레이트형 스페이서를 포함하고, 상기 스페이서는 상기 열 방향 또는 행 방향 배선 중 하나의 배선과 전기적 접촉되는 것을 특징으로 하는 전자 빔 장치.
  52. (정정) 제51항에 있어서, 상기 플레이트형 스페이서는 그 길이 방향이 상기 열방향 또는 행방향 배선 중 하나의 배선과 평행하도록 장방형으로 육면체인 것을 특징으로 하는 전자 빔 장치.
  53. (정정) 제51항에 있어서, 상기 열방향 배선은 상기 행방향 배선 위에 적층되어 있으며 상기 스페이서는 상기 열방향 배선들 중 하나의 배선과 전기적 접촉되거나, 상기 행방향 배선이 상기 열방향 배선 위에 적층되어 있으며 상기 스페이서는 상기 행방향 배선들 중 하나의 배선과 전기적 접촉되는 것을 특징으로 하는 전자 빔 장치.
  54. (정정) 제51항에 있어서, 상기 스페이서는 그 표면 상에 반도체 막을 갖는 것을 특징으로 하는 전자 빔 장치.
  55. (정정) 제51항에 있어서, 상기 전자 방출 디바이스로부터 방출된 전자 빔으로 조사되도록 배열된 타겟을 더 포함하는 것을 특징으로 하는 전자 빔 장치.
  56. (정정) 제51항에 있어서, 상기 스페이서는 상기 열방향과 행방향 배선 중 하나의 배선에 부가하여 다른 전극과 전기적 접촉되는 것을 특징으로 하는 전자 빔 장치.
  57. (신설) 제56항에 있어서, 상기 다른 전극과 상기 열방향과 행방향 배선증 상기 하나의 배선에는 다른 전위가 인가되는 것을 특징으로 하는 전자 빔 장치.
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