KR100850562B1 - 전계 방출 디스플레이 - Google Patents

Abstract

본 발명은 전계 방출 디스플레이(field emission display: FED)에 관한 것으로, 어노드 플레이트(anode plate)와 캐소드 플레이트(cathode plate) 사이에 스페이서(spacer)가 구비된 전계 방출 디스플레이에 있어서, 상기 스페이서가 절연체와 반도체성 산화물질의 혼합상으로 이루어진 것을 특징으로 한다. 이러한 본 발명에 의하는 경우 스페이서의 비저항이 10⁸ -10¹⁰ Ωm의 범위를 가지고 이차전자 방출계수는 1에 가깝게 할 수 있어서, 스페이서에 대전되는 전하를 용이하게 외부로 빠져나가게 함으로써, 스페이서의 대전에 의한 전계의 왜곡을 방지할 수 있다.

전계 방출, 스페이서, 반도체

Description

전계 방출 디스플레이{Field Emission Display}

도 1은 종래의 마이크로 팁형 전계 방출 디스플레이에 적용된 FED 패널의 개략적인 단면도이고,

도 2는 상기 도 1의 A부를 확대한 단면도이고,

도 3은 본 발명의 바람직한 일 실시예에 따른 스페이서를 가지는 FED 패널의 개략적인 단면도이고,

도 4는 본 발명의 일례에 따른 전계 방출 디스플레이의 캐소드 플레이트를 나타내는 확대 단면도이고,

도 5는 본 발명의 일례에 따른 스페이서의 혼합상을 나타내는 모식도이고,

도 6a과 도 6b는 각각 본 발명의 일례에 따른 스페이서의 혼합상을 나타내는 전자 현미경 사진이고,

도 7은 본 발명의 일례에 따른 스페이서의 2차 전자 방출값을 나타내는 그래프이고,

도 8 및 도 9는 본 발명의 일례에 따른 스페이서를 제작하기 위한 그린시트(green sheet)와 이로부터 스페이서를 제조하는 과정을 나타내는 모식도이다.

본 발명은 전계 방출 디스플레이(field emission display: FED)에 관한 것으로, 특히 FED의 스페이서에 대한 것이다. 더욱 상세하게는, 스페이서의 대전에 의해 발생하는 2차 전자의 발생을 억제하여, 전계의 왜곡이 일어나는 것을 방지할 수 있는 FED의 스페이서 재질에 대한 것이다.

전계방출소자(FED:Field Emission Device)는 전극구조가 간단하고, CRT와 같은 원리로 고속동작이 가능하며, 풀 칼라(full-color), 풀 그레이 스케일(full-gray scale), 높은 휘도, 높은 비디오 레이트(video rate) 속도 등 디스플레이가 갖추어야야 할 장점들을 고루 갖추고 있다.

도 1은 종래의 마이크로 팁형 전계 방출 디스플레이에 적용된 FED 패널의 개략적인 단면도이고, 도 2는 상기 도 1의 A부를 확대한 단면도이다.

여기에 도시된 바와 같이, FED 패널은 어노드 플레이트(anode plate)(1)와 캐소드 플레이트(cathode plate)(2)가 진공상태의 갭(gap)(3)이 형성되도록 일정간격을 두고 상,하측에 설치되어 있고, 상기 어노드 플레이트(1)와 캐소드 플레이트(2)의 사이에 갭(3)이 유지될 수 있도록 스페이서(spacer)(4)가 구비되어 있다. 그리고, 상기 어노드 플레이트(1)는 전면판(5)의 내측면에 콘트라스트(contrast)를 높이기 위한 블랙 메트릭스(black matrix)(6)와 형광체(7) 및 어노드 전극((8)이 차례로 형성되어 있고, 상기 스페이서(4)의 하측에는 그라운드 전극(9)이 형성되어 있다.

또한, 상기 캐소드 플레이트(2)는 기판(11)의 상면에 캐소드 전극(12)이 형성되어 있고, 그 캐소드 전극(12)의 상면에는 전자방출원인 에미터(emitter)(13)가 형성되어 있다. 또한, 상기 캐소드 전극(12)의 상측에는 에미터(13)에서 발생되는 전자를 끌어내기 위한 게이트(gate)(14a)가 형성된 게이트 전극(14)이 형성되어 있고, 게이트 전극(14)과 캐소드 전극(12)은 게이트 인슐레이터(insulator)(15)에 의해 절연이 되어 있다. 그리고, 상기 게이트 전극(14)의 상측에는 전자를 집속하기 위한 포커싱 전극(16)이 설치되어 있고, 그 포커싱 전극(16)과 게이트 전극(14)은 포커싱 인슐레이터(17)에 의해 절연되어 있다.

상기와 같은 구조를 가지는 전계방출소자는 게이트 전극(14)과 캐소드 전극(12)의 양단에 충분한 전압이 인가되면 이로인해 강한 전계가 형성되며, 그와 같이 형성된 전계에 의해 에미터(13)에서 양자역학적 터널링 현상에 의해 전자들이 방출되는 것이다. 방출된 전자들은 게이트 전극(14)의 게이트(14a)를 통과하게 되며, 이때 전계방출어레이(FEA:Field Emitter Array)는 게이트 전극(14)과 캐소드 전극(12)을 통하여 메트릭스 어드레스(matrix addres)되며, 게이트 전극(14)에 전압이 걸리는 시간동안 전자의 방출되어 진다.

이와 같이 방출되어 가속된 전자들은 상측의 어노드 전극(8) 후면에 위치한 형광체(7)의 픽셀(pixel)에 높은 에너지를 가지고 충돌하여 발광하며, 메트릭스 배열된 R(red), G(green), B(blue)의 형광체 도트들(phosphor dots)에 의해 칼라 디스플레이(color display)가 구현되어 진다.

상기와 같은 전계방출소자에서 높은 색순도와 휘도를 갖는 패널을 제작하기 위해서는 에미터(13)에서 방출된 전자가 정확히 그에 대응되는 형광체(7)에 가속되어 충돌하여야 한다. 만약 전자가 에미터(13)에 해당하는 형광체(7)를 때리지 못하고 인접하고 있는 형광체(7)를 때리게 되면 인접 형광체(7)에서도 발광이 일어나서 색순도가 떨어지는 문제가 발생된다. 또한 해당되는 형광체(7)는 휘도가 그만큼 감소되어 어둡게 나타난다. 따라서 이상적인 전계방출소자의 전자빔은 캐소드 플레이트(2)에서 수직하게 이동하여 각 해당하는 형광체(7)만을 여기하여야 한다.

전자빔은 근본적으로 등전위면에 수직하게 이동하는 힘을 받게 된다. 서로 평행하게 마주보고 있는 캐소드 플레이트(2)와 어노드 플레이트(1) 사이에 전압이 인가되면 두판의 사이에는 두판과 평행인 등전위면이 형성되므로 전자빔은 캐소드 플레이트(2)에 수직하게 이동하여야 한다. 그러나 실제 전계방출소자에서는 이와 같은 전자빔의 이동을 방해하여 빔의 왜곡을 발생시키는 요소들이 존재한다.

여러 가지 요소들 중 스페이서(4)에 의한 전자빔의 왜곡이 가장 심각한 문제를 나타내고 있다. 전계 방출 표시소자에서 전계를 유지하기 위해서는 스페이서(4)는 기본적으로 절연체이어야 한다. 절연체는 이차전자 방출계수가 1보다 크기 때문에 인접 에미터(13)에서 전자빔을 맞는 경우 (+)로 대전이 이루어진다. 이런 스페이서(4)의 대전은 스페이서(4) 주변의 전계를 왜곡하고 이에 의하여 전자빔의 왜곡이 발생된다.

따라서, 종래에는 상기와 같은 전계 왜곡을 방지하기 위한 여러 가지의 방안들이 제안되고 있다. 그 방안중 대표적인 것은 스페이서(4)의 측면에 이차전자방출계수가 낮은 물질을 증착하는 방법, 스페이서(4)의 측면에 전도성박막을 증착하는 방법, 스페이서(4)의 측면에 금속의 전극띠를 형성하는 방법 등이 있다. 그러나 이와 같은 방법들은 스페이서(4)를 제작한 후에 별도의 공정을 추가하여 행해지는 것으로 제조과정 및 제조원가를 증가시키는 문제점이 있었다.

이에 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 전계 왜곡을 방지하기 위한 별도의 후속처리 공정 없이, 절연체에 반도체성 산화물질이나 혹은 나노 금속 분말을 혼합하여 스페이서를 제조함으로써, 스페이서 자체에 전하가 축척되는 것을 방지하고자 함이다. 즉, 일정한 범위 내의 비저항을 가지는 스페이서를 제조하는 것만으로, 스페이서에 대전되는 전하를 용이하게 외부로 빠져 나가게 함으로써, 스페이서의 대전에 의한 전계의 왜곡을 방지할 수 있는 FED를 제조하고자 하는 것이 본 발명의 목적이다.

상술한 바와 같은 목적을 달성하기 위한 본 발명에 따른 전계 방출 디스플레이(field emission display: FED)는 어노드 플레이트(anode plate)와 캐소드 플레이트(cathode plate) 사이에 스페이서(spacer)가 구비된 전계 방출 디스플레이에 있어서, 상기 스페이서는 절연체와 반도체성 산화물질의 혼합상으로 이루어진 것을 특징으로 한다.

여기서, 상기 반도체성 산화물질은 ZnO, MgO, B₂O₃ 및 K₂O 로 이루어진 군에서 하나 이상 선택된 것이 바람직하고, 상기 스페이서는 절연체와 금속 분말의 혼합상을 더 포함하는 것이 더욱 바람직하다.

나아가, 상술한 바와 같은 FED에 있어서, 상기 스페이서는 10⁸ 내지 10¹⁰ Ωm 범위 내의 비저항 값을 가지는 것이 가능하다.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알여주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

도 3은 본 발명의 바람직한 일 실시예에 따른 스페이서를 가지는 FED 패널의 개략적인 단면도이고, 도 4는 본 발명의 일례에 따른 전계 방출 디스플레이의 캐소드 플레이트를 나타내는 확대 단면도이다.

먼저, 도 3에 도시된 바와 같이, 본 발명에 따른 FED는 상부의 어노드 플레이트(101)와 하부의 캐소드 플레이트(102)가 일정간격으로 두고 배치되어 있고, 상기 어노드 플레이트(101)와 캐소드 플레이트(102) 사이의 가장자리에는 내부를 진공으로 유지할 수 있도록 실링하는 실링재(미도시)가 설치되어 있으며, 그 실링재(미도시)가 설치된 어노드 플레이트(101)와 캐소드 플레이트(102)의 내부에는 어노드 플레이트(101)와 캐소드 플레이트(102)가 항상 일정간격이 유지될 수 있도록 스페이서(104)가 설치되어 있다. 그리고, 상기 어노드 플레이트(101)는 소정면적의 전면유리(111) 내측면에 형광체(112)가 형성된 구조로 되어 있다.

또한, 도 4에 도시된 바와 같이 상기 캐소드 플레이트(102)는 후면유리(201)의 상면에 형성되는 제1버퍼층(202) 및 제2버퍼층(203)과, 그 제2버퍼층(203)의 상면에 형성되는 하부전극(204)과, 그 하부전극(204)의 상면에 형성되는 터널절연막(205)과, 그 터널 절연막(205)의 외측에 형성되는 필드절연막(206)과, 상기 터널절연막(205)의 상면에 형성되는 상부전극(207)과, 그 상부전극(207의 외측에 형성되는 상부전극버스(208)와, 그 상부전극버스(208)의 상부에 차례로 형성되는 오버행 절연막(209) 및 탑전극(210)으로된 MIM(metal-insulator-metal)형의 전계방출소자(211)들이 형성되어 있어서, 상부전극(207)과 하부전극(204)에 전계를 가했을때 터널절연막(205)에서 전자가 상측의 형광체(112) 방향으로 방출되어 지도록 되어 있다.

상기한 구조를 가지는 본 발명에 있어서, 상기 어노드 플레이트(101)와 캐소드 플레이트(102)의 사이에 설치되는 스페이서(104)는 절연체와 반도체성 산화물질의 혼합상으로 이루어진 것을 특징으로 한다.

일반적으로 FED에 있어서 전계를 일정하게 유지하기 위해서는 스페이서가 기본적으로 절연체로 이루어져야 한다. 그래서, 스페이서는 절연성 재료나 세라믹 물질로 이루어지는 것이 보통이다. 그러나, 이와 같이 절연성 재료나 세라믹 물질로만 이 루어지는 스페이서는 이차전자 방출계수가 1보다 크고, 비저항도 10¹⁰ 내지 10¹² Ωm 범위에 달하기 때문에, 인접 에미터(emitter)에서 전자빔을 맞는 경우 (+)로 대전이 이루어져 전자의 왜곡이 발생하는 것이다.

이에 본 발명자들은 절연체만으로 이루어진 FED의 스페이서가 가지는 비저항 값과 2차 전자 방출 계수를 낮추기 위하여, 스페이서 또는 스페이서 재료의 열팽창계수, 표면전도성, 내구성 및 반응성의 4가지 조건을 바탕으로, 스페이서를 제조하기 위한 원료물질을 선택하였다. 그 결과, 종래의 일반적인 절연성 물질에 반도체성 산화물질을 혼합시켜, 절연체와 반도체성 산화물질의 혼합상으로 스페이서를 제조하는 경우, 10⁸ ~ 10¹⁰Ωm 범위 내의 비저항 값을 가지고 이차전자 방출계수도 1에 가까운 스페이서를 제조할 수 있었다.

구체적으로, 본 발명에서 사용한 절연성 물질로는 FED의 상하판 재료로 사용되는 soda-lime glass의 열팽창 계수(8.9×10^-6/℃)와 가장 유사한 값(8.8×10^-6/℃)을 가지는 알루미나(Al₂O₃)를 사용하였다. 상기 알루미나는 표면전도성이 10¹⁰ ~ 10¹²Ωm 범위 내에 있어서, 절연체로서 스페이서에 요구되는 최소한의 조건을 만족시킨다.

그리고, 본 발명에서는 반도체성을 띠는 산화물질로써 ZnO, MgO, B₂O₃ 및 K₂O 로 이루어진 군에서 하나 이상 선택된 것을 사용한 것이 특징이다. 이에 따라, 절연체와 반도체성 산화물질의 혼합상으로 스페이서를 제조하는 경우, 도 5에 나타난 바와 같이 절연체 사이에 반도체 아일랜드(island)이 혼합되어 있는 내부 구조를 만들어 낼 수 있으며, 이는 상기한 반도체 아일랜드 사이로 전자가 이동할 후 있는 최소한의 경로를 제공할 수 있어서, 절연체에 전도성을 부여하는 것이 가능하고, 이에 따라 스페이서의 비저항 값을 감소시킬 수 있는 것이다. 도 6a과 도 6b는 각각 본 발명의 일례에 따른 스페이서의 혼합상을 나타내는 현미경 사진이고, 여기에 도시된 바와 같이 실제로 스페이서의 내부 구조는 절연체 사이에 반도체 아일랜드(island)가 혼합되어 있는 혼합상임을 확인할 수 있다.

또한, 본 발명에 따라 절연체에 반도체성 산화물질을 혼합함에 있어서, 도 5에 나타난 바와 같은 반도체 아일랜드의 비율을 높여서 상기 반도체 아일랜드의 간격을 좁히는 경우, 전도성을 더욱 증가시킬 수 있다. 이를 통하여, 반도체성 산화물질의 조성에 따라 스페이서의 비저항 값을 조절할 수 있는 것이다. 즉, 반도체성 산화물질이 포함되는 양을 조절하여 스페이서의 저항값을 10⁸ ~ 10¹⁰Ωm 범위 내로 조절하고, 도 7에 나타난 바와 같이 이차전자 방출계수도 1에 가깝게 조절할 수 있는 것이다.

나아가, 상술한 바와 같이 절연체에 혼합되는 반도체성 산화물질의 양을 조절하여 스페이서의 저항값을 조절하는 것도 가능하지만, 본 발명에서는 특별히 상기 절연체에 반도체성 산화물질과 함께 금속 분말을 더 포함시켜서 스페이서의 저항값을 조절하는 것이 가능하다. 본 발명에서 사용하는 상기 금속 분말은 나노 크기(10^-9m)의 입자 형태를 가지는 나노 금속 파우더로서, 예를 들어 나노 크기의 은(Ag) 입자를 포함하는 파우더를 사용하는 것이다. 금속 분말은 전도성이 우수하기 때문에 미량으로도 스페이서의 비저항 값이나 이차 전자 방출계수를 조절할 수 있어서 유용하다. 이에 따르면, 본 발명에 따른 스페이서는 절연체와 금속 분말의 혼합상을 더 포함할 수 있다.

한편, 본 발명에서는 상기한 절연체와 반도체성 산화물질 및 금속 분말 이외에, 각종 솔벤트(Solvent), 바인더(Binder), 계면활성제(Surfactant), 가소제(plasticizer) 등을 하기의 표 1에 나타난 비율로 혼합하여, Tape casting 법에 의해 스페이서를 위한 그린시트(Green sheet)를 제조할 수 있다.

[표 1: 스페이서의 성분 및 조성]

구 분	재 료 (원료명)	조성비	비고
솔벤트 (Solvent)	EtOH, MEK, Xylenes, MEK-toluene, Milli-Q water 등.	분말(powder) 대비30~50wt%	입자분산에 절대적인 영향을 미침. 극성 고려 재료 선정.
계면활성제 (Surfactant)	Hypermer, Menhaden fish oil, SDS(Sodium Dodecyl Sulfate) 등.	분말(powder) 대비 2~5wt%	입자분산을 도우는 계면활성제.
바인더 (Binder)	PVB, PVA, Vinyl, Acrylic, Cellulose 계열 등.	분말(powder) 대비 2~11wt%	점도, 유동성, 가소성, 강도 조절
가소제 (plasticizer)	Butylbenzyl phthalate Poly(alkylene glycol) 등.	분말(powder) 대비 3~5wt%	Binder 기능활성화
분말(powder)	Al2O3와 SiO2, MgO, TiO2, ZnO, B2O3, K2O 등 δ~1의 반도체성 산화물질 및 Ag을 비롯한 나노 금속 파우더	40~80wt%
기타	기타 clay 등.	분말(powder) 대비 0~1wt%	제포, 윤활, 강도 조절

상기한 표 1에 나타난 바와 같이, 본 발명에 따라 스페이서 제작을 위한 그린시트는 절연체와 반도체성 산화물질(나노 금속 파우더를 포함하는 것도 가능)의 혼합 분말 40~80wt%를 기준으로, 솔벤트가 입자의 분산이나 극성에 따라 30~50wt% 범위 내로 추가 될 수 있고, 계면활성제가 입자의 분산 정도에 따라 2~5wt%로 추가될 있으며, 바인더는 슬러리의 점도, 유동성, 가소성 및 강도에 따라 2~11wt%로 그리고 가소제는 바인더의 기능 활성화를 위하여 3~5wt%로 추가될 수 있다.

상술한 바와 같은 조성을 가지는 스페이서를 위한 그린시트용 슬러리(802)는 도 8에 나타난 바와 같은 roll-to-roll 타입의 tape caster(804)를 이용하여 이형필름(803)과 함께 그린시트(801)로 제작될 수 있다. 이어서, 이렇게 제조된 그린시트(901)는 도 9에 도시된 것처럼 Vacuum micro scope cutting 장치를 이용하여 패널(panel)에 적용 가능한 범위의 크기로 컷팅(cutting)(902)하여 구조물을 만들고, 온도 profile을 정확하게 제어하여 소성하는 과정을 거침으로써, 스페이서(903) 제작을 완료한다.

그린시트 형태로 제조하는 미세 스페이서는 소결공정에서 발생하는 결점(defect)이 구조물의 강도와 같은 물성에 많은 영향을 미치기 때문에 소결 공정이 매우 중요하다. 본 발명자들은 이러한 소결 공정을 바인더 분해-저융점 온도 물질 안정화-완전 소성의 3단계의 형태로 진행하였다.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

상술한 바와 같이 본 발명은 전계 왜곡을 방지하기 위한 별도의 후속처리 공정 없이, 절연체에 반도체성 산화물질이나 혹은 나노 금속 분말을 혼합하여 스페이서를 제조함으로써, 스페이서 자체에 전하가 축척되는 것을 방지할 수 있다. 즉, 10⁸ ~ 10¹⁰Ωm 범위 내의 일정한 비저항을 가지는 스페이서를 제조하는 것만으로, 스 페이서에 대전되는 전하를 용이하게 외부로 빠져나가게 함으로써, 스페이서의 대전에 의한 전계의 왜곡을 방지할 수 있는 FED를 제공할 수 있는 효과가 있다.

이러한 본 발명에 의하는 경우, 쉽게 대전 되지 않으면서 내부에 전자가 이동할 수 있는 최소한의 경로를 가진 스페이서를 통하여, 상기 스페이서에 대전된 전하의 외부이동을 가능하게 할 수 있다. 또한, 이차전자의 방출이 1에 가까우며 물리적 강도가 높은 스페이서를 복잡하고 비용이 많이 소요되는 후 공정 없이 대량으로 생산할 수 있으며, 스페이서가 적용될 평판 표시 소자의 특성에 맞게 다양한 형태로 제조 할 수 있는 효과가 있다.

Claims (4)

1. 어노드 플레이트(anode plate)와 캐소드 플레이트(cathode plate) 사이에 스페이서(spacer)가 구비된 전계 방출 디스플레이(field emission display: FED)에 있어서,

   상기 스페이서는 절연체와 반도체성 산화물질 및 금속 분말의 혼합상으로 이루어지고,

   상기 반도체성 산화물질은 ZnO, MgO, B₂O₃ 및 K₂O 로 이루어진 군에서 하나 이상이 선택된 것이며,

   상기 금속 분말은 은(Ag) 입자를 포함하는 것을 특징으로 하는 전계 방출 디스플레이.
2. 삭제
3. 삭제
4. 제1항에 있어서, 상기 스페이서는 10⁸ 내지 10¹⁰ Ωm 범위 내의 비저항 값을 가지는 것을 특징으로 하는 전계 방출 디스플레이.

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