KR100202045B1

KR100202045B1 - 전자 방출 디바이스, 전자 소스 및 이미지 형성 장치와 이들을 제조하는 방법

Info

Publication number: KR100202045B1
Application number: KR1019970015790A
Authority: KR
Inventors: 마사아끼 시바따
Original assignee: 미따라이 하지메; 캐논 가부시끼가이샤
Priority date: 1996-04-26
Filing date: 1997-04-26
Publication date: 1999-06-15
Also published as: JP3382500B2; DE69719839T2; CN1174400A; CN1115708C; JPH1040807A; EP0803890A1; US6366015B1; US6334803B1; EP0803890B1; DE69719839D1

Abstract

표면 전도형 전자 방출 디바이스는 기판 상의 한 쌍의 전극 사이에 전자 방출 영역을 갖는 전기전도막을 포함한다. 전기전도막은 유기 금속 화합물 또는 착물(organic metal compound or complex thereof)의 프리커서막(precursor film)을 생성한 다음, 유기 금속 화합물 또는 착물의 분해 온도 이상으로 막의 온도를 유지하면서 전압을 막에 인가하여, 프리커서막을 전기전도막으로 변화시킨다. 이러한 다수의 전자 방출 디바이스들은 전자 소스를 구성하기 위해 매트릭스 또는 사다리 형태로 기판 상에 배열된다. 이러한 전자 소스는 이미지 형성 부재를 형성하기 위해 전자 소스와 마주 향하여 배치된 이미지 형성 부재로서 사용된다.

Description

전자 방출 디바이스, 전자 소스 및 이미지형성 장치와 이들을 제조하는 방법

본 발명은 전자 방출 디바이스를 제조하는 방법, 전자 소스를 제조하는 방법, 및 그러한 전자 소스를 포함하는 이미지 형성 장치를 제조하는 방법에 관한 것이다.

두가지 유형의 전자 방출 디바이스가 공지되어 있는데, 그중 하나는 열전자 방출형이고 다른 하나는 냉음극 전자 방출형이다. 이들 중에서, 냉음극 방출형은 전계 방출형(이하 FE형이라 부르기로 한다) 디바이스, 금속/절연층/금속형(이하 MIM형이라 부르기로 한다) 전자 방출 디바이스 및 표면 전도형 전자 방출 디바이스에 적용된다.

FE형 디바이스의 예로서는 W. P. Dyke 및 W. W. Dolan에 의해서 Advance in Electron Physics, 8, 89(1956)에 전계 방출이라는 제목으로 발표된 논문과 C. A. Spindt에 의해서 J. Apl. Phys., 47, 5248(1976)에 몰리브덴 콘들을 갖고 있는 박막 전계 방출 캐소드의 물리적 특성이라는 제목으로 발표된 논문에 제안되어 있는 것들을 포함한다.

MIN 디바이스의 예들을 C. A. Mead에 의해서 J. Appl. Phys., 32, 646(1961)에 발표된 논문에 기술되어 있다.

표면 전도형 전자 방출 디바이스의 예로서는 M. I. Elinson에 의해서 Radio Eng. Elestron Phys., 10(1965)에 발표된 것이 있다.

냉음극형 전자 방출 디바이스를 이용하는 공지된 이미지 형성 장치는 다수의 전자 방출 디바이스를 상부에 갖고 있는 전자 소스 기판과 투명 전극 및 형광체가 설치된 애노드 기판을 엔벨로프 내에서 서로 마주 보도록 평행하게 배열한 후 이 엔벨로프를 소개하므로서 실현된 평탄형 전자 빔 디스플레이 패널을 구비하고 있다.

I. Brodie에 의해 Advanced technology: 평판 냉음극 CRT's에 발표된 정보 표시, 1/89, 17(1989)은 전계 방출형 전자 방출 디바이스를 포함하는 이미지 형성 장치를 기술하고 있다.

한편, 일본국 특허 출원 공개 공보 7-235255는 표면 전도형 전자 방출 디바이스를 포함하는 이미지 형성 장치를 기술하고 있다.

일반적인 음극선관(CRTs)에 비교해 볼 때, 광 웨이트(weight) 및 대형 스크린 이미지 형성 장치에는 평탄형 전자 빔 디스플레이 패널들이 헐씬 더 적합하다. 이들은 액정, 플라즈마 디스플레이 패널 및 전계발광 디스플레이 패널을 이용하는 것들을 포함해서 다른 공지된 평탄형 디스플레이 패널 보다도 더 밝고 고품질의 이미지를 제공할 수 있다.

이하, 공지된 표면 전도형 전자 방출 디바이스 및 그러한 디바이스를 제조하는 방법은 물론이고 그러한 디바이스를 포함하는 디스플레이이 패널과 앞서 인용한 일본국 특허 공개 공보 7-235255에 기술되어 있는 것을 제조하는 방법에 대해서 간략히 요약해 보기로 한다.

제18도는 고려되고 있는 유형의 표면 전도형 전자 방출 디바이스를 개략적으로 도시하고 있다. 이 표면 전도형 전자 방출 디바이스는 기판(1), 한 쌍의 전극(2 및 3) 및 전기전도 박막(4)을 포함하며, 이 박막은 통상적으로 유기 팔라듐 화합물 막을 베이킹(baking)하므로서 형성된 팔라듐 박막이다. 전자 방출 영역(5)은 이하 설명되는 바와 같이 통전 포밍(energization forming)이라 일컫는 전류 전도 처리될 때 생산된다.

일반적으로, 표면 전도형 전자 방출 디바이스의 전기 전도 박막(4)은 이 디바이스가 전자 방출을 위해 사용되기 전에 전자 방출 영역(5)을 생성하기 위하여 통전 포밍 처리된다. 통전 포밍 처리에 있어서, 정전압 DC 또는 통상적으로 1 V/min의 속도로 매우 천천히 상승하는 슬로우 상승 DC 전압이 전기전도막(4)의 소정의 양단에 인가되면, 이 막이 부분적으로 파괴되거나 왜곡 또는 변형되어 전기적 저항이 매우 높은 전자 방출 영역(5)이 생상된다. 그래서, 전자 방출 영역(5)은 통상 내부에 틈 또는 틈들을 포함하고 있는 전기전도막(4)의 일부이므로 전자들이 틈(들)을 포함하는 영역 또는 이 영역 근처로부터 방출될 수 있다. 일단 통전 포밍 처리되면, 표면 전도형 전자 방출 디바이스는 적절한 전기전도막(4)에 인가되어 이 디바이스를 통해 전류가 흐르게될 때는 언제나 전자 방출 영역(5)으로부터 전자가 방출하기 시작한다.

통전 포밍 처리 후에, 이 디바이스는 양호하게는 활성 처리되는데, 이 활성 처리란 디바이스 전류 If 및 디바이스의 방사 전류 Ie를 현저하게 변화시키기 위한 처리를 말한다.

통상적으로 활성 처리는 가스 유기물을 함유하는 대기중에서 적절한 펄스 전압을 전자 방출 영역에 반복해서 인가하므로서 실행된다. 이 처리의 결과로서, 대기중에 함유되어 있는 유기물로 생성된 카본 또는 카본 화합물은 이 디바이스에 피착되어 디바이스 전류 If와 방사 전류 Ie가 현저하게 변화된다.

한편, 이미지 형성 장치에 이용될 디스플레이 패널은 상부에 매트릭스 또는 평행한 사다리 형태로 배열되어 있는 다수의 전자 방출 디바이스를 갖고 있는 전자 소스 기판과, 전자 소스 기판으로 부터 방출된 전자들이 조사될 때 광을 방출하도록 되어 있는 형광체와 필요에 따라 제어 전극을 갖추고 있는 정면판을 진공 엔벨로프내에 서로 마주볼 수 있게 평행하게 배열 하므로서 제공될 수 있다.제19도는 표면 전도형 전자 방출 디바이스들을 매트릭스 형태로 배열하므로서 실현된 전자 소스를 포함하는 디스플레이 패널을 개략적으로 도시하고 있다. 제19도에서, 전자 소스는 상부에 다수의 전자 방출 디바이스를 갖고 있는 전자 소스 기판, 전자 소스 기판(201)을 단단하게 유지하는 후부판(202) 및 유리 기판의 내부 표면에 형광막(204)과 금속 백(205)을 배열하므로서 실현된 정면판(203)을 포함하고 있다. 참조 번호 206은 프릿 유리에 의해서 후부판(202) 및 정면판(203)이 결합되어 있는 지지 프레임을 가리킨다. 참조 번호(207)은 전자 소스 내의 매트릭스 와이어들에 대응되게 배열된 단자 Doxl 내지 Doy1-Doyn 및 고 전압 단자(208)을 갖추고 있는 진공 엔벨로프를 가리킨다.

상술한 바와 같은 디스플레이 패널은 구동 펄스 전압을 선택적으로 인가함으로서 간단한 매트릭스로 전자 소스 기판상에 배열된 전자 방출 디바이스들 중에서 선택된 디바이스들로부터 전자들을 방출하도록 구성할 수 있다. 전자 방출 디바이스들로부터 방출된 전자빔에 비례하게 형광체가 만족스럽게 활성화되도록 1 내지 10 KV의 높은 DC전압을 고전압 단자(208)에 인가한다.

고품질의 비교적 밝은 이미지를 표시할 수 있는 이미지 형성 장치는 앞서 설명한 방식으로 표면 전도형 전자 방출 디바이스를 포함하는 디스플레이 패널과 적절한 구동 회로를 결합하므로서 실현할 수 있다.

앞서 설명한 바와 같이, 표면 전도형 전자 방출 디바이스를 제조하는 임의 전형적인 공지된 방법을 이용하여 전기 전도 박막을 통전 포밍 처리하므로서 전자 방출 영역(5)을 정상적으로 형성할 수 있다. 이러한 처리는 전기 전도 박막을 전기적으로 활성화시키기 위해 상당한 전기량을 필요로 한다. 공통 기판상에 많은 수의 표면 전도형 전자 방출 디바이스를 형성할 때, 이들중 비교적 많은 수의 디바이스가 단일 동작(예를들어, 행단위로(on row by row basis)으로 동시에 통전 포밍 처리되는 것이 바람직 하지만, 각각의 디바이스가 통전 포밍 처리에 상당한 양의 전력을 소모한다면 이 숫자는 제한될 수 밖에 없다. 이러한 문제는 전력 소비율을 줄이기 위하여 전기 전도 박막(4)의 두께를 감소시키거나 및/또는 전자 전도 박막(4)을 위해 미립자들을 포함하는 막을 이용하므로서 해결하여 왔다.

다른 말로, 표면 전도형 전자 방출 디바이스의 전기 전도 박막으로서 이용되는 초박막 또는 미립자막은 전기전도막 재료의 융점 보다 낮은 온도에서 융해되어 집합(aggregation)되기 때문에 통전 포밍 처리에 적은 전력을 소모한다는 장점을 갖고 있다.

한편, 표면 전도형 전자 방출 디바이스를 포함하는 디스플레이 패널을 제조하는 공정은 각각으 디바이스에 전기 전도 박막을 형성한 후에 이하 설명되는 바와 같은 가열 단계를 포함한다.

먼저, 디스플레이 패널의 엔벨로프(207)은 후부판(202), 정면판(203) 및 지지 프레임(206)을 포함하는 것으로서 내부가 진공 상태로 되도록 소개되야만 하는 콘테이너이다. 그러므로, 이들 구성 요소들은 통상적으로 프릿 유리에 의해서 서로 접착되지만 이러한 동작을 위해서는 프릿 유리가 대기중에서 또는 질소 대기 중에서 10분 이상 동안 400 내지 500

의 온도로 베이크되야만 한다.

또한, 이러한 형태의 디스플레이 패널은 전자 소스 기판(201)과 정면판(203)에 배열된 형광막(204) 사이에 고 전압을 인가하므로서 정상적으로 이미지 표시를 위한 동작을 한다. 전자 소스 기판(201)과 형광막(204)은 전자빔이 바람직하지 않게 퍼지는 것을 방지하기 위해 1과 10

사이의 짧은 거리 만큼 분리되어 있다. 다른 말로, 전자 소스 기판(201)과 형광막(204) 사이의 전계 세기는 10KV의 전압이 형광막에 인가될 때 10^-6과 10^-7V/m 사이의 높은 전계 세기가 된다.

그러한 전계 세기 하에서 표면 전도형 전자 방출 디바이스가 구동되어 동작할 때, 비정상적 전계 충전 및 방전과 같은 바람직하지 않은 현상이 나타날 수 있으므로, 엔벨로프(207) 내의 압력이 충분히 낮게 유지되지 않는 경우에는 엔벨로프(207)내에서 잔여 분자들이 이온화되어 표면 전도형 전자 방출 디바이스들중 몇몇이 파괴될 수 있다.

특히, 활성 처리 동안 엔벨로프(207) 내에 주입된 가스 유기물에 의해서 엔벨로프(207)의 내부가 적어도 일시적으로 오염될 수 있다.

그러므로, 엔벨로프(207)은 그것이 완전히 밀봉되기 전에 예를들어 300 내지 400

의 온도로 10시간 이상동안 완전히 베이크되야만 한다.

통전 포밍을 위한 열 저항 및 감소된 전력 소모라는 두가지의 필요조건이 최근까지는 만족되지 않았을 지라도 어떤 경우에 있어서는 400 또는 500

의 높은 온도로 실행되는 긴 가열 동작에 있어서 표면 전도형 전자 방출 디바이스들의 구성 요소는 충분한 내열성을 가질 필요가 있다.

앞서 설명한 상황 인식 하에서, 통전 포밍 단계 동안에 저전력 소모율로 가열단계 동안 높은 내열성을 갖고 있는 전기 전도 박막(4) 내에 전자 방출 영역(5)이 생성될 수 있는 표면 전도형 전자 방출 디바이스를 제조하는 방법에 대한 필요성이 요구되어 왔다.

제1a도, 제1b도, 제1c도 및 제1d도는 본 발명을 실시하는 양호한 방식으로 표면 전도형 전자 방출 디바이스를 제조하는 단계들을 개략적으로 도시한 도.

제2a도, 제2b도 및 제2c도는 본 발명을 실시하는 다른 양호한 방식으로 표면 전도 이미지 형성 장치를 제조하는 단계들을 개략적으로 도시한 도.

제3a도 및 제3b도는 본 발명의 목적인 통전 포밍(energization forming)을 위해 이용될 수 있는 서로다른 두 개의 전압 펄스 파형을 개략적으로 도시한 그래프.

제4도는 본 발명의 목적에 이용될 수 있는 전기전도막의 성능을 개략적으로 도시한 그래프.

제5도는 본 발명에 따른 전자 방출 디바이스의 성능을 평가하기 위해 이용되는 계기 시스템의 개략도.

제6도는 본 발명에 따른 전자 방출 디바이스의 디바이스 전압 Vf와 방사 전류 Ie사이의 관계와 함께 디바이스 전압 Vf와 디바이스 전류 If간의 관계를 개략적으로 보여주는 그래프.

제7a도 및 제7b도는 본 발명에 따른 것으로 기본적인 평면형 구성을 갖고 있는 표면 전도형 전자 방출 디바이스의 개략적 평면도 및 단면도.

제8도는 본 발명에 따른 것으로 기본적인 평면형 구성을 갖고 있는 표면 전도형 전자 방출 디바이스의 개략 단면도.

제9도는 간단한 매트릭스 와이어링 배열을 갖고 있는 전자 소스의 개략도.

제10도는 본 발명에 따른 이미지 형성 장치에 이용될 수 있는 디스플레이 패널의 부분적으로 절개한 투시도.

제11a도 및 제11b도는 본 발명의 목적인 디스플레이 패널에 이용될 수 있는 형광막에 대한 두 개의 가능한 설계도.

제12도는 NTSC신호에 따라 이미지를 표시하도록 되어 있는 이미지 형성 장치를 구동하는데 이용될 수 있는 구동 회로의 개략 블록 다이어그램.

제13도는 사다리형 와이어링 배열을 갖고 있는 전자 소스의 개략도.

제14도는 본 발명에 따른 이미지 형성 장치에 이용될 수 있는 디스플레이 패널의 부분 절개된 개략 투시도.

제15도는 예10은 매트릭스 와이어링 배열로 되어 있는 전자 소스의 개략 부분 평면도.

제16도는 라인 16-16을 따라 절취한 제15도의 전자 소스의 개략 횡단면도.

제17a도, 제17b도, 제17c도, 제17d도, 제17e도, 제17f도, 제17g도 및 제17h도는 다양한 제조 단계.

를 보여주는 예10의 전자 소스의 개략 부분 단면도.

제18도는 공지된 표면 전도형 전자 방출 디바이스의 개략 평면도.

제19도는 공지된 표면 전도형 전자 방출 디바이스를 포함하는 디스플레이 패널의 부분 절개된 개략 투시도.

* 도면의 주요부분에 대한 부호의 설명

1 : 기판 2, 3 : 디바이스 전극

4a : 유기 금속 막 4b : 전기전도막

5 : 전자 방출 영역

본 발명의 목적은 긴 서비스 수명 동안에 전자 방출 동작을 양호하게 수행하는 표면 전도형 전자 방출 디바이스를 제조하는 방법, 그러한 표면 전도형 전자 방출 디바이스를 포함하는 전자 소스를 제조하는 방법 및 그러한 전자 소스를 이용하는 이미지 형성 장치를 제조하는 방법을 제공하는 것이다.

집중적인 연구 결과 본 발명의 발명자들은 본 발명을 이룩하였다.

본 발명의 한 양태에 따르면, 전자 방출 영역을 구비하는 전기전도막과, 서로 대향 배치되어 있으며 전기전도막에 전기적으로 접속된 한 쌍의 디바이스 전극을 갖고 있는 전자 방출 디바이스를 제조하는 방법이 제공되는데, 이 방법은 (a) 상기 디바이스 전극을 연결(link)하기 위해 전기전도막 재료의 프리커서(precursor)로서 유기 금속 화합물 또는 그들의 착물로 된 막을 생산하는 단계, 및 (b) 막의 온도를 유기금속 화합물 또는 그들의 착물의 분해 온도 이상으로 유지시키고 유기 금속 화합물 또는 그들의 착물로 된 막에 디바이스 전극을 통해서 전압을 인가하므로서 유기 금속 화합물 또는 그들의 착물로 된 막을 전자 방출 영역을 구비하는 전기전도막으로 전환시키는 단계를 포함하는 것을 특징으로 한다.

대안적으로, 본 발명에 따른 전자 방출 디바이스를 제조하는 방법은 제1전기전도막을 형성하는 단계, 상기 제1전기전도막의 일부에 틈을 형성하는 단계, 상기 제1전기전도막에 유기 금속 화합물 또는 그들의 착물로 된 막을 생성하는 단계 및 상기 막의 온도를 유기금속 화합물 또는 그들의 착물의 분해 온도 이상으로 유지시키고 유기 금속 화합물 또는 그들의 착물로 된 막에 디바이스 전극을 통해서 전압을 인가하므로서 유기 금속 화합물 또는 그들의 착물로 된 막을 제2전기전도막으로 전환시키는 단계를 포함한다. 본 발명의 목적을 위해서 제1전기전도막에 틈을 형성하는 단계에서 펄스 전압을 디바이스 전극에 인가할 수 있다.

본 발명에 따른 전자 방출 디바이스를 제조하는 방법은 적어도 한 쌍의 디바이스 전극을 형성하는 단계, 유기 금속 화합물 또는 그들의 착물로 된 막을 형성하는 단계 및 유기 금속 화합물 또는 그들의 착물로 된 막을 전기적으로 통전시켜 베이킹하고 이 막을 활성 처리하는 단계를 포함하는 것을 특징으로 한다. 본 발명을 실시하는 양호한 방식에 있어서, 유기 금속 화합물 또는 그들의 착물로 된 막을 전기적으로 통전시켜 베이킹하는 단계는 산화 대기중에서 실행되고, 막을 활성 처리하는 단계는 유기물을 포함하는 대기 중에서 실행된다. 본 발명을 실시하는 보다 양호한 실시예에 있어서, 유기 금속 화합물 또는 그들의 착물로 된 막을 전기적으로 통전시켜 베이킹하는 단계는 이 단계에 차후의 활성화 단계가 합체될 수 있게 불활성 가스 함유 대기 또는 진공 중에서 실행된다. 대안적으로, 유기 금속 화합물 또는 그들의 착물로 된 막을 전기적으로 통전시켜 베이킹하는 단계는 이 단계에 차후의 활성 단계가 합체될 수 있게 유기물 함유 대기 중에서 실행된다.

본 발명은 또한 전자 소스를 제조하는 방법 및 그러한 전자 소스를 포함하는 이미지 형성 장치를 제조하는 방법에 관한 것이다.

본 발명의 다른 양태에 따르면, 전자 방출 영역을 구비하는 전기전도막과, 서로 대향 배치되어 전기전도막에 전기적으로 연결되어 있는 한 쌍의 디바이스 전극을 각각이 갖고 있는 복수의 전자 방출 디바이스가 기판상에 배열되어 있는 전자 소스를 제조하는 방법이 제공되는데, 이 방법에서는 상기 전자 방출 디바이스들이 앞서 언급한 전자 방출 디바이스 제조 방법들 중 어느것을 이용해서도 제조될 수 있다는 것을 특징으로 한다.

본 발명의 또 다른 양태에 따르면, 전자 소스와, 이 전자 소스로부터 방출된 전자 빔이 조사될 때 이미지를 생성하기 위하여 광 빔을 방출하기 위한 이미지 형성 부재를 포함하되 상기 전자 소스와 상기 이미지 형성 부재는 진공 컨테이너에 수용되어 있는 이미지 형성 장치를 제조하는 방법이 제공되는데, 이 방법에서는 전자 소스가 앞서 언급한 전자 소스 제조 방법에 의해서 제조된다는 것을 특징으로 한다.

본 발명의 또 한 양태에 따르면, 본 발명에 따른 전자 방출 디바이스를 제조하는 방법에 의해 제조된 전자 방출 디바이스가 제공된다.

본 발명에 따른 전자 방출 디바이스는 전자 방출 영역을 구비하는 전기전도막과, 서로 대향 배치되어 있고 전기전도막에 전기적으로 연결되어 있는 한 쌍의 디바이스 전극과, 주성분으로서 카본을 함유하며 전자 방출 영역을 덮는 코팅막을 포함하며, 전기전도막의 저항은 그의 온도가 실온으로부터 500

까지 상승해도 비가역적으로 증가하지 않는 것을 특징으로 한다. 양호하게는, 전기전도막의 열 집합 온도는 500

보다는 낮지 않다.

대안적으로, 본 발명에 따른 전자 방출 디바이스는 전자 방출 영역을 구비하는 전기전도막과, 서로 대향 배치되어 전기전도막에 전기적으로 연결되는 한 쌍의 디바이스 전극과, 주성분으로서 카본을 함유하며 전자 방출 영역을 덮는 코팅 막을 포함하며, 박막의 전기 저항은 그의 온도가 실온에서 500

까지 상승해도 비가역적으로 증가하지 않는 것을 특징으로 한다. 양호하게는, 최저층을 제외한 박막의 층들중 적어도 하나의 열 집합 온도는 500

보다는 낮지 않다.

본 발명의 또한 양태에 따르면 전자 소스와 이미지 형성 장치가 제공된다.

본 발명에 따른 전자 소스는 본 발명에 따른 복수의 전자 방출 디바이스와, 기판상에 배열된 디바이스들을 전기적으로 연결하는 와이어를 포함한다.

본 발명에 따른 이미지 형성 장치는 본 발명에 따른 전자 소스와, 이 전자 소스로부터 방출된 전자 빔이 조사될 때 이미지를 생성하도록 광선을 방출하는 이미지 형성 부재를 포함하며, 상기 이미지 형성 부재는 진공 컨테이너 내에 수용되어 있는 것을 특징으로 한다.

본 발명에 따른 전자 방출 디바이스를 제조하는 방법에 의해서, 오랜기간 동안 전자 방출 성능을 안정되게 유지하는 전자 방출 디바이스가 실현된다.

본 발명에 따른 전자 소스를 제조하는 방법에 따르면, 오랜 기간 동안 전자 방출 성능을 안정되게 유지하는 전자 소스가 실현된다.

본 발명에 따른 이미지 형성 장치를 제조하는 방법에 따르면, 오랜 기간 동안 이미지 형성을 안정되게 유지하는 이미지 형성 장치가 실현된다.

본 발명을 실시하는 양호한 방식을 보여주는 첨부된 도면을 참조해서 본 발명을 이하 상세히 설명하기로 한다.

제1a도, 제1b도, 제1c도 및 제1d도는 본 발명을 실시하는 양호한 방식으로 표면 전도형 전자 방출 디바이스를 제조하는 단계들을 개략적으로 도시하고 있다.

제1a도, 제1b도, 제1c도 및 제1d도에는 기판(1), 한 쌍의 디바이스 전극(2 및 3), 유기 금속 화합물 또는 그들의 착물로 된 막(4a), 유기 금속 화합물 또는 그들의 착물로 된 막(4a)를 화학적으로 분해하여 생성된 전기전도막(4b) 및 전자 방출 영역(5)이 도시되어 있다.

1) 기판(1)을 세척제, 맑은 물 및 유기 용매로 완전하게 세척한 후에, 디바이스 전극 형성을 위한 재료를 진공 증발, 스퍼터링 또는 다른 적절한 기술을 이용해서 기판(1)에 피착하고, 그 후에 포토리소그래피를 이용해서 한 쌍의 디바이스 전극(2 및 3)을 형성한다(제1a도).

기판(1)용으로 사용될 수 있는 재료는 수정 유리, Na와 같은 불순물을 감소된 농도 레벨 까지 함유하는 유리, 소다 라임 유리, 소다 라임 유리 위에 스퍼터링을 이용해서 SiO₂층을 형성하므로서 실현된 유리 기판, Si는 물론이고 알루미나와 같은 세라믹 물질을 포함한다.

대향 배열된 저 및 고 전위측 디바이스 전극(2 및 3)은 고전도 재료로 만들 수 있는데, 이러한 재료로는 Ni, Cr, AU, Mo, W, Pt, Ti, Al, Cu 및 Pd와 같은 물질 또는 그들의 합금, Pd, Ag, RuO₂, Pd-Ag 등으로부터 선택된 금소 또는 금속 산화물 및 유리로 만들어진 인쇄가능한 도전 재료, In₂O₃-SnO₂와 같은 투명 도전 재료, 및 폴리실리콘과 같은 반도체 재료를 포함한다. 2) 유기 금속 화합물 또는 그들의 착물로 된 막(4a)은 한 쌍의 디바이스 전극(2 및 3)이 형성되어 있는 기판(1) 위에 형성된다(제1b도).

이하 편의상 막(4a)을 유기 금속 화합물 막이라고 부르기로 하지만, 이는 후술되는 바와 같이 무기 금속 착물로 이루어질 수도 있다. 본 발명에서, 유기 금속 막(4a)은 유기 금속 화합물의 용액을 적용하므로서 형성 될 수 있다. 이 용액은 주성분으로서 전기전도막(4b)의 금속의 유기 금속 화합물을 함유할 수 있다. 전기전도막(4b)을 위해 사용될 수 있는 재료는 Pd, Pt, Ni, RU, Ti, Zr, Hf, Cr, Fe, Ta, W, Nb, Ir 및 Mo와 같은 재료, PdO, SnO₂및 In₂O₃와 같은 산화물 및 카본을 한정적으로 포함하는 것은 아니다. 양호하게는 유기 금속 막(4a)은 유기 금속 화합물로 만들어질 수 있고, 주성분으로서 앞서 열거한 재료중 임의 것을 함유하는 전기전도막(4b)은 유기 금속 막을 열 분해하므로서 형성될 수 있다. 유기 금속 막(4a)을 위해 이용될 수 있는 재료는 알킬화 금속, 유기산 염, 알코사이드(alkoxides) 및 유기 금속 착물은 물론이고 금속 카본닐을 포함하는 어떤 유기 금속 착물과 아민(ammine) 착물을 포함한다. 유기 금속 막(4a)를 가열 또는 자외선 조사를 통해 선처리하면 유기 금속 막(4a)의 시간 안정도가 향상되고 유기 금속 막(4a)에서 실행되는 패턴닝 동작이 용이하게 이루어질 수 있다. 본 발명의 목적을 위해서, 유기 금속 막(4a)을 충분히 분해하지 않은 상태에서 선처리를 실행하면 유기 금속 막(4a)이 전기전도막(4b)으로 전환된다.

유기 금속 막(4a)의 전기 저항은 유기 금속 막(4a)의 화학적 분해를 통해 생성된 전기전도막(4b)의 저항 보다 크다. 바람직하게는 유기 금속 막(4a)의 전기 저항은 3자리(3 digits), 보다 양호하게는, 3자리 이상 만큼 전기전도막(4b)의 전기 저항보다 크다.

유기 금속 막(4a)은 리프트-오프(lift-off), 에칭, 레이저 트리밍, 또는 잉크-제트 프린팅 또는 오프 프린팅과 같은 프린팅에 의해 패턴화될 수 있다.

3) 계속해서, 유기 금속 막(4a)은 열적으로 분해된다. 이 단계에서 전압원(도시안됨)으로 디바이스 전극(2 및 3)에 전압을 인가한다.

이하, 대기중에서 뜨거운 용광로 내에서 유기 금속 막(4a)을 베이킹하는 공정이 설명된다.

초기에는 유기 금속 막(4a)이 절연체이므로 전류가 실질적으로 흐르지 않는다. 유기 금속 막(4a)을 분해 온도까지 가열하면 그곳에 함유되어 있는 하이드로카본은 증발(또는 타버림)되고 금속 원자들은 함께 결합하여 전기전도막을 형성한다. 유기 금속 막(4a)이 전기전도막(4b)으로 되는데 필요한 시간은 그것이 순간적으로 전기도전막으로 되지 않을 지라도 막을 가열하는 속도 및 가열 온도에 따라서 몇 초 내지 몇 시간이 된다. 다른 말로, 이 막의 전기 저항은 이 기간 동안에 점차 낮아진다. 미시적인 관점에서 보면, 유기 금속 막에 존재하는 금속 원자들의 클러스터(clusters)들이 전체 막이 도전성이 될 때까지 성장하여 도전 경로의 네트워크가 형성된다고 가정할 수 있다. 이러한 조건하에서 적절한 전압이 유기 금속 막(4a)에 인가되면, 형성되고 있는 도전 경로를 통해서 고 전류 밀도의 전류가 흘러 주울열이 발생되고 이 열은 전류 경로를 미세하게 파괴하고 방해한다. 하나 이상의 도전 경로가 형성될 때마다 이러한 현상이 발생하기 때문에, 최종 생산된 도전막(4b)에는 국부적으로 그리고 구조적으로 파괴되거나 기형으로되거나 또는 변형된 부분이 나타난다. 이 부분이 전자 방출 영역(5)을 형성한다(도 1c).

도전막(4b) 내에 형성된 전자 방출 영역(5)의 프로필은 유기 금속 막(4a)을 가열하고 분해하는 조건, 유기 금속 막(4a)에 인가된 전압의 레벨 및 파형 그리고 다른 인자들에 따라서 다를 수 있다. 전자 방출 영역(5)의 프로필은 전자 방출 디바이스의 전자 방출 성능에 영향을 주기 때문에, 전자 소스 내에 배열되어 있는 전자 방출 디바이스의 모든 전자 방출 영역(5)은 실질적으로 동일한 프로필을 갖고 있으므로 이들은 특히 다수의 디바이스가 전자 소스내에 배열될 때 전자를 균일하게 방출하는 동작을 한다.

제2a도, 제2b도 및 제2c도는 실질적으로 동일한 프로필을 갖고 있는 전자 방출 영역들을 갖고 있는 전자 방출 디바이스들을 생산하는 기술을 보여주고 있다.

제2a도, 제2b도 및 제2c도에는 기판(1), 한 쌍의 디바이스 전극(2 및 3), 유기 금속 막(4a), 유기 금속 막(4a)을 화학적으로 분해하므로서 생산된 제2도전막, 제1도전막(4b'), 제2도전막내에 생성된 전자 방출 영역(5) 및 제1도전막내에 생성된 틈(5')이 도시되어 있다.

비교적 낮은 열 저항을 갖고 있는 박막이 먼저 제1도전막(4b')으로서 형성되고 나서 이하 설명되는 바와 같이 종래의 통전 포밍과 동일한 기술을 이용하여 제1도전막 내에 틈(5')을 형성한다(제2a도). 본 발명에 따른 전자 소스 내의 전자 방출 디바이스들의 틈(5')은 제1도전 막(4b')이 적절히 선택된 조건하에서 저전력 소모율로 종래의 통전 포밍과 같은 기술이 실행될 수 있는 막 두께를 갖도록 형성되어 있다면 실질적으로 동일한 프로필을 갖도록 만들 수 있다.

이 후에는 제2도전막(제2b도)을 생성하기 위해 유기 금속 막(4a)을 형성하고 (제2b도), 제2도전막에 전압을 인가해서 순차적으로 그리고 부분적으로 열에 의해 분해되어 제2도전막(4b) 내에 전자 방출 영역(5)이 생성된다. 이러한 기술에 있어서, 제1도전막(4b')의 틈(5')을 따라서 전자 방출 영역(5)이 형성되기 때문에, 전자 소스 내에 배열되어 있는 전자 방출 디바이스들의 모든 전자 방출 영역(5)이 실제로 동일한 프로필을 갖도록 제어할 수 있다(제2c도).

앞서 설명한 어떤 기술에 있어서도 유기 금속 막을 뜨거운 용광로 또는 적절하다면 적외선 램프 또는 레이저 빔으로 가열할 수 있다.

도전막(4b)에 전압을 인가해서 전기적으로 통전시키므로서 전자 방출 디바이스의 도전막(4b) 내에 전자 방출 영역(5)을 생성하는 기술은 공지되어 있으며 통전 포밍이라고 불리고 있다. 이 기술에 있어서, 통전 포미에 필요한 전력은 막의 두께에 따라서 증가하므로 전기 저항이 감소한다. 비슷하게, 고융점 재료가 사용되면 통전 포밍의 전력 소모도 높아진다. 그러나, 본 발명에 따르면, 도전막(4b)이 통전되어 가열되고 화학적으로 분해되므로 인해 통전 포밍이 점진적으로 진행되기 때문에, 통진 포밍 처리가 비교적 낮은 전력 소모율로 실시될 수 있다. 그러므로, 도전막(4b)의 두께가 크고 융점이 높은 재료를 사용할 수 있다. 다르게 표현해 보면, 통전 포밍 처리는 장소와 시간의 관점에서 산란되게 진행되므로, 두 경우에 있어 전체 통전 포밍 처리에 동일한 양의 에너지(전력 소모율

시간)가 소모되기 때문에 순간적인 큰전력 소모율이 발생하지는 않는다. 그러므로, 전자 방출 영역(5)을 포함하는 전기전도막(4b)의 두께 및 융점이 적어도 통전 포밍 처리의 적력 소모율의 관점에서는 제한되지 않기 때문에 비교적 두껍고 열 저항이 큰(또는 고융점) 도전막을 이용할 수 있다.

통전 포밍을 위해 인가되는 전압은 양호하게는 펄스형 파형이다. 본 발명에 따르면, 제3a도에 도시된 바와 같은 펄스형 파형을 갖고 있는 정전압이 통전 포밍에 이용된다.

제3a도에서, T1 및 T2는 각각 통상적으로 1

와 10

사이이고 10

와 수백

사이인 펄스형 전압의 펄스 폭 및 펄스 구간을 가리킨다.

삼각파 전압의 파고(통전 포밍 처리의 전압)는 표면 전도형 전자 방출 디바이스의 형태의 함수로서 적절히 선택될 수 있다. 아무튼 이 전압은 수 초와 수십분 사이의 기간 동안 인가된다. 이 전압의 파형은 삼각파에 한정되는 것이 아니고, 원한다면 구형파 또는 다른 파형의 전압이 사용될 수 있다.

펄스 전압은 유기 금속 막(4a)이 충분히 분해되어 전기전도막(4b)으로 되고 이 전기전도막 내에 전자 방출 영역이 형성될 때까지 인가된다.

본 발명에 따르면, 전기전도막(4b)의 재료 및 두께는 앞서 설명한 식으로 선택될 수 있다.

앞서 설명한 바와 같이, 초박형 박막 또는 약 10

의 두께를 갖고 있는 미립자 막은 일정 체적의 도전막 재료의 융점보다 낮은 온도에서 융해되어 집합한다는 것은 공지되어 있다. 예를들어, 일정 체적의 금속 팔라듐이 1552

에서 녹는 반면에, 10

의 막 두께를 갖고 있는 팔라듐 미립자의 막은 기판의 종류와 가열되는 대기의 종류에 따라서 약 250

까지 가열되면 융해되어 집합될 수 있다. 융해되어 집합될 때 막은 막의 전도도를 현저하게 떨어뜨리는 불연속 상태로된다. 도4는 수정 기판상에 놓여있는 유기 팔라듐 화합물의 열 분해에 의해서 생성된 여러 가지의 서로 다른 막 두께에 따른 금속 팔라듐 막의 온도와 전기 저항 간의 관계를 개략적으로 보여주는 그래프를 도시하고 있다. 도시된 바와 같이 전기 저항은 막이 융해되어 집합할 때 갑자기 상승한다. 전기 저항에서 나타나는 변화는 비가역적이기 때문에, 상승된 온도 저항은 온도가 떨어져도 도로 떨어지지 않는다. 그래서, 그러한 막은 본 발명을 위한 도전막에 사용될 수 없다.

막 두께에 대한 용해 및 집합의 의존성을 여러 재료에 대해서 관찰하였다. 그러나, 일정 체적의 재료가 높은 융점을 갖고 있다면, 이 재료로된 박막이 높은 융해 및 집합 온도를 나타낸다는 것은 이해할 수 있을 것이다. 예를들어, 일정 체적의 금속 텅스텐은 3,380

의 융점을 갖고 있으며 약 10

의 막 두께를 갖고 있는 텅스텐의 초박형 박막은 약 600

까지 가열되도 융해되거나 집합되지 않을 것이다.

본 발명의 주 목적은 전자 방출 디바이스를 제조하는 과정에서 나타날 수 있고 이 디바이스를 구동할 때 나타날 수 있는 열에 막이 견딜수 있게 해주는 열저항을 갖고 있는 도전막(4b)를 제공하는 것이다.

도전막(4b)은 앞서 언급한 바와 같이 전자 방출 디바이스를 제조하는 과정에서 400 내지 500

의 온도에 노출되기 때문에, 이 막은 양호하게는 500

까지의 온도에 대한 열 저항을 갖고 있다. 도전막이 이 보다 높은 온도에 견딜 수 있더라도 문제는 없다.

그러므로, 본 발명에 따르면, 전기전도막(4b)의 재료 및 두께는 그의 저항이 500

이하의 가능한 최고 온도에서 비가역적으로 변화되지 않도록 선택되야만 한다.

4) 전기전도막(4b)을 분해하는 과정 및 통전 포밍 과정 후에, 디바이스는 활성 처리된다. 활성 처리는 디바이스 전류 If 및 방사 전류 Ie을 극적으로 변화시키기 위하여 실행되는 공정이다.

활성 처리에 있어서는, 유기 가스 함유 대기중에서 통전 포밍의 경우에서와 같이 펄스 전압을 반복해서 인가할 수 있다. 그러한 대기는 오일 확산 펌프 또는 로터리 펌프로 진공 컨테이너를 소개한후 또는 이온 펌프로 진공 컨테이너를 충분히 소개한 후에 진공 컨테이너 내에 남아 있는 유기 가스를 이용하여 유기 물질의 가스를 진공 컨테이너 내에 주입하므로서 생성될 수 있다. 유기 물질의 적절한 가스 압력은 처리될 전자 방출 디바이스의 프로필, 진공 컨테이너의 프로필, 유기 물질의 종류 및 다른 인자의 함수로서 결정된다. 활성 처리에 적절히 이용될 수 있는 유기 물질은 알칸(alkanes), 알켄,(alkenes) 및 알킨(alkynes)과 같은 지방족 화합물의 하이드로카본과, 방향족 화합물의 하이드로카본과, 알콜과, 알데하이드와, 케톤(ketones)과, 아민과, 그리고 페놀, 카본산 및 설폰산과 같은 유기산을 포함한다. 특정 예로는 메탄, 에탄 및 프로판과 같은 일반식 C_nH_2n+2d으로 표현되는 포화 하이드로카본과, 에틸렌 및 프로필렌과 같은 일반식 CnH2n으로 표현되는 불포화 하이드로카본과, 벤젠과, 톨루엔과, 메탄올과, 에탄올과, 포르말데하이드(formaldehyde)과, 아세탈데하이드(acetalde -hyde) 와, 아세톤과, 메틸에틸케톤과, 메틸아민과, 에틸아민과, 페놀과, 의산(formic acid)과, 초산과, 프로피올산(propionic acid)을 포함한다. 이러한 처리의 결과로서, 대기중에 함유되어 있는 유기 물질로 생성된 카본 및/또는 카본 화합물은 디바이스 전류 If와 방사 전류 Ic를 현저하게 변화시키도록 디바이스 위에 피착되어있다(도 1d).

도1d는 디바이스에 피착된 카본 및/또는 카본 화합물을 미세하게 도시하지 않고 단지 개략적으로 도시하고 있다.

활성 처리는 디바이스 전류 If와 방사 전류 Ie를 관찰하여 적절하다고 판단될 때 종료한다. 펄스 폭, 펄스 구간 및 펄스 파고는 적당하게 선택된다.

본 발명의 목적상, 카본 및 카본 화합물은 전형적으로 그래파이트[소위 고정 향성 증착 그래파이트(high oriented pyrolitic graphite; HOPG), 증착 그래파이트(PG) 및 유리질 카본(glassy cabon; GC)를 포함하는데, 여기서 HOPG는 거의 환벽한 결정 구조의 그래파이트를 가지며, PG는 약 20

의 사이즈를 가지는 결정 그레인을 포함하며 다소 분산된 결정 구조를 가지며, GC는 2

정도로 작은 사이즈를 갖는 결정 그레인을 포함하고 현저하게 혼잡한 결정 구조를 가짐] 및 비-결정질 카본(비정질 카본 및 비정질 카본 및 그래파이트의 미세 결정의 혼합물을 포함)를 의미하며 증착에 의해 형성된 막의 두께는 양호하게는 50

이하이며 더욱 양호하게는 30

이하이다.

활성화 공정이 상술된 방법으로 수행되는 동안에, 단계 3)의 유기 금속막(4a) 분해 단계 및 활성 단계 4)가 본 발명의 목적을 위해 상술된 방법으로 동시에 수행될 수 있다.

먼저, 유기 금속막(4a)이 상기 2)에 설명될 기술을 사용하여 형성된다. 이어서, 유기 금속막(4a)이 진공 속에서 가열되자 분해되고, 동시에 전압을 인가한다. 유기 금속막(4a)이 유기 금속 화합물의 재료가 열적으로 분해되는 온도가 될 때, 비록 열에 의해 소정되지 않은 화합물의 탄화 수소 성분이 진공 내로 부분적으로 기화하고 부분적으로는 막에 잔류한다 할 지라도 화합물로부터 해리된 금속 원자들이 서로 결합하기 시작한다. 이 공정 동안에 적합한 전압, 또는 활성화 전압(=통전 포밍 전압(energization forming voltage)이 인가되는 경우, 국부적으로 파괴되고, 분해되거나 또는 변형된 분해 단계의 결과로서 발생된 전기전도막(4b)의 부분이 드러난다. 이러한 조건 하에서, 전기전도막(4b)의 탄화수소 화합물의 일부가 막 내로 확산되거나 또는 가스상으로 방출되고 막에 재접착되어서 디바이스 상의 카본 및 또는 카본 화합물들의 증착물을 발생시키고 디바이스 전류(If) 및 방사 전류(Ie)를 현저하게 증가시킨다. 달리 말하면, 활성화 공정이 발생한다.

상기 동작은 질소 또는 헬륨 같은 비활성 가수의 분위기 내에서 수행될 수 있다.

상기 4)에 설명된 바와 같이 사전에 적합한 가스 상의 유기 물질을 반응 시스템에 주입시킴으로서 상기 활성화 고정에 필요한 시간이 감소될 수 있다.

5) 상기 단계들을 통과한 본 발명에 따른 전자 방출 디바이스는 양호하게는 안정화 단계에 처하게 된다. 이 단계는 자체에서 유기 물질들을 제거하기 위해 디바이스를 제조하도록 배열된 진공 컨테이너를 진공화 시켜서 어떤 수반된 증착물도 디바이스 상에 발생될 수 없으며 디바이스가 적합하게 동작할 수 있도록 설계되었다. 안정화 공정을 수행하기 위해, 진공 컨테이너 내의 압력은 양호하게는 1.3x10^-5Pa 이하가 되도록 그리고 더욱 양호하게는 1.3x10^-6Pa 이하가 되도록 고정될 수 있다. 진공 컨테이너를 진공화시키는 단계에 대해서, 전체 컨테이너가 가열되어서 컨테이너의 내부벽 및 전자 방출 디바이스에 흡수된 유기 물질들의 분자들이 용이하게 제거될 수 있고 컨테이너로부터 제거되게 하는 것이 양호하다. 가열 동작은 가능한 긴 시간 동안에 가능한 높은 온도에서 양호하게 수행되어서 진공 컨테이너의 성분들의 열적 안정성 및 전자 방출 디바이스의 열적 안정성이 유지된다. 가열 조건은 이러한 팩터들을 고려함으로써 적합하게 결정되어야 한다. 본 발명에 따른 전자 방출 디바이스를 제조하는 방법은 더 고온을 사용하는 것이 유익한데, 그것은 전기전도막의 역저항이 현저하게 향상되기 때문이다.

전자 방출 영역을 형성하는 단계 및 활성화 단계가 진공 내에서 동시에 수행되는 경우, 안정화 단계가 용이하게 수행될 수 있는데, 그것은 어떤 유기 물질들이 진공 컨테어너 내로 주입될 필요가 없기 때문이다.

안정화 단계를 완료한 후에, 전자 방출 디바이스가 상기 안정화 단계가 종료 된 것과 동일한 분위기에서 양호하게 구동되는데, 상이한 분위기도 또한 사용될 수 있다. 유기 물질들이 만족스럽게 제거되는 한, 낮은 진공도가 디바이스의 안정화 동작을 위해 허용될 수있다.

그러한 진공 조건 하에서, 어떤 부가적인 카본 및/또는 카본 화합물의 증착이 효과적으로 방지되어서 디바이스 전류(If) 및 방사 전류(Ie)를 안정화한다.

상기 공정들에 의해 제조된, 본 발명의 적용될 수 있는 전자 방출 디바이스의 성능이 제5도 및 제6도를 참조로하여 설명될 것이다.

제5도는 상기 공정들에 의해 사용될 수 있는 진공 챔버를 포함하는 배치의 개략적 블록 다이어그램이다. 이것은 고려중인 타입의 전자 방출 디바이스의 성능을 결정하는 게이징 시스템으로서 사용될 수도 있다. 제5도에서, 제1도와 동일하거나 또는 유사한 구성 성분들은 동일한 심벌로 각각 표시된다. 제5도에서, 게이징 시스템은 진공 챔버(55) 및 진공 펌프(56)를 포함한다. 전자 방출 디바이스는 진공 챔버(55)내에 배치된다. 이 디바이스는 기판(1), 한 쌍의 디바이스 전극(2 및 3), 전기전도막(4b) 및 전자 방출 영역(5)을 포함한다. 또는, 게이징 시스템은 디바이스에 디바이스 전압(Vf)를 인가하는 전원(51), 전기전도막(4b)을 통하여 디바이스 전극들(2 및 3) 간을 흐르는 디바이스 전류(If)를 계측하는 전류계(50), 상기 디바이스의 전자 방출 영역으로부터 방출된 전자들에 의해 생성된 방사 전류(Ie)를 포획하는 애노드(54), 게이징 시스템의 애노드(54)에 전압을 인가하는 고전압 소스 및 상기 디바이스의 전자 방출 영역(5)로부터 방출된 전자들에 의해 생성된 방사 전류(Ie)를 계츨하는 다른 전류계(52)를 포함한다. 전자 방출 디바이스의 성능을 판정하기 위해, 1 내지 10KV 사이의 전압이 2 내지 8

의 거리 H로 전자 방출 디바이스로부터 이격된 애노드에 인가 될 수 있다.

게이징 시스템에 필수인 진공 게이지를 포함하는 기구가 진공 챔버(55) 내에 배치되어서 챔버 내의 전자 방출 디바이스의 성능이 진공 내에서 적합하게 테스트되게 한다. 진공 펌프(56)에 터보 펌프 또는 로터리 펌프를 포함하는 보통의 고진공 시스템 및 자기 부양 터보 펌프 또는 드라이 펌프 같은 오일-프리 펌프(oil free pump)를 포함하는 이온 펌프를 포함하는 오일 프리 고진공 시스템 및 초고진공 시스템이 제공된다. 전자 소스를 내부에 포함하는 진공 챔버는 히터(도시 생략)을 수단으로하여 가열될 수 있다. 따라서, 통전 포밍 공정으로부터의 모든 공정들이 이러한 배치로 수행될 수 있다.

제6도는 디바이스 전압(Vf)와 보통 제5도의 게이징 시스템에 의해 관찰되는 방사 전류(Ie) 및 디바이스 전류(If) 사이의 관계를 개략적으로 도시한 그래프이다. Ie의 크기가 If보다 훨씬 작다는 것을 고려하여 제6도의 Ie 및 If에 대해서 상이한 유닛들이 임의적으로 선택된다. 그래프의 수직축 및 수평축 양쪽은 선형 스케일을 나타낸다.

제6도에 도시된 바와 같이, 본 발명에 따른 전자 방출 디바이스는 방사 전류(Ie)에 있어서 현저한 세가지 특성을 갖는데, 그것이 이하 후술된다.

(i) 먼저, 인가된 전압이 어떤 레벨(이하 임계값)을 초과하는 경우 본 발명에 따른 전자 방출 디바이스의 방사 전류(Ie)가 급작스럽고 첨예하게 증가는데, 여기서 방사 전류(Ie)는 인가 전압이 임계값(Vth)보다 낮다고 판명되는 경우 실제로 검출 불가능하다. 달리 말하면, 본 발명에 따른 전자 방출 디바이스는 방사 전류(Ie)까지 명확한 임계 전압(Vth)을 갖는 비선형 디바이스이다.

(

) 두 번째로, 방사 전류(Ie)가 디바이스 전압(Vf)에 깊이 의존하고 단조롭게 증가하기 때문에, 전자가 후자에 의해 효과적으로 제어될 수 있다.

(

) 세 번째로, 애노드(54)에 의해 포획된 방출 전하는 디바이스 전압(Vf)의 인가 시간의 함수이다. 달리 말하면, 애노드(54)에 의해 포획된 전하의 양이 디바이스 전압(Vf)가 인가되는 동안의 시간을 사용하여 효과적으로 제어될 수 있다.

상기 현저한 특성으로 인해, 본 발명에 따른 전자 방출 디바이스의 전자 방출 성능이 입력 신호에 응답하여 용이하게 제어될 수 있다는 것이 이해될 것이다. 따라서, 다수의 그러한 전자 방출 디바이스들 및 이미지 형성 장치들을 포함하는 전자 소스가 다양하게 응용될 수 있다.

달리 말하면, 디바이스 전류(If)는 디바이스 전압(Vf)에 대하여 단조롭게 증가하거나 (제6도에 도시, 이하 MI 특성이라고 호칭) 또는 변화하여 전압-제어-음성-저항(voltage-controlled-negative- resistance) 특성(이하 VCNR 특성이라고 호칭)dmf 보인다. 디바이스 전류의 이들 특성은 제조 방법, 게이지되는 고전들 및 디바이스의 동작 환경을 포함하는 다수의 팩터들에 의존한다.

본 발명에 따른 표면 전도형 전자 방출 디바이스는 (제1a도, 제1b도, 제1c도, 제1d도, 제2a도, 제2b도 및 제2c도를 참조하여 상술한 구성을 갖는) 제7a도 및 제7b도에서 도시된 플랫형 또는 제8도에서 도시된 구성을 갖는 스텝형일 수 있다. 지금부터, 제2a, 2b 및 2c도에서 도시된 적층 구조를 갖는 도전막에 대해 상기 두 종류의 형에 대한 차이점을 설명하기로 한다.

제2a도, 제2b도 및 제2c도의 것과 동일한 제7a도 및 제7b도에서 도시된 플랫형 표면 전도형 전자 방출 디바이스의 성분들은 동일한 참조 부호를 병기하였다. 디바이스 전극(2 및 3)의 거리 L, 디바이스 전극(2 및 3) 간의 길이, 제2도전막(4b)의 프로필과 제1도전막(4b')의 프로필은 디바이스가 그 응용에 적합하도록 정해진다.

제2a도, 제2b도 및 제2c도의 것과 동일한 스텝형 표면 전도형 전자 방출 디바이스의 성분들은 동일한 참조 부호로 도시되었다. 제8도에서, 참조 부호(81)는 스텝 형성부를 나타낸다. 기판(1), 디바이스 전극(2 및 3), 제2도전막(4b) 및 제1도전막(4b'), 전자 방출 영역(5) 및 균열부(5')는 상술한 플랫형 표면 전도형 전자 방출 디바이스의 대응하는 성분의 것과 동일한 물질로 제거될 수 있다. 스텝 형성부(81)는 진공 증발, 프린팅 또는 스퍼터링 등의 적당한 기술을 이용하여 생성된 SiO₂등의 절연 물질로 제조될 수 있다. 스텝형의 표면 전도형 전자 방출 디바이스의 스텝 형성부(81)의 두께는 플랫형의 표면 전도형 전자 방출 디바이스의 디바이스 전극을 분리하는 거리 L에 상당한다.

디바이스 전극(2 및 3) 및 스텝 형성부(81)를 형성한 후 디바이스 전극(2 및 3) 상에 제1도전막(4b')을 형성한다. 제1도전막(4b') 내에 통상적인 통전화 포밍 처리와 동일한 기술을 이용하여 균열부를 형성한 후, 제1도전막(4b') 상에 제2도전막(4b)을 형성한다. 비록 균열부(5') 및 전자 방출 영역(5)이 제8도의 스텝 형성부(81)에 형성되었지만, 그들의 프로필에 위치는 이것에만 한정되지 않고 (특히 제1도전막의) 제조 조건, 특히 통전화 포밍 조건에 따라 변화할 수 있다.

지금부터, 본 발명을 적용하는 전자 방출 디바이스의 사용에 대한 일부 예에 대해 기술하기로 한다. 본 발명에 따른 다수의 전자 방출 디바이스를 기판 상에 배열시킴으로서 전자 소스 및 이미지 형성 장치를 실현할 수 있다.

전자 방출 디바이스는 여러 상이한 모드로 기판 상에 배열될 수 있다.

예를 들어, 다수의 전자 방출 디바이스는 한 방향을 따르는 평행 행이하, 행방향이라 칭함)으로 배열될 수 있으며, 각각의 디바이스는 그들의 대향단에서 와이어에 의해 접속되어 있으며, 행 방향과 수직인 방향(이하, 열 방향으로 칭함)으로 배열된 제어 전극(이하, 그리드라 칭함)에 의해 동작하도록 구동되어 사다리형 구성을 실현한다. 또는, 다수의 전자 방출 디바이스는 X 방향을 따르는 행과 Y 방향을 따르는 열 방향으로 배열되어 매트릭스를 형성할 수 있으며, 행 방향과 열 방향은 서로 수직이며, 동일 행 상의 전자 방출 디바이스는 각 디바이스의 전극 중 하나에 의해 공통 X 방향 와이어에 접속되는 한편, 동일 열 상의 전자 방출 디바이스는 각 디바이스의 다른 전극에 의해 공통 Y 방향 와이어에 접속된다. 지금부터, 단순한 매트릭스 구성에 대해 상세히 기술하기로 한다.

본 발명을 적용할 수 있는 표면 전도형 전자 방출 디바이스의 상술된 3가지 기본 특성 (

) 내지 (

)에 비추어, 디바이스의 대향 전극에 인가된 펄스 전압의 파고 및 파폭을 임계 전압 레벨 이상으로 제어함으로서 전자 방출을 제어할 수 있다. 반면에, 디바이스는 사실상 임계 전압 레벨 이하에서는 어떠한 전자도 방출시키지 않는다. 그러므로, 디바이스에 배열된 전자 방출 디바이스의 수에는 관계없이, 바람직한 표면 전도형 전자 방출 디바이스를 선택할 수 있어서 선택된 디바이스 각각에 펄스 전압을 인가함으로서 입력 신호에 응답하여 전자 방출을 제어할 수 있다.

제9도는 본 발명을 적용시켜 상기 특성을 이용할 수 있는 다수의 전자 방출 디바이스를 배열실켜 실현한 전자 소스의 기판에 대한 개략 평면도이다. 제9도에서, 전자 소스는 기판(91), X 방향 와이어(92), Y 방향 와이어(93), 표면 전도형 전자 방출 디바이스(94) 및 접속 와이어(92)를 포함한다. 표면 전도형 전자 방출 디바이스는 상술된 플랫형 또는 스텝형 중 어느 하나일 수 있다.진공 증착, 프린팅 또는 스퍼터링으로 제조된 전도성 금속으로 제조되고 Dx1, Dx1, Dx2,

, Dxm으로 표시된 전체 m개의 X방향 와이어(92)가 제공되어 있다. 이들 와이어의 물질, 두께 및 폭은 적절하게 선택될 수 있다. 전체 n개의 Y 방향 와이어가 Dy1, Dy2,

, Dyn으로 표시되어 배열되어 있으며, 이들 와이어의 물질, 두께 및 폭은 X 방향 와이어의 것과 동일하다. m개의 X 방향 와이어와 n개의 Y 방향 와이어 사이에 층간 절연층(도시 안됨)이 배치되어 이들 와이어들을 서로 전기적으로 전열신킨다(m 및 n은 정수).

층간 절연층(도시 안됨)은 통상 SiO₂로 제조되며 절연 기판(91)의 표면 전체 또는 일부 상에 형성되어 진공 증착, 프린팅, 또는 스퍼터링에 의해 바람직하게 형성화된다. 층간 절연층의 두께, 물질 및 제조 방법은 교차 부분에서 관찰될 수 있는 X 방향 와이어(92) 중 임의 것과 Y 방향 와이어(93) 중 임의 것 간의 전위차에 견뎌낼 수 있도록 선택된다. X 방향 와이어(92)와 Y 방향 와이어(93) 각각을 인출하여 외부 단자를 형성한다.

표면 전도형 전자 방출 디바이스(94) 각각의 대향 배치된 전극(도시 안됨)은 m개의 X 방향 와이어(92) 중 관련된 것과 n개의 Y 방향 와이어(93) 중 관련된 것에 전도성 금속으로 제조된 각각의 접속 와이어(95)에 의해 접속된다.

디바이스 전극의 전도성 금속 물질과 m개의 X 방향 와이어(92) 및 n개의 Y 방향 와이어(93)로부터 연장하는 접속 와이어(95)의 전도성 금속 물질은 동일하거나 또는 성분으로서 공통 디바이스를 포함할 수 있다. 또는, 이들은 서로 다른 물질일 수 있다. 이들 물질은 디바이스 전극용으로 상기에서 열거된 후보 물질 중에서 통상 선택되는 것이 바람직할 수 있다. 디바이스 전극 및 접속 와이어가 동일 물질로 제조되면, 이들은 접속 와이어를 구별하지 않고 집합적으로 디바이스 전극이라 칭할 수 있다.

X 방향 와이어(92)는 주사 신호를 표면 전도형 전자 방출 디바이스(94)에서 선택된 행에 인가시키는 주사 신호 인가 수단(도시 안됨)에 전기 접속된다. 한편, Y 방향 와이어(93)는 표면 전도형 전자 방출 디바이스(94)의 선택된 열에 변조 신호를 인가시켜 입력 신호에 따라 선택된 열을 변조시키는 변조 신호 발생 수단(도시 안됨)에 전기 접속된다. 각 표면 전도형 전자 방출 디바이스에 인가될 구동 신호는 디바이스에 인가되는 주사 신호와 변조 신호의 전압 차로서 표현된다는 것에 주목된다.

상기 구성에 의하면, 각 디바이스를 선택하여 단순한 매트릭스 와이어링 구성에 의해 독립적으로 동작하도록 구동시킬 수 있다.

지금부터 제10도, 11a, 11b 및 12를 참조하여 상술된 단순한 매트릭스 구성을 갖는 전자 소스를 포함하는 이미지 형성 장치에 대해 기술하기로 한다. 제10도는 이미지 형성 장치의 부분적으로 절단된 개략 투시도이며, 제11a도 및 11b는 제10도의 이미지 형성 장치에 사용될 수 있는 형광막의 가능한 두 구성을 나타내는 개략도이며, 제12도는 NTSC 텔레비젼 신호용으로 동작되는 제10도의 이미지 형성 장치의 구동 회로에 대한 블록도이다.

우선 이미지 형성 장치의 디스플레이이 패널의 기본 구성을 도시하는 제10도를 참조해 보면, 다수의 전자 방출 디바이스 형성되어 있는 상술된 형의 전자 소스 기판(91), 전자 소스 기판(91)을 견고히 보유시키는 배면판(101), 유리 기판(103)의 내면상에 형광막(104) 및 메탈백(105)을 적층시켜 준비한 면판(106), 배면판(101) 및 면판(106)이 프릿 유리에 의해 결합되는 지지 프레임(102)을 포함하고 있다. 참조 부호(109)는 대기 또는 질소 중에서 10분 이상간 400 내지 500

로 베이킹되고 기밀 밀봉되어진 봉입부를 나타낸다.

제10도에서, 참조 부호(94)는 제7a도 및 제7b도에서 도시된 각 전자 방출 디바이스의 전자 방출 영역에 대응하는 영역을 나타내며, 참조 부호(99 및 93) 각각은 각 전자 방출 디바이스의 각 디바이스 전극에 접속된 X 방향 와이어 및 Y 방향 와이어를 나타낸다.

상기 실시예에서 봉입부(108)는 면판(106), 지지 프레임(102) 및 배면판(101)으로 구성되지만, 배면판(101)은 주로 기판(91)을 보강시키도록 제공되기 때문에 기판(91)이 그 자체로 강하다면 생략할 수 있다. 이러한 경우, 별도의 배면판(101)을 필요로 하지 않아 기판(91)을 지지 프레임(102)에 직접 결합시킬 수 있으므로 봉입부(108)는 면판(106), 지지 프레임(102) 및 기판(91)으로 구성된다. 대기압에 대한 봉입부(108)의 전체 강도는 면판(106)과 배면판(101) 간에 스페이서(도시 안됨)라 칭하는 다수의지지 부재를 배열함으로서 증가시킬 수 있다.

제11a도 및 11b는 형광막의 가능한 두 구성을 개략으로 도시한 것이다.

디스플레이 패널이 흑백 이미지를 나타내는데 사용되면 형광막(104)은 단지 하나의 형광체만을 구비하므로, 칼로 이미지를 표시하기 위해서는 흑색의 전도 부재(111) 및 형광체(112)를 구비할 필요가 있으며, 흑색의 전도 부재는 형광체의 구성에 따라 흑색 스트라이프 또는 흑색 매트릭스 부재라 칭한다.

흑색 스트라이프 또는 흑색 매트릭스 부재는 서로 다른 3원색의 형광체(112)가 덜 구별되도록 칼라 디스플레이 패널에 배치하여 주위 영역을 흑색화시킴으로서 외광에 의해 표시된 이미지의 콘트라스트를 감소시키는 악 영향을 감소시킨다. 흑색 스트라이프의 주성분으로서 통상 흑연을 사용하지만, 저 광투과도 및 반사도를 갖는 다른 전도 물질을 사용할 수 있다.

흑백 또는 칼라 표시에는 관계없이 유리 기판 상에 형광 물질을 도포시키는데 첨가 또는 프린팅 기술은 적합하게 사용한다. 형광막(104)의 내면 상에 통상의 메탈백(105)을 배치한다. 메탈백(105)은 형광체로부터 방출되어 봉입부의 내측으로 전달된 광선을 면판(106)으로 귀환시킴으로서 디스플레이 패널의 휘도를 증강시키고, 이것을 가속 전압을 전자빔에 인가시키는 전극으로서 사용하여, 봉입부 내측에서 발생된 음이온이 형광체와 충돌할 때 초래될 수 있는 형광체의 손상을 방지시키도록 제공된 것이다. 메탈백(105)은 형광막의 내면을 평탄화시키고 (통상 필르밍이라 칭하는 처리시) 형광막을 형성한 후 진공 증착에 의해 그 위해 Al 막을 형성시킴으로서 제조된다.

형광막(104)의 전도율을 증가시키기 위해 형광막(104)의 외면에 대향하여 면판(106)상에 투명 전극(도시 안됨)을 형성할 수 있다.

칼라 표시인 경우에는 봉입부의 상기 열거된 부품들을 서로 결합시키기 전에 칼라 형광체와 전자 방출 디바이스를 정확하게 정렬시켜야 하는데 주의를 기울여야 한다.

제10도에서 도시된 이미지 형성 장치는 이하의 방법으로서 제조될 수 있다.

봉입부(108)는 안정화 처리의 경우에서와 같이 가열되는 동안 오일을 사용하지 않는 이온 펌프 또는 흡착 펌프 등의 적당한 진공 펌프에 의해 그 내부의 대기가 충분히 낮은 레벨의 유기 물질을 함유하는 1.3

10^-5Pa의 진공도로 감소될 때가지 탈기시킨 후 기밀 용접시킨다. 기밀 용접시킨 후 봉입부(108)의 내부에서 달성된 진공도를 유지시키기 위해서는 게터 처리를 행할 수 있다. 게터 처리 시에, 봉입부(108) 내의 소정의 위치에 배치된 게터(도시 안됨)를 저항 가열기 또는 고주파 가열기에 의해 가열시켜 봉입부(108)의 밀봉 직전 또는 직후에 진공 증착에 의해 막을 형성한다. 게터는 통상적으로 주성분으로서 Ba를 함유하며 증기 증착막의 흡착 효과에 의해 1.3

10^-3내지 1.3

10^-5Pa의 진공도를 유지할 수 있다. 포밍 처리 후 이미지 형성 장치의 표면 전도형 전자 방출 디바이스를 제조하는 과정은 의도한 응용의 특정 요건에 부응하도록 적절하게 설계될 수 있다.

지금부터, 제12도를 참조하여 NTSC 텔레비젼 신호에 따라 텔레비젼 이미지를 표시하기 위한 단순한 매트릭스 구성의 전자 소스를 구비한 디스플레이 패널을 구동시키는 구동 회로에 대해 기술하기로 한다. 제12도에서, 참조 부호(121)는 디스플레이 패널을 나타낸다. 그 외에, 회로는 주사 회로(122), 제어 회로(123), 시프트 레지스터(124), 라인 메모리(125), 동기 신호 분리 회로(126) 및 변조 신호 발생기(127)를 포함한다. 제12도에서 Vx 및 Va는 DC 전압원을 나타낸다.

디스플레이 패널(121)은 단자 Dox1 내지 Doxm, Doy1 내지 Doyn 및 고전압 단자 Hv를 통해 외부 회로에 접속되며, 이들 단자 중 단자 Dox1 내지 Doxm은 M행 및 N열을 갖는 매트릭스형으로 배열된 다수의 표면 전도형 전자 방출 디바이스를 구비한 디바이스에서 전자 소스의 (N 디바이스 중의) 행을 1개씩 순차로 구동시키는 주사 신호를 수신하도록 설계되어 있다.

한편, 단자 Doy1 내지 Doyn은 주사 신호에 의해 선택되어진 행의 표면 전도형 전자 방출 디바이스 각각의 출력 전자빔을 제어하는 변조 신호를 수신하도록 설계되어 있다. 고전압 단자(107)에는 DC 전압원에 의해 통상 약 10

레벨의 DC 전압이 공급되어지는데, 이 10

는 선택된 표면 전도형 전자 방출 디바이스의 형광체를 통전시키기에 충분히 높은 전압이다.

주사 회로(122)는 다음과 같은 방식으로 동작한다. 이 회로는 M개의 스위칭 소자(이 중 단지 소자 S1 및 Sm만이 도시되어 있음)를 구비하며, 이들 각각은 DC 전압원 Vx의 출력 전압 또는 0[V](접지 전위 레벨)를 가져 디스플레이 패널(121)의 단자 Dox1 내지 Doxm 중 하나에 접속되어지게 된다. 스위칭 소자 S1 내지 Sm 각각은 제어 회로(123)로부터 공급된 제어 신호 Tscan에 따라 동작하며 FET 등의 트랜지스터를 결합시켜 준비할 수 있다.

이 회로의 DC 전압원 Vx는 표면 전도형 전자 방출 디바이스의 성능으로 인해 주사되지 않는 소자에 인가되는 임의 구동 전압(또는 전자 방출을 위한 임계 전압)이 임계 전압 미만으로 감소될 정도로 정전압을 출력시키도록 설계된다.

제어 회로(123)는 이미지의 외부에서 공급된 비디오 신호에 따라 적절하게 표시될 수 있도록 관련된 부품들의 동작을 조정한다. 제어 회로는 후술될 동기 신호회로로부터 공급된 동기 신호 Tsync에 응답하여 제어 신호 Tscan, Tsft 및 Tmry를 발생시킨다.

동기 신호 분리 회로(126)는 외부로부터 공급되어진 NTSC 텔레비젼 신호에서 동기 신호 성분과 휘도 신호 성분을 분리하며 공지된 주파수 분리(필터) 회로를 사용하여 용이하게 구현할 수 있다. 비록 동기 신호 분리 회로(126)에 의해 텔레비젼 신호로부터 추출된 동기 신호가 공지된 바와 같이 수직 동기 신호와 수평 동기신호로 구성되더라도, 여기서는 설명의 편의상 이들 성분 신호들을 무시하고 Tsync신호로서 간단히 설계하였다. 한편, 텔레비젼 신호로부터 인출되어 시프트 레지스터(124)로 공급되는 휘도 신호는 DATA 신호로서 표시된다.

시프트 레지스터(124)는 각 라인마다 제어 회로(123)로부터 공급되는 제어 신호 Tsft에 따라 시계열 원리로 직렬 공급되는 DATA 신호에 대해 직렬/병렬 변환을 행한다(환언하자면, 제어 신호 Tsft는 시프트 레지스터(124)의 시프트 클럭으로서 동작한다). 직렬/병렬 변환되어진 (N개 전자 방출 디바이스에 대한 구동 데이타 셋트)라인의 데이타 셋트는 N개의 병렬 신호 Id1 내지 Idn으로서 시프트 레지스터(124)에서 출력된다.

라인 메모리(125)는 제어 회로(123)로부터 나오는 제어 신호 Tmry에 따라 필요한 시간 주기 동안 1 라인분의 신호 Id1 내지 Idn인 데이타 셋트를 기억하는 메모리이다. 기억된 데이타는 I'd1 내지 I'dn으로서 출력되어 변조 신호 발생기(127)로 공급된다.

변조 신호 발생기(127)는 사실상 표면 전도형 전자 방출 디바이스 각각의 동작을 적절하게 구동 및 변조시키는 신호원이며, 이 디바이스의 출력 신호는 단자 Doyl 내지 Doyn을 통해 디스플레이 패널(121) 내의 표면 전도형 전자 방출 디바이스로 공급된다.

상술된 바와 같이, 본 발명을 적용할 수 있는 전자 방출 디바이스는 방사 전류 Ie에 대해 다음과 같은 특징을 나타낸다. 첫째, 명백한 임계 전압 Vth이 존재하여 Vth를 초과하는 전압만이 인가될 때에만 디바이스는 전자를 방출시킨다. 둘째, 방사 전류 le의 레벨은 임계 레벨 Vth 이상으로 인가된 전압의 변화에 따라 변화하지만, 인가된 전압과 방사 전류 간의 관계와 Vth의 값은 전자 방출 디바이스의 물질, 구성 및 제조 방법에 따라 변화할 수 있다. 보다 상세히 설명하자면, 펄스형 전압이 본 발명에 따른 전자 방출 디바이스에 인가되면, 인가된 전압이 임계 레벨 미만인 동안은 사실상 방사 전류는 발생되지 않는 반면에, 일단 인가된 전압이 임계 레벨 이상으로 증가하면 전자빔이 방출된다. 여기서는 출력 전자빔의 강도는 펄스형 전압의 피크 레벨 Vm을 변화시켜 제어할 수 있다는 것에 주목된다. 또한, 전자빔의 전체 전하량은 펄스폭 Pw를 변화시켜 제어될 수 있다.

따라서, 입력 신호에 따라 전자 방출 디바이스를 변조시키는데 전압 변조 방법 또는 펄스폭 변조를 사용할 수 있다. 전압 변조의 경우에는, 변조 신호 발생기(127)로서 전압 변조 회로를 사용하여 펄스형 전압의 피크 레벨을 입력 데이타에 따라 변조시키지만, 펄스폭은 그대로 유지시킨다.

한편, 펄스폭 변조의 경우에는, 변조 신호 발생기(127)로서 펄스폭 변조형 회로를 사용하여 인가된 전압의 펄스폭을 입력 데이타에 따라 변조시킬 수 있는 반면에, 인가된 전압의 피크 레벨은 그대로 유지시킨다.

비록 특별히 상술하지는 않았지만, 시프트 레지스터(124) 및 라인 메모리(125)는 비디오 신호의 직렬/병렬 변환 및 기억을 주어진 레이트로 행하는 한 디지탈 또는 아날로그 신호형일 수 있다. 만일 디지탈 신호형 디바이스를 사용하면, 동기 신호 분리 회로(126)의 출력 신호 DATA는 디지탈화 될 필요가 있다. 그러나, 이러한 변환은 동기 신호 분리 회로(126)의 출력에 A/D 변환기를 배치함으로써 쉽사리 실행된다. 라인 메모리(125)의 출력 신호가 디지탈 신호 또는 아날로그 신호인 것에 따라 변조 신호 발생기(127)로서 다른 회로를 사용할 수 있는 것은 물론이다. 만일 디지탈 신호를 사용하면, 공지된 형의 D/A 변환기 회로를 변조 신호 발생기(127)로서 사용할 수 있으며, 필요에 따라 증폭기 회로를 추가로 사용할 수 있다. 펄스폭 변조의 경우에는, 변조 신호 발생기(127)는 고속 발진기, 상기 발진기에 의해 발생되는 파수를 계수하는 계수기 및 계수기의 출력과 메모리의 출력을 비교하는 비교기를 결합시킨 회로를 사용하여 구현될 수 있다. 필요할 경우, 증폭기를 추가하여 변조된 펄스폭을 갖는 비교기의 출력 신호의 전압을 본 발명에 따른 표면 전도형 전자 방출 디바이스의 구동 전압 레벨까지 증폭시킬 수 있다.

만일, 아날로그 신호를 사용할 경우에는, 공지된 연산 증폭기를 구비한 증폭기 회로를 변조 신호 발생기(127)로서 적당히 사용할 수 있으며 필요에 따라 레벨 시프트 회로를 추가로 제공할 수 있다. 펄스폭 변조의 경우, 필요에 따라 공지된 전압제어형 발진 회로(VCO)를 표면 전도형 전자 방출 디바이스의 구동 전압까지 전압을 증폭시키는 추가의 증폭기와 함께 사용할 수 있다.

본 발명을 적용할 수 있는 상술된 구성을 갖는 이미지 형성 장치의 경우, 전자 방출 디바이스는 전압이 외부 단자 Doxl 내지 Doxm 및 Boyl 내지 Doyn을 통해 인가될 때 전자를 방출시킨다. 다음에, 발생된 전자빔은 고전압 단자 Hv를 통해 고전압을 메탈백(35) 또는 투명 전극(도시 안됨)에 인가함으로써 가속화된다. 가속된 전자들은 최종적으로 형광막(34)에 충돌하여 글로우되어 이미지를 형성하게 된다.

상술된 이미지 형성 장치의 구성은 본 발명을 적용시킬 수 있는 일례로서 여러가지로 변형될 수 있다. 이러한 디바이스에서 사용되는 TV 신호 시스템은 특정의 것에 한정되지 않고 NTSC, PAL 또는 SECAM 등의 임의 시스템을 사용할 수 있다. 이 이미지 형성 장치는 대다수의 픽셀을 구비한 대형 디스플레이 패널용으로 사용할 수 있기 때문에 특히 (전형적으로 MUSE 시스템 등의 고해상도 TV 시스템의) 대다수의 주사선을 포함하는 TV 신호에 적합하다.

지금부터, 기판 상에 사다리 형으로 배열된 다수의 표면 전도형 전자 방출 디바이스를 구비한 전자 소스와 이러한 전자 소스를 구비한 이미지 형성 장치에 대해 제13도 및 제14도를 참조하여 기술하기로 한다.

우선, 제13도를 참조해 보면, 참조 부호(130)는 전자 소스 기판을 나타내고, 참조 부호(131)는 기판 상에 배열된 표면 전도형 전자 방출 디바이스를 나타내며, Dxl 내지 Dx10은 표면 전도형 전자 방출 디바이스를 접속시키는 공통 와이어를 나타낸다. 전자 방출 디바이스(131)는 X 방향을 따르는 평행 행(이하, 소자 행이라 칭함)으로 기판(130) 상에 배열되어 다수의 소자 행을 구비한 전자 소스가 형성되며, 각 행은 다수의 소자를 갖고 있다. 각 소자 행의 표면 전도형 전자 방출 디바이스는 한쌍의 공통 와이어에 의해 서로 평행하게 전기 접속되어 이들은 한 쌍의 공통 와이어에 적당한 구동 전압을 인가시킴으로써 독립적으로 구동될 수 있다. 보다 상술하자면, 전자 방출 임계 레벨을 초과하는 전압은 전자를 방출시키도록 동작하는 소자 행에 인가되는 반면, 전자 방출 임계 레벨 이하의 전압은 나머지 소자 행에 인가된다. 또는, 인접한 두 소자 행 사이에 배치된 임의 두 외부 단자는 단일의 공통 와이어를 공유할 수 있다. 따라서, 공통 와이어 Dx2 내지 Bx9 중, Dx2 및 Dx3는 두 와이어 대신에 단일의 공통 와이어를 공유할 수 있다.

제14도는 전자 방출 디바이스의 사다리형 구성을 갖는 전자 소스를 포함한 이미지 형성 장치의 디스플레이 패널의 개략적인 투시도이다. 제14도에서, 디스플레이 패널은 각기 전자를 관통시키는 다수의 구멍(141)을 갖는 그리드 전극(140)과, 집합적으로 참조 부호(142)로 표시되는 외부 단자 셋트 Doxl, Dox2,

,Doxm와, 집합적으로 참조 부호(143)로 표시되며 각각의 그리드 전극(140) 및 전자 소스 기판(144)에 접속된 다른 셋트의 외부 단자 Gl, G2,

, Gn을 구비한다. 제14도에서, 제10도의 구성 성분들과 동일한 구성 성분들은 동일한 참조 부호로 병기하였다는 것에 주목할 필요가 있다. 제14도의 이미지 형성 장치는 제14도의 디바이스가 전자 소스 기판(144)과 면판(106) 사이에 배치된 그리드 전극(140)을 갖는다는 점에서 제10도의 단순한 매트릭스 구성의 이미지 형성 장치와는 다르다.

제14도에서는, 기판(144)과 면판(106) 사이에 스트라이프형 그리드 전극(140)이 배치되어 있다. 그리드 전극(140)은 표면 전도형 전자 방출 디바이스로부터 방출되는 전자빔을 변조시키도록 사다리형 소자 행에 대해 수직으로 배열되며, 그리드 전극각각에는 전자빔이 관통되어지는 전자 방출 디바이스에 대응한 관통 구멍(141)이 제공되어 있다. 그러나, 비록 제14도에서 스트라이프형 그리드 전극을 도시하였더라도, 전극의 프로필 및 위치는 이것에만 한정되는 것은 아니다. 예를 들어, 이들은 메쉬형 구멍을 가질 수 있으며 표면 전도형 전자 방출 디바이스 부근 또는 근접하여 배치될 수 있다.

외부 단자(142)와 그리드용 외부 단자(143)는 제어 회로(도시 안돔)에 전기 접속된다.

상술한 구성의 이미지 형성 장치는 전자 방출 디바이스의 구동(주사) 동작과 동기로 이미지의 단일 라인마다 그리드 전극의 행에 변조 신호를 행 단위로 동시에 인가시킴으로써 전자 빔을 조사하도록 동작되어 이미지를 라인마다 표시할 수 있다.

따라서, 본 발명에 따르고 상술된 구성을 갖는 표시 디바이스는, 이것이 텔레비젼 방송용 표시 디바이스로서, 비디오 원격 이미지 회의용 단말 디바이스로서, 정지 이미지 및 동 이미지용 편집 디바이스로서, 컴퓨터 시스템용 단말 디바이스로서, 광감성 드럼을 포함한 광 프린터로서 동작할 수 있으므로 각 종 산업 및 상업 분야에 응용할 수 있다.

지금부터, 예를 들어 본 발명을 설명하기로 한다. 그러나, 본 발명은 이것에만 한정되는 것이 아니고, 본 발명의 범주 내에서는 여러가지 변형을 행할 수 있다는 것에 주목해야 한다.

[예 1]

표면 전도형 전자 방출 디바이스를 준비하기 위한 예에서 사용된 방법은 제1a도, 제1b도, 제1c도 및 제1d도를 참조하여 상술한 것과 본질적으로는 동일하다.

이 예에서 표면 전도형 전자 방출 디바이스를 제조하는데 사용되는 디바이스의 기본 구성과 방법에 대해 제1a, 1b, 1c 및 1d도를 참조하면서 이하에서 상세히 기술하고자 한다. 이 디바이스는 기판(1), 한 쌍의 디바이스 전극(2 및 3), 유기 금속막(4a), 도전막(4b) 및 전자 방출 영역(5)를 구비한다.

디바이스를 제조하는 단계는 이하에서 순서적으로 기술하기로 한다.

[단계 -a]

소다 석회 유리판을 충분히 세정한 후, 그 위에 스퍼터링에 의해 실리콘 산화물 막을 0.57

m의 두께로 형성시켜 기판(1)을 제조하였으며, 기판(1) 상에 한 쌍의 전극의 형상에 대응하는 구멍을 갖는 희망 패턴의 포토레지스트(RD-2000N-41: 히다찌케미칼 코포레이션 리미티드로부터 입수 가능)를 형성하였다. 그 후에, Ti 막 및 Ni막을 진공 증착에 의해 두께 5nm 및 0.1

m로 순차로 형성하였다. 그 후, 포토레지스트를 유기 용매로 용해시켜 Ni/Ti 막의 불필요한 부분을 리프트 오프시킴으로써 한쌍의 디바이스 전극(2 및 3)을 제조하였다. 디바이스 전극은 거리 L=10

로 분리하였다(제1a도).

[단계 -b]

디바이스 전극(2 및 3)이 형성되어 있는 기판(1) 상에 Cr 막을 진공 증착에 의해 두께 0.1

m로 피착시켰으며, 도전막(4b)을 위한 구멍을 갖는 레지스트 패턴을 포토레지스트(AZ1370: Hoechst사로부터 입수 가능)를 사용하여 준비하였다. 그 후, Cr패턴을 에칭 오프시켰다. 다음에, 포토레지스트 패턴을 유기 용매에서. 용해시키고 유기 팔라듐 화합물 용액(CCP 4230: Okuno Pharmaceutical Co.; Ltd. 로부터 입수가능)을 기판을 회전시키면서 스피너에 의해 세정된 기판에 도포시켰다. 그 후, 도포한 용액을 1시간 동안 상온으로 대기 중에서 방치시켜 건조시켰다. 비교를 위해, 유기 Pd 막이 수정 기판 상에 형성되어 동일한 조건 하에서 건조되어 그 후에 이 견본은 시트 저항 테스트를 받았다. 그 값은 비록 적어도 10⁸

/

보다 클 것은 명백하지만 테스트로 측정되기에는 너무 컸다. 다른 견본이 동일한 조건 하에서 준비된 후 10분 동안 300

에서 베이킹된 후 형성된 막은 주성분으로서 Pd를 포함하며 막 두께 100nm, 시트 저항 2

10²

/

를 가졌다.

이 예의 막의 시트 저항은 약 500

로 가열하면서 측정했을 때는 약간 상승했으나 실온으로 냉각된 후에 측정했을 때에는 원래 수준으로 되돌아와서 저항의 증가는 역전 가능함을 보여주었다.

[단계-c]

상부에 유기 Pd로 된 유기 금속 막(4a)를 가지고 있는 기판(1)이 UV/ozone처리 디바이스(Samco사의 UV-300)를 이용하여 실온에서 약 15분간 UV/ozone(도시되지 않음)처리되었다. 비교를 위해, 유기 Pd 막이 수정 기판 상에 형성되어 UV/ozone 처리된 후, 비교를 위해 UV/ozone 처리된 견본의 시트 저항이 테스트되었다. 그 값은 그 값은 비록 적어도 10⁸

/

보다 클 것은 명백하지만 테스트로 측정되기에는 너무 컸다.

[단계-d]

UV/ozone 처리된 Cr막과 유기 금속 막(4a)가 산성 에칭제에 의해 리프트 오프(lift off)되어 원하는 패턴의 유기 금속 막(4a)를 생성했다.

상기 단계들과 더불어, 한 쌍의 디바이스 전극(2 및 3)과 유기 금속 막(4a)가 기판(1) 상에 형성되었다. (제1b도)

[단계-e]

다음으로, 기판(1)이 클린 오븐으로 옮겨져, 전원(도시되지 않음)으로부터 전자 방출 디바이스로 디바이스 전압 +Vf를 인가하면서(제1c도), 실온으로부터 약 300

까지 10

/min의 속도로 상승시킴으로써 통전 포밍 처리(energization forming process)되었다. 전압의 인가는 온도가 300

에 도달한 후에 10분간 계속되었고, 전압의 인가가 종료된 후에, 견본은 그 곳에서 자체적으로 실온까지 냉각되게 하였다. 제3a도는 통전 포밍에 사용되는 전압 Vf의 파형을 개략적으로 설명한다.

제3a도를 참조하면, T1 및 T2는 통전 포밍에 사용되는 삼각 펄스의 펄스 폭과 펄스 구간을 가리키는데, 그 값은 각각 1msec와 10msec이다. (통전 포밍을 위한) 삼각 펄스 전압의 파고(wave height)는 12V였다. 통전 포밍 처리 중에, 막(4a 또는 4b)를 통해 흐르는 전류는 최대 8mA였고, 300

에서 10분간 가열 후에는 1

보다 작았다.

[단계-f]

후속해서, 디바이스는 제5도에 도시된 바와 같은 게이징 시스템(gauging system) 내에 놓였고, 진공 펌프를 사용하여 진공 챔버가 통전 처리를 위해 1.3

10^-6Pa의 압력 레벨까지 진공화되었다. 그 후에, 전체 압력이 1.3

10^-3Pa로 상승할때까지 슬로우 배기 밸브를 개방함으로써 게이징 시스템의 진공 챔버 내에 아세톤이 도입되었다. 제3a도에 도시된 바와 같은 14V 높이의 펄스 전압이 통전 포밍을 위해 처리된 디바이스의 디바이스 전극(3)에 인가되었다. 이 단계에서 디바이스 전류가 거의 포화되었을 때, T1 및 T2는 각각 1msec,10msec였고, 전압 인가는 시작 후 20분만에 종료하였다. 다음으로, 슬로우 배기 밸브가 폐쇄되어 활성화 처리를 종료했다.

이 단계에서, 완전 표면 전도형 전자 방출 디바이스가 제공되었다(제1d도).

그 후에, 디바이스의 전자 방출 능력이 결정되었다. 진공 펌프 유닛이 그 안에 포함된 이온 펌프로 스위치되었으며, 진공 챔버 안에 남아있을 수 있는 어떠한 유기 물질도 제거하기 위해, 초진공 상태를 생성하여 챔버를 200

로 유지하면서 샘플은 400

까지 24시간 동안 가열되었다.

시스템은 진공 챔버의 내압을 1.3

10^-7Pa를 유지하면서, 4kV의 전압이 인가된 표면 전도형 전자 방출 디바이스로부터 방출된 전자를 포획하기 위한 애노드(anode)를 더 포함했다. 디바이스와 애노드는 5mm만큼 분리되었다.

디바이스 전류 If와 방사 전류 Ie를 관찰하기 위해, 14V의 디바이스 전압이 표면 전도형 전자 방출 디바이스의 디바이스 전극(2와 3)에 인가되었다. 이 예의 디바이스는 If=2.OmA, Ie=3.6

을 보였으며, 정상적으로 동작했다.

이 예의 표면 전도형 전자 방출 디바이스는 가열 처리 중에 존재하는 고온에 대해 열적 저항이 강했으며, 전자 방출 디바이스를 생성하기 위해 전력을 거의 소모하지 않았다.

[예 2]

이 예에서, 기판(1) 상에 한 쌍의 디바이스 전극(2 및 3)을 준비하기 위해, 예1의 단계-a가 수행되었다.

[단계 -b]

상부에 디바이스 전극(2 및 3)을 가지는 기판 상에 유기 금속 막(4a)가 아래와 같은 방식으로 형성되었다.

1g의 에틸렌 글리콜, 0.005g의 폴리비닐알콜, 및 25g의 IPA가 3.2g의 팔라듐아세테이트 모노에탄올아민에 첨가하여 100g의 그 수용액을 만들었다. 100g을 채우기 위한 나머지 용량은 물이었다. 다음으로, 그 수용액이 (캐논사의 BJ-lOV의 일부를 이용한) 버블-젯 형 잉크-젯 디바이스를 이용해 원하는 위치나 제1b도에 지시된 위치에 가해졌다.

비교를 위해, 유기 Pd 막이 수정 기판 상에 형성되고 동일한 조건 하에서 건조된 후, 이 견본은 시트 저항 테스트를 받았다. 그 값이 비록 적어도 10⁸

/

보다 큰 것은 명백하지만 테스트로 측정되기에는 너무 컸다 다른 견본이 동일한 조건 하에서 준비된 후 300

에서 15분 동안 베이킹된 후, 형성된 막은 주성분으로서 Pd를 포함하며, 막 두께 120nm, 시트 저항 1.5

10²

/

를 가졌다.

이 예의 막의 시트 저항은 약 500

로 가열하면서 측정했을 때는 약간 상승했으나, 실온으로 냉각된 후에 측정했을 때에는 원래 수준으로 되돌아와서, 저항의 증가는 역전 가능함을 보여주었다.

이 단계에서, 기판(1)은 상부에 한 쌍의 디바이스 전극(2 및 3)과 유기 금속막(4a)를 가지게 되었다.

[단계-c]

다음으로, 기판(1)이 클린 오븐으로 옮겨져, 전원(도시되지 않음)으로부터 전자 방출 디바이스로 디바이스 전압 +Vf를 인가하면서, 실온으로부터 약 350

까지 10

/min의 속도로 상승시킴으로써 통전 포밍 처리되었다. 전압의 인가는 온도가 350

에 도달한 후에 15분간 계속되었고, 전압의 인가가 종료된 후에, 견본은 그 곳에서 자체적으로 실온까지 냉각되게 하였다. 제3a도는 통전 포밍에 사용되는 전압 Vf의 파형을 개략적으로 설명한다.

제3a도를 참조하면, T1 및 T2는 통전 포밍에 사용되는 삼각 펄스 전압의 펄스폭과 펄스 구간을 가리키는데, 그 값은 각각 1msec와 10msec이다. (통전 포밍을 위한) 삼각 펄스 전압의 파고는 12V였다. 통전 포밍 처리 중에, 막(4a 또는 4b)를 통해 흐르는 전류는 최대 6mA였고, 300

에서 15분간 가열 후에는 1

보다 작았다.

[단계-d]

후속해서, 디바이스는 제5도에 도시된 바와 같은 게이징 시스템 내에 놓였고, 진공 펌프를 사용하여 진공 챔버가 통전 처리를 위해 1.3

10^-3Pa로 상승할 때까지 슬로우 배기 밸브를 개방함으로써 게이징 시스템의 진공 챔버 내에 아세톤이 도입되었다. 제3a도에 도시된 바와 같은 14V 높이의 삼각 펄스 전압이 통전 포밍을 위해 처리된 디바이스의 디바이스 전극(3)에 인가되었다. 이 단계에서, 디바이스 전류가 거의 포화되었을 때, T1 및 T2는 각각 1msec, 10msec였고, 전압 인가는 시작 후 20분만에 종료하였다. 다음으로, 슬로우 배기 밸브가 폐쇄되어 활성화 처리를 종료했다.

이 단계에서, 완전 표면 전도형 전자 방출 디바이스가 제공되었다.

그 후에, 상술한 게이징 시스템으로써 디바이스의 전자 방출 능력이 결정되었다. 진공 챔버 안에 남아있을 수 있는 어떠한 유기 물질도 제거하기 위해, 초진공상태를 생성하여, 챔버를 200

로 유지하면서 샘플은 400

까지 24시간 동안 가열되었다.

진공 챔버의 내압을 1.3

10^-7Pa로 유지하면서, 4kV의 전압이 제5도의 애노드(54)에 인가되었다. 디바이스와 애노드는 5mm만큼 분리되었다.

디바이스 전류 If와 방사 전류 Ie를 관찰하기 위해, 1.4V의 디바이스 전압이 표면 전도형 전자 방출 디바이스의 디바이스 전극(2 및 3)에 인가되었다. 이 예의 디바이스는 If=2.5mA, Ie=4.0

을 보였으며, 정상적으로 동작했다.

이 예의 표면 전도형 전자 방출 디바이스는 가열 처리 중에 존재하는 고온에 대해 열적 저항이 강했으며, 전자 방출 디바이스를 생성하기 위해, 전력을 거의 소모하지 않았다.

[예 3]

표면 전도형 전자 방출 디바이스를 준비하기 위해 이 예에서 사용된 방법은 제1a도, 제1b도, 제2a도, 제2b도 및 제2c도를 참조하며 앞서 기술한 바와 근본적으로 동일한다.

이 예에서 이를 제조하기 위해 사용된 디바이스와 방법의 기본 구성은 제1a도, 제1b도, 제2a도, 제2b도 및 제2c도를 참조하며 이후에 상세히 기술될 것이다. 기판(1), 한 쌍의 디바이스 전극(2 및 3), 유기 금속 막(4a), 유기 금속 막(4a)를 분해함으로써 얻어지 제2도전막(4b), 제1 도전막(4b'), 제2 도전막에 형성된 전자 방출 영역(5), 및 제1도전막에 생성된 갭(5')가 도시되어 있다.

디바이스의 제조 단계가 제1a, 1b, 2a, 2b, 및 2c도를 참조하며 아래에 차례대로 기술될 것이다.

[단계 -a]

이 예에서 예1의 단계-a가 수행되었다.

[단계-b]

Cr이 진공 증착에 의해 상부에 디바이스 전극(2 및 3)을 가지고 있는 기판(1)상에 두께 0.1

로 피착되었으며, 제1 도전막(4b')에 대한 저항 패턴이 포토리지스트로(Hoechst사의 Az1370) 준비되었다. 그 후, 이 패턴의 Cr이 에칭 오프되었으며, 후속해서, 포토리지스트 패턴이 유기 용제에 용해되었으며, 기판을 회전시키면서 스피너(spinner)를 이용해 유기 팔라듐 착물(Okuno 제약사의 ccp4230) 용액이 세정된 기판에 가해져 제1 도전막(4b)를 실제로 생성하였다. 제1 도전막(4b')는 주성분으로서 Pd를 포함하는 미세 입자로 구성되었으며, 10nm의 막 두께를 가졌다.

[단계-C]

도전막(4b')를 베이킹하여 생성한 후, Cr 막이 산성 에칭제에 의해 에칭 아웃되었으며, 제1 도전막(4b')는 리프트 오프(lift off) 기술에 의해 패터닝되었다.

[단계-d]

다음으로, 기판(1)이 클린 오븐으로 옮겨지고 그 내부는 진공 펌프에 의해 1.3

10^-5Pa까지 진공화되었다. 그 후, 전원(도시되지 않음)으로부터 전자 방출 디바이스로 디바이스 전압 +Yf를 인가함으로써 디바이스는 틈(5')를 형성하게 되었다. 제3b도는 이 단계에 사용된 전압 Vf의 파형을 개략적으로 설명한다.

제3b도를 참조하면, T1 및 T2는 이 단계에 사용된 삼각 펄스 전압의 펄스 폭과펄스 구간을 가리키는데, 그 값은 각각 1msec와 10msec이다. 이 단계를 위한 삼각펄스 전압의 파고는 0.1V씩 단계적으로 상승되었다. 이 단계 중에, 저항 측정 펄스전압이 디바이스의 저항을 관찰하기 위해 펄스 구간(T2) 내에 삽입되었다. 전압의인가는 저항 측정 수단에 의해 관측된 저항이 1M

을 넘어설 때 종료되었다.

[단계 -e]

상기 단계 후에, 기판은 게이징 시스템으로부터 꺼내져, 아래와 같은 방식으로 기판 상에 유기 금속 막(4a)가 형성되었다.

1g의 에틸렌 글리콜, 0.005g의 폴리비닐알콜, 및 25g의 IPA가 3.2g의 팔라듐아세테이트 모노에탄올아민에 첨가하여 100g의 그 수용액을 만들었다. 100g을 채우기 위한 나머지 용량은 물이었다. 다음으로, 이 수용액이 버블-젯 형 잉크-젯 디바이스를 이용해 원하는 위치나 제1 도전막 상의 위치에 가해졌다. (제2b도)

비교를 위해, 유기 Pd 막이 수정 기판 상에 형성되어, 동일한 조건 하에서 건조된 후, 이 견본은 시트 저항 테스트를 받았다. 그 값이 비록 적어도 10⁸

/

보다 큰 것은 명백하지만 테스트로 측정되기에는 너무 컸다. 다른 견본이 동일한 조건 하에서 준비된 후,15분 동안 350

에서 베이킹된 후 형성된 막은 주성분으로서 Pd를 포함하며, 막 두께 120nm, 시트 저항 1.5

10²

/

를 가졌다.

이 예의 막의 시트 저항은 약 500

이 단계에서, 기판(1)은 상부에 한 쌍의 디바이스 전극(2 및 3), 제1 도전막(4b'), 및 유기 금속 막(4a)를 가지게 되었다.

[단계-f]

다음으로, 기판(1)이 클린 오븐으로 옮겨져, 전원(도시되지 않음)으로부터 전자 방출 디바이스로 디바이스 전압 +Vf를 인가하면서 실온으로부터 약 350

까지 10

제3a도를 참조하면, T1 및 T2는 통전 포밍에 사용되는 삼각 펄스 전압의 펄스폭과 펄스 구간을 가리키는데, 그 값은 각각 1msec와 10msec이다. 삼각 펄스 전압의 파고(wave height)는 12V였다. 통전 포밍 처리 중에, 막(4a 또는 4b')를 통해 흐르는 전류는 최대 6mA였고, 350

에서 15분간 가열 후에는 1

보다 작았다.

[단계 -9]

후속해서, 디바이스는 게이징 시스템 내에 다시 놓였고, 진공 펌프를 사용하여 진공 챔버가 활성화 처리를 위해 1.3

10^-3Pa로 상승할 때까지 슬로우 배기 밸브를 개방함으로써 게이징 시스템의 진공 챔버 내에 아세톤이 도입되었다. 제3a도에 도시된 바와 같은 14V의 높이를 갖는 삼각 펄스 전압이 통전 포밍을 위해 처리된 디바이스의 디바이스 전극(3)에 인가되었다. 이 단계에서 디바이스 전류가 거의 포화되었을 때, T1 및 T2는 각각 1msec, 10msec였고, 전압 인가는 시작 후 20분만에 종료하였다. 다음으로, 슬로우 배기 밸브가 폐쇄되어 활성화 처리를 종료했다.

그 후에, 상술한 게이징 시스템으로써 디바이스의 전자 방출 능력이 결정되었다. 이 예에서, 진공 챔버는 초진공 배기 디바이스에 의해 진공화되었으며, 진공 챔버 안에 남아있을 수 있는 어떠한 유기 물질도 제거하기 위해, 초진공 상태를 생성하여 샘플은 챔버를 200

로 유지하면서 400

까지 24시간 동안 가열되었다.

진공 챔버의 내압을 1.3

10^-7Pa를 유지하면서, 도5의 애노드(54)에 인가되었다. 디바이스와 애노드는 5mm만큼 분리되었다.

디바이스 전류 If와 방사 전류 Ie를 관찰하기 위해, 14V의 디바이스 전압이 표면 전도형 전자 방출 디바이스의 디바이스 전극(2와 3)에 인가되었다. 이 예의 디바이스는 If=3.0mA, Ie=4.5

을 보였으며, 정상적으로 동작했다.

이 예의 표면 전도형 전자 방출 디바이스는 가열 처리 중에 존재하는 고온에 대해 열적 저항이 강했으며, 전자 방출 영역을 생성하기 위해, 전력을 거의 소모하지 않았다.

예3와 예3의 디바이스가 스캐닝 전자 마이크로스코우프(Scanning Electron Microscope: SEM)으로 관찰되었을 때, 전자 방출 영역은 두 경우 모두에서 디바이스전극(2 및 3) 사이에서 구불구불하게 있었으며, 그 폭은 예2보다 예3에서 훨씬 더 작았음이 발견되었다. 이것은 전자 방출에 대해 균일하게 동작하는 많은 ,수의 디바이스를 제조할 때는 예3의 공정이 추천할만한 것임을 암시하고 있다.

[예4]

이 예에서는 기판(1) 상에 한 쌍의 디바이스 전극(2 및 3)을 준비하기 위해 예1의 단계-a의 공정이 수행되었다.

[단계-b]

후속해서, 기판을 회전시키면서 스퍼너를 이용해, 도데카카르보닐테트라이리듐의 디클로로메탄 용액이 클린 기판 상에 가해졌다. 비교를 위해, Ir 착물로 된 막이수정 기판 상에 형성되었고, 그 후 이 견본은 동일한 조건 하에 건조된 후, 시트 저항 테스트를 거쳤다. 그 값은 비록 적어도 10⁸

/

보다 클 것은 명백하지만, 테스트로 측정되기에는 너무 컸다. 다른 견본이 동일한 조건 하에서 준비된 후, 300

에서 10분 동안 베이킹된 후 형성된 막은 주성분으로서 Ir을 포함하며, 막 두께 5nm, 시트 저항 2

10²

/

를 가졌다.

이 예의 막의 시트 저항은 약 500

[단계-C]

다음으로, 유기 금속 막(4a), 또는 Ir 착물(complex)로 된 막이 레이저 머신(도시되지 않음)에 의해 트리밍되어 제1b도에 도시된 바와 같은 프로파일을 나타내게 되었다.

이 단계에서, 기판(1)이 상부에 한 쌍의 전극(2 및 3)과 유기 금속 막(4a)를 가지게 되었다.

[단계-d]

다음으로, 기판(1)이 클린 오븐으로 옳겨져, 전원(도시되지 않음)으로부터 전자 방출 디바이스로 디바이스 전압 +Vf를 인가하면서, 실온으로부터 약 250

까지 10

/min의 속도로 상승시킴으로써 통전 포밍 처리되었다. 전압의 인가는 온도가 250

에 도달한 후에 30분간 계속되었고, 전압의 인가가 종료된 후에, 견본은 그 곳에서 자체적으로 실온까지 냉각되게 하였다. 제3a도는 통전 포밍에 사용되는 전압 Vf의 파형을 개략적으로 설명한다.

제3a도를 참조하면, T1 및 T2는 통전 포밍에 사용되는 삼각 펄스 전압의 펄스폭과 펄스 구간을 가리키는데, 그 값은 각각 1msec와 10msec이다. 삼각 펄스 전압의 파고는 12V였다. 통전 포밍 처리 중에, 막(4)를 통해 흐르는 전류는 최대 10mA였고, 250

에서 30분간 가열 후에는 1

보다 작았다.

[단계-e]

후속해서, 디바이스는 도5에 도시된 바와 같은 게이징 시스템(gauging system) 내에 놓였고, 통전 처리를 위해 진공 펌프를 사용하여 진공 챔버가 1.3

10^-3Pa로 상승할 때까지 슬로우 배기 밸브를 개방함으로써 게이징 시스템의 진공 챔버 내에 아세톤이 도입되었다. 통전 포팅을 위해 처리된 디바이스의 디바이스 전극(3)에 제3a도에 도시된 바와 같은 14V 높이의 삼각 펄스 전압이 인가되었다. 이 단계에서, 디바이스 전류가 거의 포화되었을 때, T1 및 T2는 각각 1msec,10msec였고, 다음으로, 슬로우 배기 밸브가 폐쇄되어 활성화 처리를 종료했다.

그 후에, 상술한 게이징 시스템으로써 디바이스의 전자 방출 능력이 결정되었다. 진공 챔버는 초진공 배기 디바이스에 의해 진공화되었으며, 진공 챔버 안에 남아있을 수 있는 어떠한 유기 물질도 제거하기 위해, 초진공 상태를 생성하여 샘플은 챔버를 200

로 유지하면서 400

까지 24시간 동안 가열되었다.

진공 챔버의 내압을 1.3

10^-7Pa를 유지하면서, 제5도의 애노드(54)에 4kV의 전압이 인가되었다. 디바이스와 애노드는 5mm만큼 분리되었다.

디바이스 전류 If와 방사 전류 Ie를 관찰하기 위해, 14V의 디바이스 전압이 표면 전도형 전자 방출 디바이스의 디바이스 전극(2와 3)에 인가되었다. 이 예의 디바이스는 If=2.2mA, Ie=4.0

을 보였으며, 정상적으로 동작했다.

이 예의 표면 전도형 전자 방출 디바이스는 가열 처리 중에 존재하는 고온에 대해 열적 저항이 강했으며, 전자 방출 디바이스를 생성하기 위해, 전력을 거의 소모 하지 않았다.

[예 5]

이 예에서는, 기판(1) 상에 한 쌍의 디바이스 전극(2 및 3), 제1 도전막(4b')을 준비하기 위해 예3의 단계-a에서 단계-d의 공정이 수행되었다.

[단계-e]

후속해서, 기판은 게이징 시스템으로부터 꺼내져 기판을 회전시키면서 스피너를 이용해 도데카카르보닐테트라이리듐의 디클로로메탄 용액이 클린 기판 상에 가해져 유기 금속 막(4a)를 생성하였다. 비교를 위해, Ir 착물로 된 막이 수정 기판 상에 형성되어 동일한 조건에서 건조된 후, 이 견본은 시트 저항 페스트를 거쳤다. 그 값은 비록 적어도 10⁸

/

에서 10분 동안 베이킹된 후 형성된 막은 주성분으로서 If을 포함하며, 막 두께 5nm, 시트 저항 1

10⁴

/

를 가졌다.

이 예의 막의 시트 저항은 약 500

[단계-f]

다음으로, 유기 금속 막(4a), 또는 Ir 착물로 된 막이 레이저 머신(도시되지 않음)에 의해 트리밍되어 제1b도에 도시된 바와 같은 프로파일을 나타내게 되었다.

[단계 -g]

다음으로, 기판(1)이 클린 오븐으로 옮겨져, 전원(도시되지 않음)으로부터 전자 방출 디바이스로 디바이스 전압 +Vf를 인가하면서, 실온으로부터 약 250

까지 10

에 도달한 후에 30분간 계속되었고, 전압의 인가가 종료된 후에, 견본은 그 곳에서 자체적으로 실온까지 냉각되게 하였다. 제3a도는 통전 포팅에 사용되는 전압 Vf의 파형을 개략적으로 설명한다.

제3a도를 참조하면, T1 및 T2는 통전 포밍에 사용되는 삼각 펄스 전압의 펄스폭과 펄스 구간을 가리키는데, 그 값은 각각 1msec와 10msec이다. 삼각 펄스 전압의 파고는 12V였다. 통전 포밍 처리 중에, 막(4a 및 4b')를 통해 흐르는 전류는 최대 8mA였고, 250

에서 30분간 가열 후에는 1

A보다 작았다.

[단계-h]

후속해서, 디바이스는 도5에 도시된 바와 같은 게이징 시스템 내에 놓였고, 진공 펌프를 사용하여 진공 챔버가 통전 처리를 위해 1.3

10^-3Pa의 압력 레벨까지 진공화되었다. 그 후에, 전체 압력이 1.3

10^-6Pa로 상승할 때까지 슬로우 배기 밸브를 개방함으로써 게이징 시스템의 진공 챔버 내에 아세톤이 도입되었다. 통전 포밍을 위해 처리된 디바이스의 디바이스 전극(3)에 제3a도에 도시된 바와 같은 14V 높이의 삼각 펄스 전압이 인가되었다. 이 단계에서, 디바이스 전류가 거의 포화되었을 때, T1 및 T2는 각각 1msec,10msec였고, 다음으로, 슬로우 배기 밸브가 폐쇄되어 활성화 처리를 종료했다.

그 후에, 상술한 게이징 시스템으로써 디바이스의 전자 방출 능력이 결정되었다. 진공 챔버는 진공 오일을 사용하지 않는 이온 펌프를 포함하는 초진공 배기 디바이스에 의해 진공화되었으며, 진공 챔버 안에 남아있을 수 있는 어떠한 유기 물질도 제거하기 위해, 초진공 상태를 생성하며 챔버를 200

로 유지하면서 샘플은 400

까지 24시간 동안 가열되었다.

진공 챔버의 내압을 1.3

10^-7Pa를 유지하면서, 제5도의 애노드(54)제 4kV의 전압이 인가되었다. 디바이스와 애노드는 5mm만큼 분리되었다.

디바이스 전류 If와 방사 전류 le를 관찰하기 위해, 14V의 디바이스 전압이 표면 전도형 전자 방출 디바이스의 디바이스 전극(2 및 3)에 인가되었다. 이 예의 디바이스는 If=2.BmA, Ie=4.5

를 보였으며, 정상적으로 동작했다.

[예 6]

이 예에서는, 기판(1) 상에 한 쌍의 디바이스 전극(2 및 3)과 유기 금속 막(4a)를 준비하기 위해 예2의 단계-a 와 단계-b의 공정이 수행되었다.

[단계-c]

다음으로, 그 내압이 진공 펌프에 의해 감소될 수 있는 진공 오븐 내로 기판(1)이 이동되고, 오븐은 오븐 내의 대기가 헬륨으로 대체되기 전에 약 10Pa까지 배기된다. 후속해서, 디바이스는 전원(도시되지 않음)으로부터 전자 방출 디바이스로 디바이스 전압 +Vf를 인가하면서 실온으로부터 약 350

까지 10

/min의 속도로 상승시킴으로써 10Pa의 대기압에서 통전 포밍 처리되었다. 전압의 인가는 온도가 350

제3a도를 참조하면, T1 및 T2는 통전 포밍에 사용되는 펄스 폭과 펄스 구간을 가리키는데, 그 값은 각각 1msec와 10msec이다. 삼각 펄스 전압의 파고는 14V였다. 통전 포밍 처리 중에, 막(4a 또는 4b)를 통해 흐르는 전류는 최대 6mA였고, 350

에서 30분간 가열 후에는 1.5mA보다 작았다.

동일한 방식으로 준비된 또 다른 견본이 SEM으로 관찰되었을 때 전자 방출영역(5)와 그 주변에 피착물이 있는 것이 발견되었다. 피착물이 원소 분석을 위한 Auger electron spectrometry에 놓였을 때, 주성분으로 카본을 포함하는 것이 발견되었다.

비교를 위해, 다른 견본이 대기 중에서 가열 및 전기적 통전 공정을 실행하므로써 준비되고, 피착물이 전자 방출 영역(5) 상에 및 인접하여 형성되지 않았음을 알아내기 위해 SEM으로 관측된다.

[단계 d]

그 후, 준비된 표면 전도형 전자 방출 디바이스는 게이징 시스템 내에 배치되어 디바이스의 전자 방출 성능을 판정한다. 진공 챔버는 초진공 배기 유닛에 의해 진공되고 샘플은 400

로 24시간 동안 가열되어, 진공 챔버 내부를 200

및 1.3

10¹⁷Pa로 유지한다.

4 kV의 전압은 제5도의 애노드(54)에 인가된다. 디바이스와 애노드는 5 mm의 간격 만큼 분리된다.

디바이스 전류 If 및 방사 전류 le를 관측하기 위해서는, 14 V의 전압이 표면 전도형 전자 방출 디바이스의 디바이스 전극(2 및 3)에 인가된다. 이 예의 디바이스는 If=1.5mA이고 Ie=2.5

임을 보여주며 정상적으로 동작한다.

이 예의 표면 전도형 전자 방출 디바이스는 가열 공정에서 존재하는 고온에 대해 열적으로 높은 저항성을 가지며, 전자 방출 영역을 생성하는데 있어서 전력 소모가 적다. 또한, 제조 공정은 통전 포밍 단계 및 활성화 단계가 동시에 행해지기 때문에 간단하다.

[예 7]

이 예에서는, 예 6의 단계 c에 이어, 예 2의 단계 d에서 사용된 진공 시스템내에서, 내압을 1.3

10^-6Pa로 낮춘 다음 견본은 예 6에서와 같이 가열 및 전압 처리된다. 다른 방법으로는,예 6의 단계들이 이행된다. 통전 포밍을 위한 에너지 소모 및 준비된 디바이스의 성능은 실질적으로 예 6의 견본에서와 같다.

상기 단계는 350

의 온도가 15분 동안만 또는 예 6에서의 해당 시간의 1/2동안 유지되더라도, 예 2의 단계 e에서와 같이 아세톤 함유 분위기 내에서 실행되어, 예 6의 대응 부분과 거의 같은 디바이스를 생성한다. 아마도, 카본 및/또는 카본 화합물의 피착은 추가 카본이 상기 분위기 내의 아세톤으로부터 공급될 때 가속된다.

[예 8]

이 예에서는, 예 1의 단계 a의 공정에 이어, 한 쌍의 디바이스 전극(2 및 3)을 기판(1) 상에 준비한다.

[단계 b]

이어서, 헥사카보닐-비스-(3-사이클로펜타딘)-디텅스텐의 플로로메탄 용액은 스피너에 의해 세정된 기판 상에 공급되는데, 이는 상기 세정된 기판을 회전시키면서 행해진다. 비교를 위해, W 화합물의 막은 석영 기판 상에 형성되고 동일한 조건 하에서 건조된 다음, 이 견본은 시트 저항을 위해 테스트되는데, 이 시트 저항은 최소한 10⁸

/

보다 두드러지게 크다하더라도, 너무 높아 테스트에 의해 측정될 수 없다.

다른 견본은 동일한 조건 하에서 준비된 후에 300

에서 10분 동안 베이킹되어, 형성된 막이 Ir을 주성분으로서 함유하며 막 두께가 5 nm이고 시트 저항이 1

10³

/

인 것으로 알려져 있다. 이 예에서 막의 시트 저항은 500

의 온도로 가열하면서 막의 시트 저항을 측정하면 약간 상승하지만, 이를 다시 실온으로 냉각시킨 후에 측정하면 원래 온도로 복귀되어, 저항의 증가가 역전가능함을 입증한다.

[단계 c]

그 다음, 유기 금속막(4a) 또는 W 화합물의 막은 트림되어, 레이저 머신(도시안됨)에 의해 제1b도에 도시된 것과 같은 프로필을 도시한다.

이러한 동작 단계에서, 기판(1)은 그 상부에 한 쌍의 디바이스 전극(2 및 3)과 유기 금속막(4a)를 지탱한다.

[단계 d]

그 다음, 기판(1)은 진공 오븐 내로 이동되는데, 이 진공 오븐은 오븐 내의 대기가 헬륨으로 대체되기 전에 약 10Pa로 진공된다. 그 후, 전원(도시안됨)으로부터 디바이스 전압 +Vf를 전자 방출 디바이스에 인가하면서, 디바이스는 온도를 실온에서 300

로 10

/min의 속도로 상승시켜 통전 포밍 처리된다. 전압의 인가는 온도가 300

에 도달한 후에 30분 동안 지속되고, 전압 인가의 종료후에 견본은 그 곳에 남아, 실온으로 자체 냉각되게 한다. 제3a도는 통전 포밍에 사용된 전압 Vf의 파형을 개략적으로 도시한다.

제3a도를 참조하면, T1 및 T2 각각은 통전 포밍에 사용된 삼각 펄스 전압의 펄스폭 및 펄스 구간을 도시하는데, 이들은 각각 1msec 및 10 msec이다. 삼각 펄스 전압의 파고는 14 V이다. 통전 포밍 공정 중에, 막(4a 또는 4b')를 흐르는 전류는 막을 300

로 30분 동안 가열한 후에 측정할 경우 최대 10 mA 및 1.0 mA인 것으로 관측된다.

동일한 방식으로 준비된 다른 견본은 전자 방출 영역(5) 상에 및 그에 인접한 피착물을 찾아내기 위해 SEM으로 관측된다. 피착물을 디바이스 분석을 위해 오오거 전자 분광 분석법(Auger electron spectrometry)에 의해 처리하면, 주성분으로서 카본을 함유한 것임을 알 수 있다.

비교를 위해, 다른 견본이 대기 중에서 가열 및 전기적 통전 공정을 실행하므로써 준비되고, 전자 방출 영역이 아마도 텅스텐 산화물의 절연 특성으로 인해 형성되지 않았음을 알아내기 위해 SEM으로 관측된다.

[단계 e]

그 후, 디바이스의 전자 방출 성능은 상기 게이징 시스템에 의해 판정된다. 진공 챔버는 초진공 배기 유닛에 의해 진공되는데, 이 초진공 배기 유닛은 진공 오일을 사용하지 않는 이온 펌프를 포함하며, 샘플은 400

로 24시간 동안 가열되어, 진공 챔버를 200

로 유지하므로써, 진공 챔버 내에 남아 있을 수 있는 소정의 유기 물질을 제거하는 진공 조건을 만든다.

4 kV의 전압은 제5도의 애노드(54)에 인가되며, 진공 챔버의 내압을 1.3

10^-7Pa로 유지한다. 디바이스와 애노드는 5 mm의 간격만큼 분리된다.

디바이스 전류 If 및 방사 전류 Ie를 관측하기 위해서는, 14 V의 디바이스 전압이 표면 전도형 전자 방출 디바이스의 디바이스 전극(2 및 3)에 인가된다. 이 예에서의 디바이스는 If=1.OmA이고 Ie=2.0

임을 보여주며 정상적으로 동작한다.

이 예에서의 표면 전도형 전자 방출 디바이스는 가열 공정에서 존재하는 고온에 대해 열적으로 높은 저항성을 가지며, 전자 방출 영역을 생성하는데 있어서 전력소모가 적다. 제조 공정은 예 6의 경우에서와 같이 간단하다.

[비교예 1]

이 예에서는, 예 1의 단계 a 내지 e에 이어, 유기 금속막(4a)가 베이킹하는 공정에서 통전되지 않는 것을 제외하고, 기판(1) 상에 한 쌍의 디바이스 전극(2 및 3)과 전기 전도막(4b)를 준비 한다.

[단계 f]

이어서, 디바이스는 게이징 시스템 내에 배치되고 진공 챔버는 진공 펌프에 의해 1.3

10^-6Pa로 진공된다. 그 후, 통전 포밍 공정은 전원(도시안됨)으로부터 디바이스 전압 +Vf를 전자 방출 디바이스에 인가하므로써 실행된다. 제3b도는 통전 포밍 공정에 사용된 전압의 파형을 도시한다.

제3b도를 참조하면, T1 및 T2 각각은 통전 포밍에 사용된 삼각 펄스 전압의 펄스폭 및 펄스 구간을 도시하는데, 이들은 각각 1 msec 및 10 msec이다. 삼각 펄스 전압의 파고는 0.1 V씩 단계적으로 상승된다. 통전 포밍 공정 중에, 디바이스의 저항을 관측하기 위해서 저항 측정 펄스 전압이 펄스 구간 T2 내에 삽입된다. 전압 인가는 저항 측정 펄스에 의해 관측된 바와 같이 저항이 1M

초과할 때 종료된다.

통전 포밍 공정 중에 관측된 전압 및 최대 전류는 각각 10.5 V 및 50mA이다.

[단계 g]

다음에, 아세톤은 전체 압력이 1.3

10^-3Pa로 상승할 때까지 슬로우 배기 밸브를 개방하므로써 게이징 시스템의 진공 챔버 내로 유입된다. 제3a도에 도시된 14V의 파고를 갖는 삼각 펄스 전압은 통전 포밍을 위해 처리된 디바이스의 디바이스전극(3)에 인가된다. 이 단계에서, T1 및 T2는 각각 1msec 및 10msec이고, 전압 인가는 디바이스 전류 If가 거의 포화되면 개시 20분 후에 종료된다. 그 다음, 슬로우 배기 밸브는 활성화 공정을 끝내기 위해서 닫힌다.

이러한 동작 단계에서, 완전한 표면 전도형 전자 방출 디바이스가 준비된다.

그 후, 디바이스의 전자 방출 성능은 상기 게이징 시스템에 의해 판정된다. 진공 챔버는 이 예에서 초진공 배기 유닛에 의해 진공되고, 샘플은 400

로 24시간동안 가열되어, 진공 챔버를 200

디바이스 전류 If 및 방사 전류 Ie를 관측하기 위해서는, 14 V의 디바이스 전압이 표면 전도형 전자 방출 디바이스의 디바이스 전극(2 및 3)에 인가된다. 이 예에서의 디바이스는 If=2.0mA이고 Ie=3.6

임을 보여주며 정상적으로 동작한다.

이 비교예에서의 표면 전도형 전자 방출 디바이스는 전자 방출을.위해 정상적으로 동작하며, 통전 포밍을 위해서는 예 1의 대응 부분보다 대략 5배 정도 전력 소모가 많다.

[비교예 2]

이 비교예에서는, 비교예 1의 단계 a 내지 e에 이어, 기판(1) 상에 한 쌍의 디바이스 전극(2 및 3)과 전기전도막(4b)를 생성한다. 유기 금속막을 형성하기 위한 조건은 획득된 전기전도막(4b)가 10 nm의 막 두께를 갖도록 조절된다.

다른 막 견본은 시트 저항을 관측하여 전기적 성능을 평가하기 위해서 전기전도막(4b)와 같이 준비되며, 이를 실온에서 500

로 가열한다. 저항은 230

정도에서 급상승을 나타내고 400

에서는 헤아릴수 없을 정도이다. 실온으로 냉각되면, 막의 전기 저항은 높게 유지된다.

[단계 f]

초과할 때 종료된다. 통전 포밍 공정 중에 관측된 전압 및 최대 전류는 각각 10.8 V 및 12mA이다.

[단계 g]

다음에, 아세톤은 전체 압력이 1.3

그 후, 디바이스의 전자 방출 성능은 상기 게이징 시스템에 의해 판정된다. 진공 챔버는 이 예에서 초진공 배기 유닛에 의해 진공되고, 샘플은 200

로 24시간동안 가열되어, 진공 챔버를 200

10^-6Pa로 유지한다. 디바이스와 애노드는 5 mm의 간격만큼 분리된다.

디바이스 전류 If 및 방사 전류 Ie를 관측하기 위해서는, 14 V의 디바이스 전압이 표면 전도형 전자 방출 디바이스의 디바이스 전극(2 및 3) 사이에 인가된다. 이 예에서의 디바이스는 If=1.8mA이고 Ie=1.7

임을 보여주며 정상적으로 동작하지만, 예 2의 디바이스에 비해, 연속 분리 중에 방사 전류 Ie의 감소가 커진다.

표면 전도형 전자 방출 디바이스의 다른 견본이 동일한 방식으로.준비되고 디바이스의 전자 방출 성능은 상기 게이징 시스템에서 관측된다.

진공 챔버는 진공되고, 샘플은 400

로 24시간 동안 가열되어, 진공 챔버를 200

로 유지하므로써, 진공 챔버 내에 남아 있을 수 있는 소정의 유기 물질을 제거한다.

디바이스 전류 If 및 방사 전류 Ie를 관측하기 위해서는, 14 V의 디바이스 전압이 견본의 디바이스 전극(2 및 3)에 인가된다. 견본은 관측 초기에 If=1.8mA 및 Ie=3.4

임을 보여주지만, If 및 Ie는 시간이 지남에 따라 감소되고 방사 전류는 측정 시작 10분 이후에는 관측되지 않는다.

이 비교예의 디바이스는 예 1과 비교할 경우, 통전 포밍시에 전력 소모가 더 크며, 고온에서 처리될 경우에는 전자 방출에 적절히 동작하지 못한다.

[비교예 3]

이 예에서는, 예 4의 단계 a 내지 e에 이어, 유기 금속막(4a)가 베이킹하는 공정에서 통전되지 않는 것을 제외하고, 기판(1) 상에 한 쌍의 디바이스 전극(2 및 3)과 전기 전도막(4b)를 준비한다.

[단계 f]

제3b도를 참조하면, T1 및 T2 각각은 통전 포밍에 사용된 삼각 펄스 전압의 펄스폭 및 펄스 구간을 도시하는데, 이들은 각각 1 msec 및 10 msec이다. 삼각 펄스 전압의 파고는 0.1 V씩 단계적으로 상승되지만, 전압이 30 V까지 상승하면 통전 포밍은 발생하지 않는다.

통전 포밍 공정은 통상의 조건 하에서는 비교예의 디바이스 상에서 실행되지 않는다.

[예 9]

이 예에서, 간단한 매트릭스 형태로 배열된 대량의 표면 전도형 전자 방출 디바이스를 포함하는 이미지 형성 장치가 준비된다.

제15도는 이미지 형성 장치의 전자 소스를 도시하는 개략적 부분 평면도이고, 제16도는 제15도의 라인 16-16을 따라 절취한 개략적 부분 단면도이다. 주지해야 할 점은 제15도 및 제16도에서의 동일 부분들이 각각 동일한 참조 부호로 표시된다는 것이다. 이들 도면에서, (91)은 제9도의 와이어 Dxl 내지 Dxm에 각각 대응하는 X-방향 와이어(소위, 하부 와이어)을 나타내고, (92)는 제9도의 와이어 Dy1 내지 Dyn에 각각 대응하는 Y-방향 와이어(소위, 상부 와이어)을 나타낸다. 그렇지 않으면, 전자 소스는 전자방출 디바이스들을 포함하는데, 이들 각각은 전자 방출 영역 및 한 쌍의 디바이스 전극(2 및 3)을 갖는 전기전도막(4), 층간 절연층(161), 및 각각이 디바이스 전극(2)와 관련 하부 와이어(92)를 접속시키는데 사용되는 다수의 콘택트 흘(162)를 포함한다.

이제, 이 예의 전자 소스를 제조하는 단계들은 제17a, l7b, 17c, 17d, 17e,17f, 17g 및 17h도를 참조하여 상세히 설명된다.

[단계 a] (제17a도)

소다 라임 유리판을 전체적으로 세정하고, 스퍼터링에 의해 0.5

막 두께를 갖는 실리콘 산화막을 형성한 후에, Cr 및 Au는 순차적으로 두께 5nm 및 0.6

m로 각각 깔린 다음, 포토레지스트 (AZ1370: Hoechst Corporation 제품)가 스피너에 의해 그 상부에 형성되고, 막을 회전시키면서 베이킹된다. 그 후, 포토마스크 이미지는 노광되고 현상되어 하부 와이어(92)용으로 레지스트 패턴을 생성한 다음, 피착된 Au/Cr막은 습식에칭되어 희망 프로필을 갖는 하부 와이어(92)를 생성한다.

[단계 b] (제17b도)

실리콘 산화막은 RF 스퍼터링에 의해 0.1

m의 두께로 층간 절연층(161) 상에 형성된다.

[단계 c] (제17c도)

포토레지스트 패턴은 단계 b에서 피착된 실리콘 산화막 내에 콘택트 홀(162)을 형성하기 위해 준비되는데, 콘택트 홀(162)는 마스크용 포토레지스트 패턴을 사용하여 층간 절연층(161)을 에칭하므로써 실질적으로 형성된다. CF₄및 H₂가스를 사용하는 RIE (반응성 이온 에칭)는 에칭 동작을 위해 채택된다.

[단계 d] (제17d도)

그 후, 포토레지스트 (RD-2000N-41: Hitachi Chemical Co., Ltd. 제품)의 패턴이 디바이스 전극(2 및 3) 쌍 및 각 전극 쌍들을 분리시키는 갭을 위해 형성된 다음, Ti 및 Ni는 진공 증착에 의해 두께 5nm 및 0.1

로 각각 그 상부에 순차적으로 피착된다. 포토레지스트 패턴은 유기 용액에 의해 용해되고 Ni/Ti 피착막은 리프트-오프 기술에 의해 처리되어, 디바이스 전극(2 및 3) 쌍들을 생성하는데, 각 쌍은 폭 W=0.3mm이고, 거리 L=3

만큼 서로 분리되어 있다.

[단계 e] (제17e도)

상부 와이어(93)용으로 디바이스 전극(2 및 3) 상에 포토레지스트 패턴을 형성한 후에, Ti 및 Au는 진공 증착에 의해 두께 5nm 및 0.5

로 각각 그 상부에 순차적으로 피착된 다음, 불필요한 영역을 리프트-오프 기술로 제거하여 원하는 프로필을 갖는 상부 와이어(93)을 생성한다.

[단계 f] (제17f도)

그 다음, 패턴은 콘택트 홀을 제외하고 기판의 전체 표면적에 포토레지스트를 도포하기 위해 준비되고, 이어서 Ti 및 Au는 진공 증착에 의해 각각 두께 5nm 및 0.5

로 순차적으로 피착된다. 소정의 불필요한 영역은 리프트-오프 기술에 의해 제거되어, 결국 콘택트 홀(162)을 매립시킨다.

[단계 g] (제17g도)

유기 막(4a)은 후술하는 방식으로 상부에 한 쌍의 디바이스 전극(2 및 3)을 갖고 있는 기판 상에 형성된다.

1g의 에틸렌 글리콜, 0.005g의 폴리비닐알콜 및 25g의 IPA는 3.2g의 팔라듐아세테이트 모노에탄올라민에 첨가되어 100g의 수용액을 준비하고, 밸런스는 물이다. 용액은 버블-젯 타입의 잉크-젯 디바이스에 의해, 원하는 위치, 또는 제17f도에 표시된 위치에 공급된다. 비교를 위해, 유기 Pd 막은 석영 기판 상에 형성되고 동일한 조건하에서 건조된 다음, 이 견본은 시트 저항을 위해 테스트되는데, 이 시트 저항은 최소한 10⁸

/□보다 두드러지게 크다하더라도, 너무 높아 테스트에 의해 측정될 수 없다. 다른 견본은 동일한 조건 하에서 준비된 후에 350

에서 15분 동안 베이킹되어, 형성된 막이 Pd를 주성분으로서 함유하며 막 두께가 120 nm이고 시트 저항이 1.5

10²

/□인 것으로 알려져 있다.

이러한 동작 단계에서, 기판(1)은 각 디바이스마다 상부에 한 쌍의 디바이스 전극(2 및 3)과 유기 금속막(4a)를 갖는다.

[단계 h] (제17h도)

그 다음, 전원(도시안됨)으로부터 디바이스 전압 +Vf를 전자 방출 디바이스에 인가하면서, 기판(1)은 클린 오븐 내에서 제거되고, 온도를 실온에서 350

로 10

/min의 속도로 상승시키므로써 통전 포밍 공정에서 처리된다. 전압의 인가는 온도가 350

까지 도달한 후에 15분간 지속되며, 전압 인가의 종료 후에 견본은 그 곳에 남아 실온까지 스스로 냉각된다 제3a도는 통전 포밍에 사용된 전압 Vf의 파형을 개략적으로 도시한다.

이 실시예에서, T1 및 T2는 각각 1msec 및 10msec이다. 삼각 펄스 전압의 파고는 12 V이다.

본 발명에 따르면, 통전 포밍에서의 전력 소모율은 소정의 공지된 통전 포밍기술에서보다 훨씬 작으므로, 전원의 로드 및 관련 와이어들이 상당히 감소되어 대량의 전자 방출 디바이스들이 동시에 통전 포밍 처리될 수 있다.

이러한 동작 단계에서, 기판(1)은 상부에 하부 와이어(92), 층간 절연층(161),상부 와이어(93), 디바이스 전극(2 및 3), 및 전기전도막(4b)를 갖는다.

그 다음, 이미지 형성 장치는 전자 소스를 사용하여 준비된다. 이는 제9도 및 제10도를 참조하여 설명된다.

대량의 평면형 표면 전도형 전자 방출 디바이스들을 상부에 갖고 있는 기판(1)은 후면판(101)에 견고하게 고정된 후, 전면판(106)[유리판(103) 상에 형광막(104)및 금속 백(105)을 형성하여 준비됨]은 사이에 지지 프레임(102)를 삽입하여 기판(1)상에 5mm 간격으로 배열된다. 프릿 유리는 대기 중에서 10분 동안 400

로 베이킹 된 다음 기밀하게 밀봉된 상태로 함께 본딩되는 전면판(106), 지지 프레임(102) 및 후면판(101)의 접합 영역에 제공된다 (제10도). 기판(1)은 또한 프릿 유리에 의해 후면판(101)에 견고하게 본딩된다.

제10도에는 전자 방출 디바이스(94) 및 Y-방향 와이어(92 및 93)이 도시된다.

형광막(104)는 이미지 형성 장치가 블랙 또는 화이트 픽처용인 경우에 형광체로만 만들어질 수 있는데, 먼저 블랙 스트라이프들이 배열된 다음 이들 블랙 스트라이프를 분리시키는 갭들은 원색을 위한 각각의 인 물질로 채워져 형광막(104)를 생성한다. 블랙 스트라이프들은 주성분으로서 그래파이트를 함유하는 평범한 재료로 만들어진다. 인 물질은 슬러리 방법(slurry method)을 이용하여 유리판(103)에 도포한다.

금속 백(105)는 형장막(104)의 내면에 보통 배열된다. 이 예에서, 금속 백은 평활화된 [소위, 필밍(filming) 공정으로] 형광막(104)의 내면에 진공 피착으로 Al 막을 생성하므로써 준비된다.

전면판(106)에는 형광막(104)의 전도성을 향상시키기 위해서 형광막(104)의 외면에 근접 배열된 투명 전극(도시안됨)이 추가로 제공되는데, 이러한 전극은 전도성이 충분하게 제공된 금속 백 때문에 이 예에서는 사용되지 않는다.

인 물질의 일부분은 상기 본딩 동작 전에 개별 전자 방출 디바이스와 조심스럽게 정렬된다.

준비된 유리 용기 [이후, 패널(Panel)]는 배기 파이프(도시안됨) 및 배기 펌프에 의해 진공되어 패널 내부에 충분한 정도의 진공 상태를 얻는다. 이어서, 아세톤은 전체 압력이 1.3

10^-3Pa로 상승할 때까지 슬로우 배기 밸브를 개방하므로써 패널 내로 유입되는데, 상기 압력은 계속 유지된다. 제3a도에 도시된 14 V의 파고를 갖는 삼각 펄스 전압은 통전 포밍을 위해 처리된 디바이스의 디바이스 전극(3)에 인가된다. 이 단계에서, T1 및 T2는 각각 1msec 및 10msec이고, 전압 인가는 개시 30분 후에 종료된다. 그 다음, 슬로우 배기 밸브는 활성화 공정을 끝내기 위해서 닫힌다.

패널은 전자 방출 디바이스를 오염시킬 수 있는 소정의 유기 물질을 제거하기 위해서 24시간 동안 300

로 가열된 다음, 약 10^-7Pa로 진공된다. 그 다음, 배기 파이프(도시안됨)는 패널을 기밀하게 밀봉시키기 위해서 가스 버너로 용융된다.

마지막으로, 게터 동작은 유리 용기 내의 높은 진공도를 유지하기 위해서 수행된다.

완성된 이미지 형성 장치는 전자 방출 디바이스가 전자를 방출하게 하기 위해서 외부 단자 Doxl 내지 Doxm 및 Doyl 내지 Doyn에 의해 각각의 전자 방출 디바이스에 스캔 신호 및 변조 신호를 공급하므로써 동작된다. 한편, 수 kV보다 큰 고전압은 고전압 단자 Hv에 의해 금속 백(105) 또는 투명 전극(도시안됨)에 인가되어, 전자 비임을 가속시키고 이들을 형광막(104)과 충돌시키는데, 이는 차례대로 충전되어 광을 방출하므로써 의도된 이미지를 디스플레이한다.

이 예의 이미지 형성 장치는 우수한 이미지를 디스플레이하기 위해서 장기간 동안 안정되게 동작한다.

[예 10]

이 예에서는, 여러 이미지 데이타 소스로부터 제공된 다양한 이미지 데이타를 디스플레이하며 텔레비전 프로그램을 포함하는 디스플레이 디바이스는 제12도에서 도시된 구동 회로와 결합하여 제10도에 도시된 예 8의 이미지 형성 장치를 사용하여 준비된다. 디스플레이 디바이스는 NTSC 시스템의 텔레비전 신호에 알맞다.

본 발명에 따른 이미지 형성 장치를 사용하고 표면 전도형 전자 방출 디바이스의 전자 소스를 포함하는 디스플레이 패널은 매우 얇게 및 매우 크게 만들어질 수 있어, 디스플레이 패널 상의 장면 내에 어느 누가 있든간에 관람자가 느낄 수 있게 만드는 넓은 시야각을 갖는 대형 스크린을 유리하게 제공한다.

실제로, 이 예의 이미지 디스플레이는 우수한 이미지를 디스플레이하기 위해서 장기간 동안 안정되게 동작한다.

상술한 바와 같이, 본 발명에 따른 표면 전도형 전자 방출 디바이스는 고온에서 실행될 수 있는 공정들을 견뎌낼 수 있으므로, 전자 방출을 위해 연장된 시간 동안 안정되게 동작한다.

그러한 표면 전도형 전자 방출 디바이스를 대량으로 포함하는 본 발명의 전자 소스는 전자 방출 디바이스가 복수의 행들로 배열되고 각 디바이스의 대향 단부에서 와이어와 접속되며 변조 수단이 제공되도록, 또는 m개의 X-방향 와이어 및 n개의 Y-방향 와이어가 기판 상에 배열되고 서로 분리되어 와이어 매트릭스 및 전자 방출 디바이스를 형성하도록 구성될 수 있다. 어느 경우든, 전자 소스의 각 전자 방출 디바이스는 전자 방출을 위해 연장된 시간 동안 안정되게 동작할 수 있다.

마지막으로, 본 발명에 따른 이미지 형성 장치는 입력 신호에 따라 이미지를 생성하기 위해 이미지 형성 부재 및 전자 소스를 포함한다. 이러한 이미지 형성 장치는 또한 전자 방출을 위해 연장된 시간 동안 안정되게 동작하므로, 플랫 컬러 텔레비전 세트와 같은 고화질 이미지 디스플레이는 본 발명에 따른 이미지 형성 장치를 사용하므로서 실현될 수 있다.

Claims

전자 방출 영역을 구비하는 전기전도막과, 서로 대향 배치되어 있으며 상기 전기전도막에 전기적으로 접속된 한 쌍의 디바이스 전극을 갖고 있는 전자 방출 디바이스를 제조하는 방법에 있어서, (a) 상기 디바이스 전극을 연결(link)하기 위해 상기 전기전도막 재료의 프리커서(precursor)로서 유기 금속 화합물 또는 그들의 착물로 된 막을 생성하는 단계; 및 (b) 상기 막의 온도를 유기금속 화합물 또는 그들의 착물의 분해 온도 이상으로 유지시키고 유기 금속 화합물 또는 그들의 착물로 된 막에 상기 디바이스 전극을 통해서 전압을 인가하므로써 유기 금속 화합물 또는 그들의 착물로 된 막을 전자 방출 영역을 구비하는 전기전도막으로 전환시키는 단계를 포함하는 것을 특징으로 하는 전자 방출 디바이스 제조 방법.
전자 방출 영역을 구비하는 전기전도막과, 서로 대향 배치되어 있으며 상기 전기전도막에 전기적으로 접속된 한 쌍의 디바이스 전극을 갖고 있는 전자 방출 디바이스를 제조하는 방법에 있어서, 제1전기전도막을 형성하는 단계; 상기 제1전기전도막의 일부에 틈을 형성한 다음, 상기 제1전기전도막에 유기 금속 화합물 또는 그들의 착물로 된 막을 생성하는 단계; 및 상기 막의 온도를 유기금속 화합물 또는 그들의 착물의 분해 온도 이상으로 유지시키고 유기 금속 화합물 또는 그들의 착물로 된 막에 상기 디바이스 전극을 통해서 전압을 인가하므로써 유기 금속 화합물 또는 그들의 착물로 된 막을 제2전기전도막으로 전환시키는 단계를 포함하는 것을 특징으로 하는 전자 방출 디바이스 제조 방법.
제2항에 있어서, 제1전기전도막의 일부에 틈을 형성하는 상기 단계는 상기 디바이스의 디바이스 전극들 간에 펄스 전압을 인가하므로서 수행되는 것을 특징으로 하는 전자 방출 디바이스 제조 방법.
전자 방출 영역을 구비하는 전기전도막과, 서로 대향 배치되어 있으며 상기 전기전도막에 전기적으로 접속된 한 쌍의 디바이스 전극을 갖고 있는 전자 방출 디바이스를 제조하는 방법에 있어서, 적어도 한 쌍의 디바이스 전극을 형성하는 단계; 유기 금속 화합물 또는 그들의 착물로 된 막을 형성하는 단계; 및 상기 유기 금속 화합물 또는 그들의 착물로 된 막을 전기적으로 통전시켜 베이킹하고 이 막을 활성 처리하는 단계를 포함하는 것을 특징으로 하는 전자 방출 디바이스 제조 방법.
제4항에 있어서, 유기 금속 화합물 또는 그들의 착물로 된 막을 전기적으로 통전시켜 베이킹하는 상기 단계는 산화 대기중에서 실행되고, 막을 활성 처리하는 상기 단계는 유기물을 포함하는 대기 중에서 실행되는 것을 특징으로 하는 전자 방출 디바이스 제조 방법.
제4항에 있어서, 유기 금속 화합물 또는 그들의 착물로 된 막을 전기적으로 통전시켜 베이킹하는 상기 단계는 이 단계에 차후의 활성화 단계가 합체될 수 있게 불활성 가스 함유 대기 또는 진공 중에서 실행되는 것을 특징으로 하는 전자 방출 디바이스 제조 방법.
제4항에 있어서, 유기 금속 화합물 또는 그들의 착물로 된 막을 전기적으로 통전시켜 베이킹하는 상기 단계는 이 단계에 차후의 활성화 단계가 합체될 수 있게 유기물 함유 대기 중에서 실행되는 것을 특징으로 하는 전자 방출 디바이스 제조 방법.
전자 방출 영역을 구비하는 전기전도막과, 서로 대향 배치되어 상기 전기전도막에 전기적으로 연결되어 있는 한 쌍의 디바이스 전극을 각각이 갖고 있는 복수의 전자 방출 디바이스가 기판상에 배열되어 있는 전자 소스를 제조하는 방법에 있어서, 상기 전자 방출 디바이스들이 제1항 내지 제7항 중 어느 한 항에 따른 전자 방출 디바이스 제조 방법에 의해 준비되는 것을 특징으로 하는 전자 소스 제조 방법.
전자 소스와, 이 전자 소스로부터 방출된 전자 빔이 조사될 때 이미지를 생성하기 위하여 광선을 방출하기 위한 이미지 형성 부재를 포함하되, 상기 전자 소스와 상기 이미지 형성 부재는 진공 컨테이너에 수용되어 있는 이미지 형성 장치를 제조하는 방법에 있어서, 상기 전자 소스가 제8항에 따른 전자 소스 제조 방법에 의해 준비되는 것을 특징으로 하는 이미지 형성 장치 제조 방법.
전자 방출 영역을 구비하는 전기전도막과, 서로 대향 배치되어 있고 상기 전기전도막에 전기적으로 접속되어 있는 한 쌍의 디바이스 전극과, 주성분으로서 카본을 함유하며 상기 전자 방출 영역을 덮는 코팅막을 포함하는 전자 방출 디바이스에 있어서, 상기 전기전도막의 전기 저항은 그의 온도가 실온으로부터 500
까지 상승해도 비가역적으로 증가하지 않는 것을 특징으로 하는 전자 방출 디바이스.
제10항에 있어서, 상기 전기전도막의 열 집합 온도는 500
보다는 낮지 않은 것을 특징으로 하는 전자 방출 디바이스.
전자 방출 영역을 구비하는 전기전도막과, 서로 대향 배치되어 전기전도막에 전기적으로 연결되는 한 쌍의 디바이스 전극과, 주성분으로서 카본을 함유하며 전자 방출 영역을 덮는 코팅 막을 포함하는 전자 방출 디바이스에 있어서, 상기 박막의 전기 저항은 그의 온도가 실온에서 500
까지 상승해도 비가역적으로 증가하지 않는 것을 특징으로 하는 전자 방출 디바이스.
제12항에 있어서, 최저층을 제외한 상기 박막의 층들 중 적어도 하나의 열집합 온도가 500
보다 낮지 않은 것을 특징으로 하는 전자 방출 디바이스.
제10항 내지 제13항 중 어느 한 항에 따른 전자 방출 디바이스와, 기판상에 배열된 상기 디바이스들을 전기적으로 연결하는 와이어를 포함하는 것을 특징으로 하는 전자 소스.
제14항에 따른 전자 소스와, 이 전자 소스로부터 방출된 전자 빔이 조사될 때 그 상부에 이미지를 형성하기 위해 상기 전자 소스를 대해 대향 배열된 이미지 형성 부재를 포함하는 것을 특징으로 하는 이미지 형성 장치.