KR0143055B1 - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법

Info

Publication number
KR0143055B1
KR0143055B1 KR1019930014865A KR930014865A KR0143055B1 KR 0143055 B1 KR0143055 B1 KR 0143055B1 KR 1019930014865 A KR1019930014865 A KR 1019930014865A KR 930014865 A KR930014865 A KR 930014865A KR 0143055 B1 KR0143055 B1 KR 0143055B1
Authority
KR
South Korea
Prior art keywords
film
wiring
metal
cuo
semiconductor substrate
Prior art date
Application number
KR1019930014865A
Other languages
English (en)
Other versions
KR940006217A (ko
Inventor
미에 마츠오
하루오 오카노
노부오 하야사카
교이치 스구로
히데시 미야지마
준이치 와다
Original Assignee
사토 후미오
가부시키가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 사토 후미오, 가부시키가이샤 도시바 filed Critical 사토 후미오
Publication of KR940006217A publication Critical patent/KR940006217A/ko
Application granted granted Critical
Publication of KR0143055B1 publication Critical patent/KR0143055B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76823—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. transforming an insulating layer into a conductive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED

Abstract

본 발명은, 불순물 등에 기인하는 전기저항의 증대를 초래하지 않으면서 EM내성 및 SM내성에 우수한 전극 또는 금속배선 형성공정을 갖춘 반도체장치의 제조방법을 제공하고자 하는 것이다.
이를 위해 본 발명은, 반도체기판상에 형성된 절연막상에 표준자유에너지의 저하가 수소 또는 탄소 산화물의 표준자유에너지의 저하보다 작은 산화물 혹은 산소를 함유하는 금속으로 이루어진 금속산화막을 형성하는 공정과, 상기 금속산화막을 환원시켜 상기 금속산화물을 구성하는 주된 금속으로 이루어진 금속층을 형성하는 공정을 구비한 것을 특징으로 한다.

Description

반도체장치의 제조방법
제1도(a)∼제1도(d)는 본 발명의 제1실시예에 따른 금속배선 형성공정을 나타낸 단면도
제2도는 본 발명의 제1실시예에 사용되는 다운플로우 CVD장치를 나타낸 개략구성도
제3도는 본 발명의 제1실시예에 사용되는 다른 다운플로우 CVD장치를 나타낸 개략구성도
제4도는 본 발명의 제1실시예에 사용되는 폴리싱장치를 나타낸 개략구성도
제5도는 제4도의 폴리싱장치의 폴리싱부를 나타낸 개략구성도
제6도는 폴리싱의 매카니즘을 설명하기 위한 도면
제7도는 (a) 및 제7도(b)는 본 발명의 효과를 설명하기 위한 도면
제8도(a) ∼제8도(d)는 본 발명의 제2실시예에 따른 금속배선 형성공정을 나타낸 단면도
제9도는 본 발명의 제2실시예에 사용되는 플라즈마 CVD장치를 나타낸 개략구성도
제10도(a)∼제10도(e)는 본 발명의 제3실시예에 따른 금속배선 형성공정을 나타낸 단면도
제11도는 본 발명의 제3실시예에 사용되는 플라즈마 CVD장치를 나타낸 개략구성도
제12도(a)∼제12도(e)는 본 발명의 제4실시예에 따른 금속배선 형성공정을 나타낸 단면도
제13도(a)∼제13도(e)는 본 발명의 제5실시예에 따른 금속배선 형성공정을 나타낸 단면도
제14도는 분 발명의 제5실시예에 사용되는 바이어스 스퍼터링장치를 나타낸 개략구성도
제15도(a)∼제15도(e)는 본 발명의 제6실시예에 따른 금속배선 형성공정을 나타낸 단면도
제16도(a)∼제16도(f)는 본 발명의 제7실시예에 따른 금속배선 형성공정을 나타낸 단면도
제17도(a)∼제17도(e)는 본 발명의 제8실시예에 따른 메모리셀 형성공정을 나타낸 단면도
제18도(a)∼제18도(e)는 본 발명의 제9실시예에 따른 접촉전극 형성공정을 나타낸 단면도
제19도(a)∼제19도(e)는 본 발명의 제10실시예에 따른 금속배선 형성공정을 나타낸 단면도
제20도(a)∼제20도(g)는 본 발명의 제11실시예에 따른 금속배선 형성공정을 나타낸 단면도
제21도는 종래의 방법에 의해 얻어진 금속배선을 나타낸 단면도
제22도는 종래의 방법에 의해 얻어진 다른 금속배선을 나타낸 단면도
제23도(a)∼제23도(h)는 본 발명의 제12실시예에 따른 금속배선 형성공정을 나타낸 단면도
제24도는 본 발명의 제12실시예에 따른 형성공정에 의해 얻어진 금속배선을 나타낸 단면도
제25도는 종래의 방법에 의해 얻어진 금속배선을 나타낸 단면도
제26도는 종래의 방법에 의해 얻어진 다른 금속배선을 나타낸 단면도
제27도(a)∼제27도(e)는 본 발명의 제13실시예에 따른 금속배선 형성공정을 나타낸 단면도
제28도는 본 발명의 제13실시예에 따른 형성공정에 의해 얻어진 금속배선을 나타낸 단면도
제29도는 종래의 방법에 의해 얻어진 금속배선의 깊이 방향에서의 AES원소분석결과를 나타낸 그래프
제30도는 본 발명의 제13실시예에 따른 형성공정에 의해 얻어진 금속배선의 깊이방향에서의 AES원소분석결과를 나타낸 그래프
제31도는 본 발명의 제14실시예에 따른 금속배선을 나타낸 단면도
제32도는 통상의 스퍼터링장치에 의해 얻어진 금속막의 피착상태를 나타낸 도면
제33도는 통상의 스퍼터링장치에 의해 얻어진 금속막의 다른 피착상태를 나타낸 도면
제34도는 홈내에서의 금속원자의 퇴적상태를 나타낸 모식도
제35도(a) 및 제35도(b)는 본 발명의 제15실시예에 있어서 사용되는 스퍼터링장치의 개요를 나타낸 도면
제36도(a)∼제36도(d)는 제35도에 도시된 장치를 이용한 Cu배선의 형성공정을 나타낸 단면도
제37도(a)∼제37도(e)는 종래의 금속배선 형성공정을 나타낸 단면도
*도면의 주요부분에 대한 부호의 설명
1,31,51,61,71,81,91,101,111,121,131,161,181,191,211,253,261:반도체기판
2,32:BPSG막
3,33,53,63,73,85,124,133,142,164,172,193,202,233,263:홈
4,34,55,65,75,86,94,125,135,166,195,265:Cuo막
5,35,56,66,76,87,127,138,144,154,167,176,183,197,206,267:Cu배선
6,36,79,251: 챔버 7,37:히터
8:관측노즐 9,45:용기
10,14,40,43:배관 11,42:마이크로파전원
12:도파관 13,39:유기물 소오스
15:로드부 16:폴리싱부
17:언로드부 18:브러시수세부
19:순수공급파이프 20:톱링
21:연마약공급파이프 22:턴테이블
23:연마입자 24:크로스
41,68,77:매칭박스
52,62,72,82,92,106,114,122,132,141,171,182,201,212:실리콘산화막
54,64,74,93:TiN막 67,252:Cu타게트
78:고주파전원 83:알루미늄산화막
84,96:레지스트패턴 95:탄소막
97,214,222,232,234:Cu막 102,112:열산화막
103:게이트절연막 104:게이트전극
105a:소오스영역 105b:드레인영역
107:스토레지.노드.접촉부 108:다결정실리콘막
109:캐패시터절연막 110,117:Ni막
113:확산층영역 115:접촉구멍
116:NiO막 118:Ni2Si막
119:접촉전극 123,134,165,175,194,205,264:Nb막
126,137:Ti막 128,139:TiO막
136,196,266:CuO배선 143,156,157,185,213:장벽금속막
145:흠집 151:Cu배선의 상면
152,173,203:홈의 측벽 153:접촉부분
158:계면 159,221,231:절연막
162,192:열산화SiO2막 163:C막
168,178:W막 174,204:저면
177:배선의 상면 184,241:Cu원자
207:결정입자의 계 208:NbO
224:보이드 254:입사방향
255:타게트면 256:중심축
[산업상의 이용분야]
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 전극이나 배선형성방법의 개량에 관한 것이다.
[종래의 기술 및 그 문제점]
근래, 반도체장치의 고집적화에 따른 배선이나 폭 및 두께의 미소와나 다층화가 진행되고 있는데, 배선재료로서는 종래부터 가공이 용이하고 배선저항이 낮기 때문에 알루미늄(Al)을 주성분으로 하는 Al합금이 이용되고 있다.
그렇지만, 배선의 단면적이 축소화되어도 필요하게 되는 신호전류량은 저감되지 않기 때문에, 전류밀도가 증대하여 일렉트로 마이그레이션(Electro migration;이하, EM으로 약칭함)에 의한 단선이 문제로 되어 있고, 또한 배선의 다층화에 따라 배선은 복잡한 열이력(熱履歷)을 받기 때문에, 배선에 가해지는 열 스트레스(熱 stress)에 의한 스트레스 마이그레이션(stress migration; 이하, SM으로 약칭함)에서의 단선도 문제로 되어 있다. 또한, 디바이스(device)에 있어서는 스위칭소자의 고속화 및 저소비전력화가 강력히 요구되고 있는데 Al에서는 그 재료의 특성으로 인해 그들의 요구에 응답하기가 곤란하다.
그래서, 차세대의 배선재료로서 Al보다도 저저항 및 고융점 금속인 동(Cu) 및 은(Ag)등과 같은 귀금속이 주목받아 검토되고 잇다.
표1은 Al, 텅스텐(W), Cu 및 Ag의 전극저항, 융점 및 자기확산계수를 나타낸 것으로 여기서 금속의 확산계수(D)(㎠/sec)는 다음의 식으로 표기된다.
D=D0exp(-Q/kBT)
상기 식에 있어서, 참조부호 kB는 볼쯔만(Boltzmann)정수를 표현한 것이고, D0의 단위는 ㎠/sec이며, Q의 단위는 eV이고, T의 단위는 K인데, 하기 표1에 상기 금속의 D0및 Q를 나타내었다.
표1로부터 Cu및 Ag등과 같은 귀금속의 융점 및 자기확산계수(Q)는 Al보다크고, 또한 전기저항에 관해서는 반대로 작음을 알 수 있다. 일반적으로, 융점(℃) 및 자기확산개수(Q)가 높은 배선재료일수록 EM내성 및 SM내성에 우수하다고 알려져 있다. EM내성이 개선되는 이유는 Cu 및 Ag등과 같은 귀금속의 자기확산계수(D)가 Al에 비해 충분히 작으므로, 결정입자의 내, 결정입자의 계 및 배선표면을 경로로 하는 원자가 확산이 적어지기 때문이다.
여기서, 디바이스의 스위칭속도(switching speed)는 배선저항(R)과 용량(C)의 곱으로 규정된다.
이와 같이 Cu 및 Ag등과 같은 귀금속은 신뢰성이나 전기저항 면에서 Al보다 우수하고, 또한 귀금속 배선을 디바이스에 응용함으로써 배선의 길이가 길어 RC(배선저항과 배선간의 용량)지연을 완화할 수 있기 때문에, 스위칭속도의 저하를 억제할 수 있게 된다. 더욱이, 배선부에서의 소비전력을 절약할 수 있고, 배선의 신뢰성을 개선할 수 있게 된다.
그런데, 배선재료로서 Cu를 이용한 경우에는 종래부터 하기와 같은 방법에 의해 금속배선을 형성하고 있다. 즉, 먼저 제37도(a)에 나타낸 바와 같이 실리콘 등의 반도체기판(301)상에 산화막(302)을 형성한다. 다음에 제37도(B)에 나타낸 바와 같이 산화막(302)상에 Cu막(303)을 스퍼터링(sputtering)에 의해 형성한다. 이어서, 제37도(C)에 나타낸 바와 같이 Cu막(303)상에 레지스트패턴(304)을 포토레지스트(photoresist)기술을 이용하여 형성한다. 마지막으로, 레지스트패턴(304)을 마스크로 해서 Cu막(303)을 반응성 이온에칭(RIE)에 의해 패터닝하여 Cu배선을 형성한다.
그렇지만, 이러한 종류의 형성방법에는 다음과 같은 문제가 있다.
Cu배선을 형성하는 경우, 상온근처에서는 증기압이 높은 할로겐(halogen)화물이 존재하지 않기 때문에, 300℃이상의 고온에서 RIE를 수행하지 않으면 안된다. 그렇지만, 통상 레지스트의 내열온도는 200℃ 전후이기 때문에, 레지스트패턴(304)은 Cu막 (303)의 에칭시에 열화되어 버린다. 이때문에, 제37도(d)에 나타낸 바와 같이 패턴폭이 좁아지거나, 표면이 변형되어 버려 소정형상의 Cu배선을 형성할 수 없게 된다.
또한, Cu의 경우에는 Al과 같이 부동태(不動態)막이 형성되지 않기 때문에 내산화성이 없다. 이 때문에, 레지스트패너(304)을 제거하기 위해 산소에 의한 레지스트패턴(304)의 탄화를 수행하면, 제37도(e)에 나타낸 바와 같이 Cu배선(305)의 표면이나 내부가 산화되어 전기저항이 증대한다는 문제가 있다. 더욱이, 산화막내로의 Cu의 확산이 대단히 빠르기 때문에, Cu배선(305)내의 Cu원자(306)가 산화막(302)의 심부까지 확산되어 소자가 동작불량을 일으킨다는 문제도 있다. 또한, 층간절연막이나 패시베이션(passivation)막과의 밀착성이 저하한다는 문제점도 있다.
상기 탄화에 기인하는 문제를 해결하는 방법으로서는 기판표면에 배선으로 되는 홈을 형성해 두고, 이 홈내에 CVD법에 의해 선택적으로 배선저항을 성장시키는 소위 매립배선을 형성하는 방법이 제안되어 있다.
그렇지만, 선택CVD의 원료가스로서 유기 소오스(source)를 이용한 경우에는 탄소원자, 수소원자 및 산소원자 등과 같은 불순물이 매립배선에 혼입되기 때문에, 재료 본래의 특성인 저저항성이 생기지 않는다는 문제가 있다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 이루어진 것으로, 불순물 등에 기인하는 전기저항의 증대를 초래하지 않고서 EM내성 및 SM내성에 우수한 전극 또는 금속배선 형성공정을 갖춘 반도체장치의 제조방법을 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기와 같은 목적을 달성하기 위해 본 발명에 따른 반도체장치의 제조방법은 반도체기판상에 형성된 절연막상에 표준자유에너지의 저하가 수소 또는 탄소 산화물의 표준자유에너지의 저하보다 작은 산화물 혹은 산화물산소를 함유하는 금속으로 이루어진 금속산화막을 형성하는 공정과, 상기 금속산화막을 환원시켜 상기 금속산화물을 구성하는 주된 금속으로 이루어진 금속층을 형성하는 공정을 구비하는 것을 특징으로 한다.
여기서, 상기 반도체기판상으로의 상기 금속산화막의 형성은 상기 기판을 스퍼터링되는 입자의 입사방향에 대하여 -90°∼90°의 범위에서 요동시키면서 회전시켜 스퍼터링함으로써 수행되는 것을 특징으로 한다.
또, 본 발명의 다른 반도체장치의 제조방법은 반도체기판상의 표면에 凹凸부를 갖춘 절연막을 형성하는 공정과, 상기 절연막 전면에 표준자유에너지의 저하가 수고 또는 탄소의 산화물의 표준자유에너지의 저하보다 작은 금속산화물로 이루어진 금속산화막을 형성하여 상기 凹凸부의 凹부에 상기 금속산화막을 매립하는 공정, 상기 凹凸부의 凸부상에 형성된 상기 금속산화막을 제거하는 공정 및, 상기 금속산화막을 환원시켜 상기 금속산화물을 구성하는 주된 금속으로 이루어진 금속층을 형성하는 공정을 구비하는 것을 특징으로 한다.
[작용]
상기와 같이 구성된 본 발명에서는 전극 또는 배선으로 되는 금속막을 형성하기 전에, 전극 또는 배선으로 되는 금속의 금속산화물막을 형성하고 있다. 즉, 전기저항의 상승을 초래하는 탄소 및 수소 등과 같은 불순물이 전극 또는 배선으로 되는 금속에 결합되어 있는 금속막 대신에, 산호가 상기 금속에 결합되어 있는 금속산화물막을 형성하고 있다.
상기 금속산화물막의 성막조건으로서, 그 형성시에서의 표준자유화에너지의 저하가 수소 또는 탄소의 산화물의 그것보다 작게 하고 있다.
여기에서, 표준자유화에너지의 저하는 그 반응이 일어날 때에 계전체의 자유에너지의 저하, 즉 안정성을 나타내는 것이다. 예컨대, 수소의 산화물인 물(HO)의 표준자유화에어지의 저하는 어떤 온도 및 어떤 압력에 있어서, 2H + O →HO의 반응이 일어난다고 하면 좌측의 계보다도 우측의 계쪽이 안정하다는 것을 의미한다.
이와 같은 성막조건을 선택하고 있는 이유가 상기 금속산화물막을 수소 또는 탄소를 포함하는 환원가스분위기중에서 열처리하면, 수소나 탄소의 산화에 의해 금속한화물막의 환원쪽이 우선적으로 진행됨으로써, 확실하게 금속산화물막을 환원시킬 수 있어, 전극 또는 배선으로 되는 금속의 순도가 높은 금속막을 형성할 수 있기 때문이다.
따라서, 전극 또는 배선으로 되는 금속으로서 Cu등과 같은 귀금속을 선택함으로써, EM내성 및 SM내성에 우수하고, 게다가 전기저항이 낮은 전극 또는 배선을 얻을 수 있게 된다.
[실시예]
이하, 도면을 참조해서 본 발명의 실시예를 상세히 설명한다.
제1도(a)∼제1도(d)는 본 발명의 제1실시예에 따른 금속배선 형성공정을 나타낸 단면도이다.
먼저, 제1도(a)에 나타낸 바와 같이 실리콘으로 이루어진 반도체기판(1)상에 두께 1.0㎛의 BPSG막(2)을 형성한다. 다음에, 포토레지스트법을 이용하여 BPSG막(2)상에 포토 레지스트패턴을 형성한 후, 이것을 마스크로 하여 RIE에 의해 BPSG막(2)을 에칭하고, 계속해서 포토 레지스트패턴을 탄화시켜 폭 0.4㎛, 깊이 0.3㎛의 홈(3)을 형성하는데, 상기 에칭의 BPSG막(2)의 형성시에 홈(3)의 저면으로 되는 부분에 SiN등으로 이루어진 에칭스토퍼(etching stopper)를 1층 형성해두어도 좋다.
이어서, 제1도(b)에 나타낸 바와 같이 전면에 두께 0.6㎛의 블랭킷(blanket)모양의 CuO막(4: 금속산화물막)을 형성하는데, 이 CuO막(4)의 성막은 제2도에 나타낸 다운플로우(downflow)CVD장치를 이용하여 다음과 같이 이루어진다.
즉, 먼저 쳄버(6)내를 20mTorr의 압력으로 유지하고, 그 내부를 히터(7)에 의해 300℃로 설정하며, 그 위에 피(被)성막기판으로서의 제1도(a)의 반도체기판(1)을 재치한다.
다음에, 마이크로파전원(11)으로부터의 마이크로파를 도파관(12)을 통하여 O에 조사하고, 이에 따라 발생하는 산호의 활성가스를 배관(14)을 매개로 하여 챔버(chamber; 6)내로 송출한다. 이와 동시에, 150℃로 유지된 용기(9)내의 Cu(hfa)로 이루어진 Cu유기물소오스(13)를 캐리어가스(carrier gas)로서의 유량 50sccm의 Ar가스에 의해 180℃로 유지되어 있는 배관(10)을 매개로 하여 챔버(6)내로 도입한다.
상기 산소의 활성가스, Cu(hfa)및 Al가스는 동일 간격의 구멍(穴)을 갖춘 관측(shower)노즐(8)에서 혼합되고, 이 혼합가스가 반도체기판(1)상에 분출되어 CuO막(4)이 형성된다. 이 CuO막(4)의 산소함유량은 30%이고, 그 결정구조는 입방정(立方晶)계이다.
이와 같이, 원료재료로서 유기물소오스(13)를 이용해도 처음부터 Cu막을 형성하지 않고 CuO막(4)을 형성함으로써, 탄소 및 수소 등과 같은 불순물이 Cu에 결합되는 것을 방지할 수 있게 된다. 여기에서, 동산화물로서 CuO를 선택한 것은, CuO는 동산화물중이라도 안정하기 때문이다.
또, Ar의 유량 및 용기(9)내의 온도는 적절히 선택할 수가 있지만, 배관(10)의 온도는 소오스가 고체화되지 않도록 용기내의 온도보다도 수 10℃정도 높게할 필요가 있다. 또한 여기서, Cu유기물소오스(13)로서 Cu(hfac)=copp er bis(hexafluro acetylacetonate)를 이용하였지만 동일한 아세틸아세트형의 Cu(dpm)= copper bis(dipivaloylmethanato), Cu(acac)= copper bis(acetylacetonate)나 Cu탄화물인 CuCl 및 CuCl나 다음의 표2에 나타낸 바와 같은 소오스를 이용해도 좋다.
또한, 본 실시예에서는 O가스의 플라즈마 다운플로우에 의해 CuO를 형성하였지만, O가스를 HO증기를 대신하여 성막을 수행해도 좋다. 또한, HO증기와 O의 혼합가스를 이용해도 동일한다. 여기서, 산화가스와 유기소오스의 혼합은 제3도에 나타낸 바와 같이 산화가스와는 별도로 혼합하도록 해도 좋다.
이어서, 제1도(c)에 나타낸 바와 같이 홈(3)부분 이외의 CuO막(4)을 폴리싱(polishing)에 의해 제거하고, CuO배선(4)을 형성한다. CuO막(4)의 폴리싱은 제4도에 나타낸 폴리싱장치를 이용하여 수행한다. 즉, 피(被)폴리싱기판으로서의 반도체기판(1)을 로드(load)부(15)에 세트하면, 반도체기판(1)은 폴리싱부(16)로 반송되고, 그래서 기판표면이 폴리싱된다. 폴리싱이 종료하면, 반도체기판(1)은 브러시수세부(brush 水洗部; 18)로 반송되고, 그래서 부착물인 연마액이나 연마가루 등이 세정된 후, 반도체기판(1)은 언로드(unload)부(17)로 반송되어 폴리싱공정이 종료된다.
제5도는 상기 폴리싱부(16)의 개략구성을 나타낸 것으로, 이 폴리싱부(16)는 크게 나누어 톱링(top ring;20)과 턴테이블(turntable; 22)로 구성되어 있고, 톱링(20)에 세트된 반도체기판(1)이 턴테이블(22)상에서 회전하도록 되어 있다. 상기 턴테이블(22)상에는 폴리싱기간 동안, 연마액공급파이프(21)를 통하여 연마액이 계속해서 공급된다. 그리고, 폴리싱이 종료하여 반도체기판(1)이 상기 브러시수세부(18)로 반송되면, 폴리싱부(16)에서는 턴테이블(22)상의 오래된 연마액을 씻어내기 위해 순수공급파이프(19)로부터 순수가 공급된다.
폴리싱 메카니즘은 다음과 같이 되어 있다. 즉, 제6도에 나타낸 바와 같이 미세다공구조(微細多孔構造)의 폴리우레탄(polyurethane)제의 크로스(cross; 24)와 연마입자(23)에 의해 웨이퍼표면의 凹凸이 기계적으로 연마됨과 더불어, 연마액에 의해서도 화학적으로 에칭되고, 이들의 상승(相乘)작용에 의해 원자레벨에서의 평활화가 이루어지고 있다. 또, 본 실시예에서는 연마액으로서 아민(amine)을 주성분으로 한 알칼리성 수용액을 이용하고, 연마입자로는 콜로이드(colloid)모양의 SiO를 이용하였다.
마지막으로, 제1도(d)에 나타낸 바와 같이 H가 20%이고, Ar이 80%인 환원가스분위기중에서 750mTorr의 압력, 500℃의 온도로 30분간 열처리를 실시함으로써 CuO배선(4)을 환원시켜 CuO배선(4)을 구성하는 주된 금속인 Cu로 이루어진 Cu배선이 완성된다. 이 때의 화학반응식을 다음에 나타낸다.
Cuo+H→ Cu+HO
또, 이반응은 250℃이상에서 일어난다. 여기서, CuO형성시에서의 표준자유화에너지의 저하가 HO형성시의 저하보다 작기 때문에, H의 산화에 의해 CuO의 환원쪽이 우선적으로 진행되게 된다. 이에 따라, 확실하게 CuO막(4)을 환원할 수 있어, Cu의 순도가 높은 Cu배선(5)이 얻어지게 되는데, 이때 20% 정도의 체적감소가 발생한다.
또, 이 환원공정에서의 압력, 온도 및 처리시간은 CuO배선(4)의 산소함유량이나 구조에 의해 적절히 선택할 수가 있다. 예컨대, O함유량이 50%인 CuO배선(4)을 1.5㎛형성하였다고 하면, 압력을 10Torr정도의 감압으로 해서, 300℃의 온도로 1시간동안 열처리한다. 이와 같이 압력이 낮은 쪽이, O가 새기 쉬워 생성된 Cu의 표면형상은 거칠지만 비교적 저온에서 장시간 동안 걸쳐 환원함으로써 Cu순도가 높은 Cu배선을 얻을 수 있게 된다.
제7도(a) 및 제7도(b)는 본 실시예의 효과를 설명하기 위한 도면으로,제7도(a)는 종래 방법인 H를 이용하여 CVD법에 의해 형성한 Cu막의 오이제(Auger)분석결과이고, 제7도(b)의 본 실시예의 방법에 의해 얻어진 Cu막의 오이제분석결과이다. 이것으로부터, 종래 방법에 의해 얻어진 Cu막중에는 C 및 F 등의 불순물이 함유되어 있음을 알 수 있다. 또한, 이 Cu막의 비(比)저항을 조사한 바,. 그 값은 16.3μΩ㎝로 벌크(bulk)모양의 Cu의 비저항의 10매정도인 반면, 본 실시예의 방법에 의해 얻어진 Cu막중에는 어떠한 불순물이 발견되지 않고 그 비저항도 1.82μΩ㎝로 벌크Cu의 비저항과 동일하였다.
이상 설명한 바와 같이, 본 실시예에 의하면 CuO막(4)을 적극적으로 형성함으로써, 탄소나 수소 등과 같은 불순물이 Cu와 결합되는 것을 방지함과 더불어, CuO막(4)을 환원시켜 Cu배선(5)을 형성하고 있다. 이 때문에, Cu본래의 특성이 생성된 즉 저전기저항이고, EM내성 및 SM내성에 우수한 Cu배선(5)이 얻어지게 된다. 또한, CuO는 안정한 동산화물이므로, CuO막(4)중의 Cu원자가 BPSG막(2)중으로 확산되지 않는다. 이 때문에, 반도체기판(1)에 형성된 소자의 동작불량을 방지할 수 있게 된다.
또한 본 실시예에 의하면, 폴리싱에 의해 홈(3)부분 이외의 CuO막(4)을 제거함으로써 배선패턴을 형성하고 있다. 이 때문에, 본 실시예에서는 종래의 레지스트패턴의 열화나 레지스트패턴의 탄화에 기인하는 문제가 발생하지 않는다.
제8도(a)∼제8도(d)는 본 발명의 제2실시예에 따른 금속배선의 형성공정을 나타낸 단면도이다.
먼저, 제8도(a)에 나타낸 바와 같이 제1실시예와 마찬가지로 반도체기판(31)상에 Cu확산방지용 BPSG막(32)에 폭 0.4㎛, 깊이 0.3㎛의 홈(33)을 형성한다. 다음에, 제8도(b)에 나타낸 바와 같이 전면에 블랭킷모양의 CuO막(34; 금속산화물막)을 형성한다. 이 CuO막(34)의 성막은 제9도에 나타낸 플라즈마 CVD장치를 이용하여 다음과 같이 수행된다.
즉 먼저 5mTorr의 압력으로 유지된 챔버(36)내의 애노드측의 히터(37)상에 반도체기판(31)을 재치한다. 반도체기판(31)은 히터(37)에 의해 250℃로 가열된다. 다음에, 마이크로파전원(42)으로부터의 마이크로파를 매칭박스(matchingbox; 41)를 통하여 챔버(36)내로 도파(導波)한다. 또한, 챔버(36)내에는 O와 Cu유기물 소오스(39)로서의 Cu(hfac)가 도입된다. 이 O는 가스공급부(도시되지 않음)로부터 배관(43)을 매개로 하여 챔버(36)내로 유량 50sccm으로 송출되어 온 것이다. 한편, Cu유기물 소오스(39)는 100℃로 유지된 용기(45)에 담겨 있고, 캐리어가스로서의 유량 100sccm의 Ar가스에 의해 150℃로 유지되어 있는 배관(40)을 매개로 하여 챔버(36)내로 도입되고 있다.
상기 O가스, Cu(HFA)2 및 Ar가스는 동일한 간격의 구멍을 갖춘 관측노즐(38)에서 혼합된다. 그리고, 마이크로파에 의해 O가스가 활성화되어 Cu(HFA)가 분해되는 결과, 반도체기판(31)상에 CuO막(34)이 형성된다.
이어서, 제8도(c)에 나타낸 바와 같이 H2가 100%인 환원가스분위기중에서 10Torr의 압력, 400℃의 온도로 30분간 열처리를 실시함으로써 CuO막(34)을 환원시켜 두께 약 0.4㎛의 Cu막을 형성한다. 마지막으로, 홈(33)부분 이외의 Cu막을 폴리싱에 의해 제거함으로써, Cu의 순도가 높은 저저항의 Cu배선(35)이 완성된다.
이상 설명한 방법에서도, 제1실시예와 동일한 효과가 얻어지는 것은 물론이고, 본 실시예에서는 CuO막(34)을 환원시킨 후에 폴리싱을 행하고 있기 때문에, 체적감소가 있어도 홈(33)을 완전히 Cu배선(35)으로 매립할 수 있게 된다.
제10도(a)∼제10도(e)는 본 발명의 제3실시예에 따른 금속배선 형성공정을 나타낸 단면도이다.
먼저, 제10도(a)에 나타낸 바와 같이 실리콘으로 이루어진 반도체기판(51)상에 두께1.0㎛의 실리콘산화막(52)을 퇴적시킨 후, 제1실시예와 동일한 방법을 이용하여 실리콘산화막(52)에 홈(53)을 형성한다. 다음에, 제10도(b)에 나타낸 바와 같이 전면에 장벽층으로서 두께 0.09㎛의 TiN막(54)을 스퍼터링에 의해 퇴적시킨다. 이 TiN막(54)은, Cu가 반도체기판(51)내로 확산되는 것을 억제함과 더불어, Cu와의 밀착성이나. 재차의 산화를 방지하는 효과를 향상시키는 역할이 있다. 이와 같은 TiN막(54)등의 장벽층은, 금속의 장벽층내로의 확산이 일어나기 어려운 경우, 또한 장벽층중으로 금속원자가 게터링(gettering)되어 확산되지 않은 경우 및, 금속내로의 고용도(固溶度)가 낮아 금속과의 화합물을 형성하기 어렵고, 내산화성을 향상시켜 저항을 상승시키지 않는 경우를 만족하는 것이다.
다음에, 제10도(c)에 나타낸 바와 같이 전면에 블랭킷모양의 CuO막(56)을 형성한다. 이 CuO막(55)의 성막은 제11도에 나타낸 평행평판형 플라즈마 CVD장치를 이용하여 수행한다. 여기서, 제11도에 있어서 제9도의 CVD장치와 대응하는 부분에는 제9도와 동일한 참조부호를 병기하고 있다. 이 CVD장치가 제11도의 CVD장치와 다른 점은 반도체기판(51)이 캐소드측에 설치되는 구성으로 되어 있음으로써 보다 방향성이 우수하게 되어 있다는 것이다. 산화가스로서 HO을 이용하여 제2실시예와 마찬가지로 성막을 수행하면, O함유율이 25%에서 결정구조가 입방정계의 CuO막(55)이 얻어진다. 이어서, 제10도(d)에 나타낸 바와 같이 폴리싱에 의해 홈(53)부분 이외의 실리콘산화막(52)이 노출될 때까지 CuO막(55)과 TiN막(54)을 제거하여 홈(53)에만 CuO(55)을 잔치(殘置)한다.
마지막으로 제10도(e)에 나타낸 바와 같이 CO가 100%인 환원가스분위기 중에서 750mTorr의 압력, 500℃의 온도로 30분간 열처리를 실시함으로써 CuO막(55)을 환원시켜 TiN막(54)으로 둘러싸인 Cu배선(56)이 완성되게 된다.
이상 설명한 방법에서도, 제1실시예와 동일한 효과가 얻어지는 것은 물론이고, 본 실시예에서는 홈(53)내에 장벽층으로서의 TiN막(54)이 형성되어 있기 때문에, Cu원자의 확산방지나 밀착성면에서 더 높은 효과가 얻어지게 된다.
제12도(a)∼제12도(e)는 본 발명의 제4실시예에 따른 금속배선 형성공정을 나타낸 단면도로, 본 실시예가 제3실시예와 다른 점은 CuO막을 환원시킨 후 폴리싱을 수행한다는 것에 있다.
즉, 제12도(a)에 나타낸 바와 같이 실리콘으로 이루어진 반도체기판(61)상에 홈(63)을 갖춘 실리콘산화막(62)을 형성하고, 계속해서 제12도(b)에 나타낸 바와 같이 전면에 TiN막(64)을 형성한 후, 제12도(c)에 나타낸 바와 같이 전면에 블랭킷모양의 CuO(65; 금속산화물막)을 형성한다. 지금까지는 제3실시예와 동일하다.
다음에, 제12도(d)에 나타낸 바와 같이 CO등과 같은 환원가스 분위기중에서의 열처리에 의해 CuO막(65)을 환원시켜 Cu막을 형성한다. 마지막으로, 제12도(e)에 나타낸 바와 같이 Cu막을 폴리싱하여 TiN막(64)으로 둘러싸인 Cu배선(66)을 완성한다.
이상 설명한 방법에서도 제3실시예와 동일한 효과가 얻어지는 것은 물론이고, 본 실시예에서는 CuO막(65)을 환원시킬 후에 폴리싱을 수행하고 있기 때문에, 체적감소가 있어도, 홈(63)을 완전히 Cu배선(66)으로 매립할 수 있게 된다.
제13도(a)∼제13도(e)는 본 발명의 제5실시예에 따른 금속배선 형성공정을 나타낸 단면도이다.
먼저, 제13도(a)에 나타낸 바와 같이 실리콘으로 이루어진 반도체기판(71)상에 두께 1.0㎛이 실리콘산화막(72)을 퇴적시킨 후, 이 실리콘산화막(72)에 홈(73)을 형성한다. 다음에, 제13도(b)에 나타낸 바와 같이 CVD법을 이용하여 두께 0.1㎛의 TiN막(74)을 컨포멀(conformal)하게 (홈내 및 외에도 균일하게 동일 박막으로 형성되는 상태로)전면에 형성한다. 이어서, 제13도(c)에 나타낸 바와 같이 전면에 O함유율이 35%이고, 결정구조가 입방정계인 두께 0.6㎛의 CuO막(75; 금속산화물막)을 형성한다. 이 CuO막(75)의 성막은 제14도에 나타낸 바이어스(bias) 스퍼터링장치를 이용하여 다음과 같이 수행된다.
즉, 고주파전원(78)의 고주파전압을 매칭박스(77)를 매개로 하여 Cu 타게트(target; 67)에 인가하고, 또한 고주파전원(69)의 고주파전압을 매칭박스(68)를 매개로 하여 반도체기판(71)에 인가함으로써 Cu타게트(67)와 반도체기판(71)사이에 RF바이어스전압을 인가함과 더불어, 챔버(79)내로 Ar 및 O2을 도입하여 Cu의 스퍼터링을 수행한다. 이와 같은 방법에 의해, 제13도(c)에 나타낸 바와 같은 형상의 CuO막(75)이 얻어진다. 또, 반도체기판(71)에 DC바이어스를 인가하여 성막을 수행해도 좋다. 더욱이, 스퍼터(sputter)퇴적을 수행할 때에 최초에 Ar가스만을 챔버내(79)로 도입하고, Cu 혹은 Cu리치(rich)의 막을 퇴적시킨 후, O을 도입하여 화성(化成) 스퍼터에 의해 CuO막(75)을 연속적으로 퇴적시켜도 좋다.
그리고 나서, 제13도(d)에 나타낸 바와 같이 에치백(etchback)법에 의해홈(73)부분 이외의 실리콘산화막(72)이 노출될 때까지 CuO막(75)과 TiN막(74)을 제거한다. 마지막으로, 제13도(e)에 나타낸 바와 같이 H100% 10mTorr 압력, 200℃ 온도의 플라즈마중에서 30분간 열처리를 실시함으로써 CuO막(75)을 환원시켜 자기정합(self-align)으로 저저항의 Cu배선(76)을 형성할 수 있게 된다. 이 방법에서도 제3실시예와 동일한 효과가 얻어진다.
제15도(a)∼제15도(e)는 본 발명의 제6실시예에 따른 금속배선 형성공정을 나타낸 단면도이다.
먼저, 제15도(a)에 나타낸 바와 같이 실리콘으로 이루어진 반도체기판(81)상에 실리콘산화막(82)을 형성한다. 다음에, 이 실리콘산화막(82)상에 두께 0.8㎛의 알루미늄산화막(83)을 형성한 후, 이 알루미늄산화막(83)상에 레지스트패턴(84)을 형성한다. 이어서, 제15도(b)에 나타낸 바와 같이 레지스트패턴(84)을 마스크로 해서 알루미늄산화막(83)을 에칭하여 이 알루미늄산화막(83)에 깊이 0.3㎛의 홈(83)을 형성한다. 또, 포토레지스트패턴(84)의 패턴치수는 홈(85)의 폭이 0.4㎛로 되도록 선택하고 있다.
그리고 나서, 제15도(c)에 나타낸 바와 같이 방향을 제어하면서 CVD를 수행해서 CuO막(86)을 전면에 형성하여 홈(85)을 매립한다. 이 CuO막(86)의 성막은 제11도에 나타낸 평행평판형 플라즈마CVD장치를 이용하여 형성한다. 성막조건은 10 Torr의 진공도에서 플라즈마를 발생시킨다. 이에 따라, 직진성이 좋은 이온이 생성되어 방행제어가 용이한 성막이 이루어지게 된다.
다음에, 제15도(d)에 나타낸 바와 같이 반도체기판(81)을 유기용매, 예컨대 에틸렌글리콜 트리메틸에테르중에 침전시켜 초음파세정함으로써 포토레지스트패턴(84)과 그 위의 CuO막(86)이 리프트오프(lift off)되게 된다. 그 결과, 홈(85)내에만 CuO막(86)이 잔치된다. 마지막으로, 제15도(e)에 나타낸 바와 같이 H가 20%이고, N가 80%인 환원가스분위기중에서 1atom, 500℃의 온도로 30분간 열처리를 실시함으로써 CuO막(86)을 환원시켜 Cu배선(86)이 완성되게 된다.
이상 설명한 리프트오프에 의해 불필요한 CuO막(86)을 제거하는 방법을 이용해도 전기저항의 상승을 초래하지 않고서 Cu배선(86)을 형성할 수 있기 때문에, 전의 실시예와 동일한 효과가 얻어지게 된다.
제16도(a)∼제16도(f)는 본 발명의 제7실시예에 따른 금속배선 형성공정을 나타낸 단면도이다.
먼저, 제16도(a)에 나타낸 바와 같이 실리콘으로 이루어진 반도체기판(91)상에 실리콘산화막(92)을 형성한다. 다음에, 이 실리콘산화막(92)상에 두께 0.1㎛의 TiN막(93)을 스퍼터링에 의해 형성한 후, 이 TiN막(93)상에 두께 0.6㎛의 CuO막(94)을 화성스퍼터링법에 의해 형성한다. 또 장벽층으로서 기능하는 막이면 TiN막(94) 이외의 Nb막 등을 이용해도 좋다.
이어서, 제16도(b)에 나타낸 바와 같이 CuO막(94)상에 두께 0.04㎛의 탄소막(95)을 스퍼터퇴적시킨 후, 이 탄소막(95)상에 레지스트패턴(96)을 형성한다. 그리고 나서, 제16도(C)에 나타낸 바와 같이 레지스트패턴(96)을 마스크로 하여 CF+O가스를 이용한 RIE에 의해 탄소막(95)을 에칭한 후 F2와 O의 플라즈마 다운플로우에 의해 레지스트패턴(96)만을 탄화시켜 제거한다. 다음에, 제16도(d)에 나타낸 바와 같이 패터닝된 탄소막(95)을 마스크로 하여 CuO막(94) 및 TiN막(93)을 에칭한다. 이 에칭은 반도체기판(91)을 250℃로 유지하고, Cℓ가스 등과 같은 할로겐계의 가스와 플라즈마의 상호작용에 의한 Cu산화탄화물(금속할로겐화물)을 생성시킴으로써 이루어진다. 또, 본 실시예에서는 기판온도를 250℃로 설정하였지만 플라즈마중에서의 기판온도가 250℃이상이 아니면 좋다.
이어서, 제16도(e)에 나타낸 바와 같이 반도체기판(91)을 O의 플라즈마에 노출해서 탄소막(95)을 탄화시켜 제거한다. 그 결과, CuO막(94)과 TiN막(93)의 적층배선이 얻어지게 된다. 마지막으로, 제16도(f)에 나타낸 바와 같이 H가 20%이고, Ar이 80%인 환원가스분위기중에서 1atom, 500℃의 온도로 30분간 열처리를 실시함으로써 CuO막(94)을 환원시켜 Cu막(97)과 TiN막(93)으로 이루어진 적층배선을 완성한다.
이상 설명한 방법에서도 제6실시예와 동일한 효과가 얻어지는 것은 물론이고, 본 실시예에서는 TiN막(93)상에 Cu막(97)을 형성하고 있기 때문에 Cu원자의 확산방지나 밀착성 면에서 더욱이 높은 효과가 얻어지게 된다. 또, 제16도(f)의 공정에 있어서 CuO막(94)을 환원시켜 Cu막(97)을 형성하는 방법 대신에, 제16도(a)의 공정에 있어서 CuO막(94)을 환원시켜 Cu막(97)을 형성해도 좋다. 이 경우, 제16도(c)의 공정에 있어서 탄소막(95)을 마스크로 이용한 RIE에 의한 Cu막(97)의 에칭은 기판온도를 300℃로 하고 Cl의 플라즈마에 의해 Cu탄화물을 생성시킴으로써 이루어진다. 여기에서 Cu할로겐화물이나 산소할로겐화물의 증기압이 높으면 불소나 보론(Br)등과 같은 다른 할로겐원소를 함유하는 가스를 이용해도 좋다. 또한, 탄소막(95)은 그대로 잔류시켜 두어도 좋고, O혹은 F의 플라즈마 다운플로우에 의해 탄화시킨 후, 열처리에 의해 환원시켜도 좋다. 어느방법으로 해도 Cu의 순도가 높은 Cu배선을 형성할 수가 있다.
상기 탄소막을 사용함으로써, 이 탄소막쪽이 레지스트에 비해 내열성을 갖기 때문에 레지스트+탄소의 막을 에칭한 경우, 예컨대 레지스트가 변질되어도 아래의 탄소에서 마스크의 역할을 담당하는 효과가 있다.
제17도(a)∼제17도(e)는 본 발명의 제8실시예에 따른 메모리셀 형성공정을 나타낸 단면도이다. 먼저, 제17도(a)에 나타낸 바와 같이 실리콘으로 이루어진 p형 반도체기판(101)상에 통상의 LOCOS법에 의해 열산화막(102)을 형성하여 소자분리를 수행한다. 다음에 게이트절연막(103)으로 이루어진 산화실리콘막, 게이트전국(104)으로 이루어진 제1의 n 형 다결정실리콘막을 반도체기판(101)상에 순차적으로 형성한 후, 이들을 포토리소그라피(photolithography)법 및 RIE에 의해 패터닝하여 게이트절연막(103) 및 게이트전극(104)을 형성한다. 이어서, 이 게이트전극(104)을 마스크로 하여 As이온 을 이온주입하고, n 형 소오스영역(105a) 및 드레인영역(105b)을 형성하며, 스위칭 트랜지스터로서의 MOSFET를 형성한다.
그리고 나서, 제17도(b)에 나타낸 바와 같이 CVD법을 이용하여 실리콘산화막(106)을 전면에 형성한 후, 드레인 영역(105b)상의 실리콘산화막(106)을 에칭하여 스토레이지.노드.접촉(storage.node. contact)부(107)을 형성한다. 다음에 제17도(c)에 나타낸 바와 같이 전면에 제2의 n 형의 다결정 실리콘막(108)을 퇴적시킨다. 이어서, 제17도(d)에 나타낸 바와같이 포토리소그라피법 및 등방성 에칭을 이용하여 다결정실리콘막(108)을 하부캐패시터전극모양으로 패터닝하고, 계속해서 다결정실리콘막(108)상에 캐패시터 절연막(109)으로 이루어진 TaO막을 형성한다. 이 TaO막의 성막은 Ta(OCH)와 O를 이용한 열CVD법에 의해 이루어진다. 마지막으로, 제17도(e)에 나타낸 바와 같이 상부패캐시터전극으로서의 Ni막(110)을 형성하여 적층구조의 캐패시터전극을 완성한다. 이 Ni막(110)의 성막은 다음과 같이 이루어진다.
즉 먼저, Ni(acac)에 O플라즈마를 반응시킨 CVD법에 의해 NiO막을 형성한다. 다음에, H가 10%이고, Ar이 90%인 환원가스분위기중에서 600℃의 온도로 30분간 열처리를 실시함으로써 상기 NiO막을 환원시켜 Ni막(110)을 형성한다. 그리고, 이 Ni막(100)을 상부 캐패시터전극 모양으로 패닝한다. 또, 환원공정과 패터닝공정을 반대로 해도 좋다.
이상 설명한 방법에 의하면, 상부캐패시터전극으로서 불순물이 적은 Ni막(110)이 얻어진다. 이 때문에, 불순물에 의한 상부 캐패시터전극의 저항증가를 방지할 수 있으므로, 소정 레벨의 인가전압을 인가하면 확실하게 소정량의 전하가 축적된다. 따라서, 캐패시터의 축적전하에 기인하는 정보에러를 방지할 수 있게 된다. 또, 본 실시예에서는 전하재료 및 상부캐패시터전극재료로서 Ni을 이용하였지만 그대신에 Pt나 Pd등과 같이 일함수가 큰 금속재료를 이용해도 좋다.
또한, 본 실시예에서는 CVD법을 이용하여 캐패시터절연막(109)으로 되는 TaO막을 직접형성하였지만, Ta막을 형성한 후에 이것을 산화시켜 TaO막을 형성해도 좋다. 즉 Ta막을 형성한 후에 Ta막상에 NiO막을 형성하고, 계속해서 Ar가스 분위기중에서 800℃의 온도로 30분간 열처리를 실시함으로써, Ta막을 산화함과 더불어 NiO막을 환원시킨다. 그후, 포토 리소그라피법 및 RIE에 의해 상기 TaO막 및 Ti막을 패터닝하면 제17도(e)의 메모리셀이 얻어진다. 또, 상기 NiO막의 환원이 충분히 이루어지지 않은 경우에는 H를 포함하는 환원가스분위기중에서 500℃정도의 열처리를 추가하면 좋다.
제18도(a)∼제18도(e)는 본 발명의 제9실시예에 따른 접촉전극의 형성공정을 나타낸 단면도이다. 먼저, 제18도(a)에 나타낸 바와 같이 p형 실리콘으로 이루어진 반도체기판(111)상에 통상의 LOCOS법에 의해 열산화막(112)을 형성하여 소자분리를 수행한다. 다음에, As이온을 기판표면에 주입하여 n 형의 확산층영역(113)을 형성한다. 이어서, 제18도((b)에 나타낸 바와 같이 CVD법을 이용하여 전면에 실리콘산화막(114)을 형성한다. 그후, 포토리소그라피법 및 RIE을 이용해서 확산층영역(113)상의 실리콘산화막(114)을 에칭하여 접촉구멍(115)을 개공한다.
그리고 나서, 제18도(c)에 나타낸 바와 같이 CVD법을 이용하여 두께 50㎚의 NiO막(116)을 전면에 형성한다. 다음에, 제18도(d)에 나타낸 바와 같이 H2가 20%이고, Ar이 80%인 환원가스분위기중에서 350℃의 온도로 30분간 열처리를 실시함으로써 NiO막(116)을 환원시켜 두께 40㎚의 Ni막(117)을 형성한다. 이어서, 제18도(e)에 나타낸 바와 같이 N가스분위기중에서 800℃의 온도로 30분간 열처리를 실시함으로써 Ni막(117)의 실리사이드화를 행해서 NiSi막(118)을 형성한다. 바꾸어 말하면, 이 열처리에 의해 확산층영역(113)측의 Ni막(117)이 NiSi막(118)으로 변환되고, 반대측의 Ni막(117)이 NiN으로 변환된다.
이후, 웨트에칭(weigh etching)을 이용하여 미반응의 Ni막(117) 및 NiN막을 제거한다. 마지막으로, 전면에 Al합금막을 스퍼터링에 의해 형성한 후, 이것을 포토리소그라피 및 RIE에 의해 소정의 형상으로 패터닝하고 접촉전극(119)을 형성하여 확산층영역(113)과 접촉전극(119)의 접속을 완성한다.
이상 설명한 방법에 의하면 불순물이 적은 NiSi막(118)이 얻어지므로 접촉저항의 저감화가 도모된다. 또, 본 실시예에서는 NiO막(117)을 환원시킨 후에, Ni막(118)의 실리사이드화를 수행하였지만, NiO막(117)의 환원과 동시에 Ni막(118)의 실리사이드화를 수행해도 좋다. 또한, 접촉전극(119)을 구성하는 금속과 실리콘의 산화물생성시의 표준자유에너지의 저하보다도 산화물형성시의 표준자유에너지의 저하가 큰 금속, 예컨대 본 실시예와 같이 금속이 Ni인 경우에는 Ti, Mg, Li, Ca등과 같은 금속으로 이루어진 금속막을 NiO막상에 형성하고, 열처리에 의해 상기 금속막을 산화함과 더불어 NiO막을 환원시켜 Ni막을 형성해도 좋다. 즉, 가스분위기중에서의 열처리에 의한 환원 대신에 고상(固相)에서의 열처리에 의한 환원으로 Ni막을 형성한다.
또한, 접촉전극(119)의 재료로서 n 형 확산층에 대해서는 V, Zr, Hf, Mo, Ti, Ta, Cr등과 같은 일함수가 큰 금속을 이용하고 P 형 확산층에 대해서는 Pt, Pd, Ir등과 같은 일함수가 큰 금속을 이용하는 것이 바람직하다.
제19도(a)∼제19도(e)는 본 발명의 제10실시예에 따른 금속배선 형성공정을 나타낸 단면도로, 본 실시예가 지금까지의 실시예와 다른 점은 가스모양의 환원제 대신에 고체모양의 환원제를 이용하는 것에 있다.
먼저, 제19도(a)에 나타낸 바와 같이 실리콘으로 이루어진 반도체기판(121)상에 실리콘산화막(122)을 형성한다. 다음에, 이 실리콘산화막(122)에 홈(124)을 형성한 후, 전면에 장벽층으로서의 두께 50㎚의 Nb막(123)을 형성한다.
이어서, 제19도(b)에 나타낸 바와 같이 Cu유기물소오스로서 Cu(HF A)를 이용한 HO의 플라즈마 다운플로우 CVD법에 의해 전면에 두께 600㎚의 CuO막(125)을 형성한다. 그리고 나서, 제19도(c)에 나타낸 바와 같이 폴리싱에 의해 홈(124)부분 이외의 Nb막(123)이 노출될 때까지 CuO막(125)과 Nb막(123)을 제거하여 홈(124)에만 CuO막(125)을 잔치한다. 그후, 전면에 환원제로서의 역할을 담당하는 Ti막(126)을 퇴적시킨다.
다음에, 제19도(d)에 나타낸 바와 같이 Ar이 90%이고, H가 10%인 가스분위기중에서 1atm, 승온속도 20℃/분, 300℃의 온도로 30분간 열처리를 실시하고, Ti막(126)에 의해 CuO막(125)을 환원함으로써 Nb막(123)으로 둘러싸인 Cu배선(127)이 형성된다. 이때, Ti막(126)은 산화되어 TiO막(128)으로 된다. 또, 이 공정시에 CuO막(125)의 체적감소가 생기지만, Cu배선(127)과 홈(124) 사이에는 간격이 생기지 않는다. 마지막으로, 제19도(e)에 나타낸 바와 같이 웨트에칭을 이용해서 TiO막(128)을 제거하여 Cu배선(127)의 형성공정을 완료한다.
또, 본 실시예에서는 CuO막(125)은 환원하기 위해 Ti막(126)을 이용하였지만, V, Cr, Ni, Nb등과 같은 막을 환원제로서 이용해도 좋다. 또한, Ni등과 같은 환원금속을 이용한 경우에는 환원금속을 산화함과 동시에 환원가스에 의해 Ni등과 같은 환원금속을 환원시켜도 좋다. 또, 본 발명은 상술한 실시예에 한정되는 것이 아니다. 예컨대, 상기 제1∼제7실시예에서는 수소를 이용하여 CuO막을 환원시켰지만, 그 대신에 탄소 또는 일산화탄소를 이용하여 환원시켜도 좋다. 탄소 및 일산화탄소를 이용한 CuO의 환원의 화학반응식을 다음에 나타낸다.
Cu + C → Cu + C
Cu0 + C0 → Cu + C0
또한, 상기 제1실시예∼제7실시예에서는 금속산화물막으로서 CuO막을 형성하였지만, CuO막과 마찬가지로 안정한 CuO막을 이용해도 좋다. CuO막의 환원의 화학반응식을 다음에 나타낸다.
CuO + H→ 2Cu + HO (155℃이상)
CuO + CO → 2Cu + CO(200℃이상)
또한, CuO막은 CuO분자와 Cu원자 및 O원자의 혼합물이고 결정구조가 미결정구조 또는 무정형(amorphous)구조인 것이 바람직하다. 마찬가지로, CuO막은 CuO분자와 Cu원자 및 O원자의 환합물로, 결정구조가 미결정구조 또는 무정형 구조인 것이 바람직하다.
또한, CuO막 등의 동산화물막의 성막은 상기 실시예의 방법에 한정되는 것은 아니다. 즉, 원료로서 동유기물 또는 탄화동 등과 같은 증기압이 높은 가스와, O또는 HO등과 같은 O를 함유하는 가스를 이용하여 플라즈마중에서 이들을 반응시키는 방법이면 좋다. 또한, 원료로서 동유기물 또는 탄화동과, O래디컬(radical) 및 O등과 같은 적도 O를 함유하는 가스의 반응에 의해 성막에도 좋다. 이 경우 산소의 플라즈마를 기판가역부분으로부터 소오스가스 상류측으로 혼입시켜, 기판온도를 100∼150℃로 하는 것이 바람직하다.
또한, 상기 실시예에서는 금속산화물막으로서 CuO막 등과 같은 동산화물막을 이용하였지만, 그 대신에 다른 금속산화물막 예컨대 동산화물막을 이용해도 좋다. 이 경우 은(銀)산화물중에서도 안정한 AgO및 AgO로 이루어진 막을 이용하는 것이 바람직하다. 이것은 수소와의 반응에 있어서 100℃이상으로 환원할 수 있고, 또한 110℃이상에서는 금속의 Ag와 기체의 산소로 분해된다.
또한, 상기 실시예에서는 금속산화물막의 형성방범으로서 평행평판형 플라즈마 CVD법, 다운플로우의 CVD 및 스퍼터링법을 이용한 경우에 관해서 설명하였지만, 증착법, 도금(plating)법 혹은 금속을 함유하는 유기물을 산화연소함으로써 형성하는 방법이어도 좋다. 예컨대, 증착법에 의한 형성방법에 있어서는 금속의 소오스를 이용하여 O를 도입하고, 화성증착하는 방법 혹은 금속산화물을 소오스로서 직접형성함으로써 금속산화물이 얻어진다. 또한, 도금법에 있어서는 무전해 도금 혹은 전기도금에 의한 방법에 의해 금속산화물막이 얻어진다. 또한, 산화연소의 경우에는 금속을 함유하는 유기물을 유기용매에 용해시키고, 이것을 기판상에 도포하여 산화가스분위기중에서 버너(burner)나 토치(torch)에 의해 강제적으로 산화연소함으로써 금속산화물막이 얻어진다.
또한, 상기 방법에 의해 형성된 금속산화물막을 환원시키기 전에 산소중에서 열처리하고, 더욱이 산화를 초진시켜 금속에 결합되어 있는 O 이외의 원자를 O로 치환하는 처리를 부가할 수도 있다. 이에 따라, 금속중의 C 나 F 및 H 등과 같은 불순물을 제거하여 정련(精練)할 수 있게 된다. 또한, 이와 같이 해서 생성된 금속산화물막은 밀도가 높은 치밀한 막이기 때문에 환원시켰을 때에 보아 순도가 높아져 보다 저저항인 금속막을 얻을 수 있게 된다. 또한 금속산화물막을 형성하는 하지(下地)에 대해서는 B나 P등과 같은 Cu의 확산을 억제하는 효과가 있는 물질을 함유하는 실리콘산화막, 즉 BPSG 및 TiN 등과 같은 금속질화물막이나 알루미나(alumina) 및 티타니아(titiania)등과 같은 금속산화물막, Al, V, Nb, Ag, Ti, Ta등과 같은 금속 및, 이들의 단층 혹은 적층 및 이들을 조합시켜도 좋다. Cu의 확산방지 및 밀착성 향상을 위한 글루층(glue layer)으로서 이용해도 좋다. 이들 중에서 V, Nb, Ta는 Cu와 저항을 상승시키는 바와 같은 금속간 화합물을 형성하지 않고, 게다가 Cu중의 확산이 빠르기 때문에 Cu산화물을 환원할 때에 동시에 Cu의 표면으로 석출시킴으로써 셀프패시베이트(selfpassivate)로 할 수도 있다.
또, 배선의 형성방법에 관하여 금속산화물막으로부터 배선패턴을 형성하고 환원시키는 방법과, 금속산화물막을 환원시켜 배선패턴을 형성하는 방법을 설명하였지만, 예컨대 동산화물 쪽이 금속동보다도 산소에 대하여 안정하고, 폴리싱할 때에도 경도가 높으며, CuO는 Cu의 3배의 경도가 있고, 연마가 용이하다. 더욱이, 에칭에 대해서도 동의 경우는 산화물쪽이 할로겐화물보다도 증기압이 높이 때문에 배선패턴을 형성하고 나서 환원하는 방법쪽이, 공정이 용이하다..
제20도(a)∼제20도(g)는 본 발명의 제11실시예에 따른 금속배선 형성공정을 나타낸 단면도이다. 먼저, 제20도(a)에 나타낸 바와 같이 실리콘으로 이루어진 반도체기판(131)상에 실리콘산화막(132)을 형성한다. 다음에, 이 실리콘산화막(132)을 가공하여 홈(133)을 형성한다. 제20도(b)에 나타낸 바와 같이 이 홈(133)이 형성된 반도체기판(131)상에 확산장벽과 하지의 밀착성을 향상시키기 위한 금속층인 두께 300Å의 Nb막(134)을 형성한다. 이어서, 제20도(c)에 나타낸 바와 같이(HFA)Cu를 유기소오스로서 HO의 플라즈마 다운플로우 CVD에 의해 두께 6000Å의 CuO막(135)을 형성한다. 그리고 나서, 제20도(d)에 나타낸 바와 같이 래핑(lapping)을 실시하여 홈(133)내에 매립된 형태의 CuO배선(136)을 형성한다.
다음에, 제20도(e)에 나타낸 바와 같이 반도체기판(131)상에 Ti막(137)을 형성한다. 이어서, 이것에 승온속도를 +20℃/분으로 하여 1atm, Ar이 90%이고 H가 10%인 분위기중에서 300℃의 온도로 30분간 열처리를 실시한다. 이때, 제20도(f)에 나타낸 바와 같이 CuO배선(136)이 환원되어 Cu배선(138)으로 되고, Ti는 산화된 TiO(139)로 된다. Ti는 산화될 때에 체적팽창이 일어자기 때문에, CuO의 환원시에 체적수축이 일어나도 Cu배선(138)과 홈(133)의 측벽 사이에 틈이 생기지 않는다. 마지막으로, 제20도(g)에 나타낸 바와 같이 TiO(139)를 웨트에칭에 의해 제거하여 Cu배선을 형성할 수가 있다. 본 실시예에서는 CuO의 환원제로서 Ti를 이용하고 있지만, V, Cr, Ni, Nb등을 이용해도 좋다. 또한, 열처리를 실시할 때에 환원금속이 산화됨과 동이세 환원가스에 이한 상면이 환원제로 되는 금속의 환원이 이루어져도 좋다.
여기서, 반도체기판에 홈을 형성하고, 그 내부에 배선을 형성하는 방법으로서, 기판에 홈을 형성하고, 기판전면에 Cu막을 형성하여 블랭킷 모양으로 Cu막을 남기며, 이것에 폴리싱가공을 실시하여 Cu를 홈에만 잔류시킨다는 방법이 있다. 그렇지만, Cu 등의 금속은 부드럽고, 연성 및 전성(展性)이 풍부하게 되어 있기 때문에, 폴리싱가공을 실시하면 금속부분이 보다 많이 폴리싱되어 버려 군일한 평탄화가 곤란하다는 문제가 있다. 또한, 폴리싱 특성을 좋게 하기 위해 부드러운 금속인 Cu상에 비교적 경도가 높은 금속, 예컨대 w 등으로 이루어진 막을 형성하고, 그 위로부터 폴리싱하는 방법이 있다. 이 방법에 의하면 제21도에 나타낸 바와 같은 문제가 있다. 즉, 반도체기판상에 형성된 실리콘산화막(141)상에 배선이 형성될 홈(142)을 형성하고, 이 위에 장벽금속막(143)을 형성한다. 이 위에 Cu막을 형성한 후, 폴리싱을 수행한다. 이에 따라, Cu배선(144)이 형성되지만 폴리싱중에 연마입자에 의한 흠집(145)이 발생한다. 또한, 패턴치수에 따라 폴리싱속도가 다르고 Cu배선(144)의 중심부에 凹부가 생기는 소위 티싱(tishing)이 일어난다. 티싱이 일어난 부분에서는 응력이 집중되어 SM내성이 악화된다. 또한, 패턴폭이 넓은 부분(146)에서는 티싱에 의해 Cu배선(144)이 부분적으로 없어져 버리다.
이에 부가하여, 제22도에 나타낸 바와 같이 Cu배선의 상면(151)과 홈의 측벽(152)의 접촉부분(153)이 홈의 상단에 있고, Cu배선(154)이 위에 凸형상인 경우에는 Cu배선(154)의 주성분인 Cu(155)가 측벽에 형성된 장벽 금속막(156)과 Cu배선의 상면에 형성된 장벽금속막(157)의 계면(158)으로부터 절연막(159)내로 확산되어 소자의 동작불량이나 배선간의 단락을 일으켜 버린다.
본 발명의 제12실시예에서는 금속의 산화물이 환원되어 금속으로 될 때, 체적의 수축이 일어나고, 또 표면장력에 의 금속의 응집에 의해 배선의 형상이 위에 凸형상인 곡면으로 되는 것을 특징으로 하고 있다. 이와 같은 형상을 갖춘 배선은 응력의 집중을 받기 어려워 스트레스 마이그레이션에 강하다. 더욱이, 배선이 홈내에 수용된 상태로 되어 있고, 배선의 상면이 이종 금속으로 피복되어 있기 때문에, 금속의 확산경로가 길어지므로 확산을 억제할 수 있게 된다.
제23도(a)∼제23도(h)는 본 발명의 제12실시예에 따른 금속배선 형성공정을 나타낸 단면도이다. 먼저, 제23도(a)에 나타낸 바와 같이 실리콘으로 이루어진 반도체기판(161)상에 두께 1.0㎛의 열산화 SiO막(162)을 형성하고, 그 위에 스퍼터링에 의한 탄소(C)막(163)을 0.01㎛ 형성한다. 다음에, 포토 리소그라피법에 의해 SiO막(162)상에 레지스트층을 형성한 후, 이것은 마스크로 하여 RIE에 의해 C막(163) 및 SiO막(162)을 에칭하고, 계속해서 레지스트패턴을, HO을 함유하는 불소와 산소의 다운플로우 플라즈마에 의해 탄화시켜 폴 0.3㎛, 깊이 0.4㎛의 홈(164)을 형성한다. 이에 따라, 제23도(b)에 나타낸 바와 같이 SiO막(162)의 凸부분에만 C막(163)이 잔치되고, 그 내부는 SiO막(162)으로 구획(區畵)된 홈(164)이 형성된다.
이어서, 제23도(c)에 나타낸 바와 같이 반도체기판(161)전면상에 스퍼터링에 의해 두께 0.04㎛의 Nb막(165)을 형성한다. 그리고 나서, 제23도(d)에 나타낸 바와 같이 코리메이션 스퍼터링(colimation sputtering)에 의해 두께 0.4㎛의 CuO막(166)을 형성한다. 계속해서, 제23도(e)에 나타낸 바와 같이 폴리싱에 의해 홈(63)내에 형성된 이외의 CuO막을 제거하고, CuO배선(166)을 형성한다. 또, CuO막 및 Nb막(165)의 폴리싱에 대해서는 pH 약 8.5의 알칼리성의 콜로이달실리카(colloidal silica)를 연마액으로서 이용하고, 연마천에는 발포(發泡)폴리우레탄의 비교적 부드러운 패드를 이용하였다. 또한, 폴리싱시에 반도체기판에 걸리는 하중은 약 30g/㎠으로 하고, 연마액의 공급량은 200㎖/min으로 하며, 연마액의 공급량은 200㎖/min으로하고, 반도체기판 및 턴테이블의 회전속도는 100rpm으로 한다. 이때의 CuO막의 폴리싱속도는 0.8㎛/min으로 된다. 또한, SiO막(162)의 凸부분에만 잔치된 C막(163)은 이 조건에서는 거의 폴리시(polish)되지 않기 때문에, 폴리싱을 그 부분에서 중지하는 폴리싱스토퍼로 된다.
그리고 나서 제23도(f)에 나타낸 바와 같이 H가 20%이고, Ar이 80%인 환원가스분위기중에서 500℃의 온도로 30분간 열처리를 실시함으로써 CuO막배선(166)을 환원시켜 Cu배선(167)을 형성한다. 다음에, 제23도(g)에 나타낸 바와 같이 WF및 SiH를 이용한 선택CVD법에 의해 Cu배선(167)상에만 두께 0.05㎛의 W막(168)을 형성한다. 이때, W막(168)이 SiO막(162)의 凸부분보다도 돌출된 경우에는 재차 폴리싱에 의해 여분의 W막을 제거하여 평탄화를 수행해도 좋다. 마지막으로, 제23도(h)에 나타낸 바와 같이 산소플라즈마에 의한 탄화에 의해 C막(163)을 제거한다.
이와 같이 형성된 배선에 있어선, 제24도에 나타낸 바와 같이 반도체 기판상에 형성된 실리콘 산화막(171)상에 홈 (172)이 형성되어 있고, 홈의 측벽(173)및 저면(174)에는 Nb막(175)이 형성되어 있다. 그 안에 Cu배선(176)이 형성되고 더욱이 배선의 상면 (177)에는 W막(178)이 형성되어 있다. 여기서, 배선상면(177)과 홈의 측면(173)의 접점을 P로 하고, 홈의 측면(173)과 배선상면(177)의 P에서의 접선(X)이 이루는 각도를θ로 한다. 또한, 배선 상면(177)의 정점에서의 접선(Y)과 배선상면(177)이 이루는 각도를 θ'로 한다. 이때, 배선상면(177)은 위가 凸의 형상인 곡선으로 되어 P는 홈의 측면(173)의 상단(Q)과 하단(R)에 반드시 존재한다. 이것은 CuO를 열처리에 의해 Cu로 환원시킨 때에 체적의 수축이 일어나고, 그때 표면적을 작게 하고자 하는 힘이 발생하여, 표면 즉 배선상면(177)은 원에 가까운 형상으로 된다. 이에 따라, P는 Q와 R 사이에 존재하게 된다. 또한, 이 경우 θ와 θ'에는 0＜θ90°이고, θθ]으로 되는 관계가 있다.
본 실시예에서 나타낸 방법에 의하면, 예컨대 θ는 16°, θ'는 47°로 된다. θ 및 θ'는 형성되는 금속의 산화물의 조성, 배선의 금속과 장벽금속의 밀착성 및 금속산화물의 성막방법에 의존하고, 적절히 변환시킬 수가 있다. 배선상면(177)은 위가 凸형상의 곡선으로 되지만, 배선단면형상이 원에 가깝게 될수록 응력의 집중이 일어나게 어렵다. 더욱이, 상면에 고융점금속인 W를 피복함으로써 배선자신에 걸린 스트레스를 작게할 수가 있고, 신뢰성이 우수한 금속을 얻을 수 있게 된다. 또한 배선재료의 확산방지를 위한 이종의 금속을 피복한 경우, 피복된 금속과의 경계면 즉P-Q간이 확산경로로 되지만, 본 실시예에 따르면 P=Q인 종래의 형상과 비교해서 확산이 일어나기 어렵다고 판단된다. 이와 같이, EM내성 및 SM내성에 우수하고, 또 전기저항이 작은 전극.배선이 얻어진다. 더욱이, 제23도에 나타낸 공정을 반복함으로써 다층배선구조를 형성할 수 있게 된다.
여기서, 종래의 배선의 형성에 있어서는, 배선재료가 Cu인 경우, Cu의 확산이 SiO막중에서 대단히 빠른 것이 문제로 된다. 제25도에 나타낸 바와 같이, 종래 Al배선과 마찬가지로 반도체기판(181)상에 형성된 실리콘산화막(182)상에 직접 Cu배선(183)을 형성한 경우, Cu원자(184)의 실리콘산화막(182)으로의 확산은 저온(상온)에서도 진행되고, Cu배선(183)중의 Cu원자(184)가 절연막의 심부(深部)까지 확산되어 소자가 동작불량을 일으킨다.
이것을 해결하는 방법으로서, 제26도에 나타낸 바와 같이 SiO막(182)과 Cu배선(183)간에 확산장벽으로 되는 장벽금속막(185)을 형성하는 방법이 있다.
그렇지만, 일반적으로 장벽금속은 다결정으로, 고온의 공정을 거치면 결정입자의 계로부터 Cu원자(184)가 확산된다. 이 현상은 흠으로의 매립배선에 있어서도 마찬가지로 큰 문제로 된다.
본 발명의 제 13실시예에서는 반도체기판상에 형성된 절연막상에 장벽층 및 접착층으로 되는 금속층 또는 질화금속층과, 배선 또는 전극으로 되는 금속산화물막을 형성하고, 이것에 환원분이기중에서 열처리를 실시하여 전극 또는 배선을 형성하는 것을 특징으로 한다.
금속층 또는 질화금속층의 금속 또는 질화금속은 다결정으로, 확산은 결정입자의 계에서 가장 빠르다. 금속산화물이 환원되어 금속으로 될 때, 금속과 화합되어 있던 산소의 일부는 금속층 또는 질화금속층의 결정입자의 계를 확산경로로 하여 금속층 또는 질화금속층의 결정입계를 산화한다. 일반적으로, 금속산화물 또는 질화산화물은, 금속보다도 결정구조가 치밀해서 확산의 장벽으로서 우수하다고 알려져 있다. 또한, 본 발명에 의하면 확산의 경로로 되는 결정입자의 계를 우선적으로 차단하기 때문에, 확산을 억제할 수 있게 되다. 더욱이, 이때의 장벽층의 산화는 결정입자의 계를 따라 일어나기 때문에 장벽층의 결정 바로 그것의 산화를 억제할 수가 있어 다층배선구조를 형성했을 때의 접촉부분의 저항이 상승되지 않고서 확산을 억제할 수 있게 된다.
제27도(a)∼제27도(e)는 본 발명의 제13실시예에 따른 금속배선 형성공정을 나타낸 단면도이다. 먼저, 제27도(a)에 나타낸 바와 같이 실리콘으로 이루어진 반도에기판(191)상에 두께 1.0㎛의 열산화 SiO막(192)을 형성하고, 그 위에 포토 리소그라피법에 의해 SiO막(192)상에 레지스트패턴을 형성한 후, 이것을 마스크¤로 하여 RIE에 의해 SiO막(192)을 에칭하고, 계속해서 레지스트패턴을 탄화시켜 폭 0.3㎛, 깊이 0.4㎛의 홈(193)을 형성한다. 다음에, 제27도(b)에 나타낸 바와 같이 반도체기판 전면에 스퍼터링에 의해 두께 0.04㎛의 Nb막(194)을 형성한다.
이어서, 제27도(c)에 나타낸 바와 같이 코리메이션 스퍼터에 의해 두께 0.4㎛의 CuO막(195)을 형성한다. 계속해서, 제27도(d)에 나타낸 바와 같이 폴리싱에 의해 홈(193)내부 이외의 CuO막(195)을 제거하여 CuO배선(196)을 형성한다.
CuO막(195) 및 Nb막(194)의 폴리싱에 대해서는 PH 약 805의 알칼리성의 콜로이달실리카를 연마액으로서 이용하고, 연마천에는 부직(不織)천으로 이루어진 패드를 이용하였다. 폴리싱시의 반도체기판에 걸리는 하중은 100g/㎠로 하고, 연마액의 공급량은 200㎖/min으로 하며, 반도체기판 및 턴테이블의 회전속도는 100rpm으로 한다. 이때의 CuO막의 폴리싱 속도는 0.8㎛/min으로 된다.
그리고 나서, 제27도(e)에 나타낸 바와 같이 H가 20%이고, Ar이 80%인 환원가스분위기중에서 500℃의 온도로 30분간 열처리를 실시함으로써 CuO배선(196)을 환원시켜 Cu배선(197)을 형성한다.
이와같이 형성된 배선에 있어서는, 제28도에 나타낸 바와 같이 반도체 기판상에 형성된 실리콘산화막(201)상에 홈(202)이 형성되어 있고, 홈의 측벽(203) 및 저면(204)에는 Nb막(205)이 형성되어 있다. 그 안에 Cu배선(206)이 형성되어 있다. 제27도(a)∼제27도(e)에 도시된 방법에 의해 Nb막(205)의 결정입자의 계(207)에는 NbO(208)가 형성되어 있다.
제29도 및 제30도는 Cu/Nb/SiO의 적층구조의 박막을 AES(오이제전자분광분석장치)에 의해 원소분석했을 때의 깊이 방향의 프로파일(profile)을 나타낸 것이다. 좌측으로부터 가장 표면층인 Cu를 나타내고, 우측이 하지층인 SiO를 나타낸다. 제29도는 종래의 형성방법에 의해 얻어진 배선의 구조, 즉 SiO막상에 Nb과 Cu막을 연속적으로 형성하고, 500℃의 온도, Ar/H(20%)인 분위기중에서 열처리를 실시하여 얻어진 배선구조의 깊이방향 프로파일을 나타낸 것이다. 한편, 제30도는 본 발명의 형성방법에 의해 얻어진 배선의 구조, 즉 SiO막상에 Nb을 형성하고, 그 위에 CuO막을 형성하며, 그후 500℃의 온도, Ar/H(20%)의 분위기중에서 열처리를 실시하여 CuO막를 Cu로 환원시켜 얻어진 배선의 깊이방향의 프로파일을 나타낸 것이다.
제30도에 나타낸 본 발명에 따른 배선에서는 Cu층밑의 Nb층의 표면에 O가 존재하고 있는 것이 보여지고, Nb표면이 CuO환원에 의해 산화되고 있다고 판단된다. 상술한 종래의 배선과 본 발명에 따른 배선의 SiO2로의 Cu의 확산을 SIMS(2차이온질량분석장치)에 의해 조사한 바, 종래의 배선에서는 850℃에서의 열처리에 의해 Cu가 SiO로 확산되고 있는 것이 관찰되었지만, 본 발명에 따른 배선에서는 상기 열처리에 있어서도 Cu의 확산은 관찰되지 않았다. 또한, 본 발명에 따른 배선에서는 다층배선구조를 형성했을 때의 접촉저항은 종래의 방법에 의해 형성된 때와 동일하고, Nb의 산화에 의한 저항증가는 발견되지 않았다. 또, 장벽금속으로서는 Nb외에 W, Mo, Cr, V, Ta, Ti, Zr, Hf 등을 이용할 수가 있다.
제31도는 본 발명의 제14실시예에 따른 금속배선을 나타낸 단면도로, 실리콘으로 이루어진 반도체기판(211)상에 형성된 실리콘산화막(212)상에 장벽금속(TiNO.08㎛/.Ti 0.02㎛)막(213)과 CuO를 형성하고, 이것을 환원시켜 이루어진 두께 0.30㎛의 Cu막(214)으로 이루어진 폭 0.3㎛, 두께 0.4㎛의 배선이 형성되어 있다. 이 배선은 실리콘산화막(212)상에 장벽금속막(213)과 CuO막을 전면에 형성하고, 포토 리소그라피법에 의해 레지스트를 패터닝하며, 180℃에서의 RIE와 O재에 의해 CuO/TiN/Ti배선을 형성한 후, 환원분위기중의 열처리를 실시함으로써 형성한다. 장벽금속인 TiN은 기둥모양의 다결정구조를 하고 있고, 그 결정입자의 계에는 CuO막가 Cu로 환원된 때에 형성된 Ti의 질화산화물이 존재하고 있다. 본 실시예에 나타낸 배선구조에 있어서도 접촉저항을 증가시키지 않고서 Cu의 하지로의 확산을 종래예와 비교해서 억제할 수가 있다. 이와 같이, SM내성 및 EM내성에 우수하고, 또 전기저항이 작은 전극이나 배선이 얻어진다.
본 발명에 있어서, 금속의 성막에는 고속이고 고진공중에서의 성막이 가능한 자전관(magentron)스퍼터링장치를 이용할 수가 있다. 자전관 스퍼터링에서는, Cu원자는 모든 방향으로부터 기판상으로 비약(飛躍)해 도기 때문에 형성되는 막의 형상은 예상각에 의해 결정되어 제32도에 나타낸 형상으로 되기 쉽다. 즉, 흠이 형성된 기판상에 형성된 절연막(221)상에 Cu막(222)을 형성하면 오버행(overhang)형상(223)으로 되므로, 중심에는 보이드(224)가 발생하기 쉽다. 이 때문에, Cu막을 홈내에 균일하게 매립되도록 형성하는 것이 곤란하게 된다.
한편, 스퍼터링 타게트와 기판 사이에 코리메이터(colimator)를 배치하고, Cu원자의 기판으로의 입사각도가 기판에 대하여 90°에 가까운 각도로 되도록 방향성을 제어하여 스퍼터링을 수행하고, 소위 코리메이션 스퍼터링에 의해 Cu막을 홈내에 균일하게 매립하도록 형성하는 방법이 있다.
그렇지만 이 방법에 의해 성막하면, 제33도에 나타낸 바와 같이 홈(233)의 중앙부에는 절연막(231)의 凸부에 형성된 Cu막(232)과 같은 정도의 밀도의 Cu막이 형성되지만, 입사각도가 기판에 대해서 90°에 가까운 각도이기 때문에, 홈의 측벽부에는 낮은 밀도의 Cu막(234)밖에 형성되지 않는다 이와 같은 낮은 밀도의 Cu막(234)은 홈의 중앙부에 형성된 Cu막보다 에칭속도가 대단히 빠르기 때문에 얻어지는 배선의 측벽부분에 보이드가 발생하여 신뢰성이 열화되게 된다. 재34도는 홈이 형성된 기판에 수직방향으로부터 원자가 퇴적되는 모양을 나타내고 있다. 여기서, 기판표면에서의 원자의 마이그레이션은 없는 것으로 한다. 예컨대 Cu원자(241)를 퇴적시키면, 기판에 평행한 면(242)에는 계의 에너지가 낮아지도록 조밀면(稠密面)이 형성되어 이 부분의 막의 밀도는 비교적 높아. 그에 대하여 기판에 수직인 면(243)은 원자가 충분히 가득차지 않은 상태로 되어 밀도가 낮은 막이 형성된다. 이것은 통상의 자전관 스퍼터링에 있어서도 발생한다. 이 문제는 VIA나 캐패시터의 전극의 제조에서의 홈이나 구멍에 매립하는 공정에서는 중대한 문제이다.
본 발명의 제15실시예에서는 기판을 요동시킴으로써 홈이 측벽에도 균일하게 박막을 형성하도록 하고 있다. 즉, 기판을 요동시켜 원자(입자)의 입사방향과 퇴적시키는 표면이 이루는 각을 90°에 가깝게 해서 원자를 조밀하게 퇴적시켜 고밀도의 막을 형성한다.
제35도(a) 및 제35(b)는 본 발명이 제15실시예에 있어서 사용되는 스퍼터링장치의 개요를 나타낸 도면으로, 도면중 참조부호 251은 진공챔버를 나타낸다. 이 진공챔버(251)내의 아랫쪽에는 타게트(252)가 설치되어 있고, 그 윗쪽에는 타게트(252)와 대면되도록 해서 반도체기판(253)이 정전검사부의 기판홀도(253a)에 의해 흡착되어 설치되어 있다. 타게트(252)와 반도체기판(253)의 거리는 종래보다도 큰 약 600㎜로 한다. 더욱이, 진공챔버(251)내의 진공도는 종래보다도 한자리수 낮은 약 0.03Pa로 한다. 이와 같이 함으로써, 타게트(252)로부터 반도체기판(253)으로 비약하는 원자의 입사방향(254a) 은 제35도(a)에 나타낸 바와 같이 거의 타게트면 (255)에 수직인 방향으로 된다. 이때, 반도체기판(253)을 요동시킨다.
여기서, 요동은 예컨대 제35도(b)에 나타낸 바와 같이 회전모터(257)에 의해 반도체기판(253)을 그 중심축(256)에 대해 10rpm으로 회전시키면서 원자의 입사방향(254a)과 회전모터(257)의 축(254b), 즉 반도체기판(253)면에 직각의 방향과 이루는 각(φ) 을 회동(回動)모터(258)에 의해 90°미만의 범위에서 1°/sec의 속도로 변화시키는 것을 발한다. 또한, 원자의 입사방향을 제어하는 방법으로서는 타게트(252)와 반도체기판(253)사이에 코리메이터를 삽입해서 수행하는 코리메이션 스퍼터링을 이용해도 좋다. 또 반도체 기판(253)의 회전수, 경사각 및 회전속도를 적절히 선택할 수가 있다. 예컨대, 최초에 이루는 각(θ)을 0°로부터 ±45°의 범위로 변화시켜 홈의 측벽에 어느 정도 피착시켜 두고, 다음에 이루는 각(θ)을 0°에 고정시켜 성막해도 좋다. 또한, 반도체기판(253)을 요동시키는 경우, 반도체기판(253)을 회전시키면서 반도체기판(253)의 중심축(256)의 각도(φ)를 소정의 각도로 유지하고 회전모터(259)에 의해 축(254a)을 중심으로 회전시켜도 좋다.
제36도(a)∼제36도(d)는 제35도에 나타낸 장치를 이용한 Cu배선의 형성공정을 나타낸 단면도이다. 먼저, 제36도(a)에 나타낸 바와 같이 반도체기판(261)상에 형성된 실리콘산화막(262)상에 폭 0.6㎛, 깊이 0.4㎛의 홈(263)을 형성한다. 그 위에 Cu확산장벽인 두께 0.04㎛의 Nb막(264)을 형성한다. 다음에, 제 36도(b)에 나타낸 바와 같이 제35도에 나타낸 스퍼터링장치에 있어서 Cu타게트를 이용하고, Ar가스와 O가스를 도입해서 화성스퍼터링을 수행하여 두께 0.04㎛의 CuO막(265)을 형성한다. 이때, 홈(263)내의 CuO막에는 보이드가 생성되지 않았다.
이어서, 제36도(c)에 나타낸 바와 같이 콜로이달실리카를 이용한 CMP(chemical mechenical polish)에 의해 홈(263)내부 이외의 CuO막(265)및 Nb막(264)를 제거하여 CuO배선(266)을 형성한다. 이때, 홈(263)의 측벽부에서의 공간은 확인되지 않았다. 마지막으로, Ar이 80%이고, H가 20%인 1기압의 환원분위기중에서 500℃의 온도로 30분간 열처리를 실시하고, 제36도(d)에 나타낸 바와 같이 Cu배선(267)을 형성한다. 이와 같이 해서 형성된 Cu배선의 비저항은 1.8μΩ/㎝이고, 홈의 측벽부의 공간은 생기지 않았다.
본 실시예에서는 Cu배선의 형성에 관하여 설명하였지만, 매립배선 형성 방법이면 배선재료가 Al, Ag이어도 적용할 수가 있다. 또한 다층배선간의 접촉의 형성에 있어서도 보이드가 없는 고밀도의 전극을 형성할 수 있다. 이와 같이 해서, EM내성이 높고, 신뢰성이 높은 배선 또는 전극을 형성할 수 있게 된다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하며, 반도체기판상에 표준자유화에너지의 저하가 수소 및 탄소의 산화물보다도 작은 금속산화물막을 형성하고, 이 반도체기판에 수고 또는 탄소를 포함하는 환원가스분위기중에서 열처리를 실시하으로써 금속산화물막을 환원시켜 금속산화물막을 구성하는 주된 금속으로 이루어진 전극 또는 배선을 형성하고 있기 때문에, 불순물 등에 기인하는 저기저항의 증대를 초래하지 않고서 EM내성 및 SM내성에 우수한 전극 또는 금속배선을 얻을 수 있게 된다.

Claims (3)

  1. 반도체기판상에 형성된 절연막상에 표준자유에너지의 저하가 수소 또는 탄소 산화물의 표준자유에너지의 저하보다 작은 산화물 혹은 산호를 함유하는 금속으로 이루어진 금속산화막을 형성하는 공정가, 상기 금속산화막을 환원시켜 상기 금속산화물을 구성하는 주된 금속으로 이루어진 금속층을 형성하는 공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법
  2. 반도체기판상에 凹凸부를 갖춘 절연막을 형성하는 공정과, 상기 절연막 전면에 표준자유에너지의 저하가 수고 또는 탄소의 산화물의 표준자유에너지의 저하보다 작은 금속산화물로 이루어진 금속산화막을 형성하여 상기 凹凸부의 凸부에 상기 금속산화막을 매립하는 공정, 상기 凹凸부의 凸부상에 형성된 상기 금속산화막을 제거하는 공정 및 상기 금속산화막을 환원시켜 상기 금속산화물을 구성하는 주된 금속으로 이루어진 금속층을 형성하는 공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법
  3. 제1항에 있어서, 상기 반도체기판상으로의 상기 금속산화막의 형성은 상기 기판을 스퍼터링되는 입자의 입사방향에 대하여 -90°∼+90°의 범위로 요동시키면서 회전시켜 스퍼터링함으로써 이루어지는 것을 특징으로하는 반도체장치의 제조방법.
KR1019930014865A 1992-07-31 1993-07-31 반도체장치의 제조방법 KR0143055B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP93-183880 1992-07-26
JP20557992 1992-07-31
JP92-205579 1992-07-31
JP5183880A JP2885616B2 (ja) 1992-07-31 1993-07-26 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
KR940006217A KR940006217A (ko) 1994-03-23
KR0143055B1 true KR0143055B1 (ko) 1998-08-17

Family

ID=26502146

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930014865A KR0143055B1 (ko) 1992-07-31 1993-07-31 반도체장치의 제조방법

Country Status (4)

Country Link
US (1) US5424246A (ko)
JP (1) JP2885616B2 (ko)
KR (1) KR0143055B1 (ko)
DE (1) DE4325706C2 (ko)

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06302599A (ja) * 1993-04-13 1994-10-28 Toshiba Corp 半導体装置およびその製造方法
JP2806795B2 (ja) * 1994-05-20 1998-09-30 日本電気株式会社 半導体集積回路の配線構造の製造方法
US6090701A (en) 1994-06-21 2000-07-18 Kabushiki Kaisha Toshiba Method for production of semiconductor device
JP3277098B2 (ja) * 1994-07-26 2002-04-22 株式会社東芝 半導体装置の製造方法
JP3417751B2 (ja) * 1995-02-13 2003-06-16 株式会社東芝 半導体装置の製造方法
US5994241A (en) * 1996-07-31 1999-11-30 International Business Machines Corporation Method of forming conductive lines on a semiconductor wafer
JPH10154709A (ja) * 1996-09-25 1998-06-09 Toshiba Corp 半導体装置の製造方法
JP3645682B2 (ja) * 1997-03-18 2005-05-11 三菱電機株式会社 Ｃｕ成膜用ＣＶＤ装置
US5939334A (en) * 1997-05-22 1999-08-17 Sharp Laboratories Of America, Inc. System and method of selectively cleaning copper substrate surfaces, in-situ, to remove copper oxides
JP3116897B2 (ja) 1998-03-18 2000-12-11 日本電気株式会社 微細配線形成方法
US6547934B2 (en) * 1998-05-18 2003-04-15 Applied Materials, Inc. Reduction of metal oxide in a dual frequency etch chamber
US6297147B1 (en) 1998-06-05 2001-10-02 Applied Materials, Inc. Plasma treatment for ex-situ contact fill
JP4307592B2 (ja) * 1998-07-07 2009-08-05 Ｏｋｉセミコンダクタ株式会社 半導体素子における配線形成方法
JP2000040679A (ja) 1998-07-24 2000-02-08 Hitachi Ltd 半導体集積回路装置の製造方法
JP3137087B2 (ja) 1998-08-31 2001-02-19 日本電気株式会社 半導体装置の製造方法
US6372301B1 (en) * 1998-12-22 2002-04-16 Applied Materials, Inc. Method of improving adhesion of diffusion layers on fluorinated silicon dioxide
US6821571B2 (en) * 1999-06-18 2004-11-23 Applied Materials Inc. Plasma treatment to enhance adhesion and to minimize oxidation of carbon-containing layers
US6258717B1 (en) 1999-07-30 2001-07-10 International Business Machines Corporation Method to produce high quality metal fill in deep submicron vias and lines
KR20020020969A (ko) * 1999-08-18 2002-03-16 추후제출 반도체 웨이퍼 상에 구리 피처를 제조하는 방법
US6395642B1 (en) * 1999-12-28 2002-05-28 Taiwan Semiconductor Manufacturing Company Method to improve copper process integration
US6689689B1 (en) 2000-01-05 2004-02-10 Advanced Micro Devices, Inc. Selective deposition process for allowing damascene-type Cu interconnect lines
US6444567B1 (en) 2000-01-05 2002-09-03 Advanced Micro Devices, Inc. Process for alloying damascene-type Cu interconnect lines
US6319819B1 (en) 2000-01-18 2001-11-20 Advanced Micro Devices, Inc. Process for passivating top interface of damascene-type Cu interconnect lines
US6455425B1 (en) 2000-01-18 2002-09-24 Advanced Micro Devices, Inc. Selective deposition process for passivating top interface of damascene-type Cu interconnect lines
US20010015499A1 (en) * 2000-02-23 2001-08-23 Hiroshi Yuasa Semiconductor device and method for fabricating the same
US6794311B2 (en) 2000-07-14 2004-09-21 Applied Materials Inc. Method and apparatus for treating low k dielectric layers to reduce diffusion
US6602653B1 (en) * 2000-08-25 2003-08-05 Micron Technology, Inc. Conductive material patterning methods
TW523792B (en) * 2000-09-07 2003-03-11 Toshiba Corp Semiconductor device and its manufacturing method
US6451685B1 (en) 2001-02-05 2002-09-17 Micron Technology, Inc. Method for multilevel copper interconnects for ultra large scale integration
DE10221503A1 (de) * 2002-05-14 2003-11-27 Infineon Technologies Ag Zur wenigstens teilweisen Beschichtung mit einer Substanz bestimmter Metallgegenstand
JP2004087807A (ja) * 2002-08-27 2004-03-18 Fujitsu Ltd 半導体装置及びその製造方法
US7540935B2 (en) * 2003-03-14 2009-06-02 Lam Research Corporation Plasma oxidation and removal of oxidized material
ATE474071T1 (de) * 2003-08-11 2010-07-15 Honeywell Int Inc Target/trägerplatte-konstruktionen und herstellungsverfahren dafür
JP4764604B2 (ja) * 2004-01-30 2011-09-07 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
US7279417B1 (en) * 2004-02-03 2007-10-09 Novellus Systems, Inc. Use of metallocenes to inhibit copper oxidation during semiconductor processing
US20050230262A1 (en) * 2004-04-20 2005-10-20 Semitool, Inc. Electrochemical methods for the formation of protective features on metallized features
US7126199B2 (en) * 2004-09-27 2006-10-24 Intel Corporation Multilayer metal gate electrode
JP4816052B2 (ja) * 2005-12-13 2011-11-16 東京エレクトロン株式会社 半導体製造装置及び半導体装置の製造方法
JP2006179950A (ja) * 2006-02-15 2006-07-06 Renesas Technology Corp 半導体集積回路装置の製造方法
JP2007043183A (ja) * 2006-09-05 2007-02-15 Renesas Technology Corp 半導体集積回路装置の製造方法
JP5352966B2 (ja) * 2007-05-24 2013-11-27 富士通株式会社 抵抗変化メモリ装置の製造方法
US7977152B2 (en) * 2008-05-10 2011-07-12 Intermolecular, Inc. Non-volatile resistive-switching memories formed using anodization
KR101235539B1 (ko) * 2009-04-28 2013-02-21 페로텍 (유에스에이) 코포레이션 기상 증착 장치, 리프트오프 증착 장치 및 그 방법
GB0908583D0 (en) * 2009-05-19 2009-06-24 Durham Scient Crystals Ltd Semiconductor device contacts
JP2010153897A (ja) * 2010-02-22 2010-07-08 Fujitsu Semiconductor Ltd 半導体装置の製造方法
JP6112940B2 (ja) * 2012-07-05 2017-04-12 三菱電機株式会社 半導体装置の製造方法
US9289987B2 (en) 2012-10-31 2016-03-22 Hewlett-Packard Development Company, L.P. Heating element for a printhead
JP6778139B2 (ja) * 2017-03-22 2020-10-28 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置およびプログラム
US10566428B2 (en) * 2018-01-29 2020-02-18 Raytheon Company Method for forming gate structures for group III-V field effect transistors

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0042926A1 (en) * 1980-07-01 1982-01-06 Rockwell International Corporation Aluminum to aluminum ohmic contacts, multilevel interconnections
US4557036A (en) * 1982-03-31 1985-12-10 Nippon Telegraph & Telephone Public Corp. Semiconductor device and process for manufacturing the same
US4511601A (en) * 1983-05-13 1985-04-16 North American Philips Corporation Copper metallization for dielectric materials
US4508815A (en) * 1983-11-03 1985-04-02 Mostek Corporation Recessed metallization
US4584761A (en) * 1984-05-15 1986-04-29 Digital Equipment Corporation Integrated circuit chip processing techniques and integrated chip produced thereby
JPS62102559A (ja) * 1985-10-29 1987-05-13 Mitsubishi Electric Corp 半導体装置及び製造方法
JPS62128116A (ja) * 1985-11-28 1987-06-10 Mitsubishi Electric Corp 半導体装置の製造方法
EP0255072B1 (en) * 1986-07-29 1993-04-21 TDK Corporation Semiconductive ceramic composition and semiconductive ceramic capacitor
JP2823856B2 (ja) * 1987-08-17 1998-11-11 マツダ株式会社 エンジンの電子燃料噴射装置
JPH0719841B2 (ja) * 1987-10-02 1995-03-06 株式会社東芝 半導体装置
JPH01108746A (ja) * 1987-10-21 1989-04-26 Toshiba Corp 半導体装置の製造方法
JPH01298742A (ja) * 1988-05-27 1989-12-01 Hitachi Ltd 半導体装置
KR920004538B1 (ko) * 1988-08-11 1992-06-08 삼성전자 주식회사 반도체장치의 제조방법
JPH03155138A (ja) * 1989-11-14 1991-07-03 New Japan Radio Co Ltd Ｍｏｓｆｅｔの製造方法
JPH03171739A (ja) * 1989-11-30 1991-07-25 Toshiba Corp バイポーラトランジスタ
JP2736370B2 (ja) * 1990-05-10 1998-04-02 日本電気株式会社 半導体装置とその製造方法
JPH04169002A (ja) * 1990-11-01 1992-06-17 Matsushita Electric Ind Co Ltd 導電性ペーストとそれを用いた多層セラミック配線基板の製造方法
JPH04171921A (ja) * 1990-11-06 1992-06-19 Mitsubishi Electric Corp 半導体装置
EP0496169A1 (en) * 1991-01-25 1992-07-29 AT&T Corp. Method of integrated circuit fabrication including filling windows with conducting material
JPH05109715A (ja) * 1991-10-16 1993-04-30 Nec Corp 半導体装置の製造方法
EP0589835B1 (de) * 1992-09-22 1997-08-06 Streng Plastic AG Thermoelektrische Schweissverbindung von thermoplastischen Materialien

Also Published As

Publication number Publication date
US5424246A (en) 1995-06-13
KR940006217A (ko) 1994-03-23
JP2885616B2 (ja) 1999-04-26
DE4325706A1 (de) 1994-02-10
JPH0697160A (ja) 1994-04-08
DE4325706C2 (de) 2002-08-29

Similar Documents

Publication Publication Date Title
KR0143055B1 (ko) 반도체장치의 제조방법
US5731634A (en) Semiconductor device having a metal film formed in a groove in an insulating film
KR100475931B1 (ko) 반도체 소자의 다층 배선 형성방법
US5733816A (en) Method for depositing a tungsten layer on silicon
US7452811B2 (en) Method for forming a wiring of a semiconductor device, method for forming a metal layer of a semiconductor device and apparatus for performing the same
KR101803221B1 (ko) 상호접속부를 위한 자기정렬 배리어 층
JP2828540B2 (ja) シリコン半導体ウエハのための低抵抗かつ低欠陥密度のタングステンコンタクトを形成する方法
KR100227287B1 (ko) 매립 도전층 및 그 형성방법
US6436825B1 (en) Method of copper barrier layer formation
JP2005513813A (ja) 基板上に半導体集積回路用銅配線を形成する方法
WO2009101805A1 (ja) 半導体装置及びその製造方法
JP2002524859A (ja) 三元窒化物−炭化物バリア層
KR20020044824A (ko) 확산 방지막의 결정립계를 금속산화물로 충진한 구리 배선구조의 반도체 소자 제조 방법
TWI443233B (zh) 利用直接銅電鍍方式製造電子裝置之方法
WO2001078123A1 (en) Method of forming metal interconnects
KR100226742B1 (ko) 반도체 소자의 금속배선 형성 방법
KR100755121B1 (ko) 전극구조체의 형성방법 및 반도체장치의 제조방법
JP2809196B2 (ja) 半導体装置の製造方法
KR20030090195A (ko) 반도체 장치의 금속층 형성 방법 및 장치
KR20010001543A (ko) 구리 배선 구조를 가지는 반도체 소자 제조 방법
KR100922905B1 (ko) 성막 방법, 반도체 장치의 제조 방법, 반도체 장치, 프로그램 및 기록매체
JP4850354B2 (ja) 半導体素子の金属配線形成方法
JPH0922907A (ja) 埋め込み導電層の形成方法
KR100538094B1 (ko) 반도체 장치의 배선 형성 방법, 반도체 장치의 금속층형성 방법 및 장치
JP2004311545A (ja) 半導体装置の製造方法及び高融点金属膜の堆積装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J2X1 Appeal (before the patent court)

Free format text: APPEAL AGAINST DECISION TO DECLINE REFUSAL

B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090330

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee