JPWO2018154754A1 - 半導体装置及びその製造方法 - Google Patents

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Abstract

半導体層（２）の上に、半導体層（２）に接する最下層（６ａ）と、最下層（６ａ）の上に形成された上層（６ｂ）とを少なくとも有するゲート電極（６）が形成されている。上層（６ｂ）が最下層（６ａ）に応力を発生させて最下層（６ａ）の両端部が半導体層（２）から反り上がっている。

Description

本発明は、簡便にゲート長を短くして高周波特性を向上させることができる半導体装置及びその製造方法に関する。
半導体装置の更なる小型化と高性能化の要求に答えるために、半導体装置を構成する電極と配線等の微細化が進められてきた。トランジスタの高周波特性を向上させる手法の一つとして、電子のチャネル走行時間を短くするためにゲート長を短くする手法が取られる。トランジスタを動作させる周波数帯域がトランジスタの変換周波数（ｆＫ）を越えている場合、トランジスタの利得は−６ｄＢ／ｏｃｔの急激な低下が見られる。従って、周波数依存性が小さく安定で、かつ十分大きい利得を持つトランジスタを得るためには、ゲート長を短くしてゲート−ソース間の容量成分（Ｃｇｓ）を低減させてｆＫを向上させることが有効である。特に、化合物半導体の分野では、材料が持つ優れた高周波特性を活かすために、ゲート長を短くすることが強く求められてきた。そのために、例えば露光光源の短波長化、電子線描画、全面スリミング法等が行なわれてきた（例えば、特許文献１参照）。
日本特開２００１−２６５０１１号公報
従来の半導体装置では、ゲート長はゲート電極を形成する際の転写寸法による制約を受けていた。従って、十分に短いゲート長を持つ半導体装置を得るためには、高価な露光装置の導入、高度な転写技術の開発、緻密な工程管理が必要であった。これらを実現するためには多大な時間的、費用的コストを費やす必要があるという問題があった。
本発明は、上述のような課題を解決するためになされたもので、その目的は簡便にゲート長を短くして高周波特性を向上させることができる半導体装置及びその製造方法を得るものである。
本発明に係る半導体装置は、半導体層と、前記半導体層の上に形成され、前記半導体層に接する最下層と、前記最下層の上に形成された上層とを少なくとも有するゲート電極とを備え、前記上層が前記最下層に応力を発生させて前記最下層の両端部が前記半導体層から反り上がっていることを特徴とする。
本発明では、ゲート電極の上層が最下層に応力を発生させて最下層の両端部が半導体層から反り上がっている。これにより、高価な露光装置の導入、高度な転写技術の開発、緻密な工程管理を行なわなくてもゲート長を転写寸法以下にすることができる。よって、簡便にゲート長を短くして高周波特性を向上させることができる。
本発明の実施の形態１に係る半導体装置を示す断面図である。 本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態２に係る半導体装置を示す断面図である。 本発明の実施の形態３に係る半導体装置を示す断面図である。
本発明の実施の形態に係る半導体装置及びその製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す断面図である。半導体基板１の上にＧａＡｓなどの化合物半導体からなる半導体層２が形成されている。ソース電極３及びドレイン電極４が半導体層２の上に形成され、半導体層２にオーミック接合している。ソース電極３とドレイン電極４との間において半導体層２の表面にリセス構造５が形成されている。そのリセス構造５内において半導体層２の上にＴ字型のゲート電極６が形成されている。
ゲート電極６は、半導体層２に直接的に接してショットキー接合している最下層６ａと、最下層６ａの上に形成された上層６ｂとを少なくとも有する。ゲート電極６は２層以上の金属層であり、ここでは下から順にＰｔ／Ｔｉ／Ｐｔ／Ａｕ層を積層したものである。上層６ｂが最下層６ａに応力を発生させて最下層６ａの両端部が半導体層２から反り上がっている。
図２から図６は、本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面図である。まず、図２に示すように、半導体基板１の上に半導体層２を形成し、半導体層２の上に１層目のレジスト７を塗布する。電子線露光及び現像によりレジスト７をパターニングする。次に、図３に示すように、２層目のレジスト８を塗布し、電子線露光及び現像によりレジスト８をパターニングする。次に、図４に示すように、レジスト７，８をマスクとして用いて半導体層２をエッチングしてリセス構造５を形成する。
次に、図５に示すように、全面に最下層６ａと上層６ｂを順に蒸着させる。次に、図６に示すように、レジスト７，８と共にその上の最下層６ａと上層６ｂも除去するリフトオフによりゲート電極６を形成する。
次に、図７に示すように、熱処理を行うことで上層６ｂから最下層６ａに応力を発生させて最下層６ａの両端部を半導体層２から反り上がらせる。ただし、熱処理によって上層６ｂが最下層６ａに応力を発生させるように最下層６ａと上層６ｂの金属の組み合わせを選ぶ必要がある。また、ゲート長及び電極の厚み等に応じて、最下層６ａの両端部が反り上がるような熱処理時間及び温度等を設定する。実際の実験では、ゲート電極６の最下層６ａが厚み５ｎｍ以下のＰｔ層、上層６ｂが厚み８０ｎｍ以上のＴｉ層の場合に３６０℃で２分間の熱処理を行うことで最下層６ａの両端部の反り上がりを確認できた。
以上説明したように、本実施の形態では、ゲート電極６の上層６ｂが最下層６ａに応力を発生させて最下層６ａの両端部が半導体層２から反り上がっている。これにより、高価な露光装置の導入、高度な転写技術の開発、緻密な工程管理を行なわなくてもゲート長を転写寸法より短くすることができる。よって、簡便にゲート長を短くして高周波特性を向上させることができる。
実施の形態２．
図７は、本発明の実施の形態２に係る半導体装置を示す断面図である。最下層６ａは、例えばＧａＡｓの半導体層２に対して固相反応するＰｔなどの金属である。この場合、ゲート電極６の形成後の入熱により最下層６ａの中央部は半導体層２と固相反応して合金化する。これにより、最下層６ａの両端部が反り上がって半導体層２との接触面積が小さくなっても、十分な接着強度が得られる。この結果、後工程でのリフトオフ又はダイシングの際の水流によるゲート電極６の脱落を防ぐことができ、歩留まりの向上が見込める。その他の構成及び効果は実施の形態１と同様である。
実施の形態３．
図８は、本発明の実施の形態３に係る半導体装置を示す断面図である。保護膜９が、反り上がった最下層６ａの両端部を被覆している。ただし、一般的な半導体装置製造プロセスで保護膜として使用されるＳｉＯ２又はＳｉ３Ｎ４等のｐ−ＣＶＤ膜ではゲート電極６の反り部分のカバレッジが難しい。これに対して、保護膜９は、十分にカバレッジ性に優れた絶縁膜であり、例えば原子層堆積 (ALD: Atomic layer deposition)法により形成されて、原子層が交互配列された原子層堆積膜である。
保護膜９が反り上がった最下層６ａの両端部を被覆することにより、半導体装置の耐湿性を向上させることができる。また、オーバーラップゲート構造が実現されるため、電場のピークが半導体層２に接したゲート電極６の端部と保護膜９の電極端に分散する。この結果、電場集中が緩和して速度オーバーシュートが軽減し、ドレインコンダクタンスが向上する。その他の構成及び効果は実施の形態２と同様である。
２ 半導体層、６ ゲート電極、６ａ 最下層、６ｂ 上層、９ 保護膜
本発明に係る半導体装置は、半導体層と、前記半導体層の上に形成され、前記半導体層に接する最下層と、前記最下層の上に形成された上層とを少なくとも有するゲート電極とを備え、前記上層が前記最下層に熱応力を発生させて前記最下層の両端部が前記半導体層から反り上がり、前記最下層はＰｔ層であり、前記上層はＴｉ層であり、前記最下層の中央部は前記半導体層と固相反応していることを特徴とする。

Claims (8)

  1. 半導体層と、
    前記半導体層の上に形成され、前記半導体層に接する最下層と、前記最下層の上に形成された上層とを少なくとも有するゲート電極とを備え、
    前記上層が前記最下層に応力を発生させて前記最下層の両端部が前記半導体層から反り上がっていることを特徴とする半導体装置。
  2. 前記最下層はＰｔ層であり、前記上層はＴｉ層であることを特徴とする請求項１に記載の半導体装置。
  3. 前記最下層の中央部は前記半導体層と固相反応していることを特徴とする請求項１又は２に記載の半導体装置。
  4. 反り上がった前記最下層の前記両端部を被覆する保護膜を更に備えることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
  5. 前記保護膜は、原子層が交互配列された原子層堆積膜であることを特徴とする請求項４に記載の半導体装置。
  6. 半導体層の上に、前記半導体層に接する最下層と、前記最下層の上に形成された上層とを少なくとも有するゲート電極を形成する工程と、
    熱処理を行うことで前記上層から前記最下層に応力を発生させて前記最下層の両端部を前記半導体層から反り上がらせる工程とを備えることを特徴とする半導体装置の製造方法。
  7. 前記熱処理により前記最下層の中央部を前記半導体層と固相反応させることを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 反り上がった前記最下層の前記両端部を被覆する保護膜を原子層堆積法により形成する工程を更に備えることを特徴とする請求項６又は７に記載の半導体装置の製造方法。
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