JP2003133333A - ヘテロ接合電界効果トランジスタ - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】マイクロ波からミリ波領域で動作する発振器や
パワーアンプに用いるヘテロ接合電界効果トランジスタ
に関し、高い素子耐圧を有し、かつ、動作時の直列抵抗
の小さいヘテロ接合電界効果トランジスタを提供する。 【解決手段】ゲートリセス構造を有している電界効果ト
ランジスタにおいて、横方向にゲート電極側端からリセ
ス上端かつ、縦方向にゲート電極下端からリセス上端に
相当する部分の目空き領域１３は、少なくとも１層以上
のデルタドープ層９を有し、ゲート電極下端がノンドー
プの障壁層８の表面または内部に形成されていること
で、ヘテロ接合電界効果トランジスタの直列抵抗を小さ
くしつつ、高い素子耐圧を実現したヘテロ接合電界効果
トランジスタ。

Description

【発明の詳細な説明】

【発明の属する技術分野】本発明は、ヘテロ接合を有す
る半導体デバイスに関し、特にマイクロ波、ミリ波領域
で動作するヘテロ接合電界効果トランジスタに関するも
のである。

【従来の技術】マイクロ波、ミリ波領域で動作する素子
として高電子移動度トランジスタやドープチャンネルヘ
テロ接合電界効果トランジスタなどのヘテロ接合電界効
果トランジスタが用いられている。これらのヘテロ接合
電界効果トランジスタは、図６に示すように半絶縁性基
板８４の上面にバッファ層８５、下部障壁層８６、チャ
ンネル層８７、上部障壁層８８、コンタクト層８９が順
番に形成されている。また、コンタクト層８９の上面に
は、ソース電極８２とドレイン電極８３が形成され、さ
らに、ソース電極８２とドレイン電極８３は、コンタク
ト層８９とオーミック接合されている。また、ゲート電
極８１は、コンタクト層８９を選択リセスエッチングし
た後に上部障壁層８８の上面に形成されている。さら
に、ヘテロ接合電界効果トランジスタは、保護膜９０で
保護されている。ここで、ゲート電極８１とソース電極
８２の間およびゲート電極８１とドレイン電極８３の間
のコンタクト層部分は、ヘテロ接合電界効果トランジス
タの素子耐圧に大きな影響を与える部分として、目空き
領域と呼ばれている。その目空き領域部分は、図６の中
で目空き領域９１として表わしている。当然の事なが
ら、目空き領域９１はコンタクト層の一部分から構成さ
れている。ヘテロ接合電界効果トランジスタのリセスエ
ッチング加工形状は、図６に示すような１段リセス構造
以外に、リセス部分が２段構造になっている２段リセス
構造がある。図６の１段リセス構造を２段リセス構造に
変更して形成したヘテロ接合電界効果トランジスタを図
７に示す。

【発明が解決しようとする課題】従来例として示す図６
の１段リセス構造では、コンタクト層８９は、ソース電
極８２およびドレイン電極８３とオーミック接合を形成
するために、高濃度にドープされたｎ型ＧａＡｓ層で形
成されている。また、目空き領域９１はコンタクト層８
９の同一層として形成されているので、目空き領域９１
が高濃度にドープされてキャリア濃度が高くなる。この
ときに、ゲート電極８１とソース電極８２の間またはゲ
ート電極８１とドレイン電極８３の間に電界が印加され
て目空き領域９１に電界が集中した場合、目空き領域９
１のキャリア濃度が高いため絶縁性が低くなり、低電界
でブレイクダウンを起こしてしまう欠点があった。低電
界でのブレイクダウンを改善する方法として、図７に示
すような２段リセス構造を用いることが行なわれてい
る。図７に示すように、半絶縁性基板１０４の上面にバ
ッファ層１０５、チャンネル層１０６、第１障壁層１０
７、第２障壁層１０８、コンタクト層１１０のほかに、
コンタクト層１１０と第２障壁層１０８の間に低濃度に
ドープされたｎ型ＧａＡｓからなる目空き層１０９と目
空き層１０９の一部分である目空き領域１１２が配置さ
れている。この構造では、目空き領域１１２が絶縁性の
高い低濃度ｎ型ＧａＡｓであるため、目空き領域１１２
の絶縁性が１段リセス構造よりも高くなり、素子耐圧を
向上させることができる。さらに、ゲート電極１０１か
らソース電極１０２およびゲート電極１０１からドレイ
ン電極１０３に至る経路が２段構造に形成されるため、
印加される電界は段ごとに多段ステップ化される。その
ため、各段に加わる電界は１段リセス構造より小さくな
り、素子耐圧が向上する。しかしながら、この方法で
は、低濃度にドープされたｎ型ＧａＡｓからなる目空き
領域は、キャリア濃度が低いために抵抗が高くなり、か
つ、目空き領域の表面に発生する表面空乏層が大きくな
り易く、目空き領域の高抵抗化が促進される。これによ
り、ドレイン電極からソース電極に至る電流の経路が狭
くなるため、ヘテロ接合電界効果トランジスタの直列抵
抗が増大する欠点があった。特に、高利得、高出力、高
効率な特性が要求されるマイクロ波からミリ波領域で動
作する発振器やパワーアンプにおいて、ヘテロ接合電界
効果トランジスタの直列抵抗の増大とヘテロ接合電界効
果トランジスタの素子耐圧の低下は、特性を劣化させる
最大の要因であった。本発明の目的は、上述の問題を鑑
みてなされたものであり、高い素子耐圧を有し、かつ、
動作時の直列抵抗が小さいヘテロ接合電界効果トランジ
スタを提供することを目的としている。

【課題を解決するための手段】上記目的を達成するため
本発明の電界効果トランジスタは、ゲート電極と、障壁
層と、コンタクト層とを備えた１段リセスのゲートリセ
ス構造を有するヘテロ接合電界効果トランジスタにおい
て、横方向にゲート電極側端からリセス上端かつ、縦方
向にゲート電極下端からリセス上端に相当する部分の目
空き領域は、少なくとも１層以上のデルタドープ層を有
し、ゲート電極下端がノンドープの障壁層の表面または
内部に形成されていることを特徴とする。また、ゲート
電極と、障壁層と、コンタクト層とを備えた２段リセス
以上のゲートリセス構造を有するヘテロ接合電界効果ト
ランジスタにおいて、横方向にゲート電極側端からコン
タクト層下端かつ、縦方向にゲート電極下端からコンタ
クト層下端に相当する部分の目空き領域は、少なくとも
１層以上のデルタドープ層を有し、ゲート電極下端がノ
ンドープの障壁層の表面または内部に形成されているこ
とを特徴とする。このような本発明の構成を用いること
により、デルタドープ層が目空き領域の障壁の高さを局
所的の低下させるため、それに引きずられて目空き領域
内のポテンシャルも低下する。これによりヘテロ界面の
不連続も小さくなり、目空き領域の縦方向を通過する抵
抗は低減される。一方、ゲート電極の下部はデルタドー
プ層より下側に形成しているため、ゲート電極下は障壁
高さの高いノンドープ層で包まれることでゲート順方向
耐圧および逆方向耐圧は向上させることができる。ま
た、ゲートとドレイン（ソース）間の表面電界集中領域
は、デルタドープ層以外は低濃度層のもしくはノンドー
プ層とすることができるので、素子耐圧を向上できる。

【発明の実施の形態】［第1実施例、図1］以下、本発明
の実施例であるヘテロ接合電界効果トランジスタについ
て、図１に基づいて説明する。図１に示されているヘテ
ロ接合電界効果トランジスタは、１段リセス構造を有し
ている。また、その構造は、半絶縁性基板４の上にバッ
ファ層５、チャンネル層６、第１障壁層７、第２障壁層
８、デルタドープ層９、コンタクト層１０から構成され
ている。さらに、コンタクト層１０の上面にはソース電
極２、ドレイン電極３が形成され、コンタクト層１０と
ソース電極２、ドレイン電極３とは、オーミック接合さ
れている。また、ソース電極２とドレイン電極３の間部
分のコンタクト層１０及びデルタドープ層９を選択リセ
スエッチングした後に、露出した第２障壁層８の上面に
ゲート電極１を形成している。また、コンタクト層１０
及びデルタドープ層９のリセスエッチングで削られた部
分はテーパー形状になっている。さらに、ヘテロ接合電
界効果トランジスタは、図１に示すようにＳｉＮなどの
保護膜１１で保護されている。また、これらの層は、Ｍ
ＢＥ法，ＭＯＣＶＤ法などを用いた気相エピタキシャル
成長法で形成されている。また、目空き領域１２は、横
方向にゲート電極１端からリセス上端かつ、縦方向にゲ
ート電極１下端からリセス上端に相当する部分に相当
し、第１目空き領域１２がデルタドープ層９の一部から
構成され、第２目空き領域１３がコンタクト層１０の一
部から構成されている。ここで、デルタドープ層９と
は、半導体中に不純物ドーピングした時に深さ方向の濃
度分布がデルタ関数形状になっているドーピング層のこ
とである。作製方法は、ＭＢＥ法やＭＯＣＶＤ法などで
結晶成長を途中で中断するか、もしくは極端に成長速度
を小さく（例えば１Å／５ｓｅｃ以下）し、ドーパント
となる原子（実施例ではＳｉを用いている。）をＶ族圧
力下（実施例ではＡｓ雰囲気を用いている。）で一定時
間供給する。これにより中断中の結晶表面がドーパント
原子で被覆される。このドーパント原子はＶ族圧力下で
照射されるため、ｎ型サイトに入り易くなりキャリア濃
度が向上するので高濃度のドーピング層を形成すること
ができる。次に、再度、結晶成長を続行することによ
り、中断結晶面に局所的に高濃度のドーピングされたデ
ルタドープ層９を形成することができる。ここで、ドー
パント原子は元素種にもよるが濃度勾配により数〜数十
Å程度拡散するため、濃度分布がデルタ関数形状を形成
する。また、ドーパントから発生するキャリアはドーパ
ントによって形成されるポテンシャルによるドブロイ波
長（１００Å以下）程度の広がりの中に閉じ込められ
る。このため、デルタドープ層９の濃度は、上下少なく
とも１００Åのポテンシャルに影響を与える濃度範囲で
あり、その膜厚がポテンシャル井戸を形成する程度に薄
い事が必要である。このため、デルタドープ層９のピー
クキャリア濃度が１×１０⁺¹⁸cm^-3以上１×１０⁺¹⁹cm^-3
以下で、デルタドープ層９の膜厚が１０Å〜１００Å程
度の範囲が好ましい。第１実施例では、成長中断により
Ｓｉ原子を６０ｓｅｃ供給し、ピーク濃度５×１０⁺¹⁸c
m^-3、半値幅３０Åのデルタドープ層を形成している。
図１のようにデルタドープ層９が目空き領域に形成され
ると、目空き領域の障壁の高さが局所的に低下し、それ
に引きずられて周囲のポテンシャルが低下する。特に、
ヘテロ界面に形成された場合は、ヘテロ界面のバンド不
連続も小さくなるので、目空き領域の縦方向を通過する
抵抗は低減される。また、デルタドープ層９の下層は、
ノンドープＡｌＧａＡｓで形成された第２障壁層８があ
るため、絶縁耐圧が高いのでゲート耐圧を損なうことな
く動作時の直列抵抗を低減することができる。また、半
絶縁性基板４は、ＧａＡｓ基板またはＩｎＰ基板を使用
している。バッファ層５は、ノンドープ層を用いている
が、薄いｎ型層もしくはｐ型層でもよい。チャンネル層
６は、ｎ型ＩｎＧａＡｓを用いているがｎ型ドープ層、
ノンドープ層もしくはそれらの組み合わせまたはＧａＡ
ｓ層でもよい。さらに、第１障壁層７の材料は、ＡｌＧ
ａＡｓを用いているが、ＩｎＧａＰ，ＩｎＡｌＡｓなど
の材料を使用してもよい。また、第１障壁層７の伝導型
は、ｎ型を用いているが、ノンドープもしくはそれらの
組み合わせでもよい。さらに、バッファ層５の材料は、
ＧａＡｓを用いているが，ＡｌＧａＡｓ，ＩｎＡｌＡｓ
を用いてもよい。また、これらの材料の組み合わせた層
や超格子構造の一般的な層構造を用いてもよい。 ［第２実施例、図２］以下、本発明の第２実施例である
ヘテロ接合電界効果トランジスタについて、図２に基づ
いて説明する。図２に示されている第２実施例の構造
は、半絶縁性基板２４の上にバッファ層２５、チャンネ
ル層２６、第１障壁層２７、第２障壁層２８、デルタド
ープ層２９、目空き層３０、コンタクト層３１を構成し
てなる。低濃度ｎ型ＧａＡｓで形成された目空き層３０
以外は、第１実施例と同様の材料で形成されている。ま
た、図２に示す第２実施例は、第１実施例と異なり、２
段リセス構造になっている。この２段リセス構造は、ソ
ース電極２２とドレイン電極２３の間のコンタクト層３
１を広くリセスエッチングし、その後、さらにエッチン
グされた中央の部分にリセスエッチングを行い第２障壁
層２８を露出させ、ゲート電極２１を形成している。こ
こで、ゲート電極２１は、第２障壁層２８の上面にＰｔ
を主体とした積層電極（Ｐｔ／Ｔｉ／Ｐｔ／Ａｕの積層
構造やＰｔ／Ｍｏ／Ｔｉ／Ｐｔ／Ａｕの積層構造等）を
形成した後、熱拡散によってゲート電極２１の下部を第
２障壁層２８に埋め込むことにより形成している。ま
た、デルタドープ層２９でリセスエッチングを停止して
ゲート電極２１を形成してもよく、その場合には、ゲー
ト電極２１は、デルタドープ層２９の上面にＰｔを主体
とした積層電極を形成した後、熱拡散によってゲート電
極２１の下部を第２障壁層２８に埋め込むように熱拡散
処理を行えば良い。このようにゲート電極２１の下部が
ノンドープ層である第２障壁層２８に埋め込まれること
により、ゲート順方向耐圧及び逆方向耐圧を向上させる
ことができる。また、２段リセス構造は、ゲート電極２
１とソース電極２２の間およびゲート電極２１とドレイ
ン電極２３の間に至る経路が２段構造に形成されること
で、印加される電界が段ごとに分散されるので、１段に
加わる電界は１段リセス構造より小さくなり、第１実施
例の１段リセス構造に比較して、素子耐圧を向上させる
ことができる。また、横方向にゲート電極２１端からコ
ンタクト層３１下端かつ、縦方向にゲート電極２１の下
に位置する部分端からコンタクト層３１下端に相当する
部分の目空き領域は、第１目空き領域３３が第２障壁層
２８の一部から構成され、第２目空き領域３４がデルタ
ドープ層２９の一部から構成され、第３目空き領域３５
が目空き層３０の一部から構成されている。ここで、目
空き層３０は低濃度ｎ型ＧａＡｓで形成され、デルタド
ープ層２９は第１実施例と同じようＳｉ原子を６０ｓｅ
ｃ供給し、ピーク濃度５×１０⁺¹⁸cm^-3、半値幅３０Å
のデルタドープ層２９を形成し、第２障壁層２８はノン
ドープＡｌＧａＡｓで形成されている。このときのゲー
ト電極２１の下に位置する部分とゲート電極２１の下以
外に位置する部分のエネルギーバンドを図３に示してい
る。図３の左側のグラフはゲート電極２１の下に位置す
る部分のエネルギーバンドを示し、右側のグラフはゲー
ト電極２１の下以外に位置する部分のエネルギーバンド
を示す。ゲート電極２１の下に位置する部分の第２障壁
層２８の伝導帯エネルギーは、図３の左側に示されてい
るようにフェルミ準位（ＥＦ）よりかなり高くなってい
る。このゲート電極２１の下に位置する部分の伝導帯エ
ネルギーはゲート電極２１の耐圧に相当するため、ゲー
ト電極２１の耐圧を高く保つことができることを示して
いる。それに対して、ゲート電極２１の下以外に位置す
る部分では、デルタドープ層２９の伝導帯エネルギーが
フェルミ準位（ＥＦ）よりもかなり低いため、目空き層
３０と第２障壁層２８の高い伝導帯エネルギーのレベル
を引き下げている。これにより、目空き領域の縦方向の
抵抗値を低減することができる。また、図４には、図３
と異なり目空き層３０をノンドープＡｌＧａＡｓで形成
したときのゲート電極２１の下に位置する部分とゲート
電極２１の下以外に位置する部分のエネルギーバンドの
状態を示している。図４に示すように低濃度ｎ型ＧａＡ
ｓの伝導帯エネルギーより高い伝導帯エネルギーを有す
るノンドープＡｌＧａＡｓで目空き層３０が形成された
場合でも、図３のものと同じようにゲート電極２１の下
に位置する部分の伝導帯エネルギーのレベルが高く、か
つ、ゲート電極２１の下以外に位置する部分の伝導帯エ
ネルギーのレベルが低くできるので、ゲート電極２１の
耐圧を高く保つことができるとともに目空き領域の縦方
向の抵抗値を低減することができる。また、目空き層３
０がノンドープＧａＡｓの場合でも同様の効果を得るこ
とができる。 ［第３実施例、図５］以下、本発明の第３実施例である
ヘテロ接合電界効果トランジスタについて、図５に基づ
いて説明する。図５に示されている第３実施例は、第２
実施例と構造がほとんど同一で、異なる点は、コンタク
ト層３１と目空き層３０の間に新たにデルタドープ層３
７が形成されていることである。図５に示すように、目
空き領域は、第１目空き領域３３が第２障壁層２８の一
部から構成され、第２目空き領域３４がデルタドープ層
２９の一部から構成され、第３目空き領域３５が目空き
層３０の一部から構成され、第４目空き領域３６が新た
なデルタドープ層３７の一部から構成されている。この
ように目空き領域にデルタドープ層が２層挿入されるこ
とにより第２実施例に比較して、目空き領域の縦方向の
通過する抵抗が低減することができるので、ゲート電極
２１からソース電極２２の間およびゲート電極２１から
ドレイン電極２３の間の直列抵抗をさらに低減すること
ができる。また、目空き層３０にノンドープＡｌＧａＡ
ｓやノンドープＧａＡｓを用いても良い。また、図示は
していないが、目空き層３０を多層構造にしてその間に
新たなデルタドープ層を挿入して目空き領域が３層以上
のデルタドープ層を有する構造にすることにより、ゲー
ト電極２１からソース電極２２の間およびゲート電極２
１からドレイン電極２３の間の直列抵抗をさらに低減す
ることができる。

【発明の効果】以上のように本発明によれば、ヘテロ接
合電界効果トランジスタにおいて、目空き領域にデルタ
ドープ層を設けることにより、デルタドープ層が目空き
領域の障壁の高さを局所的に低下させるため、目空き領
域内のポテンシャルも低下することができる。これによ
りヘテロ界面の不連続も小さくなり、目空き領域の縦方
向を通過する抵抗は低減される。一方、ゲート・ドレイ
ン（ソース）間の表面の電界集中領域はその殆どをノン
ドープもしくは低濃度層とすることができるので素子耐
圧を向上することができる。さらに、ゲート電極の下部
はデルタドープ層より下側に形成しているため、ゲート
電極下は障壁高さの高いノンドープ層で包まれることで
ゲート順方向耐圧および逆方向耐圧を向上させることが
できる。これにより、高い素子耐圧を有し、かつ、直列
抵抗が小さいヘテロ接合電界効果トランジスタを提供す
ることが可能となり、マイクロ波からミリ波領域で動作
する発振器やパワーアンプにおいて、高利得、高出力、
高効率な特性と高い信頼性を実現することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例のヘテロ接合電界効果トラ
ンジスタ。

【図２】本発明の第２実施例のヘテロ接合電界効果トラ
ンジスタ。

【図３】目空き領域のエネルギーバンドのグラフ１

【図４】目空き領域のエネルギーバンドのグラフ２

【図５】本発明の第３実施例のヘテロ接合電界効果トラ
ンジスタ。

【図６】従来の１段リセス構造のヘテロ接合電界効果ト
ランジスタ。

【図７】従来の２段リセス構造のヘテロ接合電界効果ト
ランジスタ。

【符号の説明】

１，２１，８１，１０１ ----- ゲー
ト電極 ２，２２，８２，１０２ ----- ソー
ス電極 ３，２３，８３，１０３ ----- ドレ
イン電極 ４，２４，８４，１０４ ----- 半絶
縁性基板 ５，２５，８５，１０５ ----- バッ
ファ層 ６，２６，８７，１０６ ----- チャ
ンネル層 ７，８，２７，２８，８６，８８，１０７，１０８
----- 障壁層 １０，３１，８９，１１０ ----- コン
タクト層 １２，１３，３３，３４，３５，３６，９１，１１２
----- 目空き領域 ９，２９，３７ ----- デル
タドープ層 ３０，１０９ ----- 目空
き層 １１，３２，９０，１１１ ----- 保護
膜

Claims (9)

【特許請求の範囲】
1. 【請求項１】ゲート電極と、障壁層と、コンタクト層と
   を備えた１段リセスのゲートリセス構造を有するヘテロ
   接合電界効果トランジスタにおいて、 横方向にゲート電極側端からリセス上端かつ、縦方向に
   ゲート電極下端からリセス上端に相当する部分の目空き
   領域は、少なくとも１層以上のデルタドープ層を有し、
   ゲート電極下端がノンドープの障壁層の表面または内部
   に形成されていることを特徴とするヘテロ接合電界効果
   トランジスタ。
2. 【請求項２】ゲート電極と、障壁層と、コンタクト層と
   を備えた２段リセス以上のゲートリセス構造を有するヘ
   テロ接合電界効果トランジスタにおいて、 横方向にゲート電極側端からコンタクト層下端かつ、縦
   方向にゲート電極下端からコンタクト層下端に相当する
   部分の目空き領域は、少なくとも１層以上のデルタドー
   プ層を有し、ゲート電極下端がノンドープの障壁層の表
   面または内部に形成されていることを特徴とするヘテロ
   接合電界効果トランジスタ。
3. 【請求項３】前記デルタドープ層の上側に配置される層
   がｎ型層、下側に配置される層がノンドープ層であるこ
   とを特徴とする請求項１または請求項２に記載のヘテロ
   接合電界効果トランジスタ。
4. 【請求項４】前記デルタドープ層の上下に配置される層
   がノンドープ層であることを特徴とする請求項１または
   請求項２に記載のヘテロ接合電界効果トランジスタ。
5. 【請求項５】前記デルタドープ層の形成される接合界面
   は、ＧａＡｓとＡｌＧａＡｓからなることを特徴とする
   請求項１ないし請求項４に記載のヘテロ接合電界効果ト
   ランジスタ。
6. 【請求項６】前記デルタドープ層は、気相成長を中断
   し、ドーパントをＶ族圧力下で照射するＭＢＥ、ＭＯＣ
   ＶＤ等の気相成長法により形成されることを特徴とする
   請求項１ないし請求項５に記載のヘテロ接合電界効果ト
   ランジスタ。
7. 【請求項７】前記デルタドープ層の膜厚が、１０Å〜１
   ００Åであることを特徴とする請求項１ないし請求項６
   に記載のヘテロ接合電界効果トランジスタ。
8. 【請求項８】前記デルタドープ層のピークキャリア密度
   が、１×１０⁺¹⁸cm^{- 3}以上１×１０⁺¹⁹cm^-3以下であるこ
   とを特徴とする請求項１ないし請求項７に記載のヘテロ
   接合電界効果トランジスタ。
9. 【請求項９】前記ゲート電極がＰｔを主体とした積層電
   極であることを特徴とする請求項１ないし請求項８に記
   載のヘテロ接合電界効果トランジスタ。