JP6375608B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明は、半導体装置及びその製造方法に関する。

トランジスタ、特に化合物半導体装置の高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）等では、ゲート電極を形成する際に、いわゆる電子線レジストプロセスが用いられる。この場合、化合物半導体層の表面に電子線レジストを塗布し、電子線レジストに電子線を照射して開口を形成する。この電子線レジストをマスクとしてエッチングして下層の絶縁膜等に開口を形成したり、この電子線レジストの開口を埋め込むように、電子線レジスト上にゲート電極を形成する。

特開２０１２−１６９５３９号公報 特開２０１１−７７１２３号公報

しかしながら、電子線レジストプロセスでゲート電極を形成する場合、電子線レジストは、化合物半導体層の表面との間、或いは化合物半導体層上に形成された保護絶縁膜やゲート絶縁膜との間で密着性に乏しい。そのため、電子線レジストに開口を形成した際に、電子線レジストに印加される応力により破断が生じたり、開口に変形が発生したりすることが多い。この場合、ゲート電極を設計通りに形成することができないという問題がある。

本発明は、上記の課題に鑑みてなされたものであり、比較的簡素な構成により、ゲート電極に代表される構造体を設計通りに形成し、信頼性の高い半導体装置及びその製造方法を提供することを目的とする。

化合物半導体装置の一態様は、半導体層と、前記半導体層の表面を覆う絶縁膜と、前記半導体層の上方に形成された第１の電極と、前記半導体層の上方で前記第１の電極の両側に形成された一対の第２の電極と、前記第１の電極の両側で、前記第１の電極及び前記第２の電極から離れた前記絶縁膜上の位置で前記絶縁膜と接触して形成された一対の突起物とを含み、前記半導体層の上方に活性領域が画定されており、前記第１の電極及び前記第２の電極は、前記活性領域内に形成されており、前記突起物は、前記活性領域外に形成されている。

化合物半導体装置の製造方法の一態様は、半導体層を形成する工程と、前記半導体層の表面を覆う絶縁膜を形成する工程と、前記絶縁膜上に前記絶縁膜と接触する一対の突起物を形成する工程と、前記絶縁膜上で前記絶縁膜と接触し、前記突起物の全面を覆うように、前記突起物間で前記突起物から離間した部位に開口を有するレジストマスクを形成する工程とを含む。

上記の諸態様によれば、比較的簡素な構成により、ゲート電極に代表される構造体を設計通りに形成し、信頼性の高い半導体装置が実現する。

第１の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図１に引き続き、第１の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図２に引き続き、第１の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図３に引き続き、第１の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 第１の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造工程を示す概略平面図である。 第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの奏する諸効果を示す特性図である。 第２の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図７に引き続き、第２の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図８に引き続き、第２の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図９に引き続き、第２の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 第２の実施形態の比較例のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造工程を示す概略断面図である。 第２の実施形態の比較例のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造工程を示す概略断面図である。 第３の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図１３に引き続き、第３の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図１４に引き続き、第３の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 第３の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造工程を示す概略平面図である。 第４の実施形態のショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造工程を示す概略断面図である。 図１７に引き続き、ショットキー型の第４の実施形態のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造工程を示す概略断面図である。 図１８に引き続き、ショットキー型の第４の実施形態のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造工程を示す概略断面図である。 図１９に引き続き、ショットキー型の第４の実施形態のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造工程を示す概略断面図である。 第５の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図２１に引き続き、第５の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図２２に引き続き、第５の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 第６の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図２４に引き続き、第６の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図２５に引き続き、第６の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 第７の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図２７に引き続き、第７の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 第８の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図２９に引き続き、第８の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図３０に引き続き、第８の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 第９の実施形態による電源装置の概略構成を示す結線図である。 第１０の実施形態による高周波増幅器の概略構成を示す結線図である。

以下、諸実施形態について図面を参照して詳細に説明する。以下の諸実施形態では、半導体装置の構成について、その製造方法と共に説明する。
なお、以下の図面において、図示の便宜上、相対的に正確な大きさ又は厚みに示していない構成部材がある。

（第１の実施形態）
本実施形態では、半導体装置として、ショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
図１〜図４は、第１の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。

先ず、図１（ａ）に示すように、成長用基板として例えば半絶縁性のＳｉＣ基板１上に、化合物半導体の積層構造である化合物半導体層２を形成する。
成長用基板としては、ＳｉＣ基板の代わりに、Ｓｉ基板、サファイア基板、ＧａＡｓ基板、ＧａＮ基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。
化合物半導体層２は、バッファ層２ａ、電子走行層２ｂ、電子供給層２ｃ、及びキャップ層２ｄを有して構成される。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、電子走行層２ｂの電子供給層２ｃとの界面近傍に２次元電子ガス（２ＤＥＧ）が生成される。

詳細には、ＳｉＣ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりに、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等を用いても良い。

ＳｉＣ基板１上に、ＡｌＮ、ｉ（インテンショナリ・アンドープ）−ＧａＮ、ｎ−ＡｌＧａＮ，及びｎ−ＧａＮを順次堆積し、バッファ層２ａ、電子走行層２ｂ、電子供給層２ｃ、及びキャップ層２ｄを積層形成する。電子走行層２ｂと電子供給層２ｃとの間に、ＡｌＧａＮ等の薄いスペーサ層を形成しても良い。ＡｌＮ、ＧａＮ、ＡｌＧａＮ、及びＧａＮの成長条件としては、原料ガスとしてトリメチルアルミニウムガス、トリメチルガリウムガス、及びアンモニアガスの混合ガスを用いる。成長する化合物半導体層に応じて、Ａｌ源であるトリメチルアルミニウムガス、Ｇａ源であるトリメチルガリウムガスの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、１００ｓｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。

ＧａＮ、ＡｌＧａＮをｎ型として成長する際、即ちキャップ層２ｄのｎ−ＧａＮ、電子供給層２ｃのｎ−ＡｌＧａＮを成長する際には、ｎ型不純物として例えばＳｉを含む例えばＳｉＨ₄ガスを所定の流量で原料ガスに添加する。これにより、ＧａＮ及びＡｌＧａＮにＳｉがドーピングされる。Ｓｉのドーピング濃度は、１×１０¹⁸／ｃｍ³程度〜５×１０¹⁸／ｃｍ³程度、例えば５×１０¹⁸／ｃｍ³程度とする。
ここで、バッファ層２ａは膜厚０．１μｍ程度、電子走行層２ｂは膜厚３μｍ程度、電子供給層２ｃは膜厚２０ｎｍ程度で例えばＡｌ比率０．２〜０．３程度、表面層２ｅは膜厚１０ｎｍ程度に形成する。

続いて、図１（ｂ）に示すように、素子分離構造３を形成する。
詳細には、化合物半導体層２の素子分離領域に例えばアルゴン（Ａｒ）を注入する。これにより、化合物半導体層２及びＳｉＣ基板１の表層部分に素子分離構造３が形成される。素子分離構造３により、化合物半導体層２上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ（Shallow Trench Isolation）法を用いて行っても良い。

続いて、図１（ｃ）に示すように、化合物半導体層２の表面におけるソース電極及びドレイン電極の形成予定位置のキャップ層２ｄに、電極溝２Ａ，２Ｂを形成する。
詳細には、化合物半導体層２の表面におけるソース電極及びドレイン電極の形成予定位置を露出する開口１０ａ，１０ｂを有するレジストマスク１０を形成する。レジストマスク１０を用いて、キャップ層２ｄをドライエッチングして除去する。これにより、電極溝２Ａ，２Ｂが形成される。ドライエッチングには、Ａｒ等の不活性ガス及びＣｌ₂等の塩素系ガスをエッチングガスとして用いる。ここで、キャップ層２ｄを貫通して電子供給層２ｃの表層部分までドライエッチングして電極溝を形成しても良い。

続いて、図２（ａ）に示すように、ソース電極４及びドレイン電極５を形成する。
詳細には、レジストマスク１０を用い、蒸着法により電極溝２Ａ，２Ｂに電極材料として例えばＴｉ／Ａｌ（Ｔｉが下層、Ａｌが上層）を堆積する。Ｔｉの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク１０及びその上に堆積したＴｉ／Ａｌを除去する。その後、ＳｉＣ基板１を、例えば窒素雰囲気中において５５０℃程度で熱処理し、残存したＴｉ／Ａｌを電子供給層２ｃとオーミックコンタクトさせる。なお、Ｔｉ／Ａｌが熱処理を行わずともキャップ層２ｄとオーミックコンタクトする場合には、当該熱処理を行わなくても良い。以上により、電極溝２Ａ，２ＢをＴｉ／Ａｌの下部で埋め込むソース電極４及びドレイン電極５が形成される。

続いて、図２（ｂ）に示すように、保護絶縁膜６を形成する。
詳細には、ソース電極４及びドレイン電極５を覆うように、化合物半導体層２の全面に絶縁物、例えばシリコン窒化物（ＳｉＮ）を、プラズマＣＶＤ法等を用いて、例えば５０ｎｍ程度の厚みに堆積する。これにより、保護絶縁膜６が形成される。保護絶縁膜６は、例えばシラン（ＳｉＨ₄）をＳｉ原料、アンモニア（ＮＨ₃）をＮ原料として用いて形成され、波長６３３ｎｍの光に対する屈折率がストイキオメトリの２．０近傍とされる。

続いて、図２（ｃ）に示すように、保護絶縁膜６上に一対の突起物７ａ，７ｂを形成する。
詳細には、先ず、保護絶縁膜６の全面に絶縁物、例えばＨＳＱ（シリコン酸化物）を、スピンコート等を用いて塗布する。シリコン酸化物は、後述する、ゲート電極を形成するための３層の電子線レジストのうちの下層レジストよりも薄い（ゲート電極のファインゲート部分よりも低い）厚み、例えば２００ｎｍ程度の厚みに形成される。シリコン酸化物は、あまり薄いと後述する下層レジストの滑り防止効果を十分に奏することができなくなるため、例えば下層レジストの厚みの１／３以上程度の厚みが確保されることを要する。

ＨＳＱ（シリコン酸化物）を電子線描画及び現像・キュアにより加工し、一対の帯状（ストライプ形状）にシリコン酸化物を残す。以上により、保護絶縁膜６上にシリコン酸化物からなる一対の突起物７ａ，７ｂが形成される。突起物７ａ，７ｂを平面視した様子を図５（ａ）に示す。突起物７ａ，７ｂは、保護絶縁膜６上で素子分離構造３により画定された活性領域に形成される。突起物７ａ，７ｂは、両者間の領域にゲート電極を形成することができるように、所定の間隔、ここでは例えばゲート電極のオーバーゲート部分の幅程度の間隔で形成される。

一対の突起物は、絶縁物の代わりに、例えば金属材料で形成するようにしても良い。この場合、一対の突起物の形成部位を開口するレジストマスクを形成し、開口を埋め込むようにレジストマスク上に金属材料として例えばアルミニウム（Ａｌ）を堆積し、リフトオフでレジストマスク及びその上のＡｌを除去する。以上により、保護絶縁膜６上にＡｌからなる一対の突起物が形成される。

続いて、図３（ａ）に示すように、レジストマスク１１を形成する。
詳細には、先ず、保護絶縁膜６の全面に電子線レジストを塗布する。電子線レジストとしては、例えば米国マイクロケム株式会社製の商品名PMMAをスピンコート法により塗布する。電子線レジストをプリベークした後、電子線レジストに電子線を照射して、ゲート電極形成領域の電流方向に例えば０．１μｍ長の開口用露光を行う。電子線レジストを現像する。現像液としては、例えば日本ゼオン株式会社製の商品名ZMD-Bを用いる。以上により、０．１μｍ長の開口１１ａを有するレジストマスク１１が形成される。

レジストマスク１１内には、開口１１ａの各側面から離間した部位に突起物７ａ，７ｂが埋設されている。
レジストマスク１１の開口１１ａを形成した際に、レジストマスク１１には開口１１ａに変形を生ぜしめる内包ストレス（主に、開口径を拡張しようとする引っ張り応力）が生じる。本実施形態では、上記のようにレジストマスク１１内に突起物７ａ，７ｂが埋設されている。そのため、内包ストレスが生じても突起物７ａ，７ｂによりレジストマスク１１の保護絶縁膜６の表面に対する滑りが抑止され、開口１１ａは変形することなく形成時の所期の開口状態に保持される。

続いて、図３（ｂ）に示すように、保護絶縁膜６に開口６ａを形成する。
詳細には、レジストマスク１１を用いて、開口１１ａの底部にキャップ層２ｄの表面が露出するまで保護絶縁膜６をドライエッチングする。エッチングガスには、例えばＳＦ₆を用いる。これにより、保護絶縁膜６には、０．１μｍ長程度でキャップ層２ｄの表面を露出する帯状の開口６ａが形成される。
レジストマスク１１は、酸素プラズマを用いたアッシング処理又は薬液を用いたウェット処理により除去される。

続いて、図３（ｃ）に示すように、ゲート形成用のレジストマスク１２を形成する。
レジストマスク１２は、３層の電子線レジストで構成される。詳細には、突起物７ａ，７ｂを覆うように保護絶縁膜６上に、下層レジスト１２Ａ、中間層レジスト１２Ｂ、及び上層レジスト１２Ｃをスピンコート法により順次塗布する。下層レジスト１２Ａとしては、例えば米国マイクロケム株式会社製の商品名PMMAを用いる。中間層レジスト１２Ｂとしては、例えば米国マイクロケム株式会社製の商品名PMGIを用いる。上層レジスト１２Ｃとしては、例えば日本ゼオン株式会社製の商品名ZEP-520を用いる。下層レジスト１２Ａは、突起物７ａ，７ｂを内部に埋め込む厚みに塗布される。

塗布された下層レジスト１２Ａ、中間層レジスト１２Ｂ、及び上層レジスト１２Ｃを順次プリベークする。その後、上層レジスト１２Ｃに電子線を照射して、ゲート電極形成領域の電流方向に例えば０．８μｍ長の開口用露光を行い、レジストを現像する。現像液としては、例えば日本ゼオン株式会社製の商品名ZEP-SDを用いる。以上により、上層レジスト１２Ｃに０．８μｍ長程度の帯状の開口１２Ｃａが形成される。

次に、現像液として例えば東京応化株式会社製の商品名NMD-Wを用いて、中間層レジスト１２Ｂをウェットエッチングする。ウェットエッチングにより、開口１２Ｃａ端からソース電極４へ向かう方向、ドレイン電極５へ向かう方向に、例えば０．５μｍ程度だけセットバックさせた領域の中間層レジスト１２Ｂが除去され、中間層レジスト１２Ｂに帯状の開口１２Ｂａが形成される。

次に、開口１２Ｃａ及び開口１２Ｂａを通じて下層レジスト１２Ａに、保護絶縁膜６の開口６ａを内包するように電子線を照射して、ゲート電極形成領域の電流方向に例えば０．１５μｍ長の開口用露光を行う。下層レジスト１２Ａを現像する。現像液としては、例えば日本ゼオン株式会社製の商品名ZMD-Bを用いる。以上により、下層レジスト１２Ａに０．１５μｍ長程度の帯状の開口１２Ａａが形成される。

下層レジスト１２Ａ内には、開口１２Ａａの各側面から離間した部位に突起物７ａ，７ｂが埋設されている。
下層レジスト１２Ａに開口１２Ａａを形成した際に、電下層レジスト１２Ａには開口１２Ａａに変形を生ぜしめる内包ストレス（主に、開口径を拡張する引っ張り応力）が生じる。本実施形態では、上記のように下層レジスト１２Ａ内に突起物７ａ，７ｂが埋設されている。そのため、内包ストレスが生じても突起物７ａ，７ｂにより下層レジスト１２Ａの保護絶縁膜６の表面に対する滑りが抑止され、開口１２Ａａは変形することなく形成時の所期の開口状態に保持される。

以上のようにして、開口１２Ａａを有する下層レジスト１２Ａと、開口１２Ｂａを有する中間層レジスト１２Ｂ、開口１２Ｃａを有する上層レジスト１２Ｃとからなるレジストマスク１２が形成される。レジストマスク１２において、開口１２Ａａ、開口１２Ｂａ、及び開口１２Ｃａが連通する開口を１２ａとする。

続いて、図４（ａ）に示すように、ゲート電極８を形成する。
詳細には、レジストマスク１２を用いて、開口１２ａ内を含む全面にゲートメタルとして、Ｎｉを１０ｎｍ程度の厚みに、引き続きＡｕを３００ｎｍ程度の厚みに蒸着する。レジストマスク１２上に堆積されるゲートメタルは、図示を省略する。以上により、保護絶縁膜６の開口６ａ及び下層レジスト１２Ａの開口１２Ａａをゲートメタルで埋め込むファインゲート部８ａと、ファインゲート部８ａよりも幅広のオーバーゲート部８ｂとが一体とされたゲート電極８が形成される。ファインゲート部８ａは、突起物７ａ，７ｂ間でこれらから離間している。オーバーゲート部８ｂは、その両端部の下方に突起物７ａ，７ｂが位置している。

続いて、図４（ｂ）に示すように、レジストマスク１２を除去する。
詳細には、ＳｉＣ基板１を８０℃に加温したＮ-メチル-ピロリジノン中に浸潤し、レジストマスク１２及び不要なゲートメタルをリフトオフ法により除去する。

突起物７ａ，７ｂは、図５（ｂ）に示す（ゲート電極８のうちファインゲート部８ａのみ図示する）ように、ゲート電極８の両側でゲート電極８の長手方向に沿って延在している。突起物７ａは、素子分離構造３で画定された活性領域内で、ゲート電極８とソース電極４との間に形成される。突起物７ｂは、素子分離構造３で画定された活性領域内で、ゲート電極８とドレイン電極５との間に形成される。

続いて、図４（ｃ）に示すように、層間絶縁膜１３を形成する。
詳細には、ゲート電極８及び突起物７ａ，７ｂを埋め込むように、保護絶縁膜６上に絶縁物、例えばシリコン酸化物をＣＶＤ法等により堆積する。これにより、層間絶縁膜１３が形成される。

本実施形態では、層間絶縁膜１３内において、互いに所定距離だけ離間した部位に突起物７ａ，７ｂが埋設されている。そのため、従来のように保護絶縁膜６と層間絶縁膜１３との間に滑り止めとしてシランカップリング剤等の密着剤を付与することなく、突起物７ａ，７ｂにより層間絶縁膜１３の保護絶縁膜６に対する滑りが抑止される。これにより、層間絶縁膜１３の保護絶縁膜６との密着状態が良好に保持される。

しかる後、ソース電極４及びドレイン電極５、ゲート電極８の電気的接続等の諸工程を経て、ショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
なお、層間絶縁膜１３を形成することなく、ソース電極４及びドレイン電極５、ゲート電極８の電気的接続を行うようにしても良い。

本実施形態では、突起物７ａ，７ｂを上記のように形成することにより、レジストマスク１１の開口１１ａ及び下層レジスト１２Ａの開口１２Ａａは変形することなく形成時の所期の開口状態に保持される。そのため、サイドゲート部分が形成されることなく、ほぼ所期の設計値通りにゲート電極が形成される。本実施形態により作製されたゲート電極について調べたところ、設計値との差が±５％以内に抑制されており、ゲート電極の形状的異常も見られなかった。これらの効果を図６にまとめた。（ａ）がサイドゲートの形成率を、（ｂ）が実測ゲート長のシフト率をそれぞれ示す。

以上説明したように、本実施形態によれば、比較的簡素な構成により、ゲート電極８等の構造体を設計通りに形成し、高耐圧及び高出力を実現する信頼性の高いショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを得ることができる。

（第２の実施形態）
以下、第２の実施形態について説明する。本実施形態では、第１の実施形態と同様にショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを作製するが、ソース電極及びドレイン電極の製造工程とゲート電極の製造工程との順序が異なる点で第１の実施形態と相違する。なお、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴと対応する構成部材等については、同符号を付して詳しい説明を省略する。
図７〜図１０は、第２の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。

先ず、第１の実施形態と同様に、図１（ａ）〜図１（ｃ）の諸工程を順次行う。このときの様子を図７（ａ）に示す。ＳｉＣ基板１上に化合物半導体層２が形成され、素子分離構造３が形成され、化合物半導体層２の表面におけるソース電極及びドレイン電極の形成予定位置のキャップ層２ｄに電極溝２Ａ，２Ｂが形成される。
本実施形態では、電極溝２Ａ，２Ｂの形成後、レジストマスク１０は、酸素プラズマを用いたアッシング処理又は薬液を用いたウェット処理により除去される。

続いて、図７（ｂ）に示すように、保護絶縁膜６を形成する。
詳細には、化合物半導体層２の全面に絶縁物、例えばシリコン窒化物（ＳｉＮ）を、プラズマＣＶＤ法等を用いて、例えば５０ｎｍ程度の厚みに堆積する。これにより、保護絶縁膜６が形成される。保護絶縁膜６は、例えばシラン（ＳｉＨ₄）をＳｉ原料、アンモニア（ＮＨ₃）をＮ原料として用いて形成され、波長６３３ｎｍの光に対する屈折率がストイキオメトリの２．０近傍とされる。

続いて、図７（ｃ）に示すように、保護絶縁膜６上に一対の突起物７ａ，７ｂを形成する。
詳細には、先ず、保護絶縁膜６の全面に絶縁物、例えばＨＳＱ（シリコン酸化物）を、
スピンコート等を用いて塗布する。シリコン酸化物は、後述する、ゲート電極を形成するための３層の電子線レジストのうちの下層レジストよりも薄い（ゲート電極のファインゲート部分よりも低い）厚み、例えば２００ｎｍ程度の厚みに形成される。シリコン酸化物は、あまり薄いと後述する下層レジストの滑り防止効果を十分に奏することができなくなるため、例えば下層レジストの厚みの１／３以上程度の厚みが確保されることを要する。

ＨＳＱ（シリコン酸化物）を電子線描画及び現像・キュアにより加工し、一対の帯状（ストライプ形状）にシリコン酸化物を残す。以上により、保護絶縁膜６上にシリコン酸化物からなる一対の突起物７ａ，７ｂが形成される。突起物７ａ，７ｂは、保護絶縁膜６上で素子分離構造３により画定された活性領域に形成される。突起物７ａ，７ｂは、両者間の領域にゲート電極を形成することができるように、所定の間隔、ここでは例えばゲート電極のオーバーゲート部分の幅程度の間隔で形成される。

一対の突起物は、絶縁物の代わりに、例えば金属材料で形成するようにしても良い。この場合、一対の突起物の形成部位を開口するレジストマスクを形成し、開口を埋め込むようにレジストマスク上に金属材料として例えばＡｌを堆積し、リフトオフでレジストマスク及びその上のＡｌを除去する。以上により、保護絶縁膜６上にＡｌからなる一対の突起物が形成される。

続いて、図８（ａ）に示すように、レジストマスク１１を形成する。
詳細には、先ず、保護絶縁膜６の全面に電子線レジストを塗布する。電子線レジストとしては、例えば米国マイクロケム株式会社製の商品名PMMAをスピンコート法により塗布する。電子線レジストをプリベークした後、電子線レジストに電子線を照射して、ゲート電極形成領域の電流方向に例えば０．１μｍ長の開口用露光を行う。電子線レジストを現像する。現像液としては、例えば日本ゼオン株式会社製の商品名ZMD-Bを用いる。以上により、０．１μｍ長の開口１１ａを有するレジストマスク１１が形成される。

レジストマスク１１内には、開口１１ａの各側面から離間した部位に突起物７ａ，７ｂが埋設されている。
レジストマスク１１の開口１１ａを形成した際に、レジストマスク１１には開口１１ａに変形を生ぜしめる内包ストレス（主に、開口径を拡張しようとする引っ張り応力）が生じる。本実施形態では、レジストマスク１１を形成した状態では未だソース電極及びドレイン電極が形成されていないため、レジストマスク１１の内包ストレスの発生は第１の実施形態と場合と比較して顕著となる。

本実施形態では、上記のようにレジストマスク１１内に突起物７ａ，７ｂが埋設されている。そのため、内包ストレスが生じても（ソース電極及びドレイン電極が形成されていないために内包ストレスの発生が顕著となっても）、突起物７ａ，７ｂによりレジストマスク１１の保護絶縁膜６の表面に対する滑りが抑止される。これにより、開口１１ａは変形することなく、形成時の所期の開口状態に保持される。

続いて、図８（ｂ）に示すように、保護絶縁膜６に開口６ａを形成する。
詳細には、レジストマスク１１を用いて、開口１１ａの底部にキャップ層２ｄの表面が露出するまで保護絶縁膜６をドライエッチングする。エッチングガスには、例えばＳＦ₆を用いる。これにより、保護絶縁膜６には、０．１μｍ長程度でキャップ層２ｄの表面を露出する帯状の開口６ａが形成される。
レジストマスク１１は、酸素プラズマを用いたアッシング処理又は薬液を用いたウェット処理により除去される。

続いて、図８（ｃ）に示すように、ゲート形成用のレジストマスク１２を形成する。
レジストマスク１２は、３層の電子線レジストで構成される。詳細には、突起物７ａ，７ｂを覆うように保護絶縁膜６上に、下層レジスト１２Ａ、中間層レジスト１２Ｂ、及び上層レジスト１２Ｃをスピンコート法により順次塗布する。下層レジスト１２Ａとしては、例えば米国マイクロケム株式会社製の商品名PMMAを用いる。中間層レジスト１２Ｂとしては、例えば米国マイクロケム株式会社製の商品名PMGIを用いる。上層レジスト１２Ｃとしては、例えば日本ゼオン株式会社製の商品名ZEP-520を用いる。下層レジスト１２Ａは、突起物７ａ，７ｂを内部に埋め込む厚みに塗布される。

塗布された下層レジスト１２Ａ、中間層レジスト１２Ｂ、及び上層レジスト１２Ｃをプリベークする。その後、上層レジスト１２Ｃに電子線を照射して、ゲート電極形成領域の電流方向に例えば０．８μｍ長の開口用露光を行い、レジストを現像する。現像液としては、例えば日本ゼオン株式会社製の商品名ZEP-SDを用いる。以上により、上層レジスト１２Ｃに０．８μｍ長程度の帯状の開口１２Ｃａが形成される。

次に、現像液として例えば東京応化株式会社製の商品名NMD-Wを用いて、中間層レジスト１２Ｂをウェットエッチングする。ウェットエッチングにより、開口１２Ｃａ端からソース電極４へ向かう方向、ドレイン電極５へ向かう方向に、例えば０．５μｍ程度だけセットバックさせた領域の中間層レジスト１２Ｂが除去され、中間層レジスト１２Ｂに帯状の開口１２Ｂａが形成される。

次に、開口１２Ｃａ及び開口１２Ｂａを通じて下層レジスト１２Ａに、保護絶縁膜６の開口６ａを内包するように電子線を照射して、ゲート電極形成領域の電流方向に例えば０．１５μｍ長の開口用露光を行う。下層レジスト１２Ａを現像する。現像液としては、例えば日本ゼオン株式会社製の商品名ZMD-Bを用いる。以上により、下層レジスト１２Ａに０．１５μｍ長程度の帯状の開口１２Ａａが形成される。

下層レジスト１２Ａ内には、開口１２Ａａの各側面から離間した部位に突起物７ａ，７ｂが埋設されている。
下層レジスト１２Ａに開口１２Ａａを形成した際に、電下層レジスト１２Ａには開口１２Ａａに変形を生ぜしめる内包ストレス（主に、開口径を拡張する引っ張り応力）が生じる。本実施形態では、下層レジスト１２Ａを形成した状態では未だソース電極及びドレイン電極が形成されていないため、下層レジスト１２Ａの内包ストレスの発生は第１の実施形態と場合と比較して顕著となる。

本実施形態では、上記のように下層レジスト１２Ａ内に突起物７ａ，７ｂが埋設されている。そのため、内包ストレスが生じても（ソース電極及びドレイン電極が形成されていないために内包ストレスの発生が顕著となっても）、突起物７ａ，７ｂにより下層レジスト１２Ａの保護絶縁膜６の表面に対する滑りが抑止される。これにより、開口１２Ａａは変形することなく、形成時の所期の開口状態に保持される。

以上のようにして、開口１２Ａａを有する下層レジスト１２Ａと、開口１２Ｂａを有する中間層レジスト１２Ｂ、開口１２Ｃａを有する上層レジスト１２Ｃとからなるレジストマスク１２が形成される。レジストマスク１２において、開口１２Ａａ、開口１２Ｂａ、及び開口１２Ｃａが連通する開口を１２ａとする。

続いて、図９（ａ）に示すように、ゲート電極８を形成する。
詳細には、レジストマスク１２を用いて、開口１２ａ内を含む全面にゲートメタルとして、Ｎｉを１０ｎｍ程度の厚みに、引き続きＡｕを３００ｎｍ程度の厚みに蒸着する。レジストマスク１２上に堆積されるゲートメタルは、図示を省略する。以上により、保護絶縁膜６の開口６ａ及び下層レジスト１２Ａの開口１２Ａａをゲートメタルで埋め込むファインゲート部８ａと、ファインゲート部８ａよりも幅広のオーバーゲート部８ｂとが一体とされたゲート電極８が形成される。ファインゲート部８ａは、突起物７ａ，７ｂ間でこれらから離間している。オーバーゲート部８ｂは、その両端部の下方に突起物７ａ，７ｂが位置している。

続いて、図９（ｂ）に示すように、レジストマスク１２を除去する。
詳細には、ＳｉＣ基板１を８０℃に加温したＮ-メチル-ピロリジノン中に浸潤し、レジストマスク１２及び不要なゲートメタルをリフトオフ法により除去する。

続いて、図９（ｃ）に示すように、キャップ層２ｄの電極溝２Ａ，２Ｂを露出させる。
詳細には、保護絶縁膜６をリソグラフィー及びドライエッチングにより加工し、保護絶縁膜６にキャップ層２ｄの電極溝２Ａ，２Ｂを露出させる開口６ｂ，６ｃを形成する。
リソグラフィーに用いたレジストは、酸素プラズマを用いたアッシング処理又は薬液を用いたウェット処理により除去される。

続いて、図１０（ａ）に示すように、ソース電極４及びドレイン電極５を形成する。
電極材料として例えばＴｉ／Ａｌ（下層がＴｉ、上層がＡｌ）を用いる。電極形成には、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体層２上に塗布し、電極溝２Ａ，２Ｂを開口するレジストマスクを形成する。このレジストマスクを用いて、例えば蒸着法により、Ｔｉ／Ａｌを堆積する。Ｔｉの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、庇構造のレジストマスク及びその上に堆積したＴｉ／Ａｌを除去する。その後、ＳｉＣ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃、例えば５５０℃程度で熱処理し、残存したＴｉ／Ａｌをキャップ層２ｄとオーミックコンタクトさせる。なお、Ｔｉ／Ａｌが熱処理を行わずともキャップ層２ｄとオーミックコンタクトする場合には、当該熱処理を行わなくても良い。以上により、電極溝２Ａ，２ＢをＴｉ／Ａｌの下部で埋め込むソース電極４及びドレイン電極５が形成される。

突起物７ａ，７ｂは、ゲート電極８の両側でゲート電極８の長手方向に沿って延在している。突起物７ａは、素子分離構造３で画定された活性領域内で、ゲート電極８とソース電極４との間に形成される。突起物７ｂは、素子分離構造３で画定された活性領域内で、ゲート電極８とドレイン電極５との間に形成される。

続いて、図１０（ｂ）に示すように、層間絶縁膜１３を形成する。
詳細には、ゲート電極８及び突起物７ａ，７ｂを埋め込むように、保護絶縁膜６上に絶縁物、例えばシリコン酸化物をＣＶＤ法等により堆積する。これにより、層間絶縁膜１３が形成される。

本実施形態では、層間絶縁膜１３内において、互いに所定距離だけ離間した部位に突起物７ａ，７ｂが埋設されている。そのため、従来のように保護絶縁膜６と層間絶縁膜１３との間に滑り止めとしてシランカップリング剤等の密着剤を付与することなく、突起物７ａ，７ｂにより層間絶縁膜１３の保護絶縁膜６に対する滑りが抑止される。これにより、層間絶縁膜１３の保護絶縁膜６との密着状態が良好に保持される。

しかる後、ソース電極４及びドレイン電極５、ゲート電極８の電気的接続等の諸工程を経て、ショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
なお、層間絶縁膜１３を形成することなく、ソース電極４及びドレイン電極５、ゲート電極８の電気的接続を行うようにしても良い。

以下、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの奏する作用効果について、比較例との比較に基づいて説明する。
図１１及び図１２は、本実施形態の比較例のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造工程を示す概略断面図である。図１１が図８（ａ）に、図１２が図８（ｃ）にそれぞれ対応している。比較例のＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、突起物７ａ，７ｂを形成しないこと以外は、本実施形態と同様に作製される。

比較例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、図１１（ａ），（ｂ）に示すように、レジストマスク１１の開口１１ａを形成した際に、レジストマスク１１には開口１１ａに変形を生ぜしめる内包ストレスが生じる。この内包ストレスは、図示のように、主に開口１１ａを拡張しようとする引っ張り応力である。そのため、図１１（ａ）のように開口１１ａの開口径が拡張したり、又は図１１（ｂ）のようにレジストマスク１１に破断が生じてサイド開口１１ｂが形成される。

同様に、比較例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、図１２（ａ），（ｂ）に示すように、レジストマスク１２の下層レジスト１２Ａに開口１２Ａａを形成した際に、下層レジスト１２Ａには開口１２Ａａに変形を生ぜしめる内包ストレスが生じる。この内包ストレスは、図示のように、主に開口１２Ａａを拡張しようとする引っ張り応力である。そのため、図１２（ａ）のように開口１２Ａａの開口径が拡張したり、又は図１２（ｂ）のように下層レジスト１２Ａに破断が生じてサイド開口１２Ａｂが形成される。

比較例では、図１１及び図１２のようになる結果として、ゲート電極のファインゲート部が設計値と異なる寸法に形成されたり、又はゲート電極にサイドゲート部分が形成されるという問題がある。所定数のＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて調べたところ、比較例における不良発生率は８０％以上であった。

これに対して本実施形態では、突起物７ａ，７ｂを上記のように形成することにより、レジストマスク１１の開口１１ａ及び下層レジスト１２Ａの開口１２Ａａは変形することなく形成時の所期の開口状態に保持される。そのため、サイドゲート部分が形成されることなく、ほぼ所期の設計値通りにゲート電極が形成される。本実施形態により作製された所定数のＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて調べたところ、不良発生率は２％以下であった。本実施形態では、ゲート電極の設計値との差が±５％以内に抑制されており、ゲート電極の形状的異常も見られなかった。

以上説明したように、本実施形態によれば、比較的簡素な構成により、ゲート電極８等の構造体を設計通りに形成し、高耐圧及び高出力を実現する信頼性の高いショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを得ることができる。

（第３の実施形態）
以下、第３の実施形態について説明する。本実施形態では、第１の実施形態と同様にショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを作製するが、一対の突起物の形成位置が異なる点で第１の実施形態と相違する。なお、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴと対応する構成部材等については、同符号を付して詳しい説明を省略する。
図１３〜図１５は、第３の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。

先ず、第１の実施形態と同様に、図１（ａ）〜図２（ｂ）の諸工程を順次行う。このときの様子を図１３（ａ）に示す。ＳｉＣ基板１上に化合物半導体層２が形成され、素子分離構造３が形成され、化合物半導体層２の表面におけるソース電極及びドレイン電極の形成予定位置のキャップ層２ｄに電極溝２Ａ，２Ｂが形成される。更に、電極溝２Ａ，２Ｂを埋め込むソース電極４及びドレイン電極５が形成され、ソース電極４及びドレイン電極５を覆うように、化合物半導体層２の全面に保護絶縁膜６が形成される。

続いて、図１３（ｂ）に示すように、保護絶縁膜６上に一対の突起物２１ａ，２１ｂを形成する。
詳細には、先ず、保護絶縁膜６の全面に絶縁物、例えばＨＳＱ（シリコン酸化物）を、スピンコート等を用いて塗布する。シリコン酸化物は、後述する、ゲート電極を形成するための３層の電子線レジストのうちの下層レジストよりも薄い（ゲート電極のファインゲート部分よりも低い）厚み、例えば２００ｎｍ程度の厚みに形成される。シリコン酸化物は、あまり薄いと後述する下層レジストの滑り防止効果を十分に奏することができなくなるため、例えば下層レジストの厚みの１／３以上程度の厚みが確保されることを要する。

ＨＳＱ（シリコン酸化物）を電子線描画及び現像・キュアにより加工し、一対の帯状（ストライプ形状）にシリコン酸化物を残す。以上により、保護絶縁膜６上にシリコン酸化物からなる一対の突起物２１ａ，２１ｂが形成される。突起物２１ａ，２１ｂを平面視した様子を図１６（ａ）に示す。突起物２１ａ，２１ｂは、保護絶縁膜６上で素子分離構造３により画定された活性領域外の領域、即ち素子分離構造３の上方に形成される。

一対の突起物は、絶縁物の代わりに、例えば金属材料で形成するようにしても良い。この場合、一対の突起物の形成部位を開口するレジストマスクを形成し、開口を埋め込むようにレジストマスク上に金属材料として例えばＡｌを堆積し、リフトオフでレジストマスク及びその上のＡｌを除去する。以上により、保護絶縁膜６上にＡｌからなる一対の突起物が形成される。

続いて、図１３（ｃ）に示すように、レジストマスク１１を形成する。
詳細には、先ず、保護絶縁膜６の全面に電子線レジストを塗布する。電子線レジストとしては、例えば米国マイクロケム株式会社製の商品名PMMAをスピンコート法により塗布する。電子線レジストをプリベークした後、電子線レジストに電子線を照射して、ゲート電極形成領域の電流方向に例えば０．１μｍ長の開口用露光を行う。電子線レジストを現像する。現像液としては、例えば日本ゼオン株式会社製の商品名ZMD-Bを用いる。以上により、０．１μｍ長の開口１１ａを有するレジストマスク１１が形成される。

レジストマスク１１内には、開口１１ａの各側面から離間した部位に突起物２１ａ，２１ｂが埋設されている。
レジストマスク１１の開口１１ａを形成した際に、レジストマスク１１には開口１１ａに変形を生ぜしめる内包ストレス（主に、開口径を拡張しようとする引っ張り応力）が生じる。本実施形態では、上記のようにレジストマスク１１内に突起物２１ａ，２１ｂが埋設されている。そのため、内包ストレスが生じても突起物２１ａ，２１ｂによりレジストマスク１１の保護絶縁膜６の表面に対する滑りが抑止され、開口１１ａは変形することなく形成時の所期の開口状態に保持される。

続いて、図１４（ａ）に示すように、保護絶縁膜６に開口６ａを形成する。
詳細には、レジストマスク１１を用いて、開口１１ａの底部にキャップ層２ｄの表面が露出するまで保護絶縁膜６をドライエッチングする。エッチングガスには、例えばＳＦ₆を用いる。これにより、保護絶縁膜６には、０．１μｍ長程度でキャップ層２ｄの表面を露出する帯状の開口６ａが形成される。
レジストマスク１１は、酸素プラズマを用いたアッシング処理又は薬液を用いたウェット処理により除去される。

続いて、図１４（ｂ）に示すように、ゲート形成用のレジストマスク１２を形成する。
レジストマスク１２は、３層の電子線レジストで構成される。詳細には、突起物２１ａ，２１ｂを覆うように保護絶縁膜６上に、下層レジスト１２Ａ、中間層レジスト１２Ｂ、及び上層レジスト１２Ｃをスピンコート法により順次塗布する。下層レジスト１２Ａとしては、例えば米国マイクロケム株式会社製の商品名PMMAを用いる。中間層レジスト１２Ｂとしては、例えば米国マイクロケム株式会社製の商品名PMGIを用いる。上層レジスト１２Ｃとしては、例えば日本ゼオン株式会社製の商品名ZEP-520を用いる。下層レジスト１２Ａは、突起物２１ａ，２１ｂを内部に埋め込む厚みに塗布される。

塗布された下層レジスト１２Ａ、中間層レジスト１２Ｂ、及び上層レジスト１２Ｃをプリベークする。その後、上層レジスト１２Ｃに電子線を照射して、ゲート電極形成領域の電流方向に例えば０．８μｍ長の開口用露光を行い、レジストを現像する。現像液としては、例えば日本ゼオン株式会社製の商品名ZEP-SDを用いる。以上により、上層レジスト１２Ｃに０．８μｍ長程度の帯状の開口１２Ｃａが形成される。

次に、現像液として例えば東京応化株式会社製の商品名NMD-Wを用いて、中間層レジスト１２Ｂをウェットエッチングする。ウェットエッチングにより、開口１２Ｃａ端からソース電極４へ向かう方向、ドレイン電極５へ向かう方向に、例えば０．５μｍ程度だけセットバックさせた領域の中間層レジスト１２Ｂが除去され、中間層レジスト１２Ｂに帯状の開口１２Ｂａが形成される。

次に、開口１２Ｃａ及び開口１２Ｂａを通じて下層レジスト１２Ａに、保護絶縁膜６の開口６ａを内包するように電子線を照射して、ゲート電極形成領域の電流方向に例えば０．１５μｍ長の開口用露光を行う。下層レジスト１２Ａを現像する。現像液としては、例えば日本ゼオン株式会社製の商品名ZMD-Bを用いる。以上により、下層レジスト１２Ａに０．１５μｍ長程度の帯状の開口１２Ａａが形成される。

下層レジスト１２Ａ内には、開口１２Ａａの各側面から離間した部位に突起物２１ａ，２１ｂが埋設されている。
下層レジスト１２Ａに開口１２Ａａを形成した際に、電下層レジスト１２Ａには開口１２Ａａに変形を生ぜしめる内包ストレス（主に、開口径を拡張する引っ張り応力）が生じる。本実施形態では、上記のように下層レジスト１２Ａ内に突起物２１ａ，２１ｂが埋設されている。そのため、内包ストレスが生じても突起物２１ａ，２１ｂにより下層レジスト１２Ａの保護絶縁膜６の表面に対する滑りが抑止され、開口１２Ａａは変形することなく形成時の所期の開口状態に保持される。

以上のようにして、開口１２Ａａを有する下層レジスト１２Ａと、開口１２Ｂａを有する中間層レジスト１２Ｂ、開口１２Ｃａを有する上層レジスト１２Ｃとからなるレジストマスク１２が形成される。レジストマスク１２において、開口１２Ａａ、開口１２Ｂａ、及び開口１２Ｃａが連通する開口を１２ａとする。

続いて、図１４（ｃ）に示すように、ゲート電極８を形成する。
詳細には、レジストマスク１２を用いて、開口１２ａ内を含む全面にゲートメタルとして、Ｎｉを１０ｎｍ程度の厚みに、引き続きＡｕを３００ｎｍ程度の厚みに蒸着する。レジストマスク１２上に堆積されるゲートメタルは、図示を省略する。以上により、保護絶縁膜６の開口６ａ及び下層レジスト１２Ａの開口１２Ａａをゲートメタルで埋め込むファインゲート部８ａと、ファインゲート部８ａよりも幅広のオーバーゲート部８ｂとが一体とされたゲート電極８が形成される。ゲート電極８は、突起物２１ａ，２１ｂ間でこれらから離間している。

続いて、図１５（ａ）に示すように、レジストマスク１２を除去する。
詳細には、ＳｉＣ基板１を８０℃に加温したＮ-メチル-ピロリジノン中に浸潤し、レジストマスク１２及び不要なゲートメタルをリフトオフ法により除去する。

突起物２１ａ，２１ｂは、図１６（ｂ）に示す（ゲート電極８のうちファインゲート部８ａのみ図示する）ように、ゲート電極８の両側でゲート電極８の長手方向に沿って延在している。突起物２１ａは、素子分離構造３の上方で、ソース電極４の外側に形成される。突起物２１ｂは、素子分離構造３の上方で、ドレイン電極５の外側に形成される。

続いて、図１５（ｂ）に示すように、層間絶縁膜１３を形成する。
詳細には、ゲート電極８及び突起物２１ａ，２１ｂを埋め込むように、保護絶縁膜６上に絶縁物、例えばシリコン酸化物をＣＶＤ法等により堆積する。これにより、層間絶縁膜１３が形成される。

本実施形態では、層間絶縁膜１３内において、互いに所定距離だけ離間した部位に突起物２１ａ，２１ｂが埋設されている。そのため、保護絶縁膜６と層間絶縁膜１３との間に滑り止めとしてシランカップリング剤等の密着剤を付与することなく、突起物２１ａ，２１ｂにより層間絶縁膜１３の保護絶縁膜６に対する滑りが抑止される。これにより、層間絶縁膜１３の保護絶縁膜６との密着状態が良好に保持される。

しかる後、ソース電極４及びドレイン電極５、ゲート電極８の電気的接続等の諸工程を経て、ショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
なお、層間絶縁膜１３を形成することなく、ソース電極４及びドレイン電極５、ゲート電極８の電気的接続を行うようにしても良い。

本実施形態では、突起物２１ａ，２１ｂを上記のように形成することにより、レジストマスク１１の開口１１ａ及び下層レジスト１２Ａの開口１２Ａａは変形することなく形成時の所期の開口状態に保持される。そのため、サイドゲート部分が形成されることなく、ほぼ所期の設計値通りにゲート電極が形成される。本実施形態により作製されたゲート電極について調べたところ、設計値との差が±５％以内に抑制されており、ゲート電極の形状的異常も見られなかった。

以上説明したように、本実施形態によれば、比較的簡素な構成により、ゲート電極８等の構造体を設計通りに形成し、高耐圧及び高出力を実現する信頼性の高いショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを得ることができる。

（第４の実施形態）
以下、第４の実施形態について説明する。本実施形態では、第２の実施形態と同様にショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを作製するが、一対の突起物の形成位置が異なる点で第２の実施形態と相違する。なお、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴと対応する構成部材等については、同符号を付して詳しい説明を省略する。
図１７〜図２０は、第４の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。

先ず、第２の実施形態と同様に、図１（ａ）〜図１（ｃ）の諸工程を順次行った後、図７（ｂ）の工程を行う。このときの様子を図１７（ａ）に示す。ＳｉＣ基板１上に化合物半導体層２が形成され、素子分離構造３が形成され、化合物半導体層２の表面におけるソース電極及びドレイン電極の形成予定位置のキャップ層２ｄに電極溝２Ａ，２Ｂが形成される。更に、化合物半導体層２の全面に保護絶縁膜６が形成される。

続いて、図１７（ｂ）に示すように、保護絶縁膜６上に一対の突起物２１ａ，２１ｂを形成する。
詳細には、先ず、保護絶縁膜６の全面に絶縁物、例えばＨＳＱ（シリコン酸化物）を、スピンコート等を用いて塗布する。シリコン酸化物は、後述する、ゲート電極を形成するための３層の電子線レジストのうちの下層レジストよりも薄い（ゲート電極のファインゲート部分よりも低い）厚み、例えば２００ｎｍ程度の厚みに形成される。シリコン酸化物は、あまり薄いと後述する下層レジストの滑り防止効果を十分に奏することができなくなるため、例えば下層レジストの厚みの１／３以上程度の厚みが確保されることを要する。

ＨＳＱ（シリコン酸化物）を電子線描画及び現像・キュアにより加工し、一対の帯状（ストライプ形状）にシリコン酸化物を残す。以上により、保護絶縁膜６上にシリコン酸化物からなる一対の突起物２１ａ，２１ｂが形成される。突起物２１ａ，２１ｂは、保護絶縁膜６上で素子分離構造３により画定された活性領域外の領域、即ち素子分離構造３の上方に形成される。

一対の突起物は、絶縁物の代わりに、例えば金属材料で形成するようにしても良い。この場合、一対の突起物の形成部位を開口するレジストマスクを形成し、開口を埋め込むようにレジストマスク上に金属材料として例えばＡｌを堆積し、リフトオフでレジストマスク及びその上のＡｌを除去する。以上により、保護絶縁膜６上にＡｌからなる一対の突起物が形成される。

続いて、図１７（ｃ）に示すように、レジストマスク１１を形成する。
詳細には、先ず、保護絶縁膜６の全面に電子線レジストを塗布する。電子線レジストとしては、例えば米国マイクロケム株式会社製の商品名PMMAをスピンコート法により塗布する。電子線レジストをプリベークした後、電子線レジストに電子線を照射して、ゲート電極形成領域の電流方向に例えば０．１μｍ長の開口用露光を行う。電子線レジストを現像する。現像液としては、例えば日本ゼオン株式会社製の商品名ZMD-Bを用いる。以上により、０．１μｍ長の開口１１ａを有するレジストマスク１１が形成される。

レジストマスク１１内には、開口１１ａの各側面から離間した部位に突起物２１ａ，２１ｂが埋設されている。
レジストマスク１１の開口１１ａを形成した際に、レジストマスク１１には開口１１ａに変形を生ぜしめる内包ストレス（主に、開口径を拡張しようとする引っ張り応力）が生じる。本実施形態では、レジストマスク１１を形成した状態では未だソース電極及びドレイン電極が形成されていないため、レジストマスク１１の内包ストレスの発生は第３の実施形態と場合と比較して顕著となる。

本実施形態では、上記のようにレジストマスク１１内に突起物２１ａ，２１ｂが埋設されている。そのため、内包ストレスが生じても（ソース電極及びドレイン電極が形成されていないために内包ストレスの発生が顕著となっても）、突起物２１ａ，２１ｂによりレジストマスク１１の保護絶縁膜６の表面に対する滑りが抑止される。これにより、開口１１ａは変形することなく、形成時の所期の開口状態に保持される。

続いて、図１８（ａ）に示すように、保護絶縁膜６に開口６ａを形成する。
詳細には、レジストマスク１１を用いて、開口１１ａの底部にキャップ層２ｄの表面が露出するまで保護絶縁膜６をドライエッチングする。エッチングガスには、例えばＳＦ₆を用いる。これにより、保護絶縁膜６には、０．１μｍ長程度でキャップ層２ｄの表面を露出する帯状の開口６ａが形成される。
レジストマスク１１は、酸素プラズマを用いたアッシング処理又は薬液を用いたウェット処理により除去される。

続いて、図１８（ｂ）に示すように、ゲート形成用のレジストマスク１２を形成する。
レジストマスク１２は、３層の電子線レジストで構成される。詳細には、突起物２１ａ，２１ｂを覆うように保護絶縁膜６上に、下層レジスト１２Ａ、中間層レジスト１２Ｂ、及び上層レジスト１２Ｃをスピンコート法により順次塗布する。下層レジスト１２Ａとしては、例えば米国マイクロケム株式会社製の商品名PMMAを用いる。中間層レジスト１２Ｂとしては、例えば米国マイクロケム株式会社製の商品名PMGIを用いる。上層レジスト１２Ｃとしては、例えば日本ゼオン株式会社製の商品名ZEP-520を用いる。下層レジスト１２Ａは、突起物２１ａ，２１ｂを内部に埋め込む厚みに塗布される。

塗布された下層レジスト１２Ａ、中間層レジスト１２Ｂ、及び上層レジスト１２Ｃをプリベークする。その後、上層レジスト１２Ｃに電子線を照射して、ゲート電極形成領域の電流方向に例えば０．８μｍ長の開口用露光を行い、レジストを現像する。現像液としては、例えば日本ゼオン株式会社製の商品名ZEP-SDを用いる。以上により、上層レジスト１２Ｃに０．８μｍ長程度の帯状の開口１２Ｃａが形成される。

次に、現像液として例えば東京応化株式会社製の商品名NMD-Wを用いて、中間層レジスト１２Ｂをウェットエッチングする。ウェットエッチングにより、開口１２Ｃａ端からソース電極４へ向かう方向、ドレイン電極５へ向かう方向に、例えば０．５μｍ程度だけセットバックさせた領域の中間層レジスト１２Ｂが除去され、中間層レジスト１２Ｂに帯状の開口１２Ｂａが形成される。

次に、開口１２Ｃａ及び開口１２Ｂａを通じて下層レジスト１２Ａに、保護絶縁膜６の開口６ａを内包するように電子線を照射して、ゲート電極形成領域の電流方向に例えば０．１５μｍ長の開口用露光を行う。下層レジスト１２Ａを現像する。現像液としては、例えば日本ゼオン株式会社製の商品名ZMD-Bを用いる。以上により、下層レジスト１２Ａに０．１５μｍ長程度の帯状の開口１２Ａａが形成される。

下層レジスト１２Ａ内には、開口１２Ａａの各側面から離間した部位に突起物２１ａ，２１ｂが埋設されている。
下層レジスト１２Ａに開口１２Ａａを形成した際に、電下層レジスト１２Ａには開口１２Ａａに変形を生ぜしめる内包ストレス（主に、開口径を拡張する引っ張り応力）が生じる。本実施形態では、下層レジスト１２Ａを形成した状態では未だソース電極及びドレイン電極が形成されていないため、下層レジスト１２Ａの内包ストレスの発生は第３の実施形態と場合と比較して顕著となる。

本実施形態では、上記のように下層レジスト１２Ａ内に突起物２１ａ，２１ｂが埋設されている。そのため、内包ストレスが生じても（ソース電極及びドレイン電極が形成されていないために内包ストレスの発生が顕著となっても）、突起物２１ａ，２１ｂにより下層レジスト１２Ａの保護絶縁膜６の表面に対する滑りが抑止される。これにより、開口１２Ａａは変形することなく、形成時の所期の開口状態に保持される。

以上のようにして、開口１２Ａａを有する下層レジスト１２Ａと、開口１２Ｂａを有する中間層レジスト１２Ｂ、開口１２Ｃａを有する上層レジスト１２Ｃとからなるレジストマスク１２が形成される。レジストマスク１２において、開口１２Ａａ、開口１２Ｂａ、及び開口１２Ｃａが連通する開口を１２ａとする。

続いて、図１８（ｃ）に示すように、ゲート電極８を形成する。
詳細には、レジストマスク１２を用いて、開口１２ａ内を含む全面にゲートメタルとして、Ｎｉを１０ｎｍ程度の厚みに、引き続きＡｕを３００ｎｍ程度の厚みに蒸着する。レジストマスク１２上に堆積されるゲートメタルは、図示を省略する。以上により、保護絶縁膜６の開口６ａ及び下層レジスト１２Ａの開口１２Ａａをゲートメタルで埋め込むファインゲート部８ａと、ファインゲート部８ａよりも幅広のオーバーゲート部８ｂとが一体とされたゲート電極８が形成される。ゲート電極８は、突起物２１ａ，２１ｂ間でこれらから離間している。

続いて、図１９（ａ）に示すように、レジストマスク１２を除去する。
詳細には、ＳｉＣ基板１を８０℃に加温したＮ-メチル-ピロリジノン中に浸潤し、レジストマスク１２及び不要なゲートメタルをリフトオフ法により除去する。

続いて、図１９（ｂ）に示すように、キャップ層２ｄの電極溝２Ａ，２Ｂを露出させる。
詳細には、保護絶縁膜６をリソグラフィー及びドライエッチングにより加工し、保護絶縁膜６にキャップ層２ｄの電極溝２Ａ，２Ｂを露出させる開口６ｂ，６ｃを形成する。
リソグラフィーに用いたレジストは、酸素プラズマを用いたアッシング処理又は薬液を用いたウェット処理により除去される。

続いて、図２０（ａ）に示すように、ソース電極４及びドレイン電極５を形成する。
電極材料として例えばＴｉ／Ａｌ（下層がＴｉ、上層がＡｌ）を用いる。電極形成には、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体層２上に塗布し、電極溝２Ａ，２Ｂを開口するレジストマスクを形成する。このレジストマスクを用いて、例えば蒸着法により、Ｔｉ／Ａｌを堆積する。Ｔｉの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、庇構造のレジストマスク及びその上に堆積したＴｉ／Ａｌを除去する。その後、ＳｉＣ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃、例えば５５０℃程度で熱処理し、残存したＴｉ／Ａｌをキャップ層２ｄとオーミックコンタクトさせる。なお、Ｔｉ／Ａｌが熱処理を行わずともキャップ層２ｄとオーミックコンタクトする場合には、当該熱処理を行わなくても良い。以上により、電極溝２Ａ，２ＢをＴｉ／Ａｌの下部で埋め込むソース電極４及びドレイン電極５が形成される。

突起物２１ａ，２１ｂは、ゲート電極８の両側でゲート電極８の長手方向に沿って延在している。突起物２１ａは、素子分離構造３の上方で、ソース電極４の外側に形成される。突起物２１ｂは、素子分離構造３の上方で、ドレイン電極５の外側に形成される。

続いて、図２０（ｂ）に示すように、層間絶縁膜１３を形成する。
詳細には、ゲート電極８及び突起物２１ａ，２１ｂを埋め込むように、保護絶縁膜６上に絶縁物、例えばシリコン酸化物をＣＶＤ法等により堆積する。これにより、層間絶縁膜１３が形成される。

本実施形態では、層間絶縁膜１３内において、互いに所定距離だけ離間した部位に突起物２１ａ，２１ｂが埋設されている。そのため、保護絶縁膜６と層間絶縁膜１３との間に滑り止めとしてシランカップリング剤等の密着剤を付与することなく、突起物２１ａ，２１ｂにより層間絶縁膜１３の保護絶縁膜６に対する滑りが抑止される。これにより、層間絶縁膜１３の保護絶縁膜６との密着状態が良好に保持される。

しかる後、ソース電極４及びドレイン電極５、ゲート電極８の電気的接続等の諸工程を経て、ショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
なお、層間絶縁膜１３を形成することなく、ソース電極４及びドレイン電極５、ゲート電極８の電気的接続を行うようにしても良い。

本実施形態では、突起物２１ａ，２１ｂを上記のように形成することにより、レジストマスク１１の開口１１ａ及び下層レジスト１２Ａの開口１２Ａａは変形することなく形成時の所期の開口状態に保持される。そのため、サイドゲート部分が形成されることなく、ほぼ所期の設計値通りにゲート電極が形成される。本実施形態により作製されたゲート電極について調べたところ、設計値との差が±５％以内に抑制されており、ゲート電極の形状的異常も見られなかった。

以上説明したように、本実施形態によれば、比較的簡素な構成により、ゲート電極８等の構造体を設計通りに形成し、高耐圧及び高出力を実現する信頼性の高いショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを得ることができる。

（第５の実施形態）
以下、第２の実施形態について説明する。本実施形態では、第１の実施形態と同様にＡｌＧａＮ／ＧａＮ・ＨＥＭＴを作製するが、ＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴである点で第１の実施形態と相違する。なお、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴと対応する構成部材等については、同符号を付して詳しい説明を省略する。
図２１〜図２３は、第５の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。

先ず、第１の実施形態と同様に、図１（ａ）〜図２（ａ）の諸工程を順次行う。このときの様子を図２１（ａ）に示す。ＳｉＣ基板１上に化合物半導体層２が形成され、素子分離構造３が形成され、化合物半導体層２の表面におけるソース電極及びドレイン電極の形成予定位置のキャップ層２ｄに電極溝２Ａ，２Ｂが形成される。更に、電極溝２Ａ，２Ｂを埋め込むソース電極４及びドレイン電極５が形成される。

続いて、図２１（ｂ）に示すように、ゲート絶縁膜２２を形成する。
詳細には、化合物半導体層２上に、絶縁材料として例えばＡｌ₂Ｏ₃を堆積する。Ａｌ₂Ｏ₃は、例えば原子層堆積法（Atomic Layer Deposition：ＡＬＤ法）により、ＴＭＡガス及びＯ₃を交互に供給する。本実施形態では、厚みが膜厚２ｎｍ〜２００ｎｍ程度、ここでは例えば２０ｎｍ程度となるように、Ａｌ₂Ｏ₃を堆積する。これにより、ゲート絶縁膜２２が形成される。

なお、Ａｌ₂Ｏ₃の堆積は、ＡＬＤ法の代わりに、例えばプラズマＣＶＤ法又はスパッタ法等で行うようにしても良い。また、Ａｌ₂Ｏ₃を堆積する代わりに、Ａｌの窒化物又は酸窒化物を用いても良い。それ以外にも、Ｓｉ，Ｈｆ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。

続いて、図２１（ｃ）に示すように、ゲート絶縁膜２２上に一対の突起物７ａ，７ｂを形成する。
詳細には、先ず、ゲート絶縁膜２２の全面に絶縁物、例えばＨＳＱ（シリコン酸化物）を、スピンコート等を用いて塗布する。シリコン酸化物は、後述する、ゲート電極を形成するための３層の電子線レジストのうちの下層レジストよりも薄い（ゲート電極のファインゲート部分よりも低い）厚み、例えば２００ｎｍ程度の厚みに形成される。シリコン酸化物は、あまり薄いと後述する下層レジストの滑り防止効果を十分に奏することができなくなるため、例えば下層レジストの厚みの１／３以上程度の厚みが確保されることを要する。

ＨＳＱ（シリコン酸化物）を電子線描画及び現像・キュアにより加工し、一対の帯状（ストライプ形状）にシリコン酸化物を残す。以上により、ゲート絶縁膜２２上にシリコン酸化物からなる一対の突起物７ａ，７ｂが形成される。突起物７ａ，７ｂは、ゲート絶縁膜２２上で素子分離構造３により画定された活性領域に形成される。突起物７ａ，７ｂは、両者間の領域にゲート電極を形成することができるように、所定の間隔、ここでは例えばゲート電極のオーバーゲート部分の幅程度の間隔で形成される。

一対の突起物は、絶縁物の代わりに、例えば金属材料で形成するようにしても良い。この場合、一対の突起物の形成部位を開口するレジストマスクを形成し、開口を埋め込むようにレジストマスク上に金属材料として例えばＡｌを堆積し、リフトオフでレジストマスク及びその上のＡｌを除去する。以上により、ゲート絶縁膜２２上にＡｌからなる一対の突起物が形成される。

続いて、図２２（ａ）に示すように、ゲート形成用のレジストマスク２３を形成する。
レジストマスク２３は、３層の電子線レジストで構成される。詳細には、突起物７ａ，７ｂを覆うようにゲート絶縁膜２２上に、下層レジスト２３Ａ、中間層レジスト２３Ｂ、及び上層レジスト２３Ｃをスピンコート法により順次塗布する。下層レジスト２３Ａとしては、例えば米国マイクロケム株式会社製の商品名PMMAを用いる。中間層レジスト２３Ｂとしては、例えば米国マイクロケム株式会社製の商品名PMGIを用いる。上層レジスト２３Ｃとしては、例えば日本ゼオン株式会社製の商品名ZEP-520を用いる。下層レジスト２３Ａは、突起物７ａ，７ｂを内部に埋め込む厚みに塗布される。

塗布された下層レジスト２３Ａ、中間層レジスト２３Ｂ、及び上層レジスト２３Ｃをプリベークする。その後、上層レジスト２３Ｃに電子線を照射して、ゲート電極形成領域の電流方向に例えば０．８μｍ長の開口用露光を行い、レジストを現像する。現像液としては、例えば日本ゼオン株式会社製の商品名ZEP-SDを用いる。以上により、上層レジスト２３Ｃに０．８μｍ長程度の帯状の開口２３Ｃａが形成される。

次に、現像液として例えば東京応化株式会社製の商品名NMD-Wを用いて、中間層レジスト２３Ｂをウェットエッチングする。ウェットエッチングにより、開口２３Ｃａ端からソース電極４へ向かう方向、ドレイン電極５へ向かう方向に、例えば０．５μｍ程度だけセットバックさせた領域の中間層レジスト２３Ｂが除去され、中間層レジスト２３Ｂに帯状の開口２３Ｂａが形成される。

次に、開口２３Ｃａ及び開口２３Ｂａを通じて下層レジスト２３Ａに電子線を照射して、ゲート電極形成領域の電流方向に例えば０．１μｍ長の開口用露光を行う。下層レジスト２３Ａを現像する。現像液としては、例えば日本ゼオン株式会社製の商品名ZMD-Bを用いる。以上により、下層レジスト２３Ａには、ゲート絶縁膜２２の表面の一部を露出する０．１μｍ長程度の帯状の開口２３Ａａが形成される。

下層レジスト２３Ａ内には、開口２３Ａａの各側面から離間した部位に突起物７ａ，７ｂが埋設されている。
下層レジスト２３Ａに開口２３Ａａを形成した際に、電下層レジスト２３Ａには開口２３Ａａに変形を生ぜしめる内包ストレス（主に、開口径を拡張する引っ張り応力）が生じる。本実施形態では、上記のように下層レジスト２３Ａ内に突起物７ａ，７ｂが埋設されている。そのため、内包ストレスが生じても突起物７ａ，７ｂにより下層レジスト２３Ａのゲート絶縁膜２２の表面に対する滑りが抑止され、開口２３Ａａは変形することなく形成時の所期の開口状態に保持される。

以上のようにして、開口２３Ａａを有する下層レジスト１２Ａと、開口２３Ｂａを有する中間層レジスト２３Ｂ、開口２３Ｃａを有する上層レジスト２３Ｃとからなるレジストマスク２３が形成される。レジストマスク２３において、開口２３Ａａ、開口２３Ｂａ、及び開口２３Ｃａが連通する開口を２３ａとする。

続いて、図２２（ｂ）に示すように、ゲート電極２４を形成する。
詳細には、レジストマスク２３を用いて、開口２３ａ内を含む全面にゲートメタルとして、Ｎｉを１０ｎｍ程度の厚みに、引き続きＡｕを３００ｎｍ程度の厚みに蒸着する。レジストマスク２３上に堆積されるゲートメタルは、図示を省略する。以上により、下層レジスト２３Ａの開口２３Ａａをゲートメタルで埋め込むファインゲート部２４ａと、ファインゲート部２４ａよりも幅広のオーバーゲート部２４ｂとが一体とされたゲート電極２４が形成される。ファインゲート部２４ａは、突起物７ａ，７ｂ間でこれらから離間している。オーバーゲート部２４ｂは、その両端部の下方に突起物７ａ，７ｂが位置している。

続いて、図２３（ａ）に示すように、レジストマスク２３を除去する。
詳細には、ＳｉＣ基板１を８０℃に加温したＮ-メチル-ピロリジノン中に浸潤し、レジストマスク２３及び不要なゲートメタルをリフトオフ法により除去する。

突起物７ａ，７ｂは、ゲート電極２４の両側でゲート電極２４の長手方向に沿って延在している。突起物７ａは、素子分離構造３で画定された活性領域内で、ゲート電極２４とソース電極４との間に形成される。突起物７ｂは、素子分離構造３で画定された活性領域内で、ゲート電極２４とドレイン電極５との間に形成される。

続いて、図２３（ｂ）に示すように、層間絶縁膜１３を形成する。
詳細には、ゲート電極２４及び突起物７ａ，７ｂを埋め込むように、ゲート絶縁膜２２上に絶縁物、例えばシリコン酸化物をＣＶＤ法等により堆積する。これにより、層間絶縁膜１３が形成される。

本実施形態では、層間絶縁膜１３内において、互いに所定距離だけ離間した部位に突起物７ａ，７ｂが埋設されている。そのため、従来のようにゲート絶縁膜２２と層間絶縁膜１３との間に滑り止めとしてシランカップリング剤等の密着剤を付与することなく、突起物７ａ，７ｂにより層間絶縁膜１３のゲート絶縁膜２２に対する滑りが抑止される。これにより、層間絶縁膜１３のゲート絶縁膜２２との密着状態が良好に保持される。

しかる後、ソース電極４及びドレイン電極５、ゲート電極２４の電気的接続等の諸工程を経て、ＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
なお、層間絶縁膜１３を形成することなく、ソース電極４及びドレイン電極５、ゲート電極２４の電気的接続を行うようにしても良い。

本実施形態では、突起物７ａ，７ｂを上記のように形成することにより、下層レジスト２３Ａの開口２３Ａａは変形することなく形成時の所期の開口状態に保持される。そのため、サイドゲート部分が形成されることなく、ほぼ所期の設計値通りにゲート電極が形成される。本実施形態により作製されたゲート電極について調べたところ、設計値との差が±５％以内に抑制されており、ゲート電極の形状的異常も見られなかった。

以上説明したように、本実施形態によれば、比較的簡素な構成により、ゲート電極２４等の構造体を設計通りに形成し、高耐圧及び高出力を実現する信頼性の高いＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを得ることができる。

（第６の実施形態）
以下、第６の実施形態について説明する。本実施形態では、第５の実施形態と同様にＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを作製するが、ソース電極及びドレイン電極の製造工程とゲート電極の製造工程との順序が異なる点で第５の実施形態と相違する。なお、第５の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴと対応する構成部材等については、同符号を付して詳しい説明を省略する。
図２４〜図２６は、第６の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。

先ず、第１の実施形態と同様に、図１（ａ）〜図１（ｃ）の諸工程を順次行う。このときの様子を図２４（ａ）に示す。ＳｉＣ基板１上に化合物半導体層２が形成され、素子分離構造３が形成され、化合物半導体層２の表面におけるソース電極及びドレイン電極の形成予定位置のキャップ層２ｄに電極溝２Ａ，２Ｂが形成される。
本実施形態では、電極溝２Ａ，２Ｂの形成後、レジストマスク１０は、酸素プラズマを用いたアッシング処理又は薬液を用いたウェット処理により除去される。

続いて、図２４（ｂ）に示すように、ゲート絶縁膜２２を形成する。
詳細には、化合物半導体層２上に、絶縁材料として例えばＡｌ₂Ｏ₃を堆積する。Ａｌ₂Ｏ₃は、例えば原子層堆積法（Atomic Layer Deposition：ＡＬＤ法）により、ＴＭＡガス及びＯ₃を交互に供給する。本実施形態では、厚みが膜厚２ｎｍ〜２００ｎｍ程度、ここでは例えば２０ｎｍ程度となるように、Ａｌ₂Ｏ₃を堆積する。これにより、ゲート絶縁膜２２が形成される。

なお、Ａｌ₂Ｏ₃の堆積は、ＡＬＤ法の代わりに、例えばプラズマＣＶＤ法又はスパッタ法等で行うようにしても良い。また、Ａｌ₂Ｏ₃を堆積する代わりに、Ａｌの窒化物又は酸窒化物を用いても良い。それ以外にも、Ｓｉ，Ｈｆ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。

続いて、図２４（ｃ）に示すように、ゲート絶縁膜２２上に一対の突起物７ａ，７ｂを形成する。
詳細には、先ず、ゲート絶縁膜２２の全面に絶縁物、例えばＨＳＱ（シリコン酸化物）を、スピンコート等を用いて塗布する。シリコン酸化物は、後述する、ゲート電極を形成するための３層の電子線レジストのうちの下層レジストよりも薄い（ゲート電極のファインゲート部分よりも低い）厚み、例えば２００ｎｍ程度の厚みに形成される。シリコン酸化物は、あまり薄いと後述する下層レジストの滑り防止効果を十分に奏することができなくなるため、例えば下層レジストの厚みの１／３以上程度の厚みが確保されることを要する。

ＨＳＱ（シリコン酸化物）を電子線描画及び現像・キュアにより加工し、一対の帯状（ストライプ形状）にシリコン酸化物を残す。以上により、ゲート絶縁膜２２上にシリコン酸化物からなる一対の突起物７ａ，７ｂが形成される。突起物７ａ，７ｂは、ゲート絶縁膜２２上で素子分離構造３により画定された活性領域に形成される。突起物７ａ，７ｂは、両者間の領域にゲート電極を形成することができるように、所定の間隔、ここでは例えばゲート電極のオーバーゲート部分の幅程度の間隔で形成される。

一対の突起物は、絶縁物の代わりに、例えば金属材料で形成するようにしても良い。この場合、一対の突起物の形成部位を開口するレジストマスクを形成し、開口を埋め込むようにレジストマスク上に金属材料として例えばＡｌを堆積し、リフトオフでレジストマスク及びその上のＡｌを除去する。以上により、ゲート絶縁膜２２上にＡｌからなる一対の突起物が形成される。

続いて、図２５（ａ）に示すように、ゲート形成用のレジストマスク２３を形成する。
レジストマスク２３は、３層の電子線レジストで構成される。詳細には、突起物７ａ，７ｂを覆うようにゲート絶縁膜２２上に、下層レジスト２３Ａ、中間層レジスト２３Ｂ、及び上層レジスト２３Ｃをスピンコート法により順次塗布する。下層レジスト２３Ａとしては、例えば米国マイクロケム株式会社製の商品名PMMAを用いる。中間層レジスト２３Ｂとしては、例えば米国マイクロケム株式会社製の商品名PMGIを用いる。上層レジスト２３Ｃとしては、例えば日本ゼオン株式会社製の商品名ZEP-520を用いる。下層レジスト２３Ａは、突起物７ａ，７ｂを内部に埋め込む厚みに塗布される。

塗布された下層レジスト２３Ａ、中間層レジスト２３Ｂ、及び上層レジスト２３Ｃをプリベークする。その後、上層レジスト２３Ｃに電子線を照射して、ゲート電極形成領域の電流方向に例えば０．８μｍ長の開口用露光を行い、レジストを現像する。現像液としては、例えば日本ゼオン株式会社製の商品名ZEP-SDを用いる。以上により、上層レジスト２３Ｃに０．８μｍ長程度の帯状の開口２３Ｃａが形成される。

次に、現像液として例えば東京応化株式会社製の商品名NMD-Wを用いて、中間層レジスト２３Ｂをウェットエッチングする。ウェットエッチングにより、開口２３Ｃａ端からソース電極４へ向かう方向、ドレイン電極５へ向かう方向に、例えば０．５μｍ程度だけセットバックさせた領域の中間層レジスト２３Ｂが除去され、中間層レジスト２３Ｂに帯状の開口２３Ｂａが形成される。

次に、開口２３Ｃａ及び開口２３Ｂａを通じて下層レジスト２３Ａに電子線を照射して、ゲート電極形成領域の電流方向に例えば０．１μｍ長の開口用露光を行う。下層レジスト２３Ａを現像する。現像液としては、例えば日本ゼオン株式会社製の商品名ZMD-Bを用いる。以上により、下層レジスト２３Ａには、ゲート絶縁膜２２の表面の一部を露出する０．１μｍ長程度の帯状の開口２３Ａａが形成される。

下層レジスト２３Ａ内には、開口２３Ａａの各側面から離間した部位に突起物７ａ，７ｂが埋設されている。
下層レジスト２３Ａに開口２３Ａａを形成した際に、電下層レジスト２３Ａには開口２３Ａａに変形を生ぜしめる内包ストレス（主に、開口径を拡張する引っ張り応力）が生じる。本実施形態では、下層レジスト２３Ａを形成した状態では未だソース電極及びドレイン電極が形成されていないため、下層レジスト２３Ａの内包ストレスの発生は第５の実施形態と場合と比較して顕著となる。

本実施形態では、上記のように下層レジスト２３Ａ内に突起物７ａ，７ｂが埋設されている。そのため、内包ストレスが生じても（ソース電極及びドレイン電極が形成されていないために内包ストレスの発生が顕著となっても）、突起物７ａ，７ｂにより下層レジスト２３Ａのゲート絶縁膜２２の表面に対する滑りが抑止される。これにより、開口２３Ａａは変形することなく、形成時の所期の開口状態に保持される。

以上のようにして、開口３４Ａａを有する下層レジスト２３Ａと、開口２３Ｂａを有する中間層レジスト２３Ｂ、開口２３Ｃａを有する上層レジスト２３Ｃとからなるレジストマスク２３が形成される。レジストマスク２３において、開口２３Ａａ、開口２３Ｂａ、及び開口２３Ｃａが連通する開口を２３ａとする。

続いて、図２５（ｂ）に示すように、ゲート電極２４を形成する。
詳細には、レジストマスク１２を用いて、開口２３ａ内を含む全面にゲートメタルとして、Ｎｉを１０ｎｍ程度の厚みに、引き続きＡｕを３００ｎｍ程度の厚みに蒸着する。レジストマスク２３上に堆積されるゲートメタルは、図示を省略する。以上により、下層レジスト２３Ａの開口２３Ａａをゲートメタルで埋め込むファインゲート部２４ａと、ファインゲート部２４ａよりも幅広のオーバーゲート部２４ｂとが一体とされたゲート電極２４が形成される。ファインゲート部２４ａは、突起物７ａ，７ｂ間でこれらから離間している。オーバーゲート部２４ｂは、その両端部の下方に突起物７ａ，７ｂが位置している。

続いて、図２５（ｃ）に示すように、レジストマスク２３を除去する。
詳細には、ＳｉＣ基板１を８０℃に加温したＮ-メチル-ピロリジノン中に浸潤し、レジストマスク２３及び不要なゲートメタルをリフトオフ法により除去する。

続いて、図２６（ａ）に示すように、キャップ層２ｄの電極溝２Ａ，２Ｂを露出させる。
詳細には、ゲート絶縁膜２２をリソグラフィー及びドライエッチングにより加工し、ゲート絶縁膜２２にキャップ層２ｄの電極溝２Ａ，２Ｂを露出させる開口２２ａ，２２ｂを形成する。
リソグラフィーに用いたレジストは、酸素プラズマを用いたアッシング処理又は薬液を用いたウェット処理により除去される。

続いて、図２６（ｂ）に示すように、ソース電極４及びドレイン電極５を形成する。
電極材料として例えばＴｉ／Ａｌ（下層がＴｉ、上層がＡｌ）を用いる。電極形成には、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体層２上に塗布し、電極溝２Ａ，２Ｂを開口するレジストマスクを形成する。このレジストマスクを用いて、例えば蒸着法により、Ｔｉ／Ａｌを堆積する。Ｔｉの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、庇構造のレジストマスク及びその上に堆積したＴｉ／Ａｌを除去する。その後、ＳｉＣ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃、例えば５５０℃程度で熱処理し、残存したＴｉ／Ａｌをキャップ層２ｄとオーミックコンタクトさせる。なお、Ｔｉ／Ａｌが熱処理を行わずともキャップ層２ｄとオーミックコンタクトする場合には、当該熱処理を行わなくても良い。以上により、電極溝２Ａ，２ＢをＴｉ／Ａｌの下部で埋め込むソース電極４及びドレイン電極５が形成される。

突起物７ａ，７ｂは、ゲート電極２４の両側でゲート電極２４の長手方向に沿って延在している。突起物７ａは、素子分離構造３で画定された活性領域内で、ゲート電極２４とソース電極４との間に形成される。突起物７ｂは、素子分離構造３で画定された活性領域内で、ゲート電極２４とドレイン電極５との間に形成される。

続いて、図２６（ｃ）に示すように、層間絶縁膜１３を形成する。
詳細には、ゲート電極２４及び突起物７ａ，７ｂを埋め込むように、ゲート絶縁膜２２上に絶縁物、例えばシリコン酸化物をＣＶＤ法等により堆積する。これにより、層間絶縁膜１３が形成される。

本実施形態では、層間絶縁膜１３内において、互いに所定距離だけ離間した部位に突起物７ａ，７ｂが埋設されている。そのため、従来のようにゲート絶縁膜２２と層間絶縁膜１３との間に滑り止めとしてシランカップリング剤等の密着剤を付与することなく、突起物７ａ，７ｂにより層間絶縁膜１３のゲート絶縁膜２２に対する滑りが抑止される。これにより、層間絶縁膜１３のゲート絶縁膜２２との密着状態が良好に保持される。

しかる後、ソース電極４及びドレイン電極５、ゲート電極２４の電気的接続等の諸工程を経て、ＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
なお、層間絶縁膜１３を形成することなく、ソース電極４及びドレイン電極５、ゲート電極２４の電気的接続を行うようにしても良い。

本実施形態では、突起物７ａ，７ｂを上記のように形成することにより、下層レジスト２３Ａの開口２３Ａａは変形することなく形成時の所期の開口状態に保持される。そのため、サイドゲート部分が形成されることなく、ほぼ所期の設計値通りにゲート電極が形成される。本実施形態により作製されたゲート電極について調べたところ、設計値との差が±５％以内に抑制されており、ゲート電極の形状的異常も見られなかった。

以上説明したように、本実施形態によれば、比較的簡素な構成により、ゲート電極２４等の構造体を設計通りに形成し、高耐圧及び高出力を実現する信頼性の高いＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを得ることができる。

（第７の実施形態）
以下、第７の実施形態について説明する。本実施形態では、第５の実施形態と同様にＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを作製するが、一対の突起物の形成位置が異なる点で第５の実施形態と相違する。なお、第５の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴと対応する構成部材等については、同符号を付して詳しい説明を省略する。
図２７〜図２８は、第７の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。

先ず、第５の実施形態と同様に、図１（ａ）〜図２（ｂ）、及び図２１（ｂ）の諸工程を順次行う。このときの様子を図２７（ａ）に示す。ＳｉＣ基板１上に化合物半導体層２が形成され、素子分離構造３が形成され、化合物半導体層２の表面におけるソース電極及びドレイン電極の形成予定位置のキャップ層２ｄに電極溝２Ａ，２Ｂが形成される。更に、電極溝２Ａ，２Ｂを埋め込むソース電極４及びドレイン電極５が形成され、ソース電極４及びドレイン電極５を覆うように、化合物半導体層２の全面にゲート絶縁膜２２が形成される。

続いて、図２７（ｂ）に示すように、ゲート絶縁膜２２上に一対の突起物２１ａ，２１ｂを形成する。
詳細には、先ず、ゲート絶縁膜２２の全面に絶縁物、例えばＨＳＱ（シリコン酸化物）を、スピンコート等を用いて塗布する。シリコン酸化物は、後述する、ゲート電極を形成するための３層の電子線レジストのうちの下層レジストよりも薄い（ゲート電極のファインゲート部分よりも低い）厚み、例えば２００ｎｍ程度の厚みに形成される。シリコン酸化物は、あまり薄いと後述する下層レジストの滑り防止効果を十分に奏することができなくなるため、例えば下層レジストの厚みの１／３以上程度の厚みが確保されることを要する。

ＨＳＱ（シリコン酸化物）を電子線描画及び現像・キュアにより加工し、一対の帯状（ストライプ形状）にシリコン酸化物を残す。以上により、ゲート絶縁膜２２上にシリコン酸化物からなる一対の突起物２１ａ，２１ｂが形成される。突起物２１ａ，２１ｂは、ゲート絶縁膜２２上で素子分離構造３により画定された活性領域外の領域、即ち素子分離構造３の上方に形成される。

一対の突起物は、絶縁物の代わりに、例えば金属材料で形成するようにしても良い。この場合、一対の突起物の形成部位を開口するレジストマスクを形成し、開口を埋め込むようにレジストマスク上に金属材料として例えばＡｌを堆積し、リフトオフでレジストマスク及びその上のＡｌを除去する。以上により、ゲート絶縁膜２２上にＡｌからなる一対の突起物が形成される。

続いて、図２７（ｃ）に示すように、ゲート形成用のレジストマスク２３を形成する。
レジストマスク２３は、３層の電子線レジストで構成される。詳細には、突起物２１ａ，２１ｂを覆うようにゲート絶縁膜２２上に、下層レジスト２３Ａ、中間層レジスト２３Ｂ、及び上層レジスト２３Ｃをスピンコート法により順次塗布する。下層レジスト２３Ａとしては、例えば米国マイクロケム株式会社製の商品名PMMAを用いる。中間層レジスト２３Ｂとしては、例えば米国マイクロケム株式会社製の商品名PMGIを用いる。上層レジスト２３Ｃとしては、例えば日本ゼオン株式会社製の商品名ZEP-520を用いる。下層レジスト２３Ａは、突起物２１ａ，２１ｂを内部に埋め込む厚みに塗布される。

塗布された下層レジスト２３Ａ、中間層レジスト２３Ｂ、及び上層レジスト２３Ｃをプリベークする。その後、上層レジスト２３Ｃに電子線を照射して、ゲート電極形成領域の電流方向に例えば０．８μｍ長の開口用露光を行い、レジストを現像する。現像液としては、例えば日本ゼオン株式会社製の商品名ZEP-SDを用いる。以上により、上層レジスト２３Ｃに０．８μｍ長程度の帯状の開口２３Ｃａが形成される。

次に、現像液として例えば東京応化株式会社製の商品名NMD-Wを用いて、中間層レジスト２３Ｂをウェットエッチングする。ウェットエッチングにより、開口２３Ｃａ端からソース電極４へ向かう方向、ドレイン電極５へ向かう方向に、例えば０．５μｍ程度だけセットバックさせた領域の中間層レジスト１２Ｂが除去され、中間層レジスト１２Ｂに帯状の開口２３Ｂａが形成される。

次に、開口２３Ｃａ及び開口２３Ｂａを通じて下層レジスト１２Ａに電子線を照射して、ゲート電極形成領域の電流方向に例えば０．１μｍ長の開口用露光を行う。下層レジスト２３Ａを現像する。現像液としては、例えば日本ゼオン株式会社製の商品名ZMD-Bを用いる。以上により、下層レジスト２３Ａに０．１μｍ長程度の帯状の開口２３Ａａが形成される。

下層レジスト２３Ａ内には、開口２３Ａａの各側面から離間した部位に突起物２１ａ，２１ｂが埋設されている。
下層レジスト２３Ａに開口２３Ａａを形成した際に、電下層レジスト２３Ａには開口２３Ａａに変形を生ぜしめる内包ストレス（主に、開口径を拡張する引っ張り応力）が生じる。本実施形態では、上記のように下層レジスト２３Ａ内に突起物２１ａ，２１ｂが埋設されている。そのため、内包ストレスが生じても突起物２１ａ，２１ｂにより下層レジスト２３Ａのゲート絶縁膜２２の表面に対する滑りが抑止され、開口２３Ａａは変形することなく形成時の所期の開口状態に保持される。

以上のようにして、開口２３Ａａを有する下層レジスト２３Ａと、開口２３Ｂａを有する中間層レジスト２３Ｂ、開口２３Ｃａを有する上層レジスト２３Ｃとからなるレジストマスク２３が形成される。レジストマスク２３において、開口２３Ａａ、開口２３Ｂａ、及び開口２３Ｃａが連通する開口を２３ａとする。

続いて、図２８（ａ）に示すように、ゲート電極２４を形成する。
詳細には、レジストマスク２３を用いて、開口２３ａ内を含む全面にゲートメタルとして、Ｎｉを１０ｎｍ程度の厚みに、引き続きＡｕを３００ｎｍ程度の厚みに蒸着する。レジストマスク２３上に堆積されるゲートメタルは、図示を省略する。以上により、下層レジスト２３Ａの開口２３Ａａをゲートメタルで埋め込むファインゲート部２４ａと、ファインゲート部２４ａよりも幅広のオーバーゲート部２４ｂとが一体とされたゲート電極２４が形成される。ゲート電極２４は、突起物２１ａ，２１ｂ間でこれらから離間している。

続いて、図２８（ｂ）に示すように、レジストマスク２３を除去する。
詳細には、ＳｉＣ基板１を８０℃に加温したＮ-メチル-ピロリジノン中に浸潤し、レジストマスク２３及び不要なゲートメタルをリフトオフ法により除去する。

突起物２１ａ，２１ｂは、ゲート電極２４の両側でゲート電極２４の長手方向に沿って延在している。突起物２１ａは、素子分離構造３の上方で、ソース電極４の外側に形成される。突起物２１ｂは、素子分離構造３の上方で、ドレイン電極５の外側に形成される。

続いて、図２８（ｃ）に示すように、層間絶縁膜１３を形成する。
詳細には、ゲート電極２４及び突起物２１ａ，２１ｂを埋め込むように、ゲート絶縁膜２２上に絶縁物、例えばシリコン酸化物をＣＶＤ法等により堆積する。これにより、層間絶縁膜１３が形成される。

本実施形態では、層間絶縁膜１３内において、互いに所定距離だけ離間した部位に突起物２１ａ，２１ｂが埋設されている。そのため、ゲート絶縁膜２２と層間絶縁膜１３との間に滑り止めとしてシランカップリング剤等の密着剤を付与することなく、突起物２１ａ，２１ｂにより層間絶縁膜１３のゲート絶縁膜２２に対する滑りが抑止される。これにより、層間絶縁膜１３のゲート絶縁膜２２との密着状態が良好に保持される。

しかる後、ソース電極４及びドレイン電極５、ゲート電極２４の電気的接続等の諸工程を経て、ＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
なお、層間絶縁膜１３を形成することなく、ソース電極４及びドレイン電極５、ゲート電極２４の電気的接続を行うようにしても良い。

本実施形態では、突起物２１ａ，２１ｂを上記のように形成することにより、下層レジスト２３Ａの開口２３Ａａは変形することなく形成時の所期の開口状態に保持される。そのため、サイドゲート部分が形成されることなく、ほぼ所期の設計値通りにゲート電極が形成される。本実施形態により作製されたゲート電極について調べたところ、設計値との差が±５％以内に抑制されており、ゲート電極の形状的異常も見られなかった。

以上説明したように、本実施形態によれば、比較的簡素な構成により、ゲート電極２４等の構造体を設計通りに形成し、高耐圧及び高出力を実現する信頼性の高いＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを得ることができる。

（第８の実施形態）
以下、第８の実施形態について説明する。本実施形態では、第６の実施形態と同様にＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを作製するが、一対の突起物の形成位置が異なる点で第６の実施形態と相違する。なお、第６の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴと対応する構成部材等については、同符号を付して詳しい説明を省略する。
図２９〜図３１は、第８の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。

先ず、第６の実施形態と同様に、図１（ａ）〜図２（ｂ）、及び図２４（ｂ）の諸工程を順次行う。このときの様子を図２９（ａ）に示す。ＳｉＣ基板１上に化合物半導体層２が形成され、素子分離構造３が形成され、化合物半導体層２の表面におけるソース電極及びドレイン電極の形成予定位置のキャップ層２ｄに電極溝２Ａ，２Ｂが形成される。更に、化合物半導体層２の全面にゲート絶縁膜２２が形成される。

続いて、図２９（ｂ）に示すように、ゲート絶縁膜２２上に一対の突起物２１ａ，２１ｂを形成する。
詳細には、先ず、ゲート絶縁膜２２の全面に絶縁物、例えばＨＳＱ（シリコン酸化物）を、スピンコート等を用いて塗布する。シリコン酸化物は、後述する、ゲート電極を形成するための３層の電子線レジストのうちの下層レジストよりも薄い（ゲート電極のファインゲート部分よりも低い）厚み、例えば２００ｎｍ程度の厚みに形成される。シリコン酸化物は、あまり薄いと後述する下層レジストの滑り防止効果を十分に奏することができなくなるため、例えば下層レジストの厚みの１／３以上程度の厚みが確保されることを要する。

ＨＳＱ（シリコン酸化物）を電子線描画及び現像・キュアにより加工し、一対の帯状（ストライプ形状）にシリコン酸化物を残す。以上により、ゲート絶縁膜２２上にシリコン酸化物からなる一対の突起物２１ａ，２１ｂが形成される。突起物２１ａ，２１ｂは、ゲート絶縁膜２２上で素子分離構造３により画定された活性領域外の領域、即ち素子分離構造３の上方に形成される。

一対の突起物は、絶縁物の代わりに、例えば金属材料で形成するようにしても良い。この場合、一対の突起物の形成部位を開口するレジストマスクを形成し、開口を埋め込むようにレジストマスク上に金属材料として例えばＡｌを堆積し、リフトオフでレジストマスク及びその上のＡｌを除去する。以上により、ゲート絶縁膜２２上にＡｌからなる一対の突起物が形成される。

続いて、図２９（ｃ）に示すように、ゲート形成用のレジストマスク２３を形成する。
レジストマスク２３は、３層の電子線レジストで構成される。詳細には、突起物２１ａ，２１ｂを覆うようにゲート絶縁膜２２上に、下層レジスト２３Ａ、中間層レジスト２３Ｂ、及び上層レジスト２３Ｃをスピンコート法により順次塗布する。下層レジスト２３Ａとしては、例えば米国マイクロケム株式会社製の商品名PMMAを用いる。中間層レジスト２３Ｂとしては、例えば米国マイクロケム株式会社製の商品名PMGIを用いる。上層レジスト２３Ｃとしては、例えば日本ゼオン株式会社製の商品名ZEP-520を用いる。下層レジスト２３Ａは、突起物２１ａ，２１ｂを内部に埋め込む厚みに塗布される。

塗布された下層レジスト２３Ａ、中間層レジスト２３Ｂ、及び上層レジスト２３Ｃをプリベークする。その後、上層レジスト２３Ｃに電子線を照射して、ゲート電極形成領域の電流方向に例えば０．８μｍ長の開口用露光を行い、レジストを現像する。現像液としては、例えば日本ゼオン株式会社製の商品名ZEP-SDを用いる。以上により、上層レジスト２３Ｃに０．８μｍ長程度の帯状の開口２３Ｃａが形成される。

次に、現像液として例えば東京応化株式会社製の商品名NMD-Wを用いて、中間層レジスト２３Ｂをウェットエッチングする。ウェットエッチングにより、開口２３Ｃａ端からソース電極４へ向かう方向、ドレイン電極５へ向かう方向に、例えば０．５μｍ程度だけセットバックさせた領域の中間層レジスト２３Ｂが除去され、中間層レジスト２３Ｂに帯状の開口２３Ｂａが形成される。

次に、開口２３Ｃａ及び開口２３Ｂａを通じて下層レジスト１２Ａに電子線を照射して、ゲート電極形成領域の電流方向に例えば０．１μｍ長の開口用露光を行う。下層レジスト２３Ａを現像する。現像液としては、例えば日本ゼオン株式会社製の商品名ZMD-Bを用いる。以上により、下層レジスト２３Ａに０．１μｍ長程度の帯状の開口２３Ａａが形成される。

下層レジスト２３Ａ内には、開口２３Ａａの各側面から離間した部位に突起物２１ａ，２１ｂが埋設されている。
下層レジスト２３Ａに開口２３Ａａを形成した際に、電下層レジスト２３Ａには開口２３Ａａに変形を生ぜしめる内包ストレス（主に、開口径を拡張する引っ張り応力）が生じる。本実施形態では、下層レジスト２３Ａを形成した状態では未だソース電極及びドレイン電極が形成されていないため、下層レジスト２３Ａの内包ストレスの発生は第７の実施形態と場合と比較して顕著となる。

本実施形態では、上記のように下層レジスト２３Ａ内に突起物２１ａ，２１ｂが埋設されている。そのため、内包ストレスが生じても（ソース電極及びドレイン電極が形成されていないために内包ストレスの発生が顕著となっても）、突起物２１ａ，２１ｂにより下層レジスト２３Ａのゲート絶縁膜２２の表面に対する滑りが抑止される。これにより、開口２３Ａａは変形することなく、形成時の所期の開口状態に保持される。

以上のようにして、開口２３Ａａを有する下層レジスト２３Ａと、開口２３Ｂａを有する中間層レジスト２３Ｂ、開口２３Ｃａを有する上層レジスト２３Ｃとからなるレジストマスク２３が形成される。レジストマスク２３において、開口２３Ａａ、開口２３Ｂａ、及び開口２３Ｃａが連通する開口を２３ａとする。

続いて、図３０（ａ）に示すように、ゲート電極２４を形成する。
詳細には、レジストマスク２３を用いて、開口２３ａ内を含む全面にゲートメタルとして、Ｎｉを１０ｎｍ程度の厚みに、引き続きＡｕを３００ｎｍ程度の厚みに蒸着する。レジストマスク１２上に堆積されるゲートメタルは、図示を省略する。以上により、下層レジスト２３Ａの開口２３Ａａをゲートメタルで埋め込むファインゲート部２４ａと、ファインゲート部２４ａよりも幅広のオーバーゲート部２４ｂとが一体とされたゲート電極２４が形成される。ゲート電極２４は、突起物２１ａ，２１ｂ間でこれらから離間している。

続いて、図３０（ｂ）に示すように、レジストマスク２３を除去する。
詳細には、ＳｉＣ基板１を８０℃に加温したＮ-メチル-ピロリジノン中に浸潤し、レジストマスク２３及び不要なゲートメタルをリフトオフ法により除去する。

続いて、図３０（ｃ）に示すように、キャップ層２ｄの電極溝２Ａ，２Ｂを露出させる。
詳細には、保護絶縁膜６をリソグラフィー及びドライエッチングにより加工し、ゲート絶縁膜２２にキャップ層２ｄの電極溝２Ａ，２Ｂを露出させる開口２２ａ，２２ｂを形成する。
リソグラフィーに用いたレジストは、酸素プラズマを用いたアッシング処理又は薬液を用いたウェット処理により除去される。

続いて、図３１（ａ）に示すように、ソース電極４及びドレイン電極５を形成する。
電極材料として例えばＴｉ／Ａｌ（下層がＴｉ、上層がＡｌ）を用いる。電極形成には、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体層２上に塗布し、電極溝２Ａ，２Ｂを開口するレジストマスクを形成する。このレジストマスクを用いて、例えば蒸着法により、Ｔｉ／Ａｌを堆積する。Ｔｉの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、庇構造のレジストマスク及びその上に堆積したＴｉ／Ａｌを除去する。その後、ＳｉＣ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃、例えば５５０℃程度で熱処理し、残存したＴｉ／Ａｌをキャップ層２ｄとオーミックコンタクトさせる。なお、Ｔｉ／Ａｌが熱処理を行わずともキャップ層２ｄとオーミックコンタクトする場合には、当該熱処理を行わなくても良い。以上により、電極溝２Ａ，２ＢをＴｉ／Ａｌの下部で埋め込むソース電極４及びドレイン電極５が形成される。

突起物２１ａ，２１ｂは、ゲート電極２４の両側でゲート電極２４の長手方向に沿って延在している。突起物２１ａは、素子分離構造３の上方で、ソース電極４の外側に形成される。突起物２１ｂは、素子分離構造３の上方で、ドレイン電極５の外側に形成される。

続いて、図３１（ｂ）に示すように、層間絶縁膜１３を形成する。
詳細には、ゲート電極２４及び突起物２１ａ，２１ｂを埋め込むように、ゲート絶縁膜２２上に絶縁物、例えばシリコン酸化物をＣＶＤ法等により堆積する。これにより、層間絶縁膜１３が形成される。

本実施形態では、層間絶縁膜１３内において、互いに所定距離だけ離間した部位に突起物２１ａ，２１ｂが埋設されている。そのため、従来のようにゲート絶縁膜２２と層間絶縁膜１３との間に滑り止めとしてシランカップリング剤等の密着剤を付与することなく、突起物２１ａ，２１ｂにより層間絶縁膜１３のゲート絶縁膜２２に対する滑りが抑止される。これにより、層間絶縁膜１３のゲート絶縁膜２２との密着状態が良好に保持される。

しかる後、ソース電極４及びドレイン電極５、ゲート電極２４の電気的接続等の諸工程を経て、ＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
なお、層間絶縁膜１３を形成することなく、ソース電極４及びドレイン電極５、ゲート電極２４の電気的接続を行うようにしても良い。

本実施形態では、突起物２１ａ，２１ｂを上記のように形成することにより、下層レジスト２３Ａの開口２３Ａａは変形することなく形成時の所期の開口状態に保持される。そのため、サイドゲート部分が形成されることなく、ほぼ所期の設計値通りにゲート電極が形成される。本実施形態により作製されたゲート電極について調べたところ、設計値との差が±５％以内に抑制されており、ゲート電極の形状的異常も見られなかった。

以上説明したように、本実施形態によれば、比較的簡素な構成により、ゲート電極２４等の構造体を設計通りに形成し、高耐圧及び高出力を実現する信頼性の高いＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを得ることができる。

第１〜第８の実施形態では、突起物として、ゲート電極８又はゲート電極２４の両側に夫々１つの突起物を設ける場合を例示したが、この態様に限定されるものではない。例えば、突起物７ａ，７ｂと突起物２１ａ，２１ｂを共に設けることも可能である。また、ゲート電極８又はゲート電極２４の両側に夫々複数の突起物を並列して設けることも考えられる。これらの態様では、レジストマスク１１や下層レジスト１２Ａ，２３Ａの滑りを更に確実に防止し、層間絶縁膜１３を更に確実に安定形成することができる。

（第９の実施形態）
本実施形態では、第１〜第８の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを備えた電源装置を開示する。
図３２は、第９の実施形態による電源装置の概略構成を示す結線図である。

本実施形態による電源装置は、高圧の一次側回路３１及び低圧の二次側回路３２と、一次側回路３１と二次側回路３２との間に配設されるトランス３３とを備えて構成される。
一次側回路３１は、交流電源３４と、いわゆるブリッジ整流回路３５と、複数（ここでは４つ）のスイッチング素子３６ａ，３６ｂ，３６ｃ，３６ｄとを備えて構成される。また、ブリッジ整流回路３５は、スイッチング素子３６ｅを有している。
二次側回路３２は、複数（ここでは３つ）のスイッチング素子３７ａ，３７ｂ，３７ｃを備えて構成される。

本実施形態では、一次側回路３１のスイッチング素子３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅが、第１〜第３の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴとされている。一方、二次側回路３２のスイッチング素子３７ａ，３７ｂ，３７ｃは、シリコンを用いた通常のＭＩＳ・ＦＥＴとされている。

本実施形態によれば、比較的簡素な構成により、ゲート電極等の構造体を設計通りに形成し、高耐圧及び高出力を実現する信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴを電源装置に適用する。これにより、信頼性の高い大電力の電源装置が実現する。

（第１０の実施形態）
本実施形態では、第１〜第８の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを備えた高周波増幅器を開示する。
図３３は、第１０の実施形態による高周波増幅器の概略構成を示す結線図である。

本実施形態による高周波増幅器は、ディジタル・プレディストーション回路４１と、ミキサー４２ａ，４２ｂと、パワーアンプ４３とを備えて構成される。
ディジタル・プレディストーション回路４１は、入力信号の非線形歪みを補償するものである。ミキサー４２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ４３は、交流信号とミキシングされた入力信号を増幅するものであり、第１〜第３の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを有している。なお図３３では、例えばスイッチの切り替えにより、出力側の信号をミキサー４２ｂで交流信号とミキシングしてディジタル・プレディストーション回路４１に送出できる構成とされている。

本実施形態では、比較的簡素な構成により、ゲート電極等の構造体を設計通りに形成し、高耐圧及び高出力を実現する信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴを高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。

（他の実施形態）
第１〜第１０の実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示した。化合物半導体装置としては、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ以外にも、以下のようなＨＥＭＴに適用できる。

・その他のＨＥＭＴ例１
本例では、化合物半導体装置として、ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを開示する。
ＩｎＡｌＮとＧａＮは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上述した第１〜第１０の実施形態では、電子走行層がｉ−ＧａＮ、中間層がＡｌＮ、電子供給層がｎ−ＩｎＡｌＮ、キャップ層がｎ−ＧａＮで形成される。必要に応じてキャップ層のｎ−ＧａＮは省略できる。また、この場合のピエゾ分極がほとんど発生しないため、２次元電子ガスは主にＩｎＡｌＮの自発分極により発生する。

本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、ゲート電極等の構造体を設計通りに形成し、高耐圧及び高出力を実現する信頼性の高いＩｎＡｌＮ／ＧａＮ・ＨＥＭＴが実現する。

・その他のＨＥＭＴ例２
本例では、化合物半導体装置として、ＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
ＧａＮとＩｎＡｌＧａＮは、後者の方が前者よりも格子定数が小さい化合物半導体である。この場合、上述した第１〜第１０の実施形態では、電子走行層がｉ−ＧａＮ、中間層がｉ−ＩｎＡｌＧａＮ、電子供給層がｎ−ＩｎＡｌＧａＮ、キャップ層がｎ⁺−ＧａＮで形成される。必要に応じてキャップ層のｎ-ＧａＮは省略できる。

本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、ゲート電極等の構造体を設計通りに形成し、高耐圧及び高出力を実現する信頼性の高いＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。

以下、半導体装置及びその製造方法の諸態様を付記としてまとめて記載する。

（付記１）半導体層と、
前記半導体層の上方に形成された第１の電極と、
前記半導体層の上方で前記第１の電極の両側に形成された一対の第２の電極と、
前記半導体層の上方で前記第１の電極の両側に形成された一対の突起物と
を含むことを特徴とする半導体装置。

（付記２）前記突起物は、前記第１の電極の長手方向に沿った帯状に形成されていることを特徴とする付記１に記載の半導体装置。

（付記３）前記半導体層上に前記突起物を覆う層間絶縁膜が形成されていることを特徴とする付記１又は２に記載の半導体装置。

（付記４）前記突起物は、絶縁材料又は金属材料からなることを特徴とする付記１〜３のいずれか１項に記載の半導体装置。

（付記５）前記半導体層の上方に活性領域が画定されており、
前記第１の電極及び前記第２の電極は、前記活性領域内に形成されており、
前記突起物は、前記活性領域内で前記第１の電極と前記第２の電極との間に形成されていることを特徴とする付記１〜４のいずれか１項に記載の半導体装置。

（付記６）前記半導体層の上方に活性領域が画定されており、
前記第１の電極及び前記第２の電極は、前記活性領域内に形成されており、
前記突起物は、前記活性領域外に形成されていることを特徴とする付記１〜４のいずれか１項に記載の半導体装置。

（付記７）前記第１の電極は、前記半導体層の表面と直接的に接触していることを特徴とする付記１〜６のいずれか１項に記載の半導体装置。

（付記８）前記第１の電極は、前記半導体層上に絶縁膜を介して形成されていることを特徴とする付記１〜６のいずれか１項に記載の半導体装置。

（付記９）半導体層を形成する工程と、
前記半導体層の上方に一対の突起物を形成する工程と、
前記半導体層の上方で前記突起物の全面を覆うように、前記突起物間で前記突起物から離間した部位に開口を有するレジストマスクを形成する工程と
を含むことを特徴とする半導体装置の製造方法。

（付記１０）前記突起物は、前記第１の電極の長手方向に沿った帯状に形成されることを特徴とする付記９に記載の半導体装置の製造方法。

（付記１１）前記レジストマスクを形成した後、前記レジストマスクの前記開口を埋め込むように前記レジストマスク上に第１の電極を形成する工程と、
を更に含むことを特徴とする付記９又は１０に記載の半導体装置の製造方法。

（付記１２）前記半導体層の上方に活性領域が画定されており、
前記突起物は、前記第１の電極と共に前記活性領域内に形成されることを特徴とする付記９〜１１のいずれか１項に記載の半導体装置の製造方法。

（付記１３）前記半導体層の上方に活性領域が画定されており、
前記第１の電極は、前記活性領域内に形成され、
前記突起物は、前記活性領域外に形成されることを特徴とする付記９〜１２のいずれか１項に記載の半導体装置の製造方法。

（付記１４）前記半導体層の上方に、一対の第２の電極を形成する工程を更に含むことを特徴とする付記９〜１３のいずれか１項に記載の半導体装置の製造方法。

（付記１５）前記第２の電極は、前記第１の電極を形成して前記レジストマスクを除去した後、前記第１の電極の両側に形成されることを特徴とする付記１４に記載の半導体装置の製造方法。

（付記１６）変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源回路であって、
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
半導体層と、
前記半導体層の上方に形成された第１の電極と、
前記半導体層の上方で前記第１の電極の両側に形成された一対の第２の電極と、
前記半導体層の上方で前記第１の電極の両側に形成された一対の突起物と
を含むことを特徴とする電源回路。

（付記１７）入力した高周波電圧を増幅して出力する高周波増幅器であって、
トランジスタを有しており、
前記トランジスタは、
半導体層と、
前記半導体層の上方に形成された第１の電極と、
前記半導体層の上方で前記第１の電極の両側に形成された一対の第２の電極と、
前記半導体層の上方で前記第１の電極の両側に形成された一対の突起物と
を含むことを特徴とする高周波増幅器。

１ ＳｉＣ基板
２ 化合物半導体層
２ａ バッファ層
２ｂ 電子走行層
２ｃ 電子供給層
２ｄ キャップ層
３ 素子分離構造
２Ａ，２Ｂ 電極溝
４ ソース電極
５ ドレイン電極
６ 保護絶縁膜
６ａ，６ｂ，６ｃ，１０ａ，１０ｂ，１１ａ，１２Ａａ，１２Ｂａ，１２Ｃａ，２３Ａａ，２３Ｂａ，２３Ｃａ，２２ａ，２２ｂ 開口
７ａ，７ｂ，２１ａ，２１ｂ 突起物
８，２４ ゲート電極
８ａ，２４ａ ファインゲート
８ｂ，２４ｂ オーバーゲート
１０，１１，１２，２３ レジストマスク
１１，１２，１３ レジストマスク
１２Ａ，２３Ａ 下層レジスト
１２Ｂ，２３Ｂ 中間層レジスト
１２Ｃ，２３Ｃ 上層レジスト
１１ｂ，１２Ａｂ サイド開口
１３ 層間絶縁膜
２２ ゲート絶縁膜
３１ 一次側回路
３２ 二次側回路
３３ トランス
３４ 交流電源
３５ ブリッジ整流回路
３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅ，３７ａ，３７ｂ，３７ｃ スイッチング素子
４１ ディジタル・プレディストーション回路
４２ａ，４２ｂ ミキサー
４３ パワーアンプ

Claims (8)

1. 半導体層と、
   前記半導体層の表面を覆う絶縁膜と、
   前記半導体層の上方に形成された第１の電極と、
   前記半導体層の上方で前記第１の電極の両側に形成された一対の第２の電極と、
   前記第１の電極の両側で、前記第１の電極及び前記第２の電極から離れた前記絶縁膜上の位置で前記絶縁膜と接触して形成された一対の突起物と
   を含み、
   前記半導体層の上方に活性領域が画定されており、
   前記第１の電極及び前記第２の電極は、前記活性領域内に形成されており、
   前記突起物は、前記活性領域外に形成されていることを特徴とする半導体装置。
2. 前記突起物は、前記第１の電極の長手方向に沿った帯状に形成されていることを特徴とする請求項１に記載の半導体装置。
3. 前記半導体層上に前記突起物を覆う層間絶縁膜が形成されていることを特徴とする請求項１又は２に記載の半導体装置。
4. 半導体層を形成する工程と、
   前記半導体層の表面を覆う絶縁膜を形成する工程と、
   前記絶縁膜上に前記絶縁膜と接触する一対の突起物を形成する工程と、
   前記絶縁膜上で前記絶縁膜と接触し、前記突起物の全面を覆うように、前記突起物間で前記突起物から離間した部位に開口を有するレジストマスクを形成する工程と
   を含むことを特徴とする半導体装置の製造方法。
5. 前記レジストマスクを形成した後、前記レジストマスクの前記開口を埋め込むように前記レジストマスク上に第１の電極を形成する工程を更に含むことを特徴とする請求項４に記載の半導体装置の製造方法。
6. 前記突起物は、前記第１の電極の長手方向に沿った帯状に形成されることを特徴とする請求項５に記載の半導体装置の製造方法。
7. 前記半導体層の上方に、一対の第２の電極を形成する工程を更に含むことを特徴とする請求項４〜６のいずれか１項に記載の半導体装置の製造方法。
8. 前記第２の電極は、前記第１の電極を形成して前記レジストマスクを除去した後、前記第１の電極の両側に形成されることを特徴とする請求項７に記載の半導体装置の製造方法。

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