JPS60254666A - Ｆｅｔの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はＦＥＴ　（電界効果形トランジスター）の製造
方法、特にＦＥＴの電極の自己整合的形成方法に係る。

ＦＥＴ　においてゲート電極とソース電極の間の距離が
大きいと、両電極間の抵抗が大きくなシ、相互コンダク
タンス（ｇｍ）が低下し、ＦＥＴの特性、特に高周波特
性が悪くなる。そこで、ゲート電極とソース電極の間の
距離を短縮する目的でセルフアライメント（自己整合）
技術を利用したＦＥＴ　の製造方法が活発に提案されて
いる。

従来の技術 従来の代表的なＦＥＴの製造方法を第２図を参照して説
明する。例えば、半絶縁性基板１上にエピタキシャル成
長したＱａＡｓ層２０層面０表面ミニウム層３を厚さ０
．５μｍ程度形成する。その上にレジスト４を塗布し、
パターニングする（第２図Ａ）。パターニングしたレジ
スト４をマスクとしてリン酸系エツチング液などでアル
ミニウム層３をコントロールエッチする。このコントロ
ールエッチでレジスト４の傘の下までアルミニウムをエ
ッチし、ゲート電極３１を形成する（第２図Ｂ）。

次いで、全面にＡｕＱｅ／Ａｕなどを厚さ０．２μｍ程
度蒸着すると、レジスト４がキャップになシ、ソース電
極５とドレイン電極６をレジスト４と整合して形成でき
る（第２図Ｃ）。その後、レジスト４をその上のＡｕＧ
ｅ／Ａｕ層７とともに除去する（第２図Ｄ）。

発明が解決しようとする問題点 上記の方法では、ソース電極とゲート電極の間隔をアル
ミニウムのサイドエッチ量によって制御するが、アルミ
ニウムのコントロールエッチは制御が困難であシ、エツ
チングむらが生じるという欠点がある。しかも、上記方
法では、ソース電極およびドレイン電極のコンタクトを
オーミックにするためにアニールする際に、ゲート電極
のショットキー特性が変化しないことが必要であシ、ゲ
ート電極材料としてはアルミニウム以外の材料が使用で
きなかった。

問題点を解決するための手段 本発明は、上記問題点を解決するために、電極間隔の制
御を絶縁膜のサイドエツチングで行なうことによって、
精度よく、制御も容易にする。また、ゲート電極を高融
点金趙またはそのシリサイドで構成し、かつセルフアラ
イメント型にするために、金属マスクを使用する。

作用 絶縁物のサイドエツチングは粘性の小さいエツチング液
で行なうことができるので、反応律速でオシ、エツチン
グむらがなく、かつ制御も容易である。この点、アルミ
ニウムのサイドエツチングは粘性の大きい熱リン酸（た
とえば５０°Ｃ）等のエツチング液を用いる必要がある
ために、拡散律速であシ、エツチングむらの発生や制御
が困難である原因になっていた。また、高融点金属やそ
のシリサイドはスパッタリング等で被着を行なうが、そ
のとき基板がかなシ加熱され、普通の絶縁物やレジスト
等は変形してしまい、高融点金属やそのシリサイドのだ
めのセル７アライメント技術用マスクとして使用できな
いが、白金やモリブデン等の金属層はマスクとして使用
できる。

実施例 第１図を参照して本発明によるＦＥＴの製造方法の実施
例について説明する。

第１図Ａにおいて、ＱａＡｓ半導体本体ｌｌ上にｓ　ｉ
ｏ、膜１２を厚さ０．５μｍ程度被着した上に、レジス
ト１３を塗布し、ゲート電極の形状（ゲート長２μｍ）
にパターニングしてから、全面に白金（Ｐｔ）層を厚さ
０．２μｍ程度に被着する。

第１図Ｂにおいて、レジスト１３をその上のｐｔ層とも
ども除去した後、フッ酸系エツチング液（たとえばＩ　
ＨＦ＋１０　ＮＨ４Ｆ　）を用い、残ったｐｔ層１４を
マスクとして、ＳｉＯ□膜１２全１２性コントロールエ
ツチングする。５１０２膜１２は容易にコントロールエ
ツチングできるので、このときマスク１４の窓の形状に
８１０２膜１２を開孔するのみならず、横方向にもサイ
ドエツチングによって開口部がマスク１４の下側に幅０
．５μｍ程度入り込むまでエツチングす石。

第１図Ｃにおいて、チタン（Ｔｉ）やタングステン（Ｗ
）のような高融点金属またはそのシリサイド、例えばＴ
ｉ（１５ａ、１５ｂ）を全面にスパッタリングで厚さ０
．３μｍ程度被着する。このとき、ｐｔ層１４はマスク
として働き、５１０２膜１２の開口内のＱａＡｓ層１１
上にｐｔ層１４の窓の形状に整合してＴｉ層１５ｂが被
着され、ゲート電極を形成する。

第１図りにおいて、全面にレジスト１６をスピンコード
すると、レジストは１１層１５ａ、ｐｔ層１４．５ｉｎ
２膜１２の窓あるいは開口とゲート電極１５　ｂ、　Ｇ
ａＡ３本体１１によって包囲される凹所を埋め、１１層
１５ａ上に形成されるレジスト層１６は頂面が平坦にな
る。

第１図Ｅにおいて、レジスト層１６上から全面をイオン
ビームエツチングすると、レジスト層１６．１１層１５
ａそしてｐｔ層１４が連続的に異方性エツチングされる
。そして、５１０２膜１２が露出するところでイオンビ
ームエラチングラ停止すると、５１０２膜１２の前記開
口部、即ち第１図Ｂでエツチングした部分のレジスト１
６′は残る。

このレジスト１６′はＳ　ｔｏ、膜１２とほぼ同じ高さ
の頂面を有し、内部にゲート電極１５ｂを包含している
。

第１図Ｆにおいて、ＳｌＯ□膜１２全１２チングして除
去し、ＱａＡｓ本体１１の表面を露出させ、そして逆三
角形状に残ったレジスト１６／をマスクとしてＧａＡｓ
本体１１上にＡｕＧｅ／Ａｕ層１７ａ。

１７ｂ、１７Ｃを厚さ０．３μｍ程度に被着する。

第１図Ｇにおいて、レジスト１６′をその上のＡｕＱｅ
／Ａｕ層１７ｃとともにエツチングして除去してから、
アニーリングしてソース電極１７ａ１ドレイン電極１７
ｂのオーミックコンタクトを補償する。こうして、ソー
ス電極１７ａとゲート電極１５ｂ１ならびにドレイン電
極１７ｂとゲート電極１５ｂの間隔は約肌５μｍにコン
トロールして形成できる。

発明の効果 本発明によ、Ａ７、ＦＥＴにおいて、ソース・ゲート間
の距離を短縮するセルフアライメント技術の制御性が優
れ、かつ高融点金属およびそのシリサイドでゲートを構
成することができる。

【図面の簡単な説明】

第１図は本発明の実施例における製造工程中のＦＥＴ　
の要部断面図、第２図は従来例における製造工程中のＦ
ＥＴの要部断面図である。 ２・・・ＧａＡｓ層、３・・・Ｍ層、３′・・・ゲート
電極、４・・・レジスト、５・・・ソース電極、６・・
・ドレイン電極；１１−−・ＧａＡｓ本体、１２　・８
１Ｏ，膜、１３−・・レジスト層、１４・−Ｐｔ層、１
５ａ、１５ｂ−・Ｔｉ層（１５ｂ・・・ゲート電極）、
１６　、１６’・・・レジスト層、１７　ａ　、　１７
　ｂ　、　１７　ｃ＝−ＡｕＧｅ／Ａｕ層（１７ａ・・
・ソース電極、１７ｂ・・・ドレイン電極）。 特許出願人 富士通株式会社 特許出願代理人 弁理士　青　木　朗 弁理士　西舘和之 弁理士　内田幸男 弁理士　山　口　昭　之 第１図 （Ａ） （Ｂ） （Ｃ） 第１図 （Ｄ） （Ｅ） （Ｆ） （Ｇ） 第２図 （Ａ） （Ｂ） （Ｃ）

Claims (1)

1. 【特許請求の範囲】 １、半導体本体上に絶縁膜を形成する工程、該絶縁膜上
   に所定形状の窓を有する第１の金属層を形成する工程、 該第１の金属層をマスクとして前記絶縁膜を等方性エツ
   チングし、該絶縁膜に前記第１の金属層の前記窓よシ大
   きい開口を形成する工程、前記第１の金属層上ならびに
   該第１の金属層の前記窓を介して前記絶縁膜の前記開口
   内に露出した前記半導体本体上に高融点金属またはその
   シリサイド層を被着し、前記半導体本体上に前記第１の
   金属層の前記窓の形状と整合した高融点金属またはその
   シリサイドからなるゲート電極を形成する工程、 前記高融点金属またはそのシリサイド層の被着後に前記
   ゲート電極上に存在する凹所な含め前記高融点金属また
   はそのシリサイド層上に樹脂を塗布してその頂面を平坦
   化する工程、 該樹脂層、前記高融点金属またはそのシリサイド層およ
   び前記第１の金属層を連続的に異方性エツチングし、よ
   って前記絶縁膜を露出させ、同時に該絶縁膜の前記開口
   内に前記ゲート電極を包囲した前記樹脂を残す工程、 前記絶縁層を除去する工程、 残存した前記樹脂をマスクとして前記半導体本体上に第
   ２の金属層を被着し、該樹脂の形状−と整合してソース
   電極およびドレイン電極を形成する工程、および 前記樹脂を除去する工程、 を含むことを特徴とするＦＥＴの製造方法。