JPS60254666A - Fetの製造方法 - Google Patents
Fetの製造方法Info
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- JPS60254666A JPS60254666A JP10947084A JP10947084A JPS60254666A JP S60254666 A JPS60254666 A JP S60254666A JP 10947084 A JP10947084 A JP 10947084A JP 10947084 A JP10947084 A JP 10947084A JP S60254666 A JPS60254666 A JP S60254666A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はFET (電界効果形トランジスター)の製造
方法、特にFETの電極の自己整合的形成方法に係る。
方法、特にFETの電極の自己整合的形成方法に係る。
FET においてゲート電極とソース電極の間の距離が
大きいと、両電極間の抵抗が大きくなシ、相互コンダク
タンス(gm)が低下し、FETの特性、特に高周波特
性が悪くなる。そこで、ゲート電極とソース電極の間の
距離を短縮する目的でセルフアライメント(自己整合)
技術を利用したFET の製造方法が活発に提案されて
いる。
大きいと、両電極間の抵抗が大きくなシ、相互コンダク
タンス(gm)が低下し、FETの特性、特に高周波特
性が悪くなる。そこで、ゲート電極とソース電極の間の
距離を短縮する目的でセルフアライメント(自己整合)
技術を利用したFET の製造方法が活発に提案されて
いる。
従来の技術
従来の代表的なFETの製造方法を第2図を参照して説
明する。例えば、半絶縁性基板1上にエピタキシャル成
長したQaAs層20層面0表面ミニウム層3を厚さ0
.5μm程度形成する。その上にレジスト4を塗布し、
パターニングする(第2図A)。パターニングしたレジ
スト4をマスクとしてリン酸系エツチング液などでアル
ミニウム層3をコントロールエッチする。このコントロ
ールエッチでレジスト4の傘の下までアルミニウムをエ
ッチし、ゲート電極31を形成する(第2図B)。
明する。例えば、半絶縁性基板1上にエピタキシャル成
長したQaAs層20層面0表面ミニウム層3を厚さ0
.5μm程度形成する。その上にレジスト4を塗布し、
パターニングする(第2図A)。パターニングしたレジ
スト4をマスクとしてリン酸系エツチング液などでアル
ミニウム層3をコントロールエッチする。このコントロ
ールエッチでレジスト4の傘の下までアルミニウムをエ
ッチし、ゲート電極31を形成する(第2図B)。
次いで、全面にAuQe/Auなどを厚さ0.2μm程
度蒸着すると、レジスト4がキャップになシ、ソース電
極5とドレイン電極6をレジスト4と整合して形成でき
る(第2図C)。その後、レジスト4をその上のAuG
e/Au層7とともに除去する(第2図D)。
度蒸着すると、レジスト4がキャップになシ、ソース電
極5とドレイン電極6をレジスト4と整合して形成でき
る(第2図C)。その後、レジスト4をその上のAuG
e/Au層7とともに除去する(第2図D)。
発明が解決しようとする問題点
上記の方法では、ソース電極とゲート電極の間隔をアル
ミニウムのサイドエッチ量によって制御するが、アルミ
ニウムのコントロールエッチは制御が困難であシ、エツ
チングむらが生じるという欠点がある。しかも、上記方
法では、ソース電極およびドレイン電極のコンタクトを
オーミックにするためにアニールする際に、ゲート電極
のショットキー特性が変化しないことが必要であシ、ゲ
ート電極材料としてはアルミニウム以外の材料が使用で
きなかった。
ミニウムのサイドエッチ量によって制御するが、アルミ
ニウムのコントロールエッチは制御が困難であシ、エツ
チングむらが生じるという欠点がある。しかも、上記方
法では、ソース電極およびドレイン電極のコンタクトを
オーミックにするためにアニールする際に、ゲート電極
のショットキー特性が変化しないことが必要であシ、ゲ
ート電極材料としてはアルミニウム以外の材料が使用で
きなかった。
問題点を解決するための手段
本発明は、上記問題点を解決するために、電極間隔の制
御を絶縁膜のサイドエツチングで行なうことによって、
精度よく、制御も容易にする。また、ゲート電極を高融
点金趙またはそのシリサイドで構成し、かつセルフアラ
イメント型にするために、金属マスクを使用する。
御を絶縁膜のサイドエツチングで行なうことによって、
精度よく、制御も容易にする。また、ゲート電極を高融
点金趙またはそのシリサイドで構成し、かつセルフアラ
イメント型にするために、金属マスクを使用する。
作用
絶縁物のサイドエツチングは粘性の小さいエツチング液
で行なうことができるので、反応律速でオシ、エツチン
グむらがなく、かつ制御も容易である。この点、アルミ
ニウムのサイドエツチングは粘性の大きい熱リン酸(た
とえば50°C)等のエツチング液を用いる必要がある
ために、拡散律速であシ、エツチングむらの発生や制御
が困難である原因になっていた。また、高融点金属やそ
のシリサイドはスパッタリング等で被着を行なうが、そ
のとき基板がかなシ加熱され、普通の絶縁物やレジスト
等は変形してしまい、高融点金属やそのシリサイドのだ
めのセル7アライメント技術用マスクとして使用できな
いが、白金やモリブデン等の金属層はマスクとして使用
できる。
で行なうことができるので、反応律速でオシ、エツチン
グむらがなく、かつ制御も容易である。この点、アルミ
ニウムのサイドエツチングは粘性の大きい熱リン酸(た
とえば50°C)等のエツチング液を用いる必要がある
ために、拡散律速であシ、エツチングむらの発生や制御
が困難である原因になっていた。また、高融点金属やそ
のシリサイドはスパッタリング等で被着を行なうが、そ
のとき基板がかなシ加熱され、普通の絶縁物やレジスト
等は変形してしまい、高融点金属やそのシリサイドのだ
めのセル7アライメント技術用マスクとして使用できな
いが、白金やモリブデン等の金属層はマスクとして使用
できる。
実施例
第1図を参照して本発明によるFETの製造方法の実施
例について説明する。
例について説明する。
第1図Aにおいて、QaAs半導体本体ll上にs i
o、膜12を厚さ0.5μm程度被着した上に、レジス
ト13を塗布し、ゲート電極の形状(ゲート長2μm)
にパターニングしてから、全面に白金(Pt)層を厚さ
0.2μm程度に被着する。
o、膜12を厚さ0.5μm程度被着した上に、レジス
ト13を塗布し、ゲート電極の形状(ゲート長2μm)
にパターニングしてから、全面に白金(Pt)層を厚さ
0.2μm程度に被着する。
第1図Bにおいて、レジスト13をその上のpt層とも
ども除去した後、フッ酸系エツチング液(たとえばI
HF+10 NH4F )を用い、残ったpt層14を
マスクとして、SiO□膜12全12性コントロールエ
ツチングする。5102膜12は容易にコントロールエ
ツチングできるので、このときマスク14の窓の形状に
8102膜12を開孔するのみならず、横方向にもサイ
ドエツチングによって開口部がマスク14の下側に幅0
.5μm程度入り込むまでエツチングす石。
ども除去した後、フッ酸系エツチング液(たとえばI
HF+10 NH4F )を用い、残ったpt層14を
マスクとして、SiO□膜12全12性コントロールエ
ツチングする。5102膜12は容易にコントロールエ
ツチングできるので、このときマスク14の窓の形状に
8102膜12を開孔するのみならず、横方向にもサイ
ドエツチングによって開口部がマスク14の下側に幅0
.5μm程度入り込むまでエツチングす石。
第1図Cにおいて、チタン(Ti)やタングステン(W
)のような高融点金属またはそのシリサイド、例えばT
i(15a、15b)を全面にスパッタリングで厚さ0
.3μm程度被着する。このとき、pt層14はマスク
として働き、5102膜12の開口内のQaAs層11
上にpt層14の窓の形状に整合してTi層15bが被
着され、ゲート電極を形成する。
)のような高融点金属またはそのシリサイド、例えばT
i(15a、15b)を全面にスパッタリングで厚さ0
.3μm程度被着する。このとき、pt層14はマスク
として働き、5102膜12の開口内のQaAs層11
上にpt層14の窓の形状に整合してTi層15bが被
着され、ゲート電極を形成する。
第1図りにおいて、全面にレジスト16をスピンコード
すると、レジストは11層15a、pt層14.5in
2膜12の窓あるいは開口とゲート電極15 b、 G
aA3本体11によって包囲される凹所を埋め、11層
15a上に形成されるレジスト層16は頂面が平坦にな
る。
すると、レジストは11層15a、pt層14.5in
2膜12の窓あるいは開口とゲート電極15 b、 G
aA3本体11によって包囲される凹所を埋め、11層
15a上に形成されるレジスト層16は頂面が平坦にな
る。
第1図Eにおいて、レジスト層16上から全面をイオン
ビームエツチングすると、レジスト層16.11層15
aそしてpt層14が連続的に異方性エツチングされる
。そして、5102膜12が露出するところでイオンビ
ームエラチングラ停止すると、5102膜12の前記開
口部、即ち第1図Bでエツチングした部分のレジスト1
6′は残る。
ビームエツチングすると、レジスト層16.11層15
aそしてpt層14が連続的に異方性エツチングされる
。そして、5102膜12が露出するところでイオンビ
ームエラチングラ停止すると、5102膜12の前記開
口部、即ち第1図Bでエツチングした部分のレジスト1
6′は残る。
このレジスト16′はS to、膜12とほぼ同じ高さ
の頂面を有し、内部にゲート電極15bを包含している
。
の頂面を有し、内部にゲート電極15bを包含している
。
第1図Fにおいて、SlO□膜12全12チングして除
去し、QaAs本体11の表面を露出させ、そして逆三
角形状に残ったレジスト16/をマスクとしてGaAs
本体11上にAuGe/Au層17a。
去し、QaAs本体11の表面を露出させ、そして逆三
角形状に残ったレジスト16/をマスクとしてGaAs
本体11上にAuGe/Au層17a。
17b、17Cを厚さ0.3μm程度に被着する。
第1図Gにおいて、レジスト16′をその上のAuQe
/Au層17cとともにエツチングして除去してから、
アニーリングしてソース電極17a1ドレイン電極17
bのオーミックコンタクトを補償する。こうして、ソー
ス電極17aとゲート電極15b1ならびにドレイン電
極17bとゲート電極15bの間隔は約肌5μmにコン
トロールして形成できる。
/Au層17cとともにエツチングして除去してから、
アニーリングしてソース電極17a1ドレイン電極17
bのオーミックコンタクトを補償する。こうして、ソー
ス電極17aとゲート電極15b1ならびにドレイン電
極17bとゲート電極15bの間隔は約肌5μmにコン
トロールして形成できる。
発明の効果
本発明によ、A7、FETにおいて、ソース・ゲート間
の距離を短縮するセルフアライメント技術の制御性が優
れ、かつ高融点金属およびそのシリサイドでゲートを構
成することができる。
の距離を短縮するセルフアライメント技術の制御性が優
れ、かつ高融点金属およびそのシリサイドでゲートを構
成することができる。
第1図は本発明の実施例における製造工程中のFET
の要部断面図、第2図は従来例における製造工程中のF
ETの要部断面図である。 2・・・GaAs層、3・・・M層、3′・・・ゲート
電極、4・・・レジスト、5・・・ソース電極、6・・
・ドレイン電極;11−−・GaAs本体、12 ・8
1O,膜、13−・・レジスト層、14・−Pt層、1
5a、15b−・Ti層(15b・・・ゲート電極)、
16 、16’・・・レジスト層、17 a 、 17
b 、 17 c=−AuGe/Au層(17a・・
・ソース電極、17b・・・ドレイン電極)。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西舘和之 弁理士 内田幸男 弁理士 山 口 昭 之 第1図 (A) (B) (C) 第1図 (D) (E) (F) (G) 第2図 (A) (B) (C)
の要部断面図、第2図は従来例における製造工程中のF
ETの要部断面図である。 2・・・GaAs層、3・・・M層、3′・・・ゲート
電極、4・・・レジスト、5・・・ソース電極、6・・
・ドレイン電極;11−−・GaAs本体、12 ・8
1O,膜、13−・・レジスト層、14・−Pt層、1
5a、15b−・Ti層(15b・・・ゲート電極)、
16 、16’・・・レジスト層、17 a 、 17
b 、 17 c=−AuGe/Au層(17a・・
・ソース電極、17b・・・ドレイン電極)。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西舘和之 弁理士 内田幸男 弁理士 山 口 昭 之 第1図 (A) (B) (C) 第1図 (D) (E) (F) (G) 第2図 (A) (B) (C)
Claims (1)
- 【特許請求の範囲】 1、半導体本体上に絶縁膜を形成する工程、該絶縁膜上
に所定形状の窓を有する第1の金属層を形成する工程、 該第1の金属層をマスクとして前記絶縁膜を等方性エツ
チングし、該絶縁膜に前記第1の金属層の前記窓よシ大
きい開口を形成する工程、前記第1の金属層上ならびに
該第1の金属層の前記窓を介して前記絶縁膜の前記開口
内に露出した前記半導体本体上に高融点金属またはその
シリサイド層を被着し、前記半導体本体上に前記第1の
金属層の前記窓の形状と整合した高融点金属またはその
シリサイドからなるゲート電極を形成する工程、 前記高融点金属またはそのシリサイド層の被着後に前記
ゲート電極上に存在する凹所な含め前記高融点金属また
はそのシリサイド層上に樹脂を塗布してその頂面を平坦
化する工程、 該樹脂層、前記高融点金属またはそのシリサイド層およ
び前記第1の金属層を連続的に異方性エツチングし、よ
って前記絶縁膜を露出させ、同時に該絶縁膜の前記開口
内に前記ゲート電極を包囲した前記樹脂を残す工程、 前記絶縁層を除去する工程、 残存した前記樹脂をマスクとして前記半導体本体上に第
2の金属層を被着し、該樹脂の形状−と整合してソース
電極およびドレイン電極を形成する工程、および 前記樹脂を除去する工程、 を含むことを特徴とするFETの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10947084A JPS60254666A (ja) | 1984-05-31 | 1984-05-31 | Fetの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10947084A JPS60254666A (ja) | 1984-05-31 | 1984-05-31 | Fetの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60254666A true JPS60254666A (ja) | 1985-12-16 |
Family
ID=14511046
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10947084A Pending JPS60254666A (ja) | 1984-05-31 | 1984-05-31 | Fetの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60254666A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110326090A (zh) * | 2017-02-27 | 2019-10-11 | 三菱电机株式会社 | 半导体装置及其制造方法 |
-
1984
- 1984-05-31 JP JP10947084A patent/JPS60254666A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110326090A (zh) * | 2017-02-27 | 2019-10-11 | 三菱电机株式会社 | 半导体装置及其制造方法 |
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