JPWO2017199747A1 - 多層基板及び多層基板の製造方法 - Google Patents

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Abstract

導体層間で短絡が発生することが抑制できる多層基板及び多層基板の製造方法を提供することである。
本発明に係る多層基板は、第２の絶縁体層及び第１の絶縁体層が積層方向の一方側から他方側へと積層された構造を有する素体と、第１の絶縁体層の積層方向の一方側の主面上に設けられており、かつ、めっき層を含む第１の導体層と、第２の絶縁体層の積層方向の一方側の主面上に設けられている第２の導体層と、を備えており、第１の導体層は、第１の接続部及び第１の回路部を含んでおり、第２の導体層は、第２の接続部及び第２の回路部を含んでおり、第１の接続部と第２の接続部とは互いに接続されており、第１の回路部は、積層方向から見たときに、第２の回路部と重なる重複領域を有しており、第１の接続部において第２の接続部と接続されている部分の最大厚みは、重複領域の最大厚みよりも大きいこと、を特徴とする。

Description

本発明は、多層基板及び多層基板の製造方法、特に、めっきにより形成される導体層を備えた多層基板及び多層基板の製造方法に関する。
従来の多層基板に関する発明としては、例えば、特許文献１に記載の平面コイルが知られている。該平面コイルでは、２層の樹脂層と２つの配線とを備えている。２層の樹脂層は、上下方向に積層されている。２つの配線は、２層の樹脂層内に設けられており、めっきにより形成されている。また、２つの配線は、上側から見たときに、渦巻形状をなしており、互いに重なり合う領域内に設けられている。そして、２つの配線の中心は互いに接続されている。
特許第５８３９５３５号
ところで、特許文献１に記載の平面コイルでは、配線がめっきにより形成されている。めっきにより形成された配線は、大きな厚みを有している。更に、２つの配線は、上側から見たときに、重なり合う領域内に設けられている。そのため、２つの配線の上下方向の間隔が小さくなり、２つの配線が短絡するおそれがある。
そこで、本発明の目的は、導体層間の短絡の発生を抑制できる多層基板及び多層基板の製造方法を提供することである。
本発明の第１の形態である多層基板は、第１の絶縁体層及び第２の絶縁体層を含む複数の絶縁体層の積層体であって、該第２の絶縁体層及び該第１の絶縁体層がこの順に積層方向の一方側から他方側へと積層された構造を有する素体と、前記第１の絶縁体層の前記積層方向の一方側の主面上に設けられており、かつ、めっき層を含む第１の導体層と、前記第２の絶縁体層の前記積層方向の一方側の主面上に設けられている第２の導体層と、を備えており、前記第１の導体層は、第１の接続部、及び、信号の伝送経路である第１の回路部を含んでおり、前記第２の導体層は、第２の接続部、及び、信号の伝送経路である第２の回路部を含んでおり、前記第１の接続部と前記第２の接続部とは互いに接続されており、前記第１の回路部は、前記積層方向から見たときに、前記第２の回路部と重なる重複領域を有しており、前記第１の接続部において前記第２の接続部と接続されている部分の最大厚みは、前記重複領域の最大厚みよりも大きいこと、を特徴とする。
本発明の第２の形態である多層基板は、第１の絶縁体層、第２の絶縁体層及び第３の絶縁体層を含む複数の絶縁体層の積層体であって、該第２の絶縁体層、該第３の絶縁体層及び該第１の絶縁体層がこの順に積層方向の一方側から他方側へと積層された構造を有する素体と、前記第１の絶縁体層の前記積層方向の一方側の主面上に設けられており、かつ、めっき層を含む第１の導体層と、前記第２の絶縁体層の前記積層方向の他方側の主面上に設けられている第２の導体層と、を備えており、前記第１の導体層は、第１の接続部、及び、信号の伝送経路である第１の回路部を含んでおり、前記第２の導体層は、第２の接続部、及び、信号の伝送経路である第２の回路部を含んでおり、前記第１の接続部と前記第２の接続部とは互いに接続されており、前記第１の回路部は、前記積層方向から見たときに、前記第２の回路部と重なる重複領域を有しており、前記第１の接続部において前記第２の接続部と接続されている部分の最大厚みは、前記重複領域の最大厚みよりも大きいこと、を特徴とする。
本発明の第１の形態である多層基板の製造方法は、第１の絶縁体層及び第２の絶縁体層を含む複数の絶縁体層の積層体であって、該第２の絶縁体層及び該第１の絶縁体層がこの順に積層方向の一方側から他方側へと積層された構造を有する素体と、前記第１の絶縁体層の前記積層方向の一方側の主面上に設けられており、かつ、めっき層を含む第１の導体層と、前記第２の絶縁体層の前記積層方向の一方側の主面上に設けられている第２の導体層と、を備えており、前記第１の導体層は、第１の接続部、及び、信号の伝送経路である第１の回路部を含んでおり、前記第２の導体層は、第２の接続部、及び、信号の伝送経路である第２の回路部を含んでいる、多層基板の製造方法であって、第１のマザー絶縁体層の前記積層方向の一方側の主面上に複数の前記第１の導体層を電解めっき処理を含む工程により形成する工程と、第２のマザー絶縁体層の前記積層方向の一方側の主面上に複数の前記第２の導体層を形成する工程と、前記第２のマザー絶縁体層に前記第１の接続部と前記第２の接続部とを接続するための複数の層間接続部を形成する工程と、前記第２の絶縁体層及び前記第１の絶縁体層をこの順に前記積層方向の一方側から他方側へと積層してマザー素体を形成する工程と、前記マザー素体をカットして、複数の前記素体を形成する工程と、を備えており、前記複数の第１の導体層を形成する工程では、複数の前記第１の接続部が複数の前記第１の回路部よりも、前記積層方向から見たときに、前記第１のマザー絶縁体層の外縁の近くに位置するように、前記複数の第１の導体層が配列されること、を特徴とする。
本発明の第２の形態である多層基板の製造方法は、第１の絶縁体層、第２の絶縁体層及び第３の絶縁体層を含む複数の絶縁体層の積層体であって、該第２の絶縁体層、該第３の絶縁体層及び該第１の絶縁体層がこの順に積層方向の一方側から他方側へと積層された構造を有する素体と、前記第１の絶縁体層の前記積層方向の一方側の主面上に設けられており、かつ、めっき層を含む第１の導体層と、前記第２の絶縁体層の前記積層方向の他方側の主面上に設けられている第２の導体層と、を備えており、前記第１の導体層は、第１の接続部、及び、信号の伝送経路である第１の回路部を含んでおり、前記第２の導体層は、第２の接続部、及び、信号の伝送経路である第２の回路部を含んでいる、多層基板の製造方法であって、第１のマザー絶縁体層の前記積層方向の一方側の主面上に複数の前記第１の導体層をめっき処理を含む工程により形成する工程と、第２のマザー絶縁体層の前記積層方向の一方側の主面上に複数の前記第２の導体層を形成する工程と、複数の前記第１の接続部と複数の前記第２の接続部とが接続されるように、前記第２の絶縁体層、前記第３の絶縁体層及び前記第１の絶縁体層をこの順に積層してマザー素体を形成する工程と、前記マザー素体をカットして、複数の前記素体を形成する工程と、を備えており、前記複数の第１の導体層を形成する工程では、複数の前記第１の接続部が複数の前記第１の回路部よりも、前記積層方向から見たときに、前記第１のマザー絶縁体層の外縁の近くに位置するように、前記複数の第１の導体層が配列されること、を特徴とする。
本発明によれば、導体層間の短絡の発生を抑制できる。
図１は、多層基板１０，１０ａの外観斜視図である。 図２Ａは、多層基板１０の分解斜視図である。 図２Ｂは、多層基板１０を分解した状態での断面構造図である。 図３は、多層基板１０を上側から透視した図である。 図４は、絶縁体層１６を上側から見た図である。 図５は、多層基板１０の製造時の工程断面図である。 図６は、多層基板１０の製造時の工程断面図である。 図７は、多層基板１０の製造時の工程断面図である。 図８Ａは、多層基板１０の製造時の工程断面図である。 図８Ｂは、多層基板１０の製造時の工程断面図である。 図８Ｃは、多層基板１０の製造時の工程断面図である。 図９は、マザー絶縁体層１１６を上側から見た図である。 図１０は、マザー絶縁体層１１８を上側から見た図である。 図１１は、多層基板１０の製造時の工程断面図である。 図１２は、多層基板１０ａの分解斜視図である。 図１３は、多層基板１０ａを分解した状態での断面構造図である。 図１４は、多層基板１０ａの製造時の工程断面図である。 図１５は、多層基板１０ａの製造時の工程断面図である。 図１６は、多層基板１０ｂを分解した状態での断面構造図である。
以下に、本発明の実施形態に係る多層基板及び多層基板の製造方法について図面を参照しながら説明する。
（多層基板の構成）
以下に、一実施形態に係る多層基板の構成について図面を参照しながら説明する。図１は、多層基板１０，１０ａの外観斜視図である。図２Ａは、多層基板１０の分解斜視図である。図２Ｂは、多層基板１０を分解した状態での断面構造図である。図３は、多層基板１０を上側から透視した図である。図３では、導体層５０，５２を示してある。図４は、絶縁体層１６を上側から見た図である。以下では、多層基板１０の積層方向を上下方向と定義する。また、多層基板１０を上側から見たときに、長辺が延在する方向を左右方向と定義し、短辺が延在する方向を前後方向と定義する。上下方向、左右方向及び前後方向は互いに直交している。また、ここでの上下方向、左右方向及び前後方向は、一例であり、多層基板１０の使用時における上下方向、左右方向及び前後方向と一致している必要はない。
多層基板１０は、例えば、携帯電話等の電子機器内に用いられる。多層基板１０は、図１ないし図４に示すように、素体１２、外部電極４０，４２、導体層５０，５２及びビアホール導体ｖ１〜ｖ６を備えている。
素体１２は、上側から見たときに、長方形状をなす板状部材であり、可撓性を有する。素体１２の長辺は、上側から見たときに、左右方向に延在している。素体１２の短辺は、上側から見たときに、前後方向に延在している。ただし、素体１２の形状は、一例であり、例示したものに限らない。
また、素体１２は、絶縁体層１４，１６，１８，１９（絶縁体層１６が第１の絶縁体層の一例、絶縁体層１８が第２の絶縁体層の一例）を含んでいる。素体１２は、絶縁体層１９，１８，１６，１４が上側から下側へ（積層方向の一方側から他方側への一例）とこの順に積層された積層体の構造を有している。絶縁体層１４，１６，１８の材料は、熱可塑性樹脂であり、例えば、液晶ポリマーである。絶縁体層１９の材料は、例えば、エポキシ樹脂（レジスト）である。ただし、絶縁体層１４，１６，１８，１９の材料は、一例であり、例示したものに限らない。
導体層５０（第１の導体層の一例）は、絶縁体層１６の上面上（積層方向の一方側の主面の一例）に設けられており、図２Ｂに示すように、下地層５０ａ及びめっき層５０ｂを含んでいる。下地層５０ａは、絶縁体層１６の上面上に直接に形成されている導体層である。また、下地層５０ａの厚みは実質的に均一である。以下では、厚みとは、導体層や絶縁体層の上下方向の厚みを意味する。下地層５０ａの材料は、例えば、Ｃｕである。めっき層５０ｂは、下地層５０ａ上に設けられている導体層である。めっき層５０ｂは、下地層５０ａを下地電極として電解めっきにより成長した導体層である。めっき層５０ｂの材料は、例えば、Ｃｕである。ただし、下地層５０ａ及びめっき層５０ｂの材料は、一例であり、例示したものに限らない。
また、導体層５０は、図２Ａに示すように、回路部２０、接続部２４，２６，２８及びリード部３４，３６，３８を含んでいる。接続部２４，２６，２８（第１の接続部の一例）は、上側から見たときに、長方形状を有しており、絶縁体層１６の上面の左側の短辺に沿って、前側から後ろ側へとこの順に並んでいる。リード部３４，３６，３８はそれぞれ、接続部２４，２６，２８に接続され、かつ、上側から見たときに、絶縁体層１６の左側の短辺（外縁の一例）に引き出されている。リード部３４，３６，３８はそれぞれ、リード部３４，３６，３８の右端において接続部２４，２６，２８に接続されているが、それ以外の箇所において他の導体と接続されていない。そのため、リード部３４，３６，３８は、信号の伝送経路ではない。
回路部２０（第１の回路部の一例）は、信号の伝送経路であり、コイルを構成するコイル導体の一部である。ただし、回路部２０は、コイル以外の構成（例えば、配線）であってもよい。また、回路部２０は、導体層５０と導体層５２とがビアホール導体等の層間接続導体により接続されない箇所である。ここで、接続部２４，２６，２８も信号の伝送経路である。そこで、回路部２０と接続部２４，２６，２８との区別は、導体層５０と導体層５２とが接続される箇所であるか否かにより判断する。
回路部２０は、上側から見たときに、長方形状の環の一部が切り欠かれた形状を有している。より詳細には、導体層５０は、上側から見たときに、絶縁体層１６の上面の４つの辺と平行な４つの辺を有している。ただし、導体層５０の左側の短辺の前半分が切り欠かれている。以下では、導体層５０の反時計回り方向の上流側の端部を上流端と呼び、導体層５０の反時計回り方向の下流側の端部を下流端と呼ぶ。導体層５０の上流端は、接続部２４に接続されている。導体層５０の下流端は、接続部２６に接続されている。
以下では、図２Ｂに示すように、下地層５０ａにおいて回路部２０に属する部分を下地部２０ａと呼び、めっき層５０ｂにおいて回路部２０に属する部分をめっき部２０ｂと呼ぶ。下地層５０ａにおいて接続部２４，２６，２８に属する部分をそれぞれ下地部２４ａ，２６ａ，２８ａと呼び、めっき層５０ｂにおいて接続部２４，２６，２８に属する部分をめっき部２４ｂ，２６ｂ，２８ｂと呼ぶ。下地層５０ａにおいてリード部３４，３６，３８に属する部分を下地部３４ａ，３６ａ，３８ａと呼び、めっき層５０ｂにおいてリード部３４，３６，３８に属する部分をめっき部３４ｂ，３６ｂ，３８ｂと呼ぶ。ただし、図２Ｂでは、下地部３４ａ，３８ａ及びめっき部３４ｂ，３８ｂは図示されていない。
導体層５２（第２の導体層の一例）は、絶縁体層１８の上面上（積層方向の一方側の主面の一例）に設けられており、導体層５０とは異なり１層構造を有している。よって、導体層５２は、絶縁体層１６の上面上に直接に形成されている導体層である。そのため、導体層５２の厚みは導体層５０の厚みよりも小さく、さらに正確には導体層５０の最小厚みよりも小さい。また、導体層５２の厚みは実質的に均一である。導体層５２の材料は、例えば、Ｃｕである。ただし、導体層５２は、導体層５０と同じように２層構造を有していてもよい。また、導体層５２の材料は、一例であり、例示したものに限らない。
また、導体層５２は、回路部２２及び接続部３０，３２を含んでいる。接続部３０，３２（第２の接続部の一例）は、上側から見たときに、長方形状を有しており、絶縁体層１８の上面の左側の短辺に沿って、前側から後ろ側へとこの順に並んでいる。また、接続部３０，３２はそれぞれ、上側から見たときに、接続部２６，２８と一致した状態で重なっている。
回路部２２（第２の回路部の一例）は、信号の伝送経路であり、コイルを構成するコイル導体の一部である。ただし、回路部２２は、コイル以外の構成（例えば、配線）であってもよい。また、回路部２２は、導体層５０と導体層５２とがビアホール導体等の層間接続導体により接続されない箇所である。ここで、接続部３０，３２も信号の伝送経路である。そこで、回路部２２と接続部３０，３２との区別は、導体層５０と導体層５２とが接続される箇所であるか否かにより判断する。
回路部２２は、上側から見たときに、長方形状の環の一部が切り欠かれた形状を有している。より詳細には、導体層５２は、上側から見たときに、絶縁体層１８の上面の４つの辺と平行な４つの辺を有している。ただし、導体層５２の左側の短辺の後ろ半分が切り欠かれている。以下では、導体層５２の反時計回り方向の上流側の端部を上流端と呼び、導体層５２の反時計回り方向の下流側の端部を下流端と呼ぶ。導体層５２の上流端は、接続部３０に接続されている。導体層５２の下流端は、接続部３２に接続されている。
外部電極４０，４２は、絶縁体層１４の下面上に設けられており、下側から見たときに、長方形状を有している。外部電極４０は、下側から見たときに、絶縁体層１４の下面の左前の角に設けられている。外部電極４２は、下側から見たときに、絶縁体層１４の下面の左後ろの角に設けられている。外部電極４０は、上側から見たときに、接続部２４と重なっている。外部電極４２は、上側から見たときに、接続部２８，３２と重なっている。外部電極４０，４２の材料は、例えば、Ｃｕである。また、外部電極４０，４２の表面には、ＮｉめっきやＳｎめっきが施されていてもよい。ただし、外部電極４０，４２の材料は、一例であり、例示したものに限らない。
ビアホール導体ｖ１は、絶縁体層１６を上下方向に貫通している。ビアホール導体ｖ５は、絶縁体層１４を上下方向に貫通している。ビアホール導体ｖ１，ｖ５は、連続して連なることにより、接続部２４と外部電極４０とを接続している。ビアホール導体ｖ２は、絶縁体層１８を上下方向に貫通しており、接続部２６と接続部３０とを接続している。ビアホール導体ｖ３は、絶縁体層１８を上下方向に貫通しており、接続部２８と接続部３２とを接続している。ビアホール導体ｖ４は、絶縁体層１６を上下方向に貫通している。ビアホール導体ｖ６は、絶縁体層１４を上下方向に貫通している。ビアホール導体ｖ４，ｖ６は、連続して連なることにより、接続部２８と外部電極４２とを接続している。以上のように、導体層５０と導体層５２とは、接続部２６，３０においてビアホール導体ｖ２を介して互いに接続されていると共に、接続部２８，３２においてビアホール導体ｖ３を介して互いに接続されている。また、接続部２６と接続部３０とがビアホール導体ｖ２により接続されることにより、回路部２０と回路部２２とが電気的に直列に接続される。これにより、回路部２０，２２、接続部２６，３０及びビアホール導体ｖ２は、螺旋状のコイルを構成している。ビアホール導体ｖ１〜ｖ６の材料は、例えば、Ｃｕ，Ｓｎ，Ａｇ等である。ビアホール導体ｖ１〜ｖ６の材料は、一例であり、例示したものに限らない。
ここで、回路部２０と回路部２２との位置関係について図３及び図４を参照しながらより詳細に説明する。回路部２０と回路部２２とは、上側から見たときに、図３のクロスハッチングが施されている部分において重なり合っている。具体的には、回路部２０と回路部２２とは、上側から見たときに、前側の長辺、右側の短辺及び後ろ側の長辺において重なり合っている。更に、回路部２０と回路部２２とは、上側から見たときに、回路部２０の下流端近傍と回路部２２の上流端近傍とにおいても重なり合っている。以下では、上側から見たときに、回路部２０において回路部２２と重なっている部分を重複領域８０と呼ぶ。よって、回路部２０は、重複領域８０を有している。
また、接続部２６，２８において接続部３０，３２と接続されている部分（すなわち、接続部２６，２８においてビアホール導体ｖ２，ｖ３が接続されている部分）及びリード部３６，３８の最大厚みは、図２Ｂに示すように、重複領域８０の最大厚みよりも大きい。本実施形態では、接続部２６，２８において接続部３０，３２と接続されている部分及びリード部３６，３８の最大厚みは、図２Ｂに示すように、回路部２０の最大厚みよりも大きい。接続部２６，２８にはそれぞれ、ビアホール導体ｖ２，ｖ３が接続されている。ただし、ビアホール導体ｖ２，ｖ３は、接続部２６，２８とは別の構成である。よって、接続部２６，２８において接続部３０，３２と接続されている部分の厚みとは、絶縁体層１６の上面から絶縁体層１８の下面（すなわち、ビアホール導体ｖ２，ｖ３の下端）までの間に存在している導体層の厚みを意味し、最大厚みとは、その厚みのうち最大の厚みである。
また、接続部２６，２８の最大厚みは、回路部２０の最大厚み（特に、重複領域８０の厚み）よりも大きい。すなわち、接続部２６，２８において接続部３０，３２と接続されている部分以外の部分の厚みも、回路部２０の厚み（特に、重複領域８０の厚み）よりも大きい。更に、リード部３６，３８の厚みは、接続部２６，２８の厚みよりも大きい。このように、多層基板１０では、導体層５０の厚みは、左側から右側に行くにしたがって、減少している。
また、接続部２４及びリード部３４の最大厚みは、図２Ｂに示すように、回路部２０の最大厚み（特に、重複領域８０の厚み）よりも大きい。更に、リード部３４の最大厚みは、接続部２４の最大厚みよりも大きい。
（多層基板の製造方法）
以下に、多層基板１０の製造方法について図面を参照しながら説明する。図５ないし図８Ｃ及び図１１は、多層基板１０の製造時の工程断面図である。図９は、マザー絶縁体層１１６を上側から見た図である。図１０は、マザー絶縁体層１１８を上側から見た図である。
まず、図５に示すように、上面の全面を覆うＣｕ箔１５２を備えた液晶ポリマーからなるマザー絶縁体層１１８（第２のマザー絶縁体層の一例）を準備する。以下では、マザー絶縁体層とは、上側から見たときに、複数の絶縁体層が配列された大判の絶縁体層を意味する。Ｃｕ箔１５２は、例えば、薄いＣｕの金属箔をマザー絶縁体層１１８の上面に張り付けることで形成されてもよいし、めっき等によりマザー絶縁体層１１８の上面上にＣｕの金属膜を形成することによって形成されてもよい。なお、マザー絶縁体層１１８の上面上に、Ｃｕ以外の金属膜や金属箔を形成してもよい。
次に、図６及び図１０に示すように、フォトリソグラフィ工程により、複数の導体層５２（複数の第２の導体層の一例）をマザー絶縁体層１１８の上面上に形成する。具体的には、Ｃｕ箔１５２上に、導体層５２と同じ形状のレジストを印刷する。そして、Ｃｕ箔１５２に対してエッチング処理を施すことにより、レジストにより覆われていない部分のＣｕ箔１５２を除去する。その後、レジストを除去する。これにより、図１０に示すように、１０個の導体層５２がマザー絶縁体層１１８の上面上に形成される。３つの導体層５２がマザー絶縁体層１１８の後ろ側の短辺に沿って左右方向に並ぶように配列される。また、３つの導体層５２がマザー絶縁体層１１８の前側の短辺に沿って左右方向に並ぶように配列される。また、２つの導体層５２がマザー絶縁体層１１８の右側の長辺に沿って前後方向に並ぶように配列される。また、２つの導体層５２がマザー絶縁体層１１８の左側の長辺に沿って前後方向に並ぶように配列される。この際、接続部３０，３２（複数の第２の接続部の一例）が回路部２２よりもマザー絶縁体層１１８の外縁の近くに位置するように、１０個の導体層５２が配列される。
次に、図７に示すように、マザー絶縁体層１１８にビアホール導体ｖ２，ｖ３（図７には、ビアホール導体ｖ３は図示せず、複数の層間接続部の一例）を形成する。具体的には、マザー絶縁体層１１８の下面においてビアホール導体ｖ２，ｖ３が形成される位置に対してレーザービームを照射し、ビアホールを形成する。この後、ビアホールに対して、Ｃｕを主成分とする導電性ペーストを充填する。
次に、図８Ａに示すように、上面の全面を覆うＣｕ箔１５０を備えた液晶ポリマーからなるマザー絶縁体層１１６（第１のマザー絶縁体層の一例）を準備する。Ｃｕ箔１５０は、例えば、薄いＣｕの金属箔をマザー絶縁体層１１６の上面に張り付けることで形成されてもよいし、めっき等によりマザー絶縁体層１１６の上面上にＣｕの金属膜を形成することによって形成されてもよい。なお、マザー絶縁体層１１８の上面上に、Ｃｕ以外の金属膜や金属箔を形成してもよい。
次に、図８Ｂ及び図９に示すように、フォトリソグラフィ工程により、複数の下地層５０ａをマザー絶縁体層１１６の上面上に形成する。具体的には、Ｃｕ箔１５０上に、下地層５０ａと同じ形状のレジストを印刷する。そして、Ｃｕ箔１５０に対してエッチング処理を施すことにより、レジストにより覆われていない部分のＣｕ箔１５０を除去する。その後、レジストを除去する。これにより、図９に示すように、１０個の下地層５０ａがマザー絶縁体層１１６の上面上に形成される。３つの下地層５０ａがマザー絶縁体層１１６の後ろ側の短辺に沿って左右方向に並ぶように配列される。また、３つの下地層５０ａがマザー絶縁体層１１６の前側の短辺に沿って左右方向に並ぶように配列される。また、２つの下地層５０ａがマザー絶縁体層１１６の右側の長辺に沿って前後方向に並ぶように配列される。また、２つの下地層５０ａがマザー絶縁体層１１６の左側の長辺に沿って前後方向に並ぶように配列される。この際、接続部２４，２６，２８（複数の第１の接続部の一例）の下地部２４ａ，２６ａ，２８ａが回路部２０の下地部２０ａよりもマザー絶縁体層１１６の外縁の近くに位置するように、１０個の導体層が配列される。更に、複数の下地層５０ａは、図９に示すように、リード部１６０ａを含んでいる。リード部１６０ａは、複数の接続部２４，２６，２８の下地部２４ａ，２６ａ，２８ａとマザー絶縁体層１１６の外縁との間に設けられており、マザー絶縁体層１１６の外縁に沿った長方形状を有している。
次に、マザー絶縁体層１１６にビアホール導体ｖ１，ｖ４を形成する。具体的には、マザー絶縁体層１１６の下面においてビアホール導体ｖ１，ｖ４が形成される位置に対してレーザービームを照射し、ビアホールを形成する。この後、ビアホールに対して、Ｃｕを主成分とする導電性ペーストを充填する。
次に、図８Ｃに示すように、下地層５０ａを下地電極として、電解めっきにより（すなわち、めっき処理を施して）、Ｃｕを材料とするめっき層５０ｂを形成する。この際、リード部１６０ａ（図８Ｃには図示せず）を介して給電を行う。これにより、マザー絶縁体層１１６の上面上にめっき層５０ｂを含む複数の導体層５０（複数の第１の導体層の一例）が形成される。また、導体層５０においてリード部１６０ａに相対的に近い部分には相対的に厚いめっき層５０ｂが形成され、導体層５０においてリード部１６０ａに相対的に遠い部分には相対的に薄いめっき層５０ｂが形成される。これにより、リード部３４，３６，３８の厚みが最も大きく、回路部２０の厚みが最も小さくなる。
なお、接続部２４，２６，２８の厚み及びリード部３４，３６，３８の厚みを回路部２０の厚みよりも大きくするために、回路部２０の下地部２０ａ上にマスクを施した状態でめっき処理を行ってもよい。その後、マスクを除去して、再度、めっき処理を行う。これにより、めっき部２４ｂ，２６ｂ，２８ｂ，３４ｂ，３６ｂ，３８ｂの厚みは、めっき部２０ｂの厚みより大きくなる。
次に、マザー絶縁体層１１４に外部電極４０，４２及びビアホール導体ｖ５，ｖ６を形成する。ただし、外部電極４０，４２及びビアホール導体ｖ５，ｖ６の形成工程は、導体層５２及びビアホール導体ｖ２，ｖ３と同じであるので、これ以上の説明を省略する。
次に、図１１に示すように、マザー絶縁体層１１８，１１６，１１４を上側から下側へとこの順に積層し、加熱処理及び加圧処理を施してこれらを圧着する。これにより、マザー絶縁体層１１４，１１６，１１８は、加熱処理により軟化する。この後、マザー絶縁体層１１４，１１６，１１８は、冷却されて固化することにより、互いに接合される。また、ビアホール内の導電性ペーストが加熱により固化し、ビアホール導体ｖ１〜ｖ６が形成される。
次に、導体層５２及び絶縁体層１８の上面を覆うように、エポキシ樹脂を塗布して絶縁体層１９を形成する。これにより、マザー素体１１２が形成される。
最後に、マザー素体１１２をカットして複数の素体１２を形成する。この際、上側から見たときに、マザー素体１１２の外縁近傍をカットすることにより、長方形状のリード部を切り落とす。以上の工程を経て、多層基板１０が完成する。
（効果）
以上のように構成された多層基板１０によれば、導体層５０と導体層５２との間の短絡の発生を抑制できる。より詳細には、接続部２６，２８において接続部３０，３２と接続されている部分及びリード部３６，３８の最大厚みは、図２Ｂに示すように、重複領域８０の最大厚みよりも大きい。換言すれば、重複領域８０は薄く形成されている。これにより、回路部２０と回路部２２との間隔が小さくなり過ぎることが抑制され、回路部２０と回路部２２との間で短絡が発生することが抑制される。
また、多層基板１０によれば、導体層５０と導体層５２との接続信頼性が向上する。より詳細には、接続部２６，２８において接続部３０，３２と接続されている部分及びリード部３６，３８の最大厚みは、図２Ｂに示すように、重複領域８０の最大厚みよりも大きい。換言すれば、接続部２６，２８において接続部３０，３２と接続されている部分は厚く形成されている。これにより、図１１に示す圧着工程において、回路部２０が絶縁体層１８の下面に接触する前に、ビアホール導体ｖ２，ｖ３の下端が接続部２６，２８に接触するようになる。よって、ビアホール導体ｖ２，ｖ３と接続部２６，２８とに対して長い時間にわたって大きな圧力が加わるようになる。その結果、ビアホール導体ｖ２，ｖ３と接続部２６，２８とがそれぞれより確実に接続されるようになる。以上より、多層基板１０によれば、導体層５０と導体層５２との接続信頼性が向上する。
また、多層基板１０の製造方法によれば、接続部２６，２８の厚み及びリード部３６，３８の厚みを回路部２０の厚みよりも大きくすることができる。より詳細には、下地層５０ａを下地電極として、電解めっきにより（すなわち、めっき処理を施して）、Ｃｕを材料とするめっき層５０ｂを形成する。この際、リード部１６０ａを介して給電を行う。導体層５０においてリード部１６０ａに相対的に近い部分には相対的に厚いめっき層５０ｂが形成され、導体層５０においてリード部１６０ａに相対的に遠い部分には相対的に薄いめっき層５０ｂが形成される。これにより、リード部３６，３８の厚みが最も大きく、回路部２０の厚みが最も小さくなる。その結果、多層基板１０の製造方法によれば、接続部２６，２８の最大厚み及びリード部３６，３８の最大厚みを回路部２０の最大厚みよりも大きくすることができる。
（第１の変形例）
以下に、第１の変形例に係る多層基板１０ａ及び多層基板１０ａの製造方法について図面を参照しながら説明する。図１２は、多層基板１０ａの分解斜視図である。図１３は、多層基板１０ａを分解した状態での断面構造図である。
多層基板１０ａは、絶縁体層２００，２０２，２０４を更に備えている点、及び、導体層５２が絶縁体層１８の下面上に設けられている点において多層基板１０と相違する。以下に、かかる相違点を中心に、多層基板１０ａについて説明する。
多層基板１０ａの導体層５２は、絶縁体層１８の下面上に設けられており、多層基板１０の導体層５２と同じ形状を有している。ただし、多層基板１０ａの導体層５２は、下地層５２ａ及びめっき層５２ｂを含む２層構造を有している。また、導体層５２は、リード部３３６，３３８を更に含んでいる。リード部３３６，３３８はそれぞれ、接続部３０，３２に接続されていると共に、絶縁体層１８の下面の左側の短辺に引き出されている。また、以下では、上側から見たときに、回路部２２において回路部２０と重なっている部分を重複領域３８０と呼ぶ。よって、回路部２２は、重複領域３８０を有している。重複領域８０は、重複領域８０と同じ形状を有している。
また、接続部３０，３２において接続部２６，２８と接続されている部分（すなわち、接続部３０，３２において導電性接着材２０６，２０８が接続されている部分）及びリード部３３６，３３８の最大厚みは、図１３に示すように、重複領域３８０の最大厚みよりも大きい。本実施形態では、接続部３０，３２において接続部２６，２８と接続されている部分及びリード部３３６，３３８の最大厚みは、図１３に示すように、回路部２２の最大厚みよりも大きい。
また、接続部３０，３２の最大厚みは、回路部２２の最大厚み（特に、重複領域３８０の厚み）よりも大きい。すなわち、接続部３０，３２において接続部２６，２８と接続されている部分以外の部分の厚みも、回路部２２の厚み（特に、重複領域３８０の厚み）よりも大きい。更に、リード部３３６，３３８の厚みは、接続部３０，３２の厚みよりも大きい。このように、多層基板１０ａでは、導体層５２の厚みは、左側から右側に行くにしたがって、減少している。
多層基板１０ａの素体１２は、絶縁体層１４，１６，１８，２００，２０２，２０４（絶縁体層２００が第３の絶縁体層の一例）を含んでいる。素体１２は、絶縁体層１８，２０２，２０４，２００，１６，１４が上側から下側へとこの順に積層された構造を有する。
絶縁体層２０２は、絶縁体層１８の上面及び導体層５２を覆うように設けられている。ただし、図１３に示すように、接続部３０，３２は、絶縁体層２０２の下面から露出している。
絶縁体層２００は、絶縁体層１６の下面及び導体層５０を覆うように設けられている。ただし、図１３に示すように、接続部２４，２６，２８は、絶縁体層２００の上面から露出している。絶縁体層２００，２０２の材料は、例えば、エポキシ樹脂である。
絶縁体層２０４は、絶縁体層２００が設けられた絶縁体層１６と絶縁体層２０２が設けられた絶縁体層１８とを接着するための接着層である。絶縁体層２０４の材料は、例えば、エポキシ樹脂である。
また、多層基板１０ａは、導電性接着材２０６，２０８を更に備えている。導電性接着材２０６は、絶縁体層２０４を上下方向に貫通しており、上側から見たときに、接続部２６，３０と重なっている。これにより、導電性接着材２０６は、接続部２６と接続部３０とを接続している。導電性接着材２０８は、絶縁体層２０４を上下方向に貫通しており、上側から見たときに、接続部２８，３２と重なっている。これにより、導電性接着材２０８は、接続部２８と接続部３２とを接続している。導電性接着材２０６，２０８は、例えば、樹脂中に金属粒子が分散された構造を有する。導電性接着材２０６，２０８としては、例えば、異方性導電膜等を用いることができる。多層基板１０ａのその他の構成は、多層基板１０と同じであるので説明を省略する。
次に、多層基板１０ａの製造方法について、図面を参照しながら説明する。図１４及び図１５は、多層基板１０ａの製造時の工程断面図である。
マザー絶縁体層１１６の上面上に導体層５０を形成する工程については、多層基板１０の製造方法において図８Ａないし図８Ｃを用いて行った工程と同じであるので、説明を省略する。
次に、図１４に示すように、マザー絶縁体層１１６の表面上にエポキシ樹脂を塗布して、マザー絶縁体層２００’を形成する。この際、エポキシ樹脂を厚めに塗布して、導体層５０をマザー絶縁体層２００’内に埋没させる。すなわち、エポキシ樹脂の厚みは、導体層５０の厚みより大きい。
次に、図１５に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）やアッシング等により、マザー絶縁体層２００’の一部を除去し、接続部２４，２６，２８及びリード部３４，３６，３８をマザー絶縁体層２００’の上面から露出させる。
次に、図８Ａないし図８Ｃと同じ工程を繰り返すことにより、マザー絶縁体層１１８の下面上に導体層５２を形成する。更に、図１４及び図１５と同じ工程を繰り返すことにより、マザー絶縁体層２０２’をマザー絶縁体層１１８の下面上に形成する。
次に、マザー絶縁体層１１４に外部電極４０，４２及びビアホール導体ｖ５，ｖ６を形成する。多層基板１０ａにおける外部電極４０，４２及びビアホール導体ｖ５，ｖ６の形成工程は、多層基板１０のこれらの形成工程と同じであるので説明を省略する。
次に、マザー絶縁体層１１４とマザー絶縁体層１１６とを積層し、加熱処理及び加圧処理を施して、これらを圧着する。これにより、マザー絶縁体層１１４とマザー絶縁体層１１６は一体化される。
次に、図１３に示すように、マザー絶縁体層１１８，２０２’，２０４’，２００’，１１６，１１４を上側から下側へとこの順に積層し、加熱処理及び加圧処理を施す。これにより、マザー素体１１２が形成される。なお、マザー絶縁体層１１８，２０２’，２０４’，２００’，１１６，１１４を一度の圧着工程によって一体化してもよい。
最後に、マザー素体１１２をカットして複数の素体１２を形成する。この際、上側から見たときに、マザー素体１１２の外縁近傍をカットすることにより、長方形状のリード部を切り落とす。以上の工程を経て、多層基板１０ａが完成する。
（効果）
以上のように構成された多層基板１０ａによれば、多層基板１０と同じように、回路部２０と回路部２２との間で短絡が発生することが抑制される。また、多層基板１０ａによれば、多層基板１０と同じように、導体層５０と導体層５２との接続信頼性が向上する。
また、多層基板１０ａの製造方法によれば、多層基板１０と同じように、接続部２６，２８の最大厚み及びリード部３６，３８の最大厚みを回路部２０の最大厚みよりも大きくすることができる。また、多層基板１０の製造方法によれば、接続部３０，３２の厚み及びリード部３３６，３３８の厚みを回路部２２の厚みよりも大きくすることができる。
なお、多層基板１０ａにおいて、導体層５０又は導体層５２のいずれか一方は、めっき層を含まない均一な厚みを有する導体層であってもよい。
また、多層基板１０ａにおいて、絶縁体層２０４により回路部２０と回路部２２との絶縁を十分に確保できる場合には、絶縁体層２００，２０２のいずれか一方又は両方は不要である。
また、絶縁体層２００，２０２により回路部２０と回路部２２との絶縁を十分に確保できる場合には、絶縁体層２０４は不要である。この場合、接続部２６，２８と接続部３０，３２とは直接に接合される。
（第２の変形例）
以下に、第２の変形例に係る多層基板１０ｂについて図面を参照しながら説明する。図１６は、多層基板１０ｂを分解した状態での断面構造図である。
多層基板１０ｂは、絶縁体層４０２及び導体層４５０を更に備えている点において多層基板１０と相違する。以下に、かかる相違点を中心に、多層基板１０ｂについて説明する。
絶縁体層４０２は、絶縁体層１４と絶縁体層１６との間に積層されている。絶縁体層４０２の材料は、熱可塑性樹脂であり、例えば、液晶ポリマーである。
導体層４５０は、絶縁体層４０２の表面上に設けられており、下地層４５０ａ及びめっき層４５０ｂを含む２層構造を有している。また、導体層４５０は、回路部４２０、接続部４２６及びリード部４３６を含んでいる。
回路部４２０は、信号の伝送経路であり、コイルである。また、接続部４２６は、導体層５０の接続部２６’とビアホール導体ｖ１００を介して接続される。リード部４３６は、接続部４２６に接続されていると共に、絶縁体層４０２の下面の右側の短辺に引き出されている。また、以下では、上側から見たときに、回路部４２０において回路部２２と重なっている部分を重複領域４８０と呼ぶ。よって、回路部４２０は、重複領域４８０を有している。
また、接続部４２６において接続部２６’と接続されている部分（すなわち、接続部４２６においてビアホール導体ｖ１００が接続されている部分）及びリード部４３６の最大厚みは、図１６に示すように、重複領域４８０の最大厚みよりも大きい。本実施形態では、接続部４２６において接続部２６’と接続されている部分及びリード部４３６の最大厚みは、図１６に示すように、回路部４２０の最大厚みよりも大きい。
以上のように構成された多層基板１０ｂによれば、多層基板１０と同じように、回路部２０と回路部２２との間で短絡が発生することが抑制されると共に、回路部２２と回路部４２０との間で短絡が発生することが抑制される。また、多層基板１０ｂによれば、多層基板１０と同じように、導体層５０と導体層５２との接続信頼性が向上すると共に、導体層５０と導体層４５０との接続信頼性が向上する。
（その他の実施形態）
本発明に係る多層基板及び多層基板の製造方法は、多層基板１０，１０ａ，１０ｂ及び多層基板１０，１０ａ，１０ｂの製造方法に限らず、その要旨の範囲内において変更可能である。
なお、多層基板１０，１０ａ，１０ｂ及び多層基板１０，１０ａ，１０ｂの製造方法の構成を任意に組み合わせてもよい。
なお、導体層５０，５２は、上側から見たときに、複数周にわたって周回する渦巻状を有していてもよい。本明細書において、螺旋形状とは、三次元の弦巻形状及び２次元の渦巻形状を含む概念である。
なお、ビアホール導体ｖ１〜ｖ６，ｖ１００の代わりに、貫通孔にめっきが施されたスルーホールが用いられてもよい。
なお、図９に示すマザー絶縁体層１１６において、リード部１６０ａが設けられていなくてもよい。この場合、下地部２４ａ，２６ａ，２８ａを起点として電解めっき処理を行う。
以上のように、本発明は、多層基板及び多層基板の製造方法に有用であり、特に、導体層間で短絡が発生することが抑制される点で優れている。
１０，１０ａ，１０ｂ：多層基板
１２：素体
１４，１６，１８，１９，２００，２０２，２０４，４０２：絶縁体層
２０，２２，４２０：回路部
２４，２６，２６’，２８，３０，３２，４２６：接続部
３４，３６，３８，１６０ａ，３３６，３３８，４３６：リード部
４０，４２：外部電極
５０，５２，４５０：導体層
５０ａ，５２ａ，４５０ａ：下地層
５０ｂ，５２ｂ，４５０ｂ：めっき層
８０，３８０，４８０：重複領域
１１２：マザー素体
１１４，１１６，１１８，２００’，２０２’，２０４’：マザー絶縁体層
２０６，２０８：導電性接着材
ｖ１〜ｖ６，ｖ１００：ビアホール導体
本発明の第１の形態である多層基板は、第１の絶縁体層及び第２の絶縁体層を含む複数の絶縁体層の積層体であって、該第２の絶縁体層及び該第１の絶縁体層がこの順に積層方向の一方側から他方側へと積層された構造を有する素体と、前記第１の絶縁体層の前記積層方向の一方側の主面上に設けられており、かつ、めっき層を含む第１の導体層と、前記第２の絶縁体層の前記積層方向の一方側の主面上に設けられている第２の導体層と、を備えており、前記第１の導体層は、第１の接続部、及び、信号の伝送経路である第１の回路部を含んでおり、前記第２の導体層は、第２の接続部、及び、信号の伝送経路である第２の回路部を含んでおり、前記第１の接続部と前記第２の接続部とは互いに接続されており、前記第１の回路部は、前記積層方向から見たときに、前記第２の回路部と重なる重複領域を有しており、前記第１の接続部において前記第２の接続部と接続されている部分の最大厚みは、前記重複領域の最大厚みよりも大きく、前記第１の接続部において前記第２の接続部と接続されている部分のめっき層の最大厚みが、前記重複領域のめっき層の最大厚みよりも大きいこと、を特徴とする。
本発明の第２の形態である多層基板は、第１の絶縁体層、第２の絶縁体層及び第３の絶縁体層を含む複数の絶縁体層の積層体であって、該第２の絶縁体層、該第３の絶縁体層及び該第１の絶縁体層がこの順に積層方向の一方側から他方側へと積層された構造を有する素体と、前記第１の絶縁体層の前記積層方向の一方側の主面上に設けられており、かつ、めっき層を含む第１の導体層と、前記第２の絶縁体層の前記積層方向の他方側の主面上に設けられている第２の導体層と、を備えており、前記第１の導体層は、第１の接続部、及び、信号の伝送経路である第１の回路部を含んでおり、前記第２の導体層は、第２の接続部、及び、信号の伝送経路である第２の回路部を含んでおり、前記第１の接続部と前記第２の接続部とは互いに接続されており、前記第１の回路部は、前記積層方向から見たときに、前記第２の回路部と重なる重複領域を有しており、前記第１の接続部において前記第２の接続部と接続されている部分の最大厚みは、前記重複領域の最大厚みよりも大きく、前記第１の接続部において前記第２の接続部と接続されている部分のめっき層の最大厚みが、前記重複領域のめっき層の最大厚みよりも大きいこと、を特徴とする。
本発明の第１の形態である多層基板の製造方法は、第１の絶縁体層及び第２の絶縁体層を含む複数の絶縁体層の積層体であって、該第２の絶縁体層及び該第１の絶縁体層がこの順に積層方向の一方側から他方側へと積層された構造を有する素体と、前記第１の絶縁体層の前記積層方向の一方側の主面上に設けられており、かつ、めっき層を含む第１の導体層と、前記第２の絶縁体層の前記積層方向の一方側の主面上に設けられている第２の導体層と、を備えており、前記第１の導体層は、第１の接続部、及び、信号の伝送経路である第１の回路部を含んでおり、前記第２の導体層は、第２の接続部、及び、信号の伝送経路である第２の回路部を含んでいる、多層基板の製造方法であって、第１のマザー絶縁体層の前記積層方向の一方側の主面上に複数の前記第１の導体層を電解めっき処理を含む工程により形成する工程と、第２のマザー絶縁体層の前記積層方向の一方側の主面上に複数の前記第２の導体層を形成する工程と、前記第２のマザー絶縁体層に前記第１の接続部と前記第２の接続部とを接続するための複数の層間接続部を形成する工程と、前記第２のマザー絶縁体層及び前記第１のマザー絶縁体層をこの順に前記積層方向の一方側から他方側へと積層してマザー素体を形成する工程と、前記マザー素体をカットして、複数の前記素体を形成する工程と、を備えており、前記複数の第１の導体層を形成する工程では、複数の前記第１の接続部が複数の前記第１の回路部よりも、前記積層方向から見たときに、前記第１のマザー絶縁体層の外縁の近くに位置するように、前記複数の第１の導体層が配列されること、を特徴とする。
本発明の第２の形態である多層基板の製造方法は、第１の絶縁体層、第２の絶縁体層及び第３の絶縁体層を含む複数の絶縁体層の積層体であって、該第２の絶縁体層、該第３の絶縁体層及び該第１の絶縁体層がこの順に積層方向の一方側から他方側へと積層された構造を有する素体と、前記第１の絶縁体層の前記積層方向の一方側の主面上に設けられており、かつ、めっき層を含む第１の導体層と、前記第２の絶縁体層の前記積層方向の他方側の主面上に設けられている第２の導体層と、を備えており、前記第１の導体層は、第１の接続部、及び、信号の伝送経路である第１の回路部を含んでおり、前記第２の導体層は、第２の接続部、及び、信号の伝送経路である第２の回路部を含んでいる、多層基板の製造方法であって、第１のマザー絶縁体層の前記積層方向の一方側の主面上に複数の前記第１の導体層をめっき処理を含む工程により形成する工程と、第２のマザー絶縁体層の前記積層方向の他方側の主面上に複数の前記第２の導体層を形成する工程と、複数の前記第１の接続部と複数の前記第２の接続部とが接続されるように、前記第２のマザー絶縁体層、第３のマザー絶縁体層及び前記第１のマザー絶縁体層をこの順に積層してマザー素体を形成する工程と、前記マザー素体をカットして、複数の前記素体を形成する工程と、を備えており、前記複数の第１の導体層を形成する工程では、複数の前記第１の接続部が複数の前記第１の回路部よりも、前記積層方向から見たときに、前記第１のマザー絶縁体層の外縁の近くに位置するように、前記複数の第１の導体層が配列されること、を特徴とする。

Claims (12)

  1. 第１の絶縁体層及び第２の絶縁体層を含む複数の絶縁体層の積層体であって、該第２の絶縁体層及び該第１の絶縁体層がこの順に積層方向の一方側から他方側へと積層された構造を有する素体と、
    前記第１の絶縁体層の前記積層方向の一方側の主面上に設けられており、かつ、めっき層を含む第１の導体層と、
    前記第２の絶縁体層の前記積層方向の一方側の主面上に設けられている第２の導体層と、
    を備えており、
    前記第１の導体層は、第１の接続部、及び、信号の伝送経路である第１の回路部を含んでおり、
    前記第２の導体層は、第２の接続部、及び、信号の伝送経路である第２の回路部を含んでおり、
    前記第１の接続部と前記第２の接続部とは互いに接続されており、
    前記第１の回路部は、前記積層方向から見たときに、前記第２の回路部と重なる重複領域を有しており、
    前記第１の接続部において前記第２の接続部と接続されている部分の最大厚みは、前記重複領域の最大厚みよりも大きいこと、
    を特徴とする多層基板。
  2. 第１の絶縁体層、第２の絶縁体層及び第３の絶縁体層を含む複数の絶縁体層の積層体であって、該第２の絶縁体層、該第３の絶縁体層及び該第１の絶縁体層がこの順に積層方向の一方側から他方側へと積層された構造を有する素体と、
    前記第１の絶縁体層の前記積層方向の一方側の主面上に設けられており、かつ、めっき層を含む第１の導体層と、
    前記第２の絶縁体層の前記積層方向の他方側の主面上に設けられている第２の導体層と、
    を備えており、
    前記第１の導体層は、第１の接続部、及び、信号の伝送経路である第１の回路部を含んでおり、
    前記第２の導体層は、第２の接続部、及び、信号の伝送経路である第２の回路部を含んでおり、
    前記第１の接続部と前記第２の接続部とは互いに接続されており、
    前記第１の回路部は、前記積層方向から見たときに、前記第２の回路部と重なる重複領域を有しており、
    前記第１の接続部において前記第２の接続部と接続されている部分の最大厚みは、前記重複領域の最大厚みよりも大きいこと、
    を特徴とする多層基板。
  3. 前記第１の導体層は、前記第１の接続部に接続され、かつ、上側から見たときに、前記第１の絶縁体層の外縁に引き出されているリード部を、更に含んでおり、
    前記リード部の厚みは、前記重複領域の厚みより大きいこと、
    を特徴とする請求項１又は請求項２のいずれかに記載の多層基板。
  4. 前記第１の導体層は、前記第１の絶縁体層の前記積層方向の一方側の主面上に設けられている下地導体を、更に含んでおり、
    前記めっき層は、前記下地導体上に設けられていること、
    を特徴とする請求項１ないし請求項３のいずれかに記載の多層基板。
  5. 前記第１の回路部及び前記第２の回路部は、それぞれコイルの一部であること、
    を特徴とする請求項１ないし請求項４のいずれかに記載の多層基板。
  6. 前記第２の絶縁体層の材料は、熱可塑性樹脂であること、
    を特徴とする請求項１ないし請求項５のいずれかに記載の多層基板。
  7. 第１の絶縁体層及び第２の絶縁体層を含む複数の絶縁体層の積層体であって、該第２の絶縁体層及び該第１の絶縁体層がこの順に積層方向の一方側から他方側へと積層された構造を有する素体と、前記第１の絶縁体層の前記積層方向の一方側の主面上に設けられており、かつ、めっき層を含む第１の導体層と、前記第２の絶縁体層の前記積層方向の一方側の主面上に設けられている第２の導体層と、を備えており、前記第１の導体層は、第１の接続部、及び、信号の伝送経路である第１の回路部を含んでおり、前記第２の導体層は、第２の接続部、及び、信号の伝送経路である第２の回路部を含んでいる、多層基板の製造方法であって、
    第１のマザー絶縁体層の前記積層方向の一方側の主面上に複数の前記第１の導体層を電解めっき処理を含む工程により形成する工程と、
    第２のマザー絶縁体層の前記積層方向の一方側の主面上に複数の前記第２の導体層を形成する工程と、
    前記第２のマザー絶縁体層に前記第１の接続部と前記第２の接続部とを接続するための複数の層間接続部を形成する工程と、
    前記第２の絶縁体層及び前記第１の絶縁体層をこの順に前記積層方向の一方側から他方側へと積層してマザー素体を形成する工程と、
    前記マザー素体をカットして、複数の前記素体を形成する工程と、
    を備えており、
    前記複数の第１の導体層を形成する工程では、複数の前記第１の接続部が複数の前記第１の回路部よりも、前記積層方向から見たときに、前記第１のマザー絶縁体層の外縁の近くに位置するように、前記複数の第１の導体層が配列されること、
    を特徴とする多層基板の製造方法。
  8. 第１の絶縁体層、第２の絶縁体層及び第３の絶縁体層を含む複数の絶縁体層の積層体であって、該第２の絶縁体層、該第３の絶縁体層及び該第１の絶縁体層がこの順に積層方向の一方側から他方側へと積層された構造を有する素体と、前記第１の絶縁体層の前記積層方向の一方側の主面上に設けられており、かつ、めっき層を含む第１の導体層と、前記第２の絶縁体層の前記積層方向の他方側の主面上に設けられている第２の導体層と、を備えており、前記第１の導体層は、第１の接続部、及び、信号の伝送経路である第１の回路部を含んでおり、前記第２の導体層は、第２の接続部、及び、信号の伝送経路である第２の回路部を含んでいる、多層基板の製造方法であって、
    第１のマザー絶縁体層の前記積層方向の一方側の主面上に複数の前記第１の導体層をめっき処理を含む工程により形成する工程と、
    第２のマザー絶縁体層の前記積層方向の一方側の主面上に複数の前記第２の導体層を形成する工程と、
    複数の前記第１の接続部と複数の前記第２の接続部とが接続されるように、前記第２の絶縁体層、前記第３の絶縁体層及び前記第１の絶縁体層をこの順に積層してマザー素体を形成する工程と、
    前記マザー素体をカットして、複数の前記素体を形成する工程と、
    を備えており、
    前記複数の第１の導体層を形成する工程では、複数の前記第１の接続部が複数の前記第１の回路部よりも、前記積層方向から見たときに、前記第１のマザー絶縁体層の外縁の近くに位置するように、前記複数の第１の導体層が配列されること、
    を特徴とする多層基板の製造方法。
  9. 前記第１の導体層は、前記第１の絶縁体層の前記積層方向の一方側の主面上に設けられている下地導体を、更に含んでおり、
    前記複数の第１の導体層を形成する工程では、前記第１のマザー絶縁体層の前記積層方向の一方側の主面上に複数の前記下地導体を形成した後に、該複数の下地導体を下地電極として電解めっき処理を施して、複数の前記めっき層を形成すること、
    を特徴とする請求項７又は請求項８のいずれかに記載の多層基板の製造方法。
  10. 前記複数の第１の導体層を形成する工程では、前記複数の第１の接続部に接続され、かつ、上側から見たときに、該複数の第１の接続部と前記第１のマザー絶縁体層の外縁との間に設けられているリード部を含む該複数の第１の導体層の前記下地導体を形成した後に、該リード部を介して給電を行って、複数の前記めっき層を形成すること、
    を特徴とする請求項９に記載の多層基板の製造方法。
  11. 前記第１の回路部及び前記第２の回路部は、それぞれコイルの一部であること、
    を特徴とする請求項７ないし請求項１０のいずれかに記載の多層基板の製造方法。
  12. 前記第２の絶縁体層の材料は、熱可塑性樹脂であること、
    を特徴とする請求項７ないし請求項１１のいずれかに記載の多層基板の製造方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2023276817A1 (ja) * 2021-06-28 2023-01-05
CN116491229A (zh) * 2021-06-28 2023-07-25 住友电气工业株式会社 印刷布线板

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS628607U (ja) * 1985-06-28 1987-01-19
JPH0621649A (ja) * 1992-04-03 1994-01-28 Internatl Business Mach Corp <Ibm> 多層超小型電子回路モジュール及びその形成方法
JPH07142256A (ja) * 1993-11-19 1995-06-02 Yokogawa Electric Corp 積層形プリントコイル及びその製造方法
CN101834050A (zh) * 2010-04-27 2010-09-15 深圳顺络电子股份有限公司 一种线圈电导体器件的制作方法及线圈电导体器件
WO2011058938A1 (ja) * 2009-11-10 2011-05-19 株式会社村田製作所 多層基板およびその製造方法
WO2011145490A1 (ja) * 2010-05-17 2011-11-24 太陽誘電株式会社 基板内蔵用電子部品および部品内蔵型基板
JP2012015291A (ja) * 2010-06-30 2012-01-19 Murata Mfg Co Ltd コイル装置の製造方法
WO2015129600A1 (ja) * 2014-02-26 2015-09-03 株式会社村田製作所 多層基板の製造方法、及び多層基板
WO2015137226A1 (ja) * 2014-03-14 2015-09-17 株式会社村田製作所 積層コイル素子およびその製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4873757A (en) * 1987-07-08 1989-10-17 The Foxboro Company Method of making a multilayer electrical coil
JPH08125341A (ja) * 1994-10-25 1996-05-17 Hitachi Ltd 電子回路装置
US6198123B1 (en) * 1997-08-29 2001-03-06 Cardiac Pacemakers, Inc. Shielded integrated circuit capacitor connected to a lateral transistor
JP3438709B2 (ja) * 2000-08-31 2003-08-18 セイコーエプソン株式会社 圧電デバイス及びその製造方法と圧電発振器の製造方法
US20020066179A1 (en) * 2000-12-01 2002-06-06 Hall Hendley W. System and method for metalization of deep vias
US6479893B2 (en) * 2000-12-04 2002-11-12 Semiconductor Components Industries Llc Ball-less clip bonding
JP3941508B2 (ja) * 2001-02-19 2007-07-04 株式会社村田製作所 積層型インピーダンス素子
JP4085609B2 (ja) * 2001-10-15 2008-05-14 松下電器産業株式会社 端子付き配線基板
KR20050060032A (ko) * 2002-05-16 2005-06-21 내셔널 유니버시티 오브 싱가포르 웨이퍼 레벨 무전해 구리 금속화 및 범핑 공정, 및 반도체웨이퍼 및 마이크로칩용 도금액
CN101213890B (zh) * 2005-07-12 2012-02-01 株式会社村田制作所 多层布线基板及其制造方法
WO2007072612A1 (ja) * 2005-12-23 2007-06-28 Murata Manufacturing Co., Ltd. 積層コイル部品及びその製造方法
TWI319581B (en) * 2006-08-08 2010-01-11 Murata Manufacturing Co Laminated coil component and method for manufacturing the same
WO2008090852A1 (ja) * 2007-01-24 2008-07-31 Murata Manufacturing Co., Ltd. 積層コイル部品及びその製造方法
SG149724A1 (en) * 2007-07-24 2009-02-27 Micron Technology Inc Semicoductor dies with recesses, associated leadframes, and associated systems and methods
TW201127228A (en) * 2010-01-22 2011-08-01 Ibiden Co Ltd Flex-rigid wiring board and method for manufacturing the same
US8541693B2 (en) * 2010-03-31 2013-09-24 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
JP5839535B2 (ja) 2010-10-20 2016-01-06 旭化成エレクトロニクス株式会社 平面コイル及びアクチュエータ
JP5693977B2 (ja) * 2011-01-11 2015-04-01 新光電気工業株式会社 配線基板及びその製造方法
WO2012172939A1 (ja) 2011-06-15 2012-12-20 株式会社村田製作所 電子部品及びその製造方法
US9275925B2 (en) * 2013-03-12 2016-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for an improved interconnect structure

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS628607U (ja) * 1985-06-28 1987-01-19
JPH0621649A (ja) * 1992-04-03 1994-01-28 Internatl Business Mach Corp <Ibm> 多層超小型電子回路モジュール及びその形成方法
JPH07142256A (ja) * 1993-11-19 1995-06-02 Yokogawa Electric Corp 積層形プリントコイル及びその製造方法
WO2011058938A1 (ja) * 2009-11-10 2011-05-19 株式会社村田製作所 多層基板およびその製造方法
CN101834050A (zh) * 2010-04-27 2010-09-15 深圳顺络电子股份有限公司 一种线圈电导体器件的制作方法及线圈电导体器件
WO2011145490A1 (ja) * 2010-05-17 2011-11-24 太陽誘電株式会社 基板内蔵用電子部品および部品内蔵型基板
JP2012015291A (ja) * 2010-06-30 2012-01-19 Murata Mfg Co Ltd コイル装置の製造方法
WO2015129600A1 (ja) * 2014-02-26 2015-09-03 株式会社村田製作所 多層基板の製造方法、及び多層基板
WO2015137226A1 (ja) * 2014-03-14 2015-09-17 株式会社村田製作所 積層コイル素子およびその製造方法

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