JPWO2016140229A1 - 半導体基板の製造方法 - Google Patents

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Abstract

本発明の半導体基板の製造方法は、第１の半導体材料の単結晶からなる第１基板２に水素層３を形成する水素層形成工程と、第１基板と仮基板４とを接合する接合工程と、第１基板を水素層を境界として分離させ、第１基板の分離された表面側を第１薄膜層２２として仮基板上に残す第１分離工程と、第１薄膜層が残された仮基板上に第２の半導体材料からなる支持層６を形成する支持層形成工程と、仮基板を除去する第２分離工程と、基板の周縁部７２を切除する切除工程と、を備える。

Description

本発明は、半導体基板の製造方法及びそれによって製造される半導体基板に関する。詳しくは、結晶欠陥の少ない高耐圧素子用半導体基板を低コストで製造する半導体基板の製造方法及び結晶欠陥の少ない高耐圧素子用の半導体基板に関する。
高電圧用途の半導体素子の基板として、バンドギャップ幅が大きい炭化ケイ素（以下、「ＳｉＣ」ともいう。）半導体基板が着目されている。図１８は、ＳｉＣからなる一般的な縦型構造のＭＯＳＦＥＴ（１００）の断面構造を示している。素子用支持基板１１０上に能動層１２０がエピタキシャル成長により形成されており、その能動層１２０の領域にソース１０１、ドレイン１０２及びゲート１０３が形成されている。ソース１０１、ドレイン１０２間の電流の導通と遮断はゲート１０３により制御される。導通時のドレイン電流ｉは、ドレイン１０２と素子用支持基板１１０の底面に形成されているドレイン電極１０４との間で流れる。
素子用支持基板１１０は、電流が縦方向（図の上下方向）に流れる領域であり、２０ｍΩ・ｃｍ以下の低い抵抗率とされる。一方、能動層１２０は、高電圧の耐圧が必要であるため、素子用支持基板１１０と比べて２〜３桁高い抵抗率とされている。ＳｉＣを用いる半導体素子はバンドギャップ幅が大きいため、能動層１２０の厚さが５〜１０μｍ程度と薄くできることが特徴である。素子用支持基板１１０の厚さは、単結晶基板の取り扱い時の割れ防止等のため、６インチ基板の場合、３００μｍ程度とされる。能動層１２０は、素子用支持基板１１０の上にエピタキシャル成長によって形成されるため、その結晶性は下地となる素子用支持基板１１０に依存する。このため、素子用支持基板１１０のＳｉＣの結晶品質が重要となる。
ＳｉＣは格子定数の異なる炭素とシリコンとからなる化合物であるので、素子基板には結晶欠陥が多く発生する。特にパワー素子用途では結晶欠陥は致命的となるため、結晶欠陥の低減に種々の工夫がなされているが、その分素子基板のコストが高くなっている。このため、エピタキシャル成長される能動層１２０の下地である素子用支持基板１１０の結晶欠陥の低減とコストの低減とを両立させることが課題となっている。また、図１８に示したような縦型構造の場合には、電流を縦方向に流すために素子用支持基板１１０は抵抗率を低くする必要があり、そのため高濃度の窒素が添加されてＮ型半導体とされる。しかし、高濃度の窒素のために、さらに結晶欠陥は増えるという問題がある。
結晶欠陥の低減とコストの低減のために、低コストの多結晶基板の上に結晶性の良い単結晶層を接合する方法が知られている。例えば、非晶質シリコンを多結晶ＳｉＣ支持体上に蒸着し、その多結晶ＳｉＣ支持体と単結晶ＳｉＣ基板とを接合し、直接ボンディングにより一体化する基板製造方法がある（特許文献１を参照）。また、ＦＡＢガン（Fast Atomic Gun）を用いた表面活性化手法により基板の貼り合せを行う例もある（非特許文献１を参照）。また、２枚の半導体層を貼り合せるのに、各半導体層の表面にアルゴン等の不活性な不純物を照射して一旦非晶質化し、２枚を接合した後の熱処理により再結晶化させる方法がある。この方法によって、２枚の貼り合せ界面において原子レベルで連続性があることが確認されている（非特許文献１、２を参照）。
これらの知見から、結晶性を問わない安価な多結晶基板と結晶性の良い単結晶基板とを接合することにより、安価且つ結晶性の良い基板を形成することも考えられる。
しかし、そのような基板は接合界面を有するため、部分的にも接合欠陥があると素子の歩留まりの低下を招く。欠陥のない接合をするために両基板の表面の平坦度を上げる研磨をすれば、研磨コストが高価になってしまうという問題がある。また、接合界面に存在する各種の原子成分や貼り合せ装置等により発生するパーティクルの巻き込みを無くすことは困難である。接合によって素子基板を形成する手法の最大の問題は、接合界面が最終的な半導体基板に存在することである。
上記問題に対して、最終的には接合界面を有しない半導体基板の製造方法が提案されている（特許文献２を参照）。
特表２００４−５０３９４２号 特開２００２−２８０５３１号
S.Essig 他、Fast atom beam-activated n-Si/n-GaAs wafer bonding with high interfacial transparency and electrical conductivity、JOURNAL OF APPLIED PHYSICS 113、203512 (2013) J.Suda 他、Characterization of 4H-SiC Homoepitaxial Layers Grown on 100-mm-Diameter 4H-SiC/Poly-SiC Bonded Substrates、ICSCRM 2013 by Suda Kyoto University、Author corrected paper:Th-P-62 N.Hatta 他、Low-resistance 4H-SiC/Poly-SiC Bonded Interfaces Fabricated by a Surface-Activated-Bonding Method、ECSCRM 2014 by Hatta SICOXS Co.
前記のとおり、従来、高電圧用途の半導体素子の基板は、一定の厚さの素子用支持基板の表層に、単結晶からなる薄膜層をエピタキシャル成長させることにより製造されている。本来この素子用支持基板の結晶性は問わないため、安価な多結晶半導体基板を用いることも考えられる。しかし、一般に結晶性を問わない半導体基板上に結晶性のよい単結晶半導体層を成長させることは困難である。結晶性を問わない厚い層の上に成長させることができるのは、結晶性を問わない層になってしまうからである。一方、素子用支持基板を単結晶半導体とするのは、高価となるばかりか無駄が多い。
この問題を解決するため、結晶性を問わない安価な厚い基板と結晶性の良い基板の薄膜層とを貼り合わせることにより、安価で且つ結晶性の良い素子基板を形成する種々の手法が提案されてきた。しかし、多結晶基板と単結晶基板とを接合する従来の製造手法では、完成された半導体基板に接合界面が存在するため、高品質な半導体基板を得ることが困難である。これに対して、特許文献２には、最終的には接合界面が存しない半導体基板を貼り合わせによって製造する方法が開示されている。
特許文献２に記載された製造方法では、泥弱層を形成した単結晶ＳｉＣ基板にベース基板を貼り付けた後、熱処理をして泥弱層で単結晶ＳｉＣ基板を剥離させることによって、ベース基板上に単結晶ＳｉＣ層が積層された堆積用基板が形成される。そして、その単結晶ＳｉＣ層上に支持体を堆積させた後、ベース基板が除去される。これによって、素子の活性領域となる単結晶ＳｉＣ層の上に支持体が堆積された半導体基板が得られるとされている。しかし、通常、薄い単結晶ＳｉＣ層の上に厚い支持体層を形成すれば、特にその周縁部分の結晶性の不均一性のために内部応力の不均一が発生する。そのため、上記ベース基板のような仮設固定手段を除去した後に反りが発生してしまうという大きな問題があった。特にＳｉＣの場合には、１２００〜１６００℃という高温度の下で気層成長させることになり、ウェーハ周縁部分に応力の不均一が発生し易い。
したがって、結晶性を問わない安価な基板と結晶性の良い基板の薄膜層とを貼り合わせ、最終的にその接合界面が存しない高品質な半導体基板を実用化するためには、上記支持体層を設ける構造及び工程を改善し、半導体基板に生じる内部応力の不均一を取り除くことが必要である。
本発明は、上記現状に鑑みてなされたものであり、結晶欠陥の少ない高耐圧素子用半導体基板を低コストで製造する半導体基板の製造方法及び結晶欠陥の少ない高耐圧素子用の半導体基板を提供することを目的とする。
本発明は、以下の通りである。
１．第１の半導体材料の単結晶からなる第１基板の表面から所定の深さに水素イオンを注入して水素層を形成する水素層形成工程と、前記第１基板の前記表面と仮基板とを接合する接合工程と、前記仮基板と接合された前記第１基板を、前記水素層を境界として分離させ、前記第１基板の分離された前記表面側を第１薄膜層として前記仮基板上に残す第１分離工程と、前記第１薄膜層が残された前記仮基板上に第２の半導体材料からなる支持層を形成する支持層形成工程と、前記仮基板を除去することにより、前記支持層上に前記第１薄膜層が積層された第２基板を得る第２分離工程と、前記第２基板の外周から所定範囲の周縁部を切除する切除工程と、を備え、前記第１基板は円板状又は円柱状であり、前記仮基板の前記第１基板と接合する面の外形は前記第１基板の径以上であり、前記切除工程は、少なくとも前記第１薄膜層の径を超える部分を前記周縁部として除去することを特徴とする半導体基板の製造方法。
２．前記第１基板と接合される前記仮基板の表面上には接合層が形成されており、前記第２分離工程は前記接合層を残して前記仮基板を除去することにより、前記第２基板には前記接合層が積層されており、前記第２基板から前記接合層を除去する接合層除去工程を備える前記１．記載の半導体基板の製造方法。
３．前記仮基板はカーボン基板であり、前記接合層はＳｉＣ多結晶からなる前記２．記載の半導体基板の製造方法。
４．前記仮基板はＳｉＣ基板であり、前記接合層はＳｉＯ２からなる前記２．記載の半導体基板の製造方法。
５．前記第１基板の前記表面には第１接合層が形成されており、前記第１基板と接合される前記仮基板の表面上には第２接合層が形成されており、前記接合工程において、前記第１接合層が形成された前記第１基板の表面と前記第２接合層が形成された前記仮基板の表面とが接合され、前記第１接合層はＳｉＯ２及びＳｉのうちの一方からなり、前記第２接合層はその他方からなる前記１．記載の半導体基板の製造方法。
６．前記仮基板はカーボン基板であり、前記第１接合層はＳｉからなり、前記第２接合層はＳｉＯ２からなる前記５．記載の半導体基板の製造方法。
７．前記第１基板の前記表面にはＳｉＯ２からなる第１接合層が形成されており、前記仮基板はＳｉ基板であり、前記接合工程において、前記第１接合層が形成された前記第１基板の表面と前記Ｓｉ基板の表面とが接合される前記１．記載の半導体基板の製造方法。
８．前記第１分離工程により前記第１薄膜層が残された側の前記仮基板の上に、第３の半導体材料からなるバッファ層を形成するバッファ層形成工程を備え、前記支持層形成工程は、前記バッファ層上に前記支持層を形成し、前記第２基板は、前記支持層上に前記バッファ層及び前記第１薄膜層が積層されている前記１．乃至７．のいずれかに記載の半導体基板の製造方法。
９．前記第１の半導体材料及び前記第２の半導体材料はＳｉＣであり、前記支持層は単結晶又は多結晶からなる前記１．乃至８．のいずれかに記載の半導体基板の製造方法。
１０．前記第１の半導体材料はＧａＮ又は酸化ガリウムであり、前記第２の半導体材料はＳｉＣであり、前記支持層は単結晶又は多結晶からなる前記１．乃至９．のいずれかに記載の半導体基板の製造方法。
１１．前記第３の半導体材料はＳｉＣであり、前記バッファ層は多結晶又は非晶質である前記８．乃至１０．のいずれかに記載の半導体基板の製造方法。
１２．前記第１薄膜層の表層部、及び前記支持層の前記第１薄膜層側の界面部、のうちの少なくとも１つに高濃度の不純物を導入する不純物導入工程を備える前記１．乃至１１．のいずれかに記載の半導体基板の製造方法。
１３．第１の半導体材料の単結晶からなる第１薄膜層と、前記第１薄膜層上に成膜されたＳｉＣ多結晶からなる支持層と、前記第１薄膜層の前記支持層とは反対側の表面上に成膜された単結晶からなる素子形成用単結晶層と、を備え、前記第１の半導体材料はＳｉＣ、ＧａＮ及び酸化ガリウムのうちのいずれかであり、前記素子形成用単結晶層はＳｉＣ、ＧａＮ及び酸化ガリウムのうちのいずれかからなることを特徴とする半導体基板。
１４．第１の半導体材料の単結晶からなる第１薄膜層と、前記第１薄膜層上に成膜された多結晶ＳｉＣ又は非晶質ＳｉＣからなるバッファ層と、前記バッファ層上に成膜されたＳｉＣ多結晶からなる支持層と、前記第１薄膜層の前記支持層とは反対側の表面上に成膜された単結晶からなる素子形成用単結晶層と、を備え、前記第１の半導体材料はＳｉＣ、ＧａＮ及び酸化ガリウムのうちのいずれかであり、前記素子形成用単結晶層はＳｉＣ、ＧａＮ及び酸化ガリウムのうちのいずれかからなることを特徴とする半導体基板。
本発明の半導体基板の製造方法によれば、第１の半導体材料の単結晶からなる第１基板に水素層を形成する水素層形成工程と、前記第１基板と仮基板とを接合する接合工程と、前記第１基板を前記水素層を境界として分離させ、第１薄膜層を前記仮基板上に残す第１分離工程と、第２の半導体材料からなる支持層を形成する支持層形成工程と、前記仮基板を除去することにより第２基板を得る第２分離工程と、前記第２基板から周縁部を切除する切除工程と、を備えるため、結晶性を問わない安価な支持層を下地として形成し、その表面に単結晶の第１薄膜層が積層された半導体基板を形成することができる。すなわち、高品質な単結晶の第１基板から分離する第１薄膜層を薄くすることにより、単結晶の第１基板は高価格であっても、第１薄膜層は低コストとすることが可能である。また、支持層は数百μｍの厚さが必要であっても、結晶性を問わないため高速成長の成膜が可能となり、低コスト化することが可能である。
また、最終的な半導体基板には、第１基板と仮基板との接合界面が存しないので、接合界面で発生する各種の金属の存在や、接合時に混入する各種パーティクルによる接合欠陥を排除することができる。また、第１基板と仮基板との接合面は必ずしも完全でなくともよいため、接合のために行う各基板表面の平坦化処理を簡素化することも可能である。
そして、第２基板の周縁部が除去されるので、高速な支持層の成膜により特に周縁部で発生する内部応力の不均一な部分が切断分離され、反りが少ない実用的な半導体基板を形成することができる。
以上により、半導体素子の能動層となる単結晶をエピタキシャル成長させるために必要である高品質な薄い単結晶層が低コストの支持層上に形成されており、且つ反りの小さな半導体基板が安価に実現できる。
また、前記第１基板は円板状又は円柱状であり、前記仮基板の外形は前記第１基板の径以上であり、前記切除工程は、少なくとも前記第１薄膜層の径を超える部分を前記所定範囲の周縁部として除去するため、高価な単結晶からなる第１薄膜層を最大限に利用することができると共に、ウェーハ周縁部を効果的に除去することによって基板の反りを小さくすることができる。
前記仮基板の表面上には接合層が形成されており、前記第２分離工程は前記接合層を残して前記仮基板を除去し、前記第２基板から前記接合層を除去する接合層除去工程を備える場合には、仮基板をより容易に除去することができ、除去された仮基板を再利用することも可能になる。また、接合層除去工程により最終的な半導体基板から接合層が除去されるため、結晶性がよく平坦な第１薄膜層の表面を得ることができる。
前記仮基板はカーボン基板であり、前記接合層はＳｉＣ多結晶からなる場合には、第１基板表面と接合層表面をＦＡＢガンやイオンビームにより活性化した後に貼り合せることが可能であり、仮基板４の分離はカーボン基板の焼却等により容易である。
また、前記仮基板はＳｉＣ基板であり、前記接合層はＳｉＯ２からなる場合には、水酸化基の効果により室温にて水を介在させて容易に接合可能であり、仮基板４の分離は、弗酸等によりＳｉＯ２層を除去することにより可能になる。
前記第１基板の前記表面には第１接合層が形成されており、前記第１基板と接合される前記仮基板の表面上には第２接合層が形成されており、前記接合工程において、前記第１接合層が形成された前記第１基板の表面と前記第２接合層が形成された前記仮基板の表面とが接合され、前記第１接合層はＳｉＯ２及びＳｉのうちの一方からなり、前記第２接合層はその他方からなる場合には、水酸化基どうしの界面により接合を容易にすることができる。
前記仮基板はカーボン基板であり、前記第１接合層はＳｉからなり、前記第２接合層はＳｉＯ２からなる場合には、水酸化基どうしの界面により第１基板とカーボン基板との接合が容易となり、カーボン基板は焼却等により容易に除去することができる。
前記第１基板の前記表面にはＳｉＯ２からなる第１接合層が形成されており、前記仮基板はＳｉ基板であり、前記接合工程において、前記第１接合層が形成された前記第１基板の表面と前記Ｓｉ基板の表面とが接合される場合には、水酸化基を利用して第１基板とＳｉ基板とを容易に接合することができ、Ｓｉ基板は研削やエッチング等により容易に除去することができる。
前記第１薄膜層が残された側の前記仮基板の上に、第３の半導体材料からなるバッファ層を形成するバッファ層形成工程を備える場合には、第１薄膜層が存する仮基板上の面全体に形成されるバッファ層を平坦且つ均一に形成することができる。そしてそのバッファ層上に支持層が形成されるため、支持層を均質に成長させて結晶欠陥を少なくすることができる。また、支持層の周縁部に生じる応力の不均一を低減することができる。
前記第１の半導体材料及び前記第２の半導体材料はＳｉＣであり、前記支持層は単結晶又は多結晶からなる場合には、結晶性の良いＳｉＣ単結晶からなる第１薄膜層と、結晶性を問わないＳｉＣ支持層とが積層されたＳｉＣ半導体基板を形成することができる。これにより、高品質なＳｉＣ単結晶である第１薄膜層上に、半導体素子用の高品質なＳｉＣ能動層をエピタキシャル成長させることができる。第１薄膜層は極めて薄くてよいので（例えば、０．５μｍ）、母材とするＳｉＣ単結晶（第１基板）が高価であってもその一部を使用するのみで済む。
また、支持層の結晶性は問わないため、３００μｍ程度の厚さが必要とされる支持層を結晶欠陥の密度に配慮することなく高速に成長させ、ＳｉＣ半導体基板を低コストで製造することができる。また、結晶性を問わないＳｉＣ支持層は、窒素等を高濃度に添加することにより低抵抗とすることができる。従来、単結晶ＳｉＣでは窒素濃度を高めると結晶欠陥が増えるという背反事象のために窒素濃度には限度があり、抵抗率を２０ｍΩ・ｃｍ程度とすることが限界であった。例えば、図１８に示した素子用支持基板１１０は単結晶ＳｉＣからなり、能動層１２０をエピタキシャル成長させるための下地となると共に、支持基板としての機能を有している。素子用支持基板１１０の抵抗率を低く（２０ｍΩ・ｃｍ程度）するために窒素濃度が極めて高い状態であり、結晶欠陥の増加を招いている。これに対して、本発明における第１薄膜層は、支持基板としての機能が不要であるため、窒素濃度を低くして結晶欠陥を低減することができる。一方、結晶性を問わないＳｉＣ支持層は、窒素濃度を大幅に増やすことにより、抵抗率を１０ｍΩ・ｃｍ以下と低くすることが可能である。更に、ＳｉＣに他の半導体材料を混ぜることにより抵抗率を低くすることも可能である。このように単結晶ＳｉＣを大幅に下回る低抵抗化が可能であることは、基板の縦方向に電流を流す半導体素子の用途では大きなメリットとなる。また、結晶性を問わないＳｉＣ層は単結晶ＳｉＣと比較して強靭にすることができるため、支持層の厚さを３００μｍより薄くすることが可能となり、ＳｉＣ半導体基板の更なる低コスト化を図ることができる。
前記第１の半導体材料はＧａＮ又は酸化ガリウムであり、前記第２の半導体材料はＳｉＣであり、前記支持層は単結晶又は多結晶からなる場合には、結晶性の良いＧａＮ単結晶又は酸化ガリウム単結晶からなる第１薄膜層と、結晶性を問わないＳｉＣ支持層とが積層された半導体基板を形成することができる。これにより、高品質なＧａＮ単結晶又は酸化ガリウム単結晶である第１薄膜層上に、半導体素子用の高品質なＧａＮ又は酸化ガリウムの単結晶層をエピタキシャル成長させることができる。
また、ＳｉＣからなる支持層の結晶性は問わないため、３００μｍ程度の厚さが必要とされる支持層を結晶欠陥の密度に配慮することなく高速に成長させ、半導体基板を低コストで製造することができる。
前記第３の半導体材料はＳｉＣであり、前記バッファ層は多結晶又は非晶質である場合には、結晶性の良いＳｉＣ単結晶からなる第１薄膜層上に、結晶性を問わないＳｉＣ支持層を厚く且つ均一に成長させるための下地となるＳｉＣバッファ層を、結晶性を問わないで形成することができる。
前記第１薄膜層の表層部及び／又は前記支持層の前記第１薄膜層側の界面部に高濃度の不純物を導入する不純物導入工程を備える場合には、単結晶である第１薄膜層と多結晶の支持層との間の電位障壁によって生じる界面抵抗を、高濃度不純物層によって低減することができる。
本発明の半導体基板によれば、第１の半導体材料の単結晶からなる第１薄膜層と、前記第１薄膜層上に成膜されたＳｉＣ多結晶からなる支持層と、前記第１薄膜層の前記支持層とは反対側の表面上に成膜された単結晶からなる素子形成用単結晶層と、を備え、前記第１の半導体材料はＳｉＣ、ＧａＮ及び酸化ガリウムのうちのいずれかであり、前記素子形成用単結晶層はＳｉＣ、ＧａＮ及び酸化ガリウムのうちのいずれかからなるため、靭性に優れ、最適な厚さの支持層とすることができ、第１薄膜層上に高品質な素子形成用単結晶層を備えることができる。また、第１薄膜層の厚さは薄くて済むので、単結晶ＳｉＣ基板を支持基板として用いる従来の半導体基板に比べて安価にすることができる。ＳｉＣ多結晶からなる支持層が支持基板となるので、単結晶基板に比べて不純物濃度を高くして支持基板を低抵抗とすることができる。この半導体基板を用いれば、厚さが薄く高電力用途に適したＳｉＣ素子、ＧａＮ素子、酸化ガリウム素子等を形成することができる。
また、本発明の別の半導体基板によれば、多結晶ＳｉＣ又は非晶質ＳｉＣからなるバッファ層を備えるため、より均一性の高い支持層を高速に成膜することが可能であり、より反りが小さく低コストの半導体基板とすることができる。
半導体基板の製造方法を示す断面図 仮基板上に単結晶薄膜層（第１薄膜層）及び結晶性を問わない支持層が形成された状態を示す上面図及び断面図 水素層で分離されたＳｉＣ単結晶薄膜層（第１薄膜層）の劈開面の透過型電子顕微鏡（ＴＥＭ）画像 バッファ層上に支持層を設ける半導体基板の製造方法を示す断面図 接合層が形成された仮基板を用いる半導体基板の製造方法を示す断面図 接合層が形成された仮基板の構成例を示す断面図 それぞれに接合層が形成された第１基板及び仮基板を用いる半導体基板の製造方法を示す断面図 接合層が形成された第１基板を用いる半導体基板の製造方法を示す断面図 仮基板の両面にそれぞれ第１薄膜層及び支持層を形成する半導体基板の製造方法を示す断面図 別の仮基板の両面にそれぞれ第１薄膜層及び支持層を形成する半導体基板の製造方法を示す断面図 半導体素子の能動層となる素子形成用単結晶層を形成する製造工程を示す断面図 半導体素子の能動層となる素子形成用単結晶層を形成した後に支持層を設ける製造方法を示す断面図 ＦＡＢガンを用いた基板の接合を説明するための模式図 半導体基板の構造を示す断面図 ＳｉＣ多結晶からなる支持層の中央部及び周縁部における結晶状態を示す走査型電子顕微鏡（ＳＥＭ）画像 半導体基板の反りを示す断面図 周縁部として除去する範囲と半導体基板の反りの大きさとの関係を示すグラフ 一般的な縦型構造の半導体素子（ＭＯＳＦＥＴ）の模式的な断面図
図１は、本発明の一実施形態に係る半導体基板の製造工程を表す模式的な断面図であり、図１を参照しつつ半導体基板の製造方法を説明する。
図１（ａ）〜（ｆ）に示すように、本製造工程は、第１の半導体材料の単結晶からなる第１基板２の一方の表面から所定の深さに水素イオンを注入して水素層３を形成する水素層形成工程（ａ）と、第１基板２の前記表面と仮基板４とを接合する接合工程（ｂ）と、仮基板４と接合された第１基板２を、水素層３を境界として分離させ、第１基板２の分離された前記表面側を第１薄膜層２２として仮基板４上に残す第１分離工程（ｃ）と、第１薄膜層２２が残された仮基板４上に第２の半導体材料からなる支持層６を形成する支持層形成工程（ｄ）と、仮基板４を除去することにより、支持層６上に第１薄膜層２２が積層された第２基板７を得る第２分離工程（ｅ）と、第２基板７の外周から所定範囲の周縁部７２を切除する切除工程（ｆ）と、を備えている。
（水素層形成工程）
第１基板２は、第１の半導体材料の単結晶からなっており、結晶性の良い基板である。第１の半導体材料の種類は特に問わず、例えば、ＳｉＣ、ＧａＮ、酸化ガリウム等が挙げられる。図１（ａ）に示すように、水素層形成工程においては、第１基板２２の一方の表面（図の下面側）から所定の深さ（例えば、０．５μｍの深さ）に水素イオンを注入することにより、水素層３が形成される。水素層３によって区分される第１基板２の前記表面側を薄膜部２２、その反対側を基体部２４と呼ぶ。
（接合工程）
図１（ｂ）に示すように、接合工程においては、水素層３が形成された第１基板２の前記表面すなわち薄膜部２２の表面と、仮基板４とが接合される。仮基板４の材料は特に問わず、半導体（例えば、多結晶ＳｉＣ）、炭素及び金属のうちの少なくとも１つを用いることができる。また、仮基板４の接合及び後の分離を容易にするために、仮基板４の第１基板２との接合面の表層部に、所定の厚さの接合層（４４）を設けておくことができる（図５参照）。第１基板２と仮基板４との接合方法は特に問わず、種々の手法を適用して両者を貼り合わせることが可能である（後述）。
（第１分離工程）
次に、第１分離工程において、前記接合工程によって仮基板４と接合された第１基板２を、高温度状態にて、水素層３を境界として分離させる。これによって、図１（ｃ）に示すように、第１基板２の分離された薄膜部２２（以下、第１薄膜層２２という。）が、仮基板４上に残される。第１基板２の分離された基体部２４は、再び第１基板２として利用可能である。
（支持層形成工程）
第１分離工程の後、図１（ｄ）に示す支持層形成工程において、第１薄膜層２２が残された仮基板４の面の全体に、第２の半導体材料からなる支持層６が形成される。第２の半導体材料の種類は特に問わず、例えば、ＳｉＣ、ＧａＮ等が挙げられる。また、形成される支持層６の結晶性は問わず、単結晶でも多結晶でもよい。よって、数百μｍの厚さの支持層６を高速に成長させることも可能である。
（第２分離工程）
前記支持層形成工程の後、図１（ｅ）に示すように、第２分離工程において仮基板４を除去することにより、支持層６上に第１薄膜層２２が積層されている第２基板７を得ることができる。本工程により、単結晶の第１薄膜層２２を支持する基板の役割は、支持層６が担うことになる。図１（ｅ）では仮基板４の全体が除去されているが、仮基板４はその表層部を残して分離されてもよい。すなわち、第２分離工程では、前記接合層（４４）を残して仮基板４が除去されてもよい（図５参照）。その場合、第２基板７の第１薄膜層２２に接して接合層（４４）が残存することとなる。この接合層（４４）は、後に行う接合層除去工程によって除去することが可能である。
（切除工程）
切除工程においては、第２基板７の外周から所定範囲の周縁部７２を切除する。これによって、半導体基板を完成させることができる。周縁部７２として切除する範囲は、仮基板４を除去した後に生じる半導体基板の反りとの関係で、適宜設定することができる（後述）。図１（ｆ）は、第１薄膜層２２の外周（すなわち、母材となった第１基板２の外周）を超える部分が、周縁部７２として切断除去された状態を表している。
以上の工程によって、支持層６上に第１薄膜層２２を備え、第２基板７の外周から所定範囲の周縁部７２が切除されて形成されている半導体基板１０を得ることができる。
図２は、前記支持層形成工程により、仮基板４上に、ＳｉＣ単結晶からなる第１薄膜層２２及び結晶性を問わない支持層６が形成された状態を示している。本例において、第１薄膜層２２の径はその母材である円板状の第１基板２の径（６インチ）と等しく、厚さは０．５μｍである。また、支持層６の径はその下地となった円板状の仮基板４の径（８インチ）と等しく、厚さは３００μｍである。仮基板４の厚さは２〜１０ｍｍ程度である。なお、図２において、前記切除工程により除去する周縁部７２は、斜線で表されている。
第１薄膜層２２は、前記第１分離工程により、第１基板２を水素層３で劈開させることによって形成されている。図３は、前図に示したＳｉＣ単結晶からなる第１薄膜層２２の劈開面の透過型電子顕微鏡（ＴＥＭ）画像である。このように、第１薄膜層２２の劈開面には、厚さ方向に数十ｎｍの凹凸が見られる。必要に応じて、この凹凸はＲａ１ｎｍ程度の表面粗さまで研磨してもよい。
（接合層除去工程）
第１薄膜層２２の表面を平坦にするため、本半導体基板の製造方法は、接合層除去工程を備えることができる。接合層除去工程においては、第１薄膜層２２が必要な表面粗さとなるように研磨等される。研磨の方法は問わず、例えば化学機械研磨（ＣＭＰ）を行うことができる。
前記切除工程と、接合層除去工程とは、どちらを先に行ってもよい。すなわち、第２基板７の第１薄膜層２２表面を研磨した後に周縁部７２を除去してもよいし、周縁部７２を除去した後に第１薄膜層２２表面を研磨してもよい。
また、前記のとおり、前記第２分離工程において接合層（４４）を残して仮基板４を除去した場合、第２基板７の第１薄膜層２２上には接合層（４４）が積層されていることになる（図５（ｄ）参照）。この接合層（４４）は、接合層除去工程によって除去することができる。これによって、前記接合工程において接合された第１薄膜層２２と仮基板４との接合界面層が完全に除去され、結晶性の良い第１薄膜層２２の面が表面に現れる。
また、本半導体基板は、均質な支持層６を形成するために、第１薄膜層２２と支持層６との間にバッファ層を設けた構成とすることができる。
（バッファ層形成工程）
図４（ａ）は、前記第１分離工程により第１薄膜層２２が残された側の仮基板４の上に、第３の半導体材料からなるバッファ層５を形成するバッファ層形成工程を示している。第３の半導体材料の種類は特に限定されず、例えばＳｉＣとすることができる。バッファ層５の結晶性は問わず、多結晶又は非晶質として形成することができる。
また、仮基板４上で第１薄膜層２２が存在する領域は、バッファ層５がほぼ第１薄膜層２２の厚さ分盛り上がる。そのまま次工程に移行してもよいが、必要な場合には、ＣＭＰ等によりバッファ層５の表面を平坦化させてもよい。
なお、バッファ層５を形成するに際しては、第１薄膜層２２及びその周辺の仮基板４の表面を粗研磨して、バッファ層５となる半導体層（例えばＳｉＣ多結晶）が成長し易い表面とすることも可能である。
バッファ層形成工程の後、前記同様の支持層形成工程、第２分離工程、切除工程、接合層除去工程を行うことができる。支持層形成工程では、図４（ｂ）に示すように、バッファ層５上に支持層６が形成される。バッファ層５を設けない場合には、仮基板４上で第１薄膜層２２が存在する領域と、存在しない領域すなわち周縁部の仮基板４が露出した領域とで、それぞれの上に成長する支持層６の結晶性が異なる。バッファ層５を設けることによって、バッファ層５上により均質な支持層６を成長させることができる。
第２分離工程において仮基板４が除去された後の第２基板７は、図４（ｃ）に示すように、支持層６上に、バッファ層５及び第１薄膜層２２が順に積層された構造となる。
図４（ｄ）は、切除工程により、第２基板７の外周から所定範囲の周縁部７２が切除された状態を示している。更に、結晶性の良い第１薄膜層２２の表面を平坦化する接合層除去工程を備えることができる。
以上の工程によって、支持層６上にバッファ層５及び第１薄膜層２２を備え、第２基板７の外周から所定範囲の周縁部７２が除去されて形成されている半導体基板１２を得ることができる。
なお、単結晶と多結晶との界面にはバンドギャップの差により電位障壁ができることが知られている（非特許文献１、３等を参照）。この電位障壁に対しては、理論的には、界面に高濃度不純物層を形成し、トンネル現象を誘発して界面抵抗を解消することが可能である。
（不純物導入工程）
例えば、第１薄膜層２２をＳｉＣ単結晶とし、支持層６をＳｉＣ多結晶とする場合には、図１（ｄ）に示した支持層形成工程において、第１薄膜層２２と支持層６との界面に高濃度Ｎ型層を形成すればよい。また、図４（ｂ）に示した支持層形成工程において、支持層６を形成する前に、第１薄膜層２２の表層に窒素をイオン注入することにより高濃度Ｎ型層を形成すればよい。高濃度Ｎ型層は、支持層６の形成前に、窒素雰囲気中において表層に窒素を取り込ませることによっても可能である。その他、高濃度Ｎ型層は、支持層６を形成した後（図１（ｅ）又は図４（ｃ））に第１薄膜層２２側の表面をＣＭＰ等により平坦化し、その後に、単結晶の第１薄膜層２２と支持層６との界面にイオン注入により窒素を添加することによって形成することも可能である。
上記のように高濃度Ｎ型層を形成するために用いる元素は窒素に限らず、リン等、Ｎ型になる元素であれば広く用いることができる。
前記仮基板４は、前記接合工程における接合が可能であり、且つ前記第２分離工程における除去が可能である限り、その材料や構成は問わない。仮基板４は、上記接合及び上記除去が容易であり、更に除去された部分の再利用が可能であることが好ましい。
このため、図５（ａ）に示すように、仮基板４の第１基板２と接合される表面に、接合層４４を形成しておくことができる。仮基板４は、本体部４２と接合層４４とから構成されている。そして、接合工程においては、同図（ｂ）に示すように、接合層４４の表面と第１基板２（第１薄膜層２２）とが接合される。続く第１分離工程により、接合層４４上に第１薄膜層２２を残して第１基板２の基体部２４が分離される。そして、支持層形成工程により、第１薄膜層２２上に支持層６が形成される（同図（ｃ））。第１薄膜層２２上にバッファ層５を設け、その上に支持層６が形成されてもよい。その後、第２分離工程において、接合層４４を残して仮基板４の本体部４２を除去するようにすることができる（同図（ｄ））。これにより第２基板７には接合層４４が残存するが、最終的に接合層４４は接合層除去工程により除去することができる（同図（ｅ））。
図６に、接合層を設けた仮基板４の例を示す。図６（ａ）は、仮基板４１の本体部として厚さ約１０ｍｍ（２ｍｍ程度であってもよい）のカーボン基板４２１を使用し、接合層として厚さ約１μｍのＳｉＣ多結晶層４４１を形成した例である。この場合、接合工程においては、ＳｉＣ多結晶層４４１の表面とＳｉＣ単結晶からなる第１基板２の表面とが接合される。このようなＳｉＣ層同士は、ＦＡＢ（Fast Atomic Beam、高速原子ビーム）ガン又はイオンビームにより両表面を活性化した後に貼り合せることが可能である。ＦＡＢガンを用いる場合には両表面がアモルファス化されて貼り合わされ、界面にはアモルファス層又はアモルファスが再結晶化された層が残る（特許文献２、非特許文献１を参照）。イオンビームを用いる場合には、金属が糊の役割を果たして両表面が接合され、この金属が界面に残る。これら接合界面に存在する層は接合層除去工程により除去することができるため、最終的な半導体基板には問題が生じない。また、第２分離工程における仮基板４の分離は、カーボン基板４２１の焼却等により容易である。カーボン基板４２１は、機械的に、又は熱応力により分離することもできる。
また、図６（ｂ）は、仮基板４２の本体部として厚さ約１ｍｍのＳｉＣ基板４２２を使用し、接合層として厚さ約２μｍのシリコン酸化膜４４２を形成した例である。シリコン酸化膜４４２はＳｉＣ基板４２２の表面にＣＶＤ成長（化学的気相成長）或いはスパッタリングにより形成されており、その表面粗さはＳｉＣ基板４２２の表面粗さ（Ｒａ：１ｎｍ程度）と同程度となる。この場合、接合工程においては、シリコン酸化膜４４２の表面とＳｉＣ単結晶からなる第１基板２の表面とが接合される。この接合は、水酸化基の効果により、室温にて水を介在させて容易に可能である。支持層形成工程においては、支持層６を形成するために、先ず、シリコン酸化膜４４２が軟化しない温度である１２００〜１３００℃の比較的低温度で、第１薄膜層２２上に厚さが１０μｍ程度となるようにＳｉＣ層を気相成長させる。ＳｉＣの気相成長において、１２００℃程度は反応律速領域であって成膜速度が速くないことが知られている。しかし、下地となる第１薄膜層２２が０．５μｍ程度の極薄いＳｉＣ層であるため、当初は、シリコン酸化膜４４２の軟化が始まる温度以下でＳｉＣを成長させる必要がある。その後温度を１５００℃程度に上げて、ＳｉＣからなる支持層６を高速に成長させることができる。１５００℃程度の温度ではシリコン酸化膜４４２が軟化するが、当初の１０μｍ程度のＳｉＣ層を土台として、ＳｉＣ層を高速で成長させることができる。また、第２分離工程における仮基板４の分離は、弗酸等などによりシリコン酸化膜４４２を除去することにより可能である。
また、図６（ｃ）は、仮基板の本体部として厚さ約１ｍｍのサファイア等の透明基板４２３を使用し、接合層として厚さ約１００ｎｍの窒化ガリウム（ＧａＮ）薄膜４４３を形成した例である。透明基板４２３の表面及びＧａＮ薄膜４４３の表面は平坦化処理（Ｒａ：１ｎｍ）を行う。この場合、接合工程においては、ＧａＮ薄膜４４３の表面とＳｉＣ単結晶からなる第１基板２の表面とが接合される。この両者は、前記同様に、ＦＡＢガン又はイオンビームにより、両表面の活性化を行った後に貼り合せが可能である。また、第２分離工程における仮基板４の分離は、透明基板４２３側からレーザ光を照射し、ＧａＮ薄膜４４３でＧａを溶融・析出させる方法（レーザによるリフトオフ手法）により容易に可能である。
透明基板４２３として、第１薄膜層２２と熱膨張係数が等しいＳｉＣ基板を用いることも可能である。ＳｉＣ基板は透過性があるのでレーザ光によりリフトオフが可能である。
第１基板２と仮基板４との接合を更に容易にすることが可能である。
図７は、予め第１基板２の表面に水酸化基薄膜を形成し、第１基板２と接合される仮基板４の表面上に水酸化基薄膜を形成し、前記接合工程において、水酸化基薄膜が形成された第１基板２の表面と、水酸化基薄膜が形成された仮基板４の表面とを接合して半導体基板を製造する工程を示している。
同図（ａ）に示すように、第１の半導体材料（例えばＳｉＣ）の単結晶からなる第１基板２の一方の表面（図の下面側）には、水酸化基薄膜としてＳｉ薄膜２５が形成されている。また、前記水素層形成工程において、第１基板２の上記一方の表面から所定の深さ（例えば、０．５μｍの深さ）に水素イオンを注入することにより、水素層３が形成されている。水素層３によって区分される第１基板２の前記表面側を薄膜部２２、その反対側を基体部２４と呼ぶ。また、表層に形成されたＳｉ薄膜２５を含めた全体を第１基板２と呼ぶ。
一方、同図（ｂ）に示すように、カーボンからなる仮基板４の第１基板２と接合される表面に、水酸化基薄膜としてＳｉＯ２薄膜４５が形成されている。すなわち、本例において仮基板４は、カーボン基板４２とＳｉＯ２薄膜４５とから構成されている。そして、接合工程においては、同図（ｃ）に示すように、仮基板４の表層のＳｉＯ２薄膜４５と、第１基板２の表層のＳｉ薄膜２５とが接合される。
続く第１分離工程により、仮基板４上にＳｉ薄膜２５を介して接合された薄膜部（第１薄膜層）２２を残し、第１基板２の基体部２４が分離される（同図（ｄ））。次に、支持層形成工程により、第１薄膜層２２上に支持層６が形成される（同図（ｅ））。支持層６として、例えば熱ＣＶＤによりＳｉＣ層（結晶性を問わない）を形成することができる。支持層６は、第１薄膜層２２の径よりも大きい仮基板４上に形成されるため、第１薄膜層２２の上面だけでなく側面部を覆うように形成されている。なお、第１薄膜層２２上にバッファ層５を設け、その上に支持層６が形成されてもよい。その後、第２分離工程において、仮基板４を除去することができる（同図（ｆ））。仮基板４を構成していたカーボン基板４２は焼却により、ＳｉＯ２薄膜４５はエッチングにより、除去することができる。
以上により、Ｓｉ薄膜２５、第１薄膜層２２及び支持層６が積層された第２基板７が得られる。同図（ｇ）は、切除工程により、第２基板７の外周から第１薄膜層２２の径を超える周縁部７２を切除し、また残存するＳｉ薄膜２５をエッチングにより除去した状態を示している。更に、必要に応じて、第１薄膜層２２表面をＣＭＰ（化学機械研磨）により平坦化すれば、その第１薄膜層２２上に半導体素子を形成するための高品質な単結晶層（例えば、ＳｉＣ単結晶層）をエピタキシャル成長等させることができる。なお、同図（ａ）に示した状態において、Ｓｉ薄膜２５を形成する前に薄膜部（第１薄膜層）２２の表面がＣＭＰにより研磨されていれば、Ｓｉ薄膜２５の除去後に研磨することなく、そのまま単結晶層をエピタキシャル成長させることができる。
上例において、単結晶からなる第１基板２の一方の表面は、表面粗さＲａ０．１ｎｍ程度であり、その上にＳｉ薄膜２５を形成することができる。Ｓｉ薄膜２５は多結晶Ｓｉからなり、例えばプラズマＣＶＤ法により５０ｎｍ程度の厚さに形成することができる。また、仮基板４を構成するカーボン基板の厚さは２ｍｍ程度、ＳｉＯ２薄膜４５の厚さは１μｍ程度とすることができる。カーボン基板の表層はポーラスであり、表面粗さＲａ１ｍｍ程度であるが、その表面に多結晶のＳｉＯ２薄膜４５をＣＶＤにより厚さ３μｍ程度形成した後、ＣＭＰにより厚さ１μｍ程度まで研磨することにより、Ｒａ０．１ｎｍ程度まで平坦化することができる。仮基板４の表層のＳｉＯ２薄膜４５と、第１基板２の表層のＳｉ薄膜２５との接合は、ＳｉＯ２とＳｉの界面の水酸基により行われる。具体的には、Ｓｉ薄膜２５及びＳｉＯ２薄膜４５の表面の平坦度がＲａ０．１ｎｍ程度であれば、水の介在で室温において容易に接合可能である。
図８は、予め第１基板２の表面に水酸化基薄膜を形成し、仮基板４としてＳｉ基板を使用し、前記接合工程において、水酸化基薄膜が形成された第１基板２の表面と、仮基板４の表面とを接合して半導体基板を製造する工程を示している。
同図（ａ）に示すように、第１の半導体材料（例えばＳｉＣ）の単結晶からなる第１基板２の一方の表面（図の下面側）には、水酸化基薄膜としてＳｉＯ２薄膜２６が形成されている。また、前記水素層形成工程において、第１基板２の上記一方の表面から所定の深さ（例えば、０．５μｍの深さ）に水素イオンを注入することにより、水素層３が形成されている。水素層３によって区分される第１基板２の前記表面側を薄膜部２２、その反対側を基体部２４と呼ぶ。また、表層に形成されたＳｉＯ２薄膜２６を含めた全体を第１基板２と呼ぶ。
一方、同図（ｂ）に示す仮基板４は、Ｓｉ基板である。そして、接合工程においては、同図（ｃ）に示すように、仮基板４と、第１基板２の表層のＳｉＯ２薄膜２６とが接合される。この接合は、ＳｉＯ２とＳｉの界面の水酸基により行われる。具体的には、Ｓｉ薄膜２５及びＳｉＯ２薄膜層４５の表面の平坦度がＲａ０．１ｎｍ程度であれば、水の介在で容易に接合可能である。
続く第１分離工程により、仮基板４上にＳｉＯ２薄膜２６を介して接合された薄膜部（第１薄膜層）２２を残し、第１基板２の基体部２４が分離される（同図（ｄ））。次に、支持層形成工程により、第１薄膜層２２上に支持層６が形成される（同図（ｅ））。支持層６として、例えば熱ＣＶＤによりＳｉＣ層（結晶性を問わない）を形成することができる。支持層６は、第１薄膜層２２の径よりも大きい仮基板４上に形成されるため、第１薄膜層２２の上面だけでなく側面部を覆うように形成されている。なお、第１薄膜層２２上にバッファ層５を設け、その上に支持層６が形成されてもよい。その後、第２分離工程において、仮基板４を除去することができる（同図（ｆ））。仮基板４はＳｉ基板であるため、例えば、研磨により薄肉化し、その後エッチングにより除去することができる。
以上により、ＳｉＯ２薄膜２６、第１薄膜層２２及び支持層６が積層された第２基板７が得られる。同図（ｇ）は、切除工程により、第２基板７の外周から第１薄膜層２２の径を超える周縁部７２を切除し、また残存するＳｉＯ２薄膜２６をエッチングにより除去した状態を示している。この後、必要に応じて第１薄膜層２２表面をＣＭＰにより研磨すれば、その第１薄膜層２２上に半導体素子を形成するための高品質な単結晶層（例えば、ＳｉＣ単結晶層）をエピタキシャル成長等させることができる。
図９は、図７に示した製造方法の変形例を表しており、図７の製造方法と異なる点のみを説明する。図９（ｂ）に示すように、カーボンからなる仮基板４の上下両表面に、水酸化基薄膜としてＳｉＯ２薄膜４５が形成されている。すなわち、本例において仮基板４は、カーボン基板４２と、その両表面に形成されたＳｉＯ２薄膜４５とから構成されている。そして、接合工程においては、同図（ｃ）に示すように、仮基板４の両表層のＳｉＯ２薄膜４５と、２つの第１基板２の表層のＳｉ薄膜２５と、がそれぞれ接合される。
続く第１分離工程により、仮基板４の両面上にそれぞれＳｉ薄膜２５を介して接合された薄膜部（第１薄膜層）２２を残し、２つの第１基板２の基体部２４が分離される（同図（ｄ））。次に、支持層形成工程により、仮基板４の両面上にそれぞれ残された第１薄膜層２２上に、支持層６が形成される（同図（ｅ））。その後、第２分離工程において、仮基板４が除去される。同図（ｆ）は、仮基板４が除去された１面側の基板を表している。 この製造方法により、仮基板４の各面からそれぞれ、同図（ｇ）に示すように第１薄膜層２２及び支持層６が積層された第２基板７を得ることができる。
図１０は、図８に示した製造方法の変形例を表しており、図８の製造方法と異なる点のみを説明する。図１０（ａ）に示すように、第１の半導体材料（例えばＳｉＣ）の単結晶からなる第１基板２の一方の表面（図の下面側）には、水酸化基薄膜としてＳｉＯ２薄膜２６が形成されている。この表層に形成されたＳｉＯ２薄膜２６を含めた全体を第１基板２と呼ぶ。一方、図１０（ｂ）に示す仮基板４はＳｉ基板である。接合工程においては、同図（ｃ）に示すように、仮基板４と、２つの第１基板２の表層のＳｉＯ２薄膜２６とが接合される。この接合は、ＳｉＯ２とＳｉ基板表層のＳｉ層との界面の水酸基により行われる。
続く第１分離工程により、仮基板４の両面上にそれぞれＳｉＯ２薄膜２６を介して接合された薄膜部（第１薄膜層）２２を残し、２つの第１基板２の基体部２４が分離される（同図（ｄ））。次に、支持層形成工程により、仮基板４の両面上にそれぞれ残された第１薄膜層２２上に、支持層６が形成される（同図（ｅ））。その後、第２分離工程において、仮基板４が除去される。仮基板（Ｓｉ基板）４は、例えば、上記両面と平行に中央を切断し、それぞれ薄肉化した上でエッチングすることにより除去することができる。同図（ｆ）は、仮基板４が除去された１面側の基板を表している。
この製造方法により、仮基板４の各面からそれぞれ、同図（ｇ）に示すように第１薄膜層２２及び支持層６が積層された第２基板７を得ることができる。
図７及び９に示した製造方法においては、仮基板４との接合のために、第１基板２の表層にＳｉ薄膜２５が形成されている。支持層形成工程においては、結晶性を問わないＳｉＣからなる支持層６は熱ＣＶＤ法により成長させることができる。一般に、ＳｉＣ膜を熱ＣＶＤにより形成するには１３００℃以上の高温度が必要であり、高い窒素濃度の膜を成長させたり高速にＳｉＣ膜を成長させたりする場合には、１５００℃程度の高温度が必要である。Ｓｉの融点１４２０℃を越える温度において支持層６を形成する場合には、Ｓｉ薄膜２５の厚さはできるだけ薄い必要がある。例えば、カーボン基板上にＳｉＯ２薄膜４５、Ｓｉ薄膜２５及び第１薄膜層２２が積層されており、その上にＳｉＣからなる厚い支持層６を成長させる過程においてはＳｉが溶融するため、Ｓｉ薄膜２５の膜厚は薄いことが好ましく、具体的には、第１薄膜層２２の厚さより薄いことが好ましい。図７及び９により説明した例では、Ｓｉ薄膜２５は０．０５μｍ、第１薄膜層２２の厚さは０．５μｍであるから、その条件を満たしている。
図７及び９に示した製造方法において、Ｓｉ薄膜２５とＳｉＯ２薄膜４５とを入れ替え、ＳｉＯ２薄膜２５及びＳｉ薄膜４５とすることも可能である。ただし、カーボン基板上にＳｉ薄膜４５が形成されており、Ｓｉの融点を越える高温においてＳｉＣからなる支持層６を形成する場合には、Ｓｉ薄膜４５の厚さを薄くすることが好ましい。
（単結晶層形成工程）
以上のような製造方法により製造された半導体基板（１０、１２、１４、１５、１６、１７、１８）が、半導体素子用の支持基板（例えば、図１４に示した素子用支持基板１１０）となる。半導体基板（１０、１２等）上に必要な厚さ（５〜１０μｍ）と必要なＮ型濃度を持つ単結晶層を形成することにより、パワー素子を形成するための基板とすることができる。
そのためには、半導体基板（１０、１２等）を基に、半導体素子の能動層となる単結晶層（素子形成用単結晶層）（８）を形成する。単結晶層形成工程は、半導体基板（１０、１２等）の支持層６上に形成された第１の半導体材料の単結晶からなる第１薄膜層２２の上に、第１の半導体材料からなる単結晶層（８）をエピタキシャル成長により形成する工程である。支持層６と第１薄膜層２２との間にバッファ層５が設けられていてもよい。
例えば、図１１（ａ）に示す半導体基板１０は、結晶性を問わないＳｉＣからなる支持層６上に、ＳｉＣ単結晶からなる第１薄膜層２２が形成されている。この第１薄膜層２２上に、図１１（ｂ）に示すように、厚さ約１０μｍのＳｉＣ単結晶層８をエピタキシャル成長により形成する。ＳｉＣ単結晶層８は、ＳｉＣ単結晶からなる第１薄膜層２２上に形成されるため、下地となる第１薄膜層２２の結晶性を継承して結晶性の良い単結晶となる。そして、このＳｉＣ単結晶層８を能動層として、図１８に示したような半導体素子を形成することができる。
図１１（ｃ）は、厚いＳｉＣ単結晶基板２８の上に、能動層となるＳｉＣ単結晶層８２をエピタキシャル成長により形成する従来の構造例を示している。このＳｉＣ単結晶層８２の結晶性は、下地であるＳｉＣ単結晶基板２８の結晶品質を継承するものとなるが、ＳｉＣ単結晶基板２８は、その径が６インチの場合、厚さ３００μｍ程度とするのが一般的である。本発明の製造方法において使用するＳｉＣ単結晶層（第１薄膜層２２）の厚さは０．５〜１μｍ程度であり、従来のＳｉＣ単結晶基板２８に比べてはるかに薄くて済む。
本発明の製造方法において、半導体素子の能動層となる単結晶層（素子形成用単結晶層）８を形成する単結晶層形成工程を備え、支持層６やバッファ層５を設ける前に単結晶層８を形成することも可能である。その場合、単結晶層形成工程では、先ず、図１２（ａ）に示すように、第１の半導体材料の単結晶からなる第１薄膜層２２が仮基板４上に残された状態において、水素層で分離された第１薄膜層２２の表面の破砕層を研磨（ＣＭＰ）等により除去する。次に、同図（ｂ）に示すように、第１の半導体材料の単結晶からなる第１薄膜層２２上に、第１の半導体材料からなる単結晶層８を膜厚５〜１０μｍとなるようにエピタキシャル成長させる。このとき、単結晶層８として、第１薄膜層２２の上には単結晶層８１が形成され、第１薄膜層２２が存しない仮基板４上には、単結晶とは限らない結晶層８２が形成される。その後、前記同様に、支持層形成工程により支持層６を形成し（同図（ｃ））、第２分離工程により仮基板４を除去して第２基板７０を形成し（同図（ｄ））、切除工程により第２基板７０の周縁部７２０を切除する（同図（ｅ））ことができる。周縁部７２０が切除されることによって、単結晶とは限らない結晶層８２もまた除去される。そして、接合層除去工程により、第１薄膜層２２と仮基板４との接合面にあった破砕層を除去し、結晶性の良い第１薄膜層２２の面が表面に現れた半導体基板１４が形成される。
同図（ｃ）に表された支持層６と単結晶層８１の界面には、バンドギャップ差により電位障壁ができる場合がある。この場合には、支持層形成前に単結晶層８１の表面に高濃度不純物層を形成し、支持層６を高濃度不純物層とすることにより、トンネル現象を誘発して界面抵抗を解消することが可能である。また、同図（ｂ）において、第１薄膜層２２の上に単結晶層８１を形成するにあたり、第１薄膜層２２と単結晶層８１との間に高濃度不純物層を設けて、第１薄膜層２２の結晶欠陥転換層とする場合がある。結晶欠陥転換層は第１薄膜層に存在するキラー欠陥をキラーとならない欠陥に転換する転換層である。同図（ｅ）において、第１薄膜層２２と上記結晶欠陥転換層とを除去することにより、キラー欠陥の少ない単結晶層８１だけを残すこともできる。
図１、図４及び図５に示した半導体基板の製造方法の具体的な例を説明する。
本例において、単結晶の第１基板２は４Ｈ−ＳｉＣであり、外径６インチで厚さ５００μｍである。水素層形成工程（図１（ａ）参照）において、第１基板２の表面から０．５μｍの深さに１０２０／ｃｍ２程度の水素イオンを注入することによって、水素層３が形成される。水素層３を境界として、第１基板２の前記表面側が第１薄膜層２２となる。
また、仮基板４は、外径８インチで厚さ１０ｍｍのカーボン基板４２１上に、接合層として厚さ１μｍのＳｉＣ多結晶層４４１が形成されている。カーボン基板４２１の厚さは２ｍｍ程度であってもよい。
接合工程（図１（ｂ）参照）において、第１基板２（第１薄膜層２２）の表面と仮基板４（ＳｉＣ多結晶層４４１）とが接合される。この接合には、常温において両表面をＦＡＢガンにより活性化させて貼り合せる、という手法を用いることができる。図１３は、その貼り合せ装置の要部の模式図である。真空室内で第１基板２（第１薄膜層２２）の表面と仮基板４の表面とが一定の間隔で対向するように配置し、その側方から両表面に対して、ＦＡＢガン２００によりアルゴンビーム（２０１、２０２）を走査して照射する。真空室内の真空度は、１×１０−４〜１×１０−６Ｐａ程度である。この照射により、両基板の表層（２２ｂ、４ｂ）がアモルファス化され、常温で貼り合わせることができる。
次に、第１分離工程（図１（ｃ）参照）では、仮基板４と接合された第１基板２が、水素層３を境界として分離される。窒素等の不活性ガス雰囲気中で約１０００℃の高温度にすることにより、水素層３で水素がバブル（泡）状態となり、第１基板２は劈開して基体部２４が分離される。これにより、第１薄膜層２２が仮基板４上に残される。
上記により分離された第１基板２の基体部２４は、再び第１基板２として利用可能である。第１基板２の厚さは特に限定されず、例えば、最初に厚さ１ｍｍであった場合、１度の水素層３の形成で０．５μｍ程度減少するだけなので、数百回以上の再利用が可能となる。
次に、バッファ層形成工程（図４（ａ）参照）では、仮基板４上に、第１薄膜層２２を挟んで、バッファ層５となるＳｉＣ多結晶層が２μｍの厚さで形成される。バッファ層５は、ＳｉＣ多結晶をスパッタリングで形成した後熱処理をすることによって形成されてもよい。これによって、仮基板４の表面にＳｉＣ単結晶からなる第１薄膜層２２が０．５μｍ程度形成され、その上に厚さ２μｍのバッファ層５が形成された状態となる。
次に、支持層形成工程（図４（ｂ）参照）において、バッファ層５上にＳｉＣ支持層６が形成される。これにより、カーボン基板４２１上に、接合層４４１、第１薄膜層２２、バッファ層５、及び支持層６が積層された状態となる。支持層６の結晶性は問わないので、支持層６としてＳｉＣ多結晶を３００μｍ程度の厚さまで高速に成長させることができる。また、支持層６をＮ型半導体とするために、窒素を濃度１０２１／ｃｍ３程度となるように添加する。
次に、第２分離工程（図４（ｃ）、図５（ｄ）参照）において、カーボン基板４２１が焼却により除去される。これにより、ＳｉＣ多結晶からなる支持層６上に、ＳｉＣ多結晶からなるバッファ層５、ＳｉＣ単結晶からなる第１薄膜層２２、及びＳｉＣ多結晶からなる接合層４４１が順に積層された第２基板７を得る。この状態で、支持層６が第１薄膜層２２を支持する基板の役割を果たす。
次に、切除工程（図４（ｄ）参照）により、第２基板７の外周から所定範囲の周縁部７２を切除する。少なくとも第１薄膜層２２の径を超える部分を除去するため、サークルカット等により第１薄膜層２２の外周に沿って切断除去するようにすることができる。これにより、支持層６が成長するときに発生した応力が大きく、基板の反りの原因となっている周縁部７２が除去される。
そして、接合層除去工程において第１薄膜層２２側の表面を研磨することによって、接合層４４１が除去されると共に、第１薄膜層２２と接合層４４１とが接合された界面は除去される。これによって、平坦度の良いＳｉＣ単結晶からなる第１薄膜層２２の面が半導体基板の表面に現れる。
図１４は、前記切除工程を行う前の第２基板７の構造を示している。同図において、第１薄膜層２２の径ｄ１は６インチ、バッファ層５及び支持層６の径ｄ５は８インチである。支持層６において、「Ａ」は第２基板７の基板面の中央部、「Ｂ」は基板面の周縁部を示す。また、「Ｌ」は周縁部７２として除去する範囲を示し、切除工程において、第２基板７はその外周から距離Ｌの切断線によって切断される。
図１５は、前図に示したＳｉＣ多結晶からなる支持層６の沿面領域のＳＥＭ画像である。図１５（ａ）は、上記「Ａ」部すなわち基板面中央部におけるＥＢＳＤ（Electron Back Scatter Diffraction Patterns）であり、同図（ｂ）は、上記「Ｂ」部すなわち基板面周縁部におけるＥＢＳＤである。本図で明らかなように、ＳｉＣ多結晶の表層部には結晶の乱れが生じている。そして、基板面周縁部においては多結晶層に不連続性があり、結晶性が大きく乱れていることが分かる。
上記のようにＳｉＣ多結晶からなる支持層６の結晶性が周縁部で大きく乱れている状態で仮基板４を分離すると、基板に１００μｍを超える大きな反りが生じてしまう。この反り量Ｄ（図１６参照）は、切除工程により第２基板７の外周から所定範囲の周縁部７２を除去することにより、大幅に低減することができる。
図１７は、除去する周縁部７２の範囲すなわち切断線の第２基板７の外周からの距離Ｌ（横軸）と、周縁部７２除去後の基板の反り量Ｄ（縦軸）の計測結果の例を表すグラフである。本例においては、周縁部７２を除去しない場合（Ｌ＝０ｍｍ）には、基板には大きな反り（Ｄ＝約２００μｍ）が生じる。この反り量Ｄは、切断線の外周からの距離Ｌを大きくする程小さくなる。一般的には、半導体基板の反り量Ｄは５０μｍ以下である必要がある。本例では、外周からの距離Ｌを約２０ｍｍ以上として周縁部を切除すれば、反り量Ｄは５０μｍよりも大幅に小さくなり、半導体基板に求められる要件を満たすことができるといえる。
上例において、第１薄膜層２２の径は６インチ（約２００ｍｍ）であり、支持層６の径は仮基板４の径と同じ８インチ（約３００ｍｍ）である。この場合、周縁部７２として切断する外周からの距離Ｌを約５０ｍｍとすることによって、基板の反りを十分に低減することができる。したがって、単結晶半導体からなる第１基板２の径よりも一回り大きい径の仮基板４を使用することにより、高価な単結晶半導体基板を有効に使用することができる。
なお、以上においてはＳｉＣ半導体基板を例として製造方法を説明したが、本製造方法はＳｉＣ半導体基板に限られず、ＧａＮ素子用の基板、酸化ガリウム素子用の基板等にも適用することができる。
ＳｉＣ等を用いたパワー系化合物半導体素子は、車においてはハイブリッド車、電気自動車等の普及に伴ってますます重要度が増している。また、家庭においてはスマートグリッドの普及に伴って家電製品の制御やエネルギー管理のためにパワー系化合物半導体装置の役割が重要になってくる。本発明により、高価な材料であるＳｉＣ単結晶の使用量を大幅に減らすことができ、安価なＳｉＣ単結晶半導体基板を製造することが可能となる。
１０、１２、１４、１５、１６、１７、１８；半導体基板（素子形成用単結晶層の形成前）、２；第１基板（ＳｉＣ単結晶基板）、２２；第１薄膜層（ＳｉＣ単結晶層）、２４；第１基板の基体部、２５；Ｓｉ薄膜、２６；ＳｉＯ２薄膜、２８；ＳｉＣ単結晶基板、３；水素層、４、４１、４２、４３；仮基板、４２、４２１、４２２、４２３；仮基板本体、４４、４４１、４４２、４４３；接合層、４５；ＳｉＯ２薄膜、５；バッファ層（ＳｉＣ多結晶層）、６；支持層（ＳｉＣ多結晶層）、７、７０；第２基板、７２、７２０；周縁部、８、８１、８２；単結晶層、１００；半導体素子、１０１；ソース、１０２；ドレイン、１０３；ゲート、１０４；ドレイン電極、１１０；素子用支持基板、１２０；能動層。
本発明は、半導体基板の製造方法に関する。詳しくは、結晶欠陥の少ない高耐圧素子用半導体基板を低コストで製造する半導体基板の製造方法に関する。
本発明は、以下の通りである。
１．第１の半導体材料の単結晶からなる第１基板の表面から所定の深さに水素イオンを注入して水素層を形成する水素層形成工程と、前記第１基板の前記表面と仮基板とを接合する接合工程と、前記仮基板と接合された前記第１基板を、前記水素層を境界として分離させ、前記第１基板の分離された前記表面側を第１薄膜層として前記仮基板上に残す第１分離工程と、前記第１薄膜層が残された前記仮基板上に第２の半導体材料からなる支持層を形成する支持層形成工程と、前記仮基板を除去することにより、前記支持層上に前記第１薄膜層が積層された第２基板を得る第２分離工程と、前記第２基板の外周から所定範囲の周縁部を切除する切除工程と、を備え、前記第１基板は円板状又は円柱状であり、前記仮基板の前記第１基板と接合する面の外形は前記第１基板の径以上であり、前記切除工程は、少なくとも前記第１薄膜層の径を超える部分を前記周縁部として除去することを特徴とする半導体基板の製造方法。
２．前記第１基板と接合される前記仮基板の表面上には接合層が形成されており、前記第２分離工程は前記接合層を残して前記仮基板を除去することにより、前記第２基板には前記接合層が積層されており、前記第２基板から前記接合層を除去する接合層除去工程を備える前記１．記載の半導体基板の製造方法。
３．前記仮基板はカーボン基板であり、前記接合層はＳｉＣ多結晶からなる前記２．記載の半導体基板の製造方法。
４．前記仮基板はＳｉＣ基板であり、前記接合層はＳｉＯ２からなる前記２．記載の半導体基板の製造方法。
５．前記第１基板の前記表面には第１接合層が形成されており、前記第１基板と接合される前記仮基板の表面上には第２接合層が形成されており、前記接合工程において、前記第１接合層が形成された前記第１基板の表面と前記第２接合層が形成された前記仮基板の表面とが接合され、前記第１接合層はＳｉＯ２及びＳｉのうちの一方からなり、前記第２接合層はその他方からなる前記１．記載の半導体基板の製造方法。
６．前記仮基板はカーボン基板であり、前記第１接合層はＳｉからなり、前記第２接合層はＳｉＯ２からなる前記５．記載の半導体基板の製造方法。
７．前記第１基板の前記表面にはＳｉＯ２からなる第１接合層が形成されており、前記仮基板はＳｉ基板であり、前記接合工程において、前記第１接合層が形成された前記第１基板の表面と前記Ｓｉ基板の表面とが接合される前記１．記載の半導体基板の製造方法。
８．前記第１分離工程により前記第１薄膜層が残された側の前記仮基板の上に、第３の半導体材料からなるバッファ層を形成するバッファ層形成工程を備え、前記支持層形成工程は、前記バッファ層上に前記支持層を形成し、前記第２基板は、前記支持層上に前記バッファ層及び前記第１薄膜層が積層されている前記１．乃至７．のいずれかに記載の半導体基板の製造方法。
９．前記第１の半導体材料及び前記第２の半導体材料はＳｉＣであり、前記支持層は単結晶又は多結晶からなる前記１．乃至８．のいずれかに記載の半導体基板の製造方法。
１０．前記第１の半導体材料はＧａＮ又は酸化ガリウムであり、前記第２の半導体材料はＳｉＣであり、前記支持層は単結晶又は多結晶からなる前記１．乃至９．のいずれかに記載の半導体基板の製造方法。
１１．前記第３の半導体材料はＳｉＣであり、前記バッファ層は多結晶又は非晶質である前記８．乃至１０．のいずれかに記載の半導体基板の製造方法。
１２．前記第１薄膜層の表層部、及び前記支持層の前記第１薄膜層側の界面部、のうちの少なくとも１つに高濃度の不純物を導入する不純物導入工程を備える前記１．乃至１１．のいずれかに記載の半導体基板の製造方法。
参考として、上記半導体基板の製造方法により製造される半導体基板は、第１の半導体材料の単結晶からなる第１薄膜層と、前記第１薄膜層上に成膜されたＳｉＣ多結晶からなる支持層と、前記第１薄膜層の前記支持層とは反対側の表面上に成膜された単結晶からなる素子形成用単結晶層と、を備え、前記第１の半導体材料はＳｉＣ、ＧａＮ及び酸化ガリウムのうちのいずれかであり、前記素子形成用単結晶層はＳｉＣ、ＧａＮ及び酸化ガリウムのうちのいずれかからなる。
また、上記半導体基板の製造方法により製造される別の半導体基板は、第１の半導体材料の単結晶からなる第１薄膜層と、前記第１薄膜層上に成膜された多結晶ＳｉＣ又は非晶質ＳｉＣからなるバッファ層と、前記バッファ層上に成膜されたＳｉＣ多結晶からなる支持層と、前記第１薄膜層の前記支持層とは反対側の表面上に成膜された単結晶からなる素子形成用単結晶層と、を備え、前記第１の半導体材料はＳｉＣ、ＧａＮ及び酸化ガリウムのうちのいずれかであり、前記素子形成用単結晶層はＳｉＣ、ＧａＮ及び酸化ガリウムのうちのいずれかからなる。
本発明の半導体基板の製造方法により製造される半導体基板は、第１の半導体材料の単結晶からなる第１薄膜層と、前記第１薄膜層上に成膜されたＳｉＣ多結晶からなる支持層と、前記第１薄膜層の前記支持層とは反対側の表面上に成膜された単結晶からなる素子形成用単結晶層と、を備え、前記第１の半導体材料はＳｉＣ、ＧａＮ及び酸化ガリウムのうちのいずれかであり、前記素子形成用単結晶層はＳｉＣ、ＧａＮ及び酸化ガリウムのうちのいずれかからなるため、靭性に優れ、最適な厚さの支持層とすることができ、第１薄膜層上に高品質な素子形成用単結晶層を備えることができる。また、第１薄膜層の厚さは薄くて済むので、単結晶ＳｉＣ基板を支持基板として用いる従来の半導体基板に比べて安価にすることができる。ＳｉＣ多結晶からなる支持層が支持基板となるので、単結晶基板に比べて不純物濃度を高くして支持基板を低抵抗とすることができる。この半導体基板を用いれば、厚さが薄く高電力用途に適したＳｉＣ素子、ＧａＮ素子、酸化ガリウム素子等を形成することができる。
また、本発明の半導体基板の製造方法により製造される別の半導体基板は、多結晶ＳｉＣ又は非晶質ＳｉＣからなるバッファ層を備えるため、より均一性の高い支持層を高速に成膜することが可能であり、より反りが小さく低コストの半導体基板とすることができる。

Claims (14)

  1. 第１の半導体材料の単結晶からなる第１基板の表面から所定の深さに水素イオンを注入して水素層を形成する水素層形成工程と、
    前記第１基板の前記表面と仮基板とを接合する接合工程と、
    前記仮基板と接合された前記第１基板を、前記水素層を境界として分離させ、前記第１基板の分離された前記表面側を第１薄膜層として前記仮基板上に残す第１分離工程と、
    前記第１薄膜層が残された前記仮基板上に第２の半導体材料からなる支持層を形成する支持層形成工程と、
    前記仮基板を除去することにより、前記支持層上に前記第１薄膜層が積層された第２基板を得る第２分離工程と、
    前記第２基板の外周から所定範囲の周縁部を切除する切除工程と、
    を備え、
    前記第１基板は円板状又は円柱状であり、前記仮基板の前記第１基板と接合する面の外形は前記第１基板の径以上であり、前記切除工程は、少なくとも前記第１薄膜層の径を超える部分を前記所定範囲の周縁部として除去することを特徴とする半導体基板の製造方法。
  2. 前記第１基板と接合される前記仮基板の表面上には接合層が形成されており、
    前記第２分離工程は前記接合層を残して前記仮基板を除去することにより、前記第２基板には前記接合層が積層されており、
    前記第２基板から前記接合層を除去する接合層除去工程を備える請求項１記載の半導体基板の製造方法。
  3. 前記仮基板はカーボン基板であり、前記接合層はＳｉＣ多結晶からなる請求項２記載の半導体基板の製造方法。
  4. 前記仮基板はＳｉＣ基板であり、前記接合層はＳｉＯ２からなる請求項２記載の半導体基板の製造方法。
  5. 前記第１基板の前記表面には第１接合層が形成されており、
    前記第１基板と接合される前記仮基板の表面上には第２接合層が形成されており、
    前記接合工程において、前記第１接合層が形成された前記第１基板の表面と前記第２接合層が形成された前記仮基板の表面とが接合され、
    前記第１接合層はＳｉＯ２及びＳｉのうちの一方からなり、前記第２接合層はその他方からなる請求項１記載の半導体基板の製造方法。
  6. 前記仮基板はカーボン基板であり、前記第１接合層はＳｉからなり、前記第２接合層はＳｉＯ２からなる請求項５記載の半導体基板の製造方法。
  7. 前記第１基板の前記表面にはＳｉＯ２からなる第１接合層が形成されており、
    前記仮基板はＳｉ基板であり、
    前記接合工程において、前記第１接合層が形成された前記第１基板の表面と前記Ｓｉ基板の表面とが接合される請求項１記載の半導体基板の製造方法。
  8. 前記第１分離工程により前記第１薄膜層が残された側の前記仮基板の上に、第３の半導体材料からなるバッファ層を形成するバッファ層形成工程を備え、
    前記支持層形成工程は、前記バッファ層上に前記支持層を形成し、前記第２基板は、前記支持層上に前記バッファ層及び前記第１薄膜層が積層されている請求項１乃至７のいずれかに記載の半導体基板の製造方法。
  9. 前記第１の半導体材料及び前記第２の半導体材料はＳｉＣであり、前記支持層は単結晶又は多結晶からなる請求項１乃至８のいずれかに記載の半導体基板の製造方法。
  10. 前記第１の半導体材料はＧａＮ又は酸化ガリウムであり、前記第２の半導体材料はＳｉＣであり、前記支持層は単結晶又は多結晶からなる請求項１乃至９のいずれかに記載の半導体基板の製造方法。
  11. 前記第３の半導体材料はＳｉＣであり、前記バッファ層は多結晶又は非晶質である請求項８乃至１０のいずれかに記載の半導体基板の製造方法。
  12. 前記第１薄膜層の表層部、及び前記支持層の前記第１薄膜層側の界面部、のうちの少なくとも１つに高濃度の不純物を導入する不純物導入工程を備える請求項１乃至１１のいずれかに記載の半導体基板の製造方法。
  13. 第１の半導体材料の単結晶からなる第１薄膜層と、
    前記第１薄膜層上に成膜されたＳｉＣ多結晶からなる支持層と、
    前記第１薄膜層の前記支持層とは反対側の表面上に成膜された単結晶からなる素子形成用単結晶層と、
    を備え、
    前記第１の半導体材料はＳｉＣ、ＧａＮ及び酸化ガリウムのうちのいずれかであり、前記素子形成用単結晶層はＳｉＣ、ＧａＮ及び酸化ガリウムのうちのいずれかからなることを特徴とする半導体基板。
  14. 第１の半導体材料の単結晶からなる第１薄膜層と、
    前記第１薄膜層上に成膜された多結晶ＳｉＣ又は非晶質ＳｉＣからなるバッファ層と、
    前記バッファ層上に成膜されたＳｉＣ多結晶からなる支持層と、
    前記第１薄膜層の前記支持層とは反対側の表面上に成膜された単結晶からなる素子形成用単結晶層と、
    を備え、
    前記第１の半導体材料はＳｉＣ、ＧａＮ及び酸化ガリウムのうちのいずれかであり、前記素子形成用単結晶層はＳｉＣ、ＧａＮ及び酸化ガリウムのうちのいずれかからなることを特徴とする半導体基板。
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