JPWO2015012405A1 - 素子収納用パッケージおよび実装構造体 - Google Patents
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Abstract
本発明の一実施形態に係る素子収納用パッケージは、入出力端子が、交流信号が印加される電極端子および基準電位に設定される電極端子が貫通部における枠体に沿った一定方向に配列された外部接続部を有している。基準電位に設定される電極端子は、交流信号が印加される電極端子よりも外部接続部の側部に近い個所に位置している。外部接続部は、外部接続部の側部に形成された切欠き部と、切欠き部の内面に形成された、基準電位に設定される電極端子に電気的に接続された導体層とを有している。
Description
本発明は、素子を収納するための素子収納用パッケージ、およびこの素子収納用パッケージに素子を収納した実装構造体に関する。
近年、機器の小型化とともに、IC、発光ダイオード、圧電素子または水晶振動子等の素子を実装することが可能な小型の素子収納用パッケージ、およびこれに素子を実装した実装構造体が開発されている(例えば、特開平10−200042号公報参照)。なお、実装構造体は、素子収納用パッケージと、素子収納用パッケージに実装された素子とを備えており、この素子収納用パッケージには、外部回路基板が接続される。
このような素子収納用パッケージでは、基板と、基板の上面に配置された、一部に内側および外側の間を貫通した貫通部を有する枠体と、貫通部を通って枠体の内側および外側にそれぞれ延在部が位置した入出力端子とを備えている。この入出力端子は、セラミックスなどからなる絶縁層および絶縁層上に配置された電極端子を有している。
また、この入出力端子にはフレキシブル回路基板などの外部回路基板が接続される場合がある。この外部回路基板は、導電性の接合部材を介して電極端子に接合され、入出力端子に電気的に接続されることで、素子および外部回路基板の間で電気信号を伝送する。
近年、素子収納用パッケージに実装される素子の高性能化に伴い、入出力端子に配置される電極端子の数が増加する傾向にあるため、入出力端子の表面積において入出力端子および外部回路基板を接合する接続箇所が増える。そして、電極端子と外部回路基板を接続する単位面積当たりの接続箇所が増加し、接合箇所に熱による応力が加わりやすくなっている。
この応力が繰り返し加わることで接合部材にクラックが発生し、入出力端子および外部回路基板の接合強度が低下し、外部回路基板が入出力端子から剥がれてしまい、入出力端子および外部回路基板の接続信頼性が低下する可能性がある。
本発明の目的は、外部回路基板が入出力端子から剥がれることを低減し、入出力端子および外部回路基板の接続信頼性の低下を抑制できる実装構造体を提供することにある。さらには、電気特性を向上させることが可能な素子収納用パッケージを提供することにある。
本発明の一実施形態に係る素子収納用パッケージは、上面に素子実装領域を有する基板と、基板の前記上面に素子実装領域を取り囲むように配置された、一部に内側および外側の間を貫通した貫通部を有する枠体と、順次積層された第1絶縁層、第2絶縁層および第3絶縁層を有し、貫通部を通って枠体の内側および外側にそれぞれ延在部が位置した入出力端子とを備えている。第1絶縁層は、第2絶縁層および第3絶縁層に比べて枠体の外側に長く延在しているとともに、第2絶縁層は、第3絶縁層に比べて枠体の外側に長く延在している。入出力端子は、交流信号が印加される電極端子および基準電位に設定される電極端子が貫通部における枠体に沿った一定方向に配列された外部接続部を有している。基準電位に設定される電極端子は、交流信号が印加される電極端子よりも外部接続部の側部に近い個所に位置している。外部接続部は、外部接続部の側部に形成された切欠き部と、切欠き部の内面に形成された、基準電位に設定される電極端子に電気的に接続された導体層とを有している。
また、本発明の一実施形態に係る実装構造体は、上記素子収納用パッケージと、素子収納用パッケージの素子実装領域に実装された素子と、素子収納用パッケージの入出力端子に電気的に接続された外部回路基板とを備えている。外部回路基板は、導電性の接合部材を介して外部接続部の電極端子と導体層に接続されていることを特徴とする。
[実装構造体]
本発明の一実施形態に係る実装構造体1について、図1〜図8を参照しながら説明する。実装構造体1は、素子2と、素子収納用パッケージ3および外部回路基板4とを備えている。
本発明の一実施形態に係る実装構造体1について、図1〜図8を参照しながら説明する。実装構造体1は、素子2と、素子収納用パッケージ3および外部回路基板4とを備えている。
図2に示すように、素子2は基板31の上面31aに配置される。また、素子2は台座2aを介して素子実装領域31b上に実装されている。台座2aは、素子収納用パッケージ3の内部の素子実装領域31bに重なるように配置されている。台座2aは、素子2を実装するものであって、素子2の高さ位置を調整することができる。台座2aは、絶縁材料からなり、台座2aの上面には素子2に電気的に接続される電気配線が形成されている。
素子2は、例えば、半導体素子、トランジスタ、ダイオードまたはサイリスタ等の能動素子、あるいは抵抗器、コンデンサ、太陽電池、圧電素子、水晶振動子またはセラミック発振子等の受動素子が挙げられる。実装構造体1は、高耐電圧化、大電流化または高速・高周波化に対応している素子2を実装して機能させることに適している。なお、本実施形態では、素子2の一例として半導体素子を採用している。
素子収納用パッケージ3は、素子2を保護する機能を有する。図2に示すように、素子収納用パッケージ3は、素子2を収納している。また、素子収納用パッケージ3は、基板31と、枠体32と、入出力端子33と、シールリング34とを備える。
基板31は素子2を支持する機能を有する。図3および図4に示すように、基板31は、上面31aを有している。また、基板31の上面31aは、素子2または台座2aを搭載するための素子実装領域31bを有している。基板31は、1枚の金属板または複数の金属板を積層させた積層体からなる。
基板31の材料としては、例えば銅、鉄、タングステン、モリブデン、ニッケルまたはコバルトなどの金属、これらの金属を含んだ合金、セラミックス、ガラスあるいは樹脂等が挙げられる。なお、基板31の材料に金属材料を採用すれば、基板31を介して素子2から発生した熱を放熱できるので、素子収納用パッケージ3の放熱性が向上する。なお、基板31の熱伝導率は、例えば15W/(m・K)〜450W/(m・K)の範囲に設定できる。基板31の熱膨張係数は、例えば3×10−6/K〜28×10−6/Kの範囲に設定できる。
枠体32は、素子実装領域31bを取り囲むように基板31の上面31aに配置されている。なお、枠体32は、基板31の上面31aにろう材などによって接合されている。また、枠体32の側部321には、枠体32の内側および外側の間を貫通する、複数(2個)の貫通部Tが形成されている。一方の貫通部Tには入出力端子33が挿通されており、他方の貫通部Tには、光ファイバからの光を枠体32の内側まで通す筒状部材Rが挿通されている。
枠体32の材料は、例えば、銅、鉄、タングステン、モリブデン、ニッケルまたはコバルト等の金属材料、あるいはこれらの金属材料を含有する合金が挙げられる。なお、枠体32の熱伝導率は、例えば15W/(m・K)〜450W/(m・K)の範囲に設定されている。枠体32の熱膨張係数は、例えば3×10−6/K〜28×10−6/Kの範囲に設定できる。
入出力端子33は、枠体32とともにパッケージの一部を構成しつつ枠体32の内側および外側を電気的に接続する機能を有する。入出力端子33は枠体32の貫通部Tに挿通されている。図4に示すように、入出力端子33の一部である延在部は枠体32の外側に位置しているとともに、入出力端子33の他の一部である延在部は枠体32の内側に位置している。枠体32の外側に位置している入出力端子33の延在部は、外部回路基板4が接合される外部接続部33Aである。
入出力端子33は、図3および図5に示すように、順次積層された第1絶縁層331と、第2絶縁層332と、第3絶縁層333とを有する。すなわち、第1絶縁層331の上面には第2絶縁層332が配置されており、この第2絶縁層332の上面には第3絶縁層333が配置されている。なお、図3および図5に示された一点鎖線は、第1絶縁層331、第2絶縁層332および第3絶縁層333を区切る仮想線である(図11〜図13および図15についても同様である)。
第1絶縁層331は、第2絶縁層332および第3絶縁層333に比べて枠体32の外側に長く延在している。すなわち、第1絶縁層331は第2絶縁層332および第3絶縁層333に重ならない部分を有している。また、第2絶縁層332は、第3絶縁層333に比べて枠体32の外側に長く延在している。すなわち、第2絶縁層332は第3絶縁層333に重ならない部分を有している。
第1絶縁層331、第2絶縁層332および第3絶縁層333は、絶縁材料で形成され、例えば、酸化アルミニウム質焼結体、ムライト質焼結体、炭化珪素質焼結体、窒化アルミニウム質焼結体、窒化珪素質焼結体またはガラスセラミックス等のセラミック材料で形成される。なお、セラミック材料から構成された第1絶縁層331、第2絶縁層332および第3絶縁層333の熱膨張係数は、例えば3×10−6/K以上8×10−6/K以下である。
また、図2〜図4に示すように、入出力端子33は、外部回路基板4が接続される外部接続部33Aを有している。外部接続部33Aは、延在部として入出力端子33における枠体32の外側に位置している部位である。
外部接続部33Aは、導電性の接合部材Bを介して外部回路基板4に接続されている。また、外部接続部33Aは、第1絶縁層331における第2絶縁層332および第3絶縁層333に重ならない部分に位置する第1接続部33aと、第2絶縁層332における第3絶縁層333に重ならない部分に位置する第2接続部33bとを含んでいる。図3〜図5に示すように、第2接続部33bの高さ位置が第1接続部33aの高さ位置に比べて高くなっている。なお、接合部材Bは、外部回路基板4と外部接続部33Aの電極端子334を接続するのが第1接合部材であって、外部回路基板4と切欠き部Cの導体層C1を接続するのが第2接合部材とする。
また、外部接続部33Aの上面には、複数の電極端子334が一定方向に配列されている。具体的には、複数の電極端子334のうち一部の電極端子334は、第1接続部33aの上面に第1絶縁層331の端に沿って配列している。また、他の一部の電極端子334は、第2接続部33bの上面に第2絶縁層332の端に沿って配列している。複数の電極端子334は、交流信号が印加される電極端子および基準電位に設定される電極端子であって、貫通部Tにおける枠体32に沿った一定方向に配列されている。
本実施形態では、第2接続部33bに位置する複数の電極端子334には直流信号が印加される。一方、第1接続部33aに位置する複数の電極端子334は、交流信号が印加される複数の電極端子334および基準電位に設定された複数の電極端子334を有している。なお、基準電位とは、基準となる電位であって、例えばグランド(接地)電位をいう。
本実施形態の第1接続部33aでは、交流信号を印加される電極端子334および基準電位に設定される電極端子334が交互に配列している。また、第1接続部33aの両側部に位置する電極端子334(切欠き部Cに隣接する電極端子334)は基準電位に設定されている。なお、交流信号が印加される電極端子334および基準電位に設定される電極端子334の配列は、上記に限定されない。
入出力端子33では、交流信号が印加される電極端子334に隣接し、基準電位に設定された電極端子334を配置することで、コプレーナ線路が構成される。これによって、電極端子334に印加される高周波の交流信号を所定のインピーダンス値に整合させやすくなり、高周波の交流信号に発生する伝送損失、即ち、挿入損失や反射損失を抑制して、高周波信号を効率良く入出力させることができる。
なお、電極端子334に印加される信号は、上記に限られず、製品設計に合わせて適宜変更してもよい。例えば、第2接続部33bに位置する複数の電極端子334に交流信号を印加してもよいし、第1接続部33aに位置する複数の電極端子334に直流信号を印加してもよい。また、電極端子334の数についても上記に限られず、製品設計に合わせて適宜変更してもよい。
また、本実施形態では、第1接続部33aの上面に複数の電極端子334が配列されているが、これには限定されない。すなわち、第1接続部33aの下面に複数の電極端子334を配置してもよいし、また、第1接続部33aの上面および下面の両方に複数の電極端子334を配置してもよい。電極端子334の材料は、例えば、タングステン、モリブデンまたはマンガン等の高融点金属材料からなる。なお、電極端子334の表面にニッケルまたは金等のメッキ層を形成してもよい。
なお、図4に示すように、枠体32の内側における入出力端子33の上面にも、複数の電極端子334が配置されている。具体的には、枠体32の内側における第1絶縁層331の上面および第2絶縁層332の上面に、複数の電極端子334が配置されている。枠体32の内側に位置する電極端子334および枠体32の外側(外部接続部33A)に位置する電極端子334は、電気的に接続されている。また、枠体32の内側に位置する電極端子334は、ボンディングワイヤなどで素子2や台座2aに接続される。
また、外部接続部33Aは、一定方向(電極端子334の配列方向)の端に位置する側部に切欠き部Cが形成されている。つまり、切欠き部Cは、外部接続部33Aにおける貫通部Tに沿った一定方向の両端側に位置する両側部に形成されている。より具体的には、外部接続部33Aにおける第1接続部33aの側部に切欠き部Cが形成されている。また、本実施形態の切欠き部Cは、電極端子334の配列方向に位置する両側部に形成されている。なお、本実施形態では、切欠き部Cが第1接続部33aの側部に形成されているが、これには限られず、第2接続部33bの側部に形成されていてもよい。また、切欠き部Cは第1接続部33aの側部および第2接続部33bの側部の両方に形成されていてもよい。つまり、切欠き部Cは、第1絶縁層331における貫通部Tにおける枠体32に沿った一定方向の一端側に位置する側部、第2絶縁層332における貫通部Tにおける枠体32に沿った一定方向の一端側に位置する側部に形成されている。
切欠き部Cは、外部接続部33Aの上部から外部接続部33Aの側部にかけて形成されている。図4および図6に示すように、切欠き部Cは平面視して矩形状であるが、これには限られず、円形状、多角形状でもよい。また、本実施形態の切欠き部Cは第1絶縁層331の下面まで形成されていないが、これには限られず、切欠き部Cを第1絶縁層331の下面まで形成して貫通させてもよい。
図16は、本実施形態に係る素子収納用パッケージ3の周波数特性(Sパラメータ)(反射損失:Return Loss、挿入損失:Insertion Loss)のシミュレーション結果を示したグラフである。本実施形態の周波数特性のうち反射損失を実線で、比較例の周波数特性のうち反射損失を破線で示している。さらに、本実施形態の周波数特性のうち挿入損失を長破線で、比較例の周波数特性のうち挿入損失を一点鎖線で示している。なお、本実施形態は、図3に示す素子収納用パッケージ3において切欠き部Cを設けた構造であって、比較例は、図3に示す素子収納用パッケージ3において切欠き部Cが無い構造である。
反射損失は、周波数が0GHzから高周波数になるにつれて、反射損失が0dBに近付く。また、挿入損失は、周波数が0GHzで0dBであるが、高周波数になるにつれて、0dBからのずれが大きくなる。そして、挿入損失が急峻に0dBから大きくずれ始める周波数が、いわゆる共振周波数である。
図16のシミュレーション結果の条件においては、貫通部Tに沿った一方向の高周波信号が伝送される電極端子334の長さ、即ち、電極端子334が配列される方向に沿った長さが0.3mmに、一方向に直交する方向の電極端子334の長さが1.3mmに設定されている。また、高周波信号が伝送される電極端子334を等間隔に挟むように設けている、基準電位となる電極端子334は、電極端子334が配列される方向に沿った長さが0.5mmに、一方向に直交する方向の電極端子334の長さが1.3mmに設定されている。なお、高周波信号が伝送される電極端子334と基準電位となる電極端子334との間隔は、0.3mmに設定されている。また、切欠き部Cの大きさは、一方向に沿った長さが0.15mmに、一方向に直交する方向の長さが0.4mmに、上下方向の長さが0.45mmに設定されている。
図16に示すように、切欠き部Cが無い場合は、反射損失が20GHzから25GHzの周波数帯において、−8dB程度のピークが存在する。これに対して、切欠き部Cが有る場合は、反射損失が20GHzから25GHzの周波数帯において、−20dB以下となる。そして、反射損失が−8dB程度になるのは、周波数が45GHz以上である。これらの結果から、切欠き部Cが有る場合の方が、周波数が大きくなっても反射損失を低く抑えることができ、反射損失が改善している。
また、切欠き部Cが無い場合は、20GHzから25GHzの周波数帯において、−4dB以下となるピークが存在する。これに対して、切欠き部Cが有る場合は、20GHzから25GHzの周波数帯において、−1dB以上の0に近い値であって、急に変化する周波数が存在しない。そして、挿入損失が−4dB以下となるのは、45GHzを超える周波数のときである。これらの結果から、切欠き部Cが有る場合の方が、周波数が大きくなっても挿入損失が急激に変化するのを抑えることができ、挿入損失が改善している。
また、本実施形態の切欠き部Cの内面には導体層C1が形成されている。図6〜図8に示すように、この導体層C1は基準電位に設定された電極端子334に接続されている。基準電位に設定される電極端子334は、交流信号が印加される電極端子よりも外部接続部33Aの側部に近い個所に位置している。また、外部接続部33Aは、外部接続部33Aの側部に形成された切欠き部Cと、切欠き部Cの内面に形成された、基準電位に設定される電極端子に電気的に接続される導体層C1とを有している。
本実施形態に係る実装構造体1および素子収納用パッケージ3は、外部接続部33Aの側部に近い個所に基準電位となる電極端子を設け、さらに外部接続部33Aの側部に切欠き部Cと、切欠き部Cの内面に形成された、基準電位に設定される電極端子に接続される導体層C1とを設けることで、交流信号が印加される電極端子の周囲において、導体層C1によって交流信号が印加される電極端子とのインピーダンスを整合させつつ、電極端子の周囲に生じる電界分布を所望の領域に閉じ込める、即ち、収斂させやすくすることができ、高周波数帯での周波数特性を良好にすることができる。このようにすることで、入出力端子33と外部回路基板4との特性インピーダンス整合を良好にとりつつ、電極端子334の周囲に分布する電界分布によって生じる不要な共振を抑制することができる。
外部回路基板4は入出力端子33を介して素子2に信号を伝達する機能を有する。外部回路基板4は、導電性の接合部材Bを介して入出力端子33の外部接続部33Aに接続されている。図6に示すように、本実施形態の接合部材Bには、半田または銀ろうなどのろう材が採用されており、複数の電極端子334のそれぞれに接合部材Bを配置し、電極端子334および外部回路基板4を接合して接続している。図6では、接合部材Bおよび外部回路基板4は破線で示されている。
なお、接合部材Bに、例えば異方性導電膜を採用してもよい。その場合、複数の電極端子334のそれぞれに接合部材Bを配置するのではなく、複数の電極端子334に接合部材Bを一まとめに配置できるので、入出力端子33および外部回路基板4を容易に接続できる。
また、本実施形態の外部回路基板4はフレキシブル回路基板が採用されているが、これには限られない。外部回路基板4は、例えば、プリント回路基板であってもよい。
図6〜図8に示すように、入出力端子33の外部接続部33Aおよび外部回路基板4を接合する接合部材Bは、切欠き部Cに位置している。また、本実施形態では、接合部材Bは、切欠き部Cの内面に形成された導体層C1に接触している。本実施形態の接合部材Bは、切欠き部Cの内面のうち外部回路基板4に対向している面に位置する導体層C1にも接触している。これによって、接合部材Bの接触面積が増加し、外部回路基板4が外部接続部33Aから剥がれにくくなるので好ましい。
加えて、接合部材Bが切欠き部Cに位置することで、余剰の接合部材Bを切欠き部Cへ逃がすことができるので、余剰の接合部材Bによって電極端子334および外部回路基板4の接続がずれたり傾いたりすることで接続信頼性や電気特性が不安定になることを抑制でき、外部接続部33Aにおける電極端子334の周波数特性を所望の値に維持できる。
シールリング34は、枠体32および蓋体35を接合する機能を有する。図1および図2に示すように、シールリング34は、枠体32の上面に配置されており、平面視して素子2(素子実装領域31b)を取り囲んでいる。シールリング34の材料としては、例えば鉄、銅、銀、ニッケル、クロム、コバルト、モリブデンまたはタングステンなどの金属材料、あるいはこれらの金属材料を複数組み合わせた合金などが挙げられる。
蓋体35は、素子2を保護する機能を有する。また、図1および図2に示すように、蓋体35は、素子収納用パッケージ3の開口を封止している。蓋体35は、例えばシールリング34と同様の金属材料で形成することができる。
実装構造体1では、入出力端子33および外部回路基板4を接合する接合部材Bが、外部接続部33Aの側部に形成された切欠き部Cに配置されている。これによって、外部接続部33Aの切欠き部Cの内面を利用して、入出力端子33および外部回路基板4を接合できるので、入出力端子33および外部回路基板4の接合強度が向上する。すなわち、例えば素子2の駆動による温度変化または実装構造体1の作動環境による温度変化、実装構造体1の環境試験や信頼性試験による温度変化によって、入出力端子33および外部回路基板4が熱膨張および熱収縮した場合であっても、外部回路基板4が入出力端子33から剥がれることを低減できるので、入出力端子33および外部回路基板4の接続信頼性の低下を抑制できる。
また、切欠き部Cは外部接続部33Aの側部に形成されている。そして、外部回路基板4は、導電性の接合部材Bを介して外部接続部33Aに接続されているとともに、接合部材Bは切欠き部Cに位置している。外部回路基板4の剥がれは外部接続部33Aの側部で発生しやすく、側部で剥がれが発生すると、これを起点にして剥がれが側部から外部接続部33Aの内方にかけて広がる可能性がある。これに対して、外部接続部33Aの側部に切欠き部Cを形成し、切欠き部C内に接合部材Bを配置することで、外部接続部33Aの側部における外部回路基板4との接合強度を向上させることができ、外部回路基板4が入出力端子33から剥がれることを効果的に抑制することができる。
また、実装構造体1では、切欠き部Cが、外部接続部33Aにおける両側部に形成されている。これによって、入出力端子33および外部回路基板4が熱膨張および熱収縮した場合であっても、外部回路基板4が入出力端子33から剥がれることをさらに低減できるので、入出力端子33および外部回路基板4の接続信頼性の低下を抑制できる。
また、図6〜図8に示すように、実装構造体1では、切欠き部Cに形成された導体層C1が、基準電位に設定される電極端子334に接続されている。これによって、切欠き部Cに形成された導体層C1を基準電位に設定することができるので、高周波信号の伝送によって生じる電界の大気中での分布の広がりを導体層C1で抑制でき、電極端子334を伝達する高周波の交流信号を所定のインピーダンス値に整合させつつ、電極端子334の周囲に分布する電界分布によって生じる不要な共振を抑制させやすくなり、高周波の交流信号に発生する伝送損失、即ち、挿入損失や反射損失を抑制して、高周波の交流信号を効率良く入出力させることができる。
本発明は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更、改良などが可能である。上記実施形態では、外部接続部33Aに1個の外部回路基板4が接続されているが、これには限定されない。
例えば、図9および図10に示すように、外部接続部33Aに複数の外部回路基板4が接続されていてもよい。これによって、実装構造体1では、素子2の駆動による温度変化や実装構造体1の作動環境、実装構造体1の環境試験や信頼性試験による温度変化による温度変化によって、入出力端子33および外部回路基板4が熱膨張および熱収縮した場合であっても、外部回路基板4が分割して接続されていることから、入出力端子33と外部回路基板4との間で生じる応力は抑制され、外部回路基板4が入出力端子33から剥がれることを低減できる。
また、上記実施形態では、外部接続部33Aの両側部にそれぞれに1個の切欠き部Cが形成されているが、これには限定されない。すなわち、図11に示すように、外部接続部33Aの側部に複数の切欠き部Cを形成してもよい。接合部材Bが複数の切欠き部Cに配置されることで、外部接続部33Aの複数の切欠き部Cの内面を利用して入出力端子33および外部回路基板4を接合できるので、入出力端子33および外部回路基板4の接合強度が向上し、入出力端子33および外部回路基板4の接続信頼性の低下を抑制できる。
さらに、複数の切欠き部Cに位置する導体層C1を基準電位に設定することで、高周波の交流信号が伝送されることによって生じる電界の広がりを抑制でき、電極端子334に印加される高周波の交流信号を所定のインピーダンス値に整合させつつ、電極端子334の周囲に分布する電界分布によって生じる不要な共振を抑制させやすくなり、高周波の交流信号に発生する伝送損失、即ち、挿入損失や反射損失を抑制して、高周波信号を効率良く入出力させることができる。
また、図12に示すように、第1接続部33aの一端側の側部および第2接続部33bの一端側の側部のそれぞれに切欠き部Cを形成することで、外部接続部33Aの側部に複数の切欠き部Cを形成してもよい。これによって、第1接続部33aおよび外部回路基板4ならびに第2接続部33bおよび外部回路基板4の接合強度を向上させることができるので、外部回路基板4が第1接続部33aまたは第2接続部33bから剥がれることを低減でき、入出力端子33および外部回路基板4の接続信頼性の低下を抑制できる。
さらに、複数の切欠き部Cに位置する導体層C1を基準電位に設定することで、高周波の交流信号が伝送されることによって生じる電界の広がりを抑制でき、電極端子334に印加される高周波の交流信号を所定のインピーダンス値に整合させつつ、電極端子334の周囲に分布する電界分布によって生じる不要な共振を抑制させやすくなり、高周波の交流信号に発生する伝送損失、即ち、挿入損失や反射損失を抑制して、高周波信号を効率良く入出力させることができる。
なお、図11および図12に示すように、外部接続部33Aの両側部のそれぞれに複数の切欠き部Cを形成してもよい。
図13〜図15では、第1接続部33aの上面に加えて、第1接続部33aの下面に複数の電極端子334が一定方向に沿って配列している。また、第1接続部33aの下面に外部回路基板4が導電性の接合部材Bを介して接続されている。なお、図13〜図15において、第1接続部33aの上面および第2接続部33bの上面に接続される外部回路基板4は省略されている。
また、第1接続部33aにおける一定方向(電極端子334の配列方向)の側部には、第1接続部33a(第1絶縁層331)の下面側から切り欠かれた切欠き部Cが形成されている。さらに、外部回路基板4および第1接続部33aを接続する接合部材Bは、切欠き部C内に位置している。
これによって、第1接続部33aの下面および外部回路基板4の接合強度を向上されることができるので、外部回路基板4が第1接続部33aの下面から剥がれることを低減でき、入出力端子33および外部回路基板4の接続信頼性の低下を抑制できる。
さらに、複数の切欠き部Cに位置する導体層C1を基準電位に設定することで、高周波の交流信号が伝送されることによって生じる電界の広がりを抑制でき、電極端子334に印加される高周波の交流信号を所定のインピーダンス値に整合させつつ、電極端子334の周囲に分布する電界分布によって生じる不要な共振を抑制させやすくなり、高周波の交流信号に発生する伝送損失、即ち、挿入損失や反射損失を抑制して、高周波信号を効率良く入出力させることができる。
[実装構造体の製造方法]
以下、図1に示す実装構造体1の製造方法を説明する。なお、本発明は以下の実施形態に限定されるものではない。まず、基板31および枠体32を作製する。基板31および枠体32は、溶融した金属材料を型枠に鋳込んで固化させたインゴットに対して、従来周知の圧延加工または打ち抜き加工等の金属加工法を用いることで、所定形状に作製される。
以下、図1に示す実装構造体1の製造方法を説明する。なお、本発明は以下の実施形態に限定されるものではない。まず、基板31および枠体32を作製する。基板31および枠体32は、溶融した金属材料を型枠に鋳込んで固化させたインゴットに対して、従来周知の圧延加工または打ち抜き加工等の金属加工法を用いることで、所定形状に作製される。
次に、入出力端子33を作製する。まず、第1絶縁層331、第2絶縁層332および第3絶縁層333のそれぞれに対応するセラミックグリーンシートを準備する。次に、これらのセラミックグリーンシートを所定形状に加工する。なお、この際、第1絶縁層331に対応するセラミックグリーンシートの側部に切欠きを形成する。そして、複数のセラミックグリーンシートの所定位置に、例えばスクリーン印刷法を用いて、モリブデンまたはマンガンを含有した金属ペーストを塗布してメタライズパターンを形成する。そして、複数のセラミックグリーンシートを積層した状態でこの積層体を同時に焼成することで、第1絶縁層331の側部に切欠き部Cが形成された入出力端子33を作製することができる。
次に、枠体32をろう材を介して基板31に接合すると同時に、入出力端子33および筒状部材Rを枠体32のそれぞれの貫通部Tに挿通させる。そして、入出力端子33における貫通部Tに当接する下面および側面と筒状部材Rの外周部とを枠体32の側部にろう材を介して接合するとともに、枠体32および入出力端子33の上面とシールリング34とをろう材を介して接合する。このようにして、素子収納用パッケージ3を準備することができる。
次に、素子2を台座2aを介して基板31の上面31aの素子実装領域31bに配置する。そして、ボンディングワイヤなどを介して、枠体32の内側に位置する電極端子334を素子2に電気的に接続する。そして、外部接続部33Aの電極端子334に接合部材Bを配置するとともに、切欠き部Cにも接合部材Bを配置する。この状態で、外部回路基板4を入出力端子33の外部接続部33Aに接続する。最後に、素子収納用パッケージ3のシールリング34にシーム溶接で蓋体35を取り付けることで、実装構造体1を作製することができる。
本発明の一実施形態に係る素子収納用パッケージは、上面に素子実装領域を有する基板と、基板の前記上面に素子実装領域を取り囲むように配置された、一部に内側および外側の間を貫通した貫通部を有する枠体と、順次積層された第1絶縁層、第2絶縁層および第3絶縁層を有し、貫通部を通って枠体の内側および外側にそれぞれ延在部が位置した入出力端子とを備えている。第1絶縁層は、第2絶縁層および第3絶縁層に比べて枠体の外側に長く延在しているとともに、第2絶縁層は、第3絶縁層に比べて枠体の外側に長く延在している。入出力端子は、交流信号が印加される電極端子および基準電位に設定される電極端子が貫通部における枠体に沿った一定方向に配列された外部接続部を有している。基準電位に設定される電極端子は、交流信号が印加される電極端子よりも外部接続部の側部に近い個所に位置している。外部接続部は、外部接続部の側部の辺部分に形成された平面視で矩形状の切欠き部と、切欠き部の内面に形成された、基準電位に設定される電極端子に電気的に接続された導体層とを有している。
切欠き部Cは、外部接続部33Aの上部から外部接続部33Aの側部にかけて形成されている。図4および図6に示すように、切欠き部Cは平面視して矩形状である。また、本実施形態の切欠き部Cは第1絶縁層331の下面まで形成されていないが、これには限られず、切欠き部Cを第1絶縁層331の下面まで形成して貫通させてもよい。
Claims (5)
- 上面に素子実装領域を有する基板と、前記基板の前記上面に前記素子実装領域を取り囲むように配置された、一部に内側および外側の間を貫通した貫通部を有する枠体と、順次積層された第1絶縁層、第2絶縁層および第3絶縁層を有し、前記貫通部を通って前記枠体の内側および外側にそれぞれ延在部が位置した入出力端子とを備え、
前記第1絶縁層は前記第2絶縁層および前記第3絶縁層に比べて前記枠体の外側に長く延在しているとともに、前記第2絶縁層は前記第3絶縁層に比べて前記枠体の外側に長く延在しており、
前記入出力端子は、交流信号が印加される電極端子および基準電位に設定される電極端子が前記貫通部における前記枠体に沿った一定方向に配列された外部接続部を有しており、
前記基準電位に設定される電極端子は、前記交流信号が印加される電極端子よりも前記外部接続部の側部に近い個所に位置しているとともに、
前記外部接続部は、前記外部接続部の側部に形成された切欠き部と、前記切欠き部の内面に形成された、前記基準電位に設定される電極端子に電気的に接続された導体層とを有していることを特徴とする素子収納用パッケージ。 - 請求項1に記載の素子収納用パッケージであって、
前記切欠き部は、前記外部接続部における前記一定方向の両端側に位置する両側部にそれぞれ形成されていることを特徴とする素子収納用パッケージ。 - 請求項1または請求項2に記載の素子収納用パッケージであって、
前記切欠き部は、前記第1絶縁層における前記一定方向の一端側に位置する側部および前記第2絶縁層における前記一定方向の一端側に位置する側部に形成されていることを特徴とする素子収納用パッケージ。 - 請求項1ないし請求項3のいずれかに記載の素子収納用パッケージであって、
前記切欠き部は、前記外部接続部の上部から前記外部接続部の側部にかけて形成されていることを特徴とする素子収納用パッケージ。 - 請求項1ないし請求項4のいずれかに記載の素子収納用パッケージと、
前記素子収納用パッケージの前記素子実装領域に実装された素子と、
前記素子収納用パッケージの前記入出力端子に電気的に接続された外部回路基板とを備え、
前記外部回路基板は、第1接合部材を介して前記外部接続部の前記電極端子に接続され、第2接合部材を介して前記切欠き部の前記導体層に接続されていることを特徴とする実装構造体。
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013155483 | 2013-07-26 | ||
JP2013155483 | 2013-07-26 | ||
JP2013237562 | 2013-11-18 | ||
JP2013237562 | 2013-11-18 | ||
PCT/JP2014/069778 WO2015012405A1 (ja) | 2013-07-26 | 2014-07-28 | 素子収納用パッケージおよび実装構造体 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP6082114B2 JP6082114B2 (ja) | 2017-02-15 |
JPWO2015012405A1 true JPWO2015012405A1 (ja) | 2017-03-02 |
Family
ID=52393436
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015528367A Active JP6082114B2 (ja) | 2013-07-26 | 2014-07-28 | 素子収納用パッケージおよび実装構造体 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP6082114B2 (ja) |
WO (1) | WO2015012405A1 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6744103B2 (ja) * | 2016-01-29 | 2020-08-19 | 京セラ株式会社 | 半導体素子収納用パッケージおよび半導体装置 |
JP7020261B2 (ja) * | 2018-04-13 | 2022-02-16 | 住友電気工業株式会社 | 光受信モジュール用パッケージ |
WO2020179937A1 (ja) * | 2019-03-07 | 2020-09-10 | 京セラ株式会社 | 配線基板、電子部品用パッケージおよび電子装置 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004319650A (ja) * | 2003-04-14 | 2004-11-11 | Kyocera Corp | 入出力端子および半導体素子収納用パッケージならびに半導体装置 |
JP2007005636A (ja) * | 2005-06-24 | 2007-01-11 | Kyocera Corp | 入出力端子および電子部品収納用パッケージならびに電子装置 |
WO2009057691A1 (ja) * | 2007-10-30 | 2009-05-07 | Kyocera Corporation | 接続端子及びこれを用いたパッケージ並びに電子装置 |
WO2009096542A1 (ja) * | 2008-01-30 | 2009-08-06 | Kyocera Corporation | 接続端子及びこれを用いたパッケージ並びに電子装置 |
WO2013015216A1 (ja) * | 2011-07-26 | 2013-01-31 | 京セラ株式会社 | 半導体素子収納用パッケージ、これを備えた半導体装置および電子装置 |
-
2014
- 2014-07-28 JP JP2015528367A patent/JP6082114B2/ja active Active
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2004319650A (ja) * | 2003-04-14 | 2004-11-11 | Kyocera Corp | 入出力端子および半導体素子収納用パッケージならびに半導体装置 |
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Publication number | Publication date |
---|---|
WO2015012405A1 (ja) | 2015-01-29 |
JP6082114B2 (ja) | 2017-02-15 |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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