JPWO2014155635A1 - 超音波撮像装置 - Google Patents

Abstract

遅延時間の精度が高く、最大遅延時間が長く、かつ低消費電力な遅延回路および超音波撮像装置を提供する。アナログ入力信号が入力される入力線と、複数のアナログ信号メモリ素子と、出力線と、前記入力線と前記複数のアナログ信号メモリ素子との接続／非接続を制御する複数のサンプリングスイッチと、前記複数のアナログ信号メモリ素子と前記出力線との接続／非接続を制御する複数の出力スイッチと、前記サンプリングスイッチを制御するサンプリングスイッチ制御信号と、前記出力スイッチを制御する出力スイッチ制御信号を生成するクロック生成部と、を備え、前記サンプリングスイッチ制御信号の位相を、前記出力スイッチ制御信号の位相に対してずらすことができるように構成した。

Description

本発明は、遅延回路、それを用いた電子回路および超音波撮像装置に関し、特にアナログ信号に対し微小な遅延を生成する遅延回路、それを用いた電子回路、および該電子回路を搭載した超音波撮像装置に関する。

超音波撮像装置は、Ｘ線診断装置、ＭＲＩ（Ｍａｇｎｅｔｉｃ Ｒｅｓｏｎａｎｃｅ Ｉｍａｇｉｎｇ）装置などの他の医用画像診断装置に比べ、装置規模が小さく、また、超音波プローブを体表から当てるだけの簡便な操作により、例えば、心臓の脈動や胎児の動きといった検査対象の動きの様子をリアルタイムで表示可能な装置であることから、今日の医療において重要な役割を果たしている。

具体的には、超音波撮像装置は、超音波プローブに内蔵されている複数の振動素子それぞれに駆動信号を供給することで超音波を被検体内に送信する。そして、超音波撮像装置は、生体組織の音響インピーダンスの差異によって生ずる超音波の反射波を複数の振動素子それぞれにて受信し、超音波プローブが受信した反射波に基づいて、超音波画像を生成する。

ここで、超音波撮像装置においては、超音波画像の画質向上のために、複数の振動素子に供給する駆動信号や複数の振動素子それぞれから得られる反射波信号に対して、遅延時間の制御が行われている。

具体的には、超音波撮像装置は、被検体内の所定の焦点と各振動素子との距離に応じた遅延時間により、各振動素子に供給する駆動信号のタイミングを制御することで、被検体の所定の焦点にビームフォームした超音波を送信する。そして、超音波撮像装置は、被検体内の所定の焦点と各振動素子との距離に応じた遅延時間により、各振動素子において時間的に異なって受信された所定の焦点からの信号をそれぞれの時間を合わせて加算（整相加算）する。これにより、超音波撮像装置は、焦点のあった１本の受信信号を生成する。

このように、所定の焦点からの信号のそれぞれを合わせるため、アナログ、あるいは、デジタルの遅延回路が必要とされている。例えば、特許文献１には、サンプルホールド手段と複数のコンデンサメモリ回路を直列接続し、サンプリング周波数は一定として、コンデンサメモリ回路ではサンプリング周期ごとの遅延を行い、サンプリング周期以下の短い遅延はサンプルホールド手段のホールド時間を制御することにより遅延させる構成が開示されている。また、特許文献２には、受信遅延時間制御をデジタル処理により行なう、回路の規模および製造コストを低減する超音波診断装置が開示されている。

特開昭６２−１２３８１９号公報 特開２０１１−２５０９４６号公報

二次元の断層画像でなく、三次元の立体画像を得るために、振動子（トランスデューサ）を二次元アレイ状に並べる二次元探触子においては、数千から一万チャンネルの振動子を用いる。このような二次元探触子では、全ての振動子を本体装置に接続する事は、ケーブルの本数の制約などから現実的ではなく、探触子ヘッド内においてチャンネル数を減らす処理が必要となる。従って、アナログ信号を遅延させて、加算する電子回路が必要となる。

また、一次元探触子においても、アナログ信号を遅延させて加算することによりケーブル本数や、アナログ／デジタル変換器の数を減らすことができ、低コスト化、小型化が可能となる。このため、アナログ信号を遅延させて加算する電子回路が求められる。

探触子ヘッド内にアナログ信号を遅延させる回路を搭載する場合、その回路を低消費電力にする必要がある。これは探触子ヘッドでの発熱による温度上昇を抑える必要があるためである。また、受信ビームの焦点を各振動子で精度よく合わせるためには、信号を遅延させる遅延時間の分解能の高分解能化が求められる。さらに、最大遅延時間が長いことが求められる。

従来のアナログサンプリングによる遅延回路は、複数の容量を並列に接続し、その容量に順番に信号をサンプリングし、所定の遅延時間の後に順番に容量から信号を読み出す方法があった。しかし、このような回路の遅延分解能はサンプリングを行うクロックの周波数で決まり、高分解能化しようとするとクロックの周波数を上げる必要があるため、消費電力が増大するという課題があった。また、最大遅延時間はクロックの周波数と並列接続された容量の数で決まるため、高分解能化と最大遅延時間がトレードオフの関係にあり、両方を満たすためには非常に多くの容量を並列接続する必要があった。

特許文献１に記載のように、微小な遅延を生成する回路と粗い遅延を生成する回路を直列に接続することにより、分解能が高く、最大の遅延時間が長い遅延回路を作ることができる。しかしながら、回路を多段に接続すると、それぞれの回路の消費電力が加算されるため、全体としての消費電力が大きくなってしまう。

また、微小な遅延をサンプルホールド手段のホールド時間を制御することにより生成するため、ホールド時間が遅延時間により変わることとなり、アナログ信号の特性に劣化が生じる。これは、容量に充電された電荷がリークする量が、ホールド時間により変わることに起因する。この結果、ホールドされた信号はホールド時間に依存する歪みやオフセットを生じることとなり、回路の特性が劣化する。

また、ホールド時間は、後段の回路が信号を受け取るのに充分な時間を取る必要があるため、微小な遅延時間を生成しようとすると、ホールド時間が充分に取れなくなり、特性に劣化が生じる。具体的には、例えば、ホールド時の過渡応答が収束せず、リンギングが生じる。このリンギングは後段の回路がサンプリングする際に誤差要因となりえる。これを回避するためには、結局回路の動作周波数を上げることとなり、消費電力が増大するという課題があった。

さらに、超音波撮像装置においては、アナログ信号を遅延させた後に複数の振動子からの信号を加算する必要があるが、この際に複数チャネル間の同期を取ることに関しては、特許文献１では何ら考慮されていない。

以上を踏まえ、本発明は、高分解能であり、最大遅延時間が長く、かつ、低消費電力な遅延回路およびそれを用いた超音波撮像装置を提供することを目的とする。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

上記課題を解決するために、本発明は請求の範囲に記載の構成を採用する。
本願は上記課題を解決する手段を複数含んでいるが、その一例を挙げるならば、アナログ入力信号が入力される入力線と、複数のアナログ信号メモリ素子と、アナログ出力信号が出力される出力線と、前記入力線と前記複数のアナログ信号メモリ素子との接続／非接続を制御する複数のサンプリングスイッチと、前記複数のアナログ信号メモリ素子と前記出力線との接続／非接続を制御する複数の出力スイッチと、前記複数のサンプリングスイッチをそれぞれ制御するサンプリングスイッチ制御信号と、前記複数の出力スイッチをそれぞれ制御する出力スイッチ制御信号とを、基準クロックから生成するクロック生成部と、を備え、前記複数のサンプリングスイッチを制御して、前記アナログ入力信号を前記複数のアナログ信号メモリ素子に蓄積し、前記複数の出力スイッチを制御して、前記アナログ信号メモリ素子に蓄積された信号を前記出力線に出力することにより、信号を遅延する遅延回路であって、前記複数のサンプリングスイッチ制御信号の位相を、前記複数の出力スイッチ制御信号の位相に対してずらすことができるように構成したことを特徴とする遅延回路である。

本発明によれば、遅延時間の精度が高く、最大遅延時間が長く、かつ低消費電力な遅延回路およびそれを用いた超音波撮像装置を提供することができる。

本発明の実施例１に係る遅延回路の構成図である。 本発明の実施例１に係る遅延回路の動作を説明するタイミングチャートである。 本発明の実施例１に係るクロック生成部の構成図である。 クロック生成部の内部信号のタイミング図である。 本発明の実施例２に係る超音波撮像装置に用いられる電子回路の構成図である。 本発明の実施例３に係るクロック生成部の構成図である。 本発明の実施例３に係るＤＬＬ回路の構成図である。 本発明の実施例３に係るＤＬＬ回路を動作させるシーケンス図である。 本発明の実施例４に係るアナログメモリ部の構成図である。 本発明の実施例４に係るアナログメモリ部のサンプル時の等価回路である。 本発明の実施例４に係るアナログメモリ部のホールド時の等価回路である。 本発明の実施例４に係るアナログメモリ部のリセット時の等価回路である。 本発明の実施例５に係る超音波撮像装置の構成図である。

本発明を実施するための形態を、図面に基づいて説明する。なお、発明を実施するための形態を説明するための全図において、同一の機能を有する要素には同一の名称、符号を付して、その繰り返しの説明を省略する。

本発明の実施例１に係る遅延回路について、図１乃至図３を用いて説明する。図１は、本発明の実施例１に係る遅延回路の構成図である。容量１０１ａ，１０１ｂ，１０１ｃ，・・・、スイッチ１０２ａ，１０２ｂ，１０２ｃ，・・・、スイッチ１０３ａ，１０３ｂ，１０３ｃ，・・・、バッファ１０４、クロック生成部１０５で構成される。クロック生成部１０５は、位相遅延制御部１０６、クロック単位遅延制御部１０７を有する。なお添え字のａ，ｂ，ｃ，・・・は同一の構成要素であることを示し、特に必要のない場合は省略する。

アナログ入力信号Ｖｉｎは、バッファ１０４により増幅、あるいは、インピーダンス変換された後、入力線からスイッチ１０２を介して容量１０１に入力され、アナログ信号Ｖｉｎに対応する電荷が蓄積される。容量１０１に蓄積された電荷は、スイッチ１０３を介して出力信号Ｖｏｕｔとして出力線から出力される。容量１０１に信号を充電するタイミングは、スイッチ１０２により制御され、容量１０１から信号を出力するタイミングは、スイッチ１０３により制御される。これらのスイッチを制御するクロックはクロック生成部１０５で生成される。本実施例の遅延生成回路では、複数個の容量が並列に接続されており、アナログ入力信号Ｖｉｎをサンプリングして容量に順に格納していき、格納した信号を所定の時間の後に順に出力していく動作を行う。

図２は、本発明の実施例１に係る遅延生成回路の動作を説明するタイミングチャートである。スイッチ１０２ａは、クロック信号Ｓ１０８ａにより制御される。ここで、クロック信号Ｓ１０８がハイレベルの場合にスイッチ１０２がオンとなることを示すが、この極性に限定されるものではない。スイッチ１０２ａがオンの時に容量１０１ａにアナログ入力信号に対応する電荷が蓄積される。スイッチ１０２ａがオンからオフに変わったタイミングでのアナログ入力信号の値が容量１０１ａに蓄積される（２０１ａ）。容量１０１ａに蓄積された電荷は、スイッチ１０３ａがオンの状態で出力信号に出力される（２０２ａ）。スイッチ１０３ａのオン／オフのタイミングはクロック信号Ｓ１０９ａで制御される。すなわち、クロック信号Ｓ１０８ａで容量１０１ａにサンプリングされた信号が、クロック信号Ｓ１０９ａのオンのタイミングで出力信号に出力される。

他の並列に並べられている容量１０１ｂ，１０１ｃ，・・・にも同様に、それぞれクロック信号Ｓ１０８ｂ，Ｓ１０８ｃ，・・・のタイミングでアナログ入力信号Ｖｉｎに対応する電荷が蓄積され、クロック信号Ｓ１０９ｂ，Ｓ１０９ｃ，・・・のオンのタイミングで蓄積された電荷に対応する信号が出力される。

このように、クロック信号Ｓ１０８でサンプリングされた信号が、クロック信号Ｓ１０９で出力されるため、アナログ入力信号Ｖｉｎと比較し、出力信号Ｖｏｕｔには、クロック信号Ｓ１０８とクロック信号Ｓ１０９の遅延時間分、遅延された信号が出力される。

クロック信号Ｓ１０８とクロック信号Ｓ１０９との遅延時間は、クロック生成部１０５の位相遅延制御部１０６、および、クロック単位遅延制御部１０７で制御する。クロック単位遅延制御部では、基準クロックのクロック周期Ｔｃｌｋを１単位とし、その整数倍の遅延時間を制御する。すなわち、クロックによる遅延時間Ｔｄｃ＝Ｍ・Ｔｃｌｋの遅延時間を生成する。ここでＭは整数である。

また、位相遅延制御部１０６では、クロック周期Ｔｃｌｋ未満の微小な遅延時間Ｔｄｐを生成する。微小遅延Ｔｄｐは、クロック信号の位相を制御することで生成する。従って、合計の遅延時間Ｔｄ＝Ｔｄｐ＋Ｔｄｃ＝Ｔｄｐ＋Ｍ・Ｔｃｌｋとなる。この遅延時間の分解能は位相遅延Ｔｄｐを制御可能な分解能で決定される。例えば、クロック周期に対し８分割した位相のクロックを生成、制御したとすれば、クロック周期の１／８、すなわちＴｃｌｋ／８の時間分解能が得られることになる。また、最大遅延時間は、クロック周期と並列接続している容量の数により決まる。従って長い遅延時間を精度よく得ることができる。このように位相遅延とクロック単位遅延を組み合わせることにより、遅延時間の高精度化と、長い最大遅延時間を両立することができる。

遅延時間の分解能を上げる方法として、クロック周期Ｔｃｌｋを短くすることも考えられる。しかしながらクロック周期Ｔｃｌｋを短くすると容量に充放電する周波数が高くなり、消費電力が増大する。また、遅延時間の最大値は、並列化されている容量の数とクロックの周期により決まる。遅延時間の分解能を上げるためクロック周期を短くしつつ、最大遅延時間を確保しようとすると、その分容量を多数並列に接続する必要がある。このため面積も増大する。

本実施例のように、微小遅延Ｔｄｐをクロック信号の位相を制御することで生成する場合、クロックの周波数を上げることなく、遅延時間の分解能を上げることが可能となる。従って、低消費電力で高精度な遅延回路を提供することができる。また、最大遅延時間は容量の並列数とクロックの周期で決まるため、面積の増加も抑制することができる。

図３Ａは、クロック生成部１０５の構成の一例である。クロック生成部は、クロック単位遅延制御部１０７と位相遅延制御部１０６から成る。クロック単位遅延制御部１０７は、パルス生成部３０１、ディレイ素子３０２ａ，３０２ｂ，・・・、バッファ３０３ａ，３０３ｂ，・・・、セレクタ３０４から構成される。位相遅延制御部１０６は、バッファ３０５ａ，３０５ｂ，・・・、バッファ３０６ａ，３０６ｂ，・・・、セレクタ３０７、ディレイ素子３０８ａ，３０８ｂ，・・・、バッファ３０９ａ，３０９ｂ，・・・から構成される。

パルス生成部３０１は、基準クロックを元にし、複数周期に１周期分ハイレベルを出力するパルス信号を生成する。具体的には、例えば、容量１０１の並列数がＮ個である場合、基準クロックの周期のＮ倍の周期でパルス信号を出力する。パルス生成部３０１で生成されたパルス信号は直列に並べられたディレイ素子３０２ａ，３０２ｂ，・・・でクロック周期分ずつ遅延される。遅延された信号はバッファ３０３ａ，３０３ｂ，・・・を介してクロック信号Ｓ１０９ａ，Ｓ１０９ｂ，・・・としてスイッチ１０３ａ，１０３ｂ，・・・の制御に用いられる。

また、クロック信号Ｓ１０９ａ，Ｓ１０９ｂ，・・・はセレクタ３０４に入力され制御信号に応じて、そのうちの１つのクロック信号が選択される。このセレクタ３０４で選択された信号Ｓ３１０によりクロック単位の遅延が設定される。

セレクタ３０４で選択された信号Ｓ３１０は、直列に接続されたバッファ３０５ａ，３０５ｂ，・・・に入力される。図３Ｂはクロック生成部１０５の内部信号のタイミング図である。バッファ３０５は制御電圧により遅延時間を制御されており、クロックの位相をずらす役割を持つ。バッファは、例えば、入力信号に対して反転した出力信号を出力するインバータを直列に並べた回路として構成する。セレクタ３０４で選択された信号Ｓ３１０はバッファ３０５に入力され、各バッファ３０５ａ，３０５ｂ，・・・には、少しずつ位相がずらされた信号Ｓ３１１ａ，Ｓ３１１ｂ，…が出力される。少しずつ位相がずらされた信号Ｓ３１１はバッファ３０６ａ，３０６ｂ，・・・を介してセレクタ３０７に入力される。

バッファ３０５により位相をずらす量は、基準クロックの１周期分以下とすることにより、微小な遅延時間を任意に設定できる。また、このバッファ３０５の一段分の遅延時間が本実施例の遅延回路により設定可能な遅延時間の分解能となる。

セレクタ３０７では、少しずつ位相がずれた信号Ｓ３１１のうち、いずれかを選択する。このセレクタ３０７で選択された信号によりクロック周期以下の遅延時間を生成する。セレクタ３０７の出力信号は直列接続されたディレイ素子３０８ａ，３０８ｂ，・・・によりクロック周期分ずつ遅延される。遅延された信号は、バッファ３０９ａ，３０９ｂ，・・・を介してクロック信号Ｓ１０８ａ，Ｓ１０８ｂ，・・・としてスイッチ１０２ａ，１０２ｂ，・・・の制御に用いられる。

このようにして、基準クロックから生成したクロック信号Ｓ１０９に対し、セレクタ３０４によりクロック単位の遅延時間を選択し、また、セレクタ３０７により位相をずらした信号を選択する。このような回路構成により、高い分解能の遅延時間を、クロックの位相を制御することで生成できる。

超音波撮像装置として、例えば、２〜８ＭＨｚの周波数帯の超音波を用いる場合、その２倍以上の周波数でサンプリングする必要がある。従って、基準クロックの周波数としては、１６MHｚ以上、例えば、２０ＭＨｚのクロックを用いる。この場合、１周期を８分割した位相を持つクロック信号を生成すると、６．２５ｎｓの分解能を持つ遅延回路を提供することができる。

本実施例のような構成により、遅延時間を生成する回路の大部分をデジタル回路で実装できる。一般にアナログ回路と比較し、デジタル回路は定常的な電流を消費しないため、低消費電力である。微小な遅延を生成するアナログ回路と、大きな遅延を生成するアナログ回路とを直列に接続した場合、高分解能で最大遅延時間の長い遅延回路を実現することはできるが、各々のアナログ回路で電力を消費するため、直列に接続する段数が増えるだけ消費電力が増大する。本実施例の遅延回路は、高精度かつ最大遅延時間が長い遅延時間をデジタル回路で生成するため、容量に充放電を行うアナログ回路は直列に多段接続する必要がない。従って、本実施例の遅延回路は、アナログ回路を直列に多段接続した場合と比較し、低消費電力化が可能となる。

なお、本実施例では、基準クロックの周期を１単位として説明したが、これに限るものではない。基準クロックの半分の周期Ｔｃｌｋ／２を１単位としてもよい。

本実施例のようにクロックの位相を制御して遅延時間を生成する場合、基準クロックの位相に対し、クロック信号Ｓ１０８は最大で１周期分位相がずれることになる。このため、クロック単位の遅延を設定する際には、位相ずれにより１周期分位相がずれることを想定し、設定できない範囲を設けるようにする。すなわち、クロック信号Ｓ１０８の位相がどのような値であっても、クロック信号Ｓ１０８がオンのタイミングと、クロック信号Ｓ１０９がオンのタイミングが重ならないように制御する。これにより最大遅延時間は基準クロックの１周期分短くなるため、これを考慮して容量を並列に並べる数を設定する。

サンプリングするクロックの位相をずらすだけであれば、例えば、立ち上がりのタイミングは基準クロックと同位相で、立ち下がりのタイミングを変える、すなわちデューティ比を変える方法も考えられる。しかしながらデューティ比を変えると、サンプル時にクロックがオンとなる時間が、遅延時間により変わるため、アナログ信号をサンプリングする際のゲインの誤差などが生じる。従って、クロック信号のハイの期間をあまり変えることなく、位相をずらすことが望ましい。

なお、本実施例ではアナログ信号を記憶する素子として容量を用い、その容量に蓄積される電荷を用いてアナログ信号を記憶する構成として説明したが、これに限るものではない。例えば、ＭＯＳなどのトランジスタを用いて電流としてアナログ信号を記憶してもよい。電流としてアナログ信号を記憶する場合は、容量の場合と比較し、消費電力が大きくなる一方、占有面積を削減できるメリットがある。

超音波撮像装置には、実施例１で説明した遅延回路を複数用いる。この場合の実施例について、図４を用いて説明する。図４は、本発明の実施例２の超音波撮像装置に用いられる電子回路の構成図である。１素子回路４０１ａ，４０１ｂ，・・・、クロック生成部４０６、加算回路４０７で構成される。１素子回路４０１はトランスデューサ４０２、送信部４０３、送受分離部４０４、受信アナログフロントエンド部（Ａｎａｌｏｇ Ｆｒｏｎｔ Ｅｎｄ：ＡＦＥ）４０５、アナログメモリ部１１０で構成される。

送信部４０３から出力された信号は、送受分離部４０４を通り、トランスデューサ４０２に与えられる。トランスデューサ４０２からは超音波信号が出力される。また、反射してきた超音波信号はトランスデューサ４０２で受信され、送受分離部４０４を通り受信ＡＦＥ部４０５に入力される。受信ＡＦＥ部４０５では、受信した信号を増幅、フィルタリングなどの処理を行う。受信ＡＦＥ部４０５の出力は、アナログメモリ部１１０に入力される。アナログメモリ部１１０は、例えば図１に示す回路であり、クロック生成部４０６からのクロック信号に基づき、アナログ入力信号をサンプリングしてメモリに蓄積し、所定の遅延時間の後に出力する。

各チャンネルのアナログメモリ部１１０に与えられる遅延時間は、クロック生成部４０６で生成されるクロック信号により制御される。アナログメモリ部１１０の出力用のスイッチ１０３を制御するクロック信号は、各チャンネル間で同期が取れ、位相が揃ったクロックを用いる。このため、各チャンネル回路４０１ａ，４０１ｂ，・・・の出力は位相がそろった信号として加算回路４０７に入力され、信号が加算される。一方、アナログメモリ部１１０のサンプリング用のスイッチ１０２は、微小な遅延時間を生成するため、各チャンネル間で位相がずれた信号となる場合もある。このように、アナログメモリの出力用スイッチを制御するクロックの位相をチャンネル間で揃えることにより、後段の加算回路４０７に入力される信号は各チャンネルで位相が揃った信号となる。このようにすることで、高精度な遅延時間をクロックの位相を変えて作った場合であっても、出力信号の位相を揃えることが出来、後段の回路動作に位相を制御した影響をなくすことができる。

各遅延回路の出力信号に対し、低域通過フィルタを設ける構成としてもよい。例えば、クロック周期の雑音を除去できるフィルタとすると、クロック周期の雑音を落とすことができる。また、加算回路の出力に対して同様の低域通過フィルタを設けてもよい。

なお、加算回路では全てのチャンネルの出力を加算する必要はなく、複数ブロックに分けてそれぞれ加算してもよい。例えば、１９２チャンネルあった場合に、４チャンネルずつ加算し、加算後の出力を４８本得る構成でもよい。あるいは、８１９２チャンネルの２次元アレイの信号を８×８アレイの６４チャンネル分ずつ加算し、１２８本の出力を得るなどでもよい。この信号はプローブから本体にケーブルで接続され、送信される。

このように、複数チャンネルの信号を高精度に遅延させ、加算することによりトランスデューサの素子数に対し、出力する信号の数を削減することができる。これにより、ケーブルの本数の削減やアナログ信号をデジタル信号に変換するＡ／Ｄ変換器の数が削減でき低コスト化が可能となる。また、２次元のトランスデューサアレイにおいては全てのチャンネルの信号をプローブから本体に接続するのは非現実的であるが、本実施例のように高精度に遅延させて加算することで現実的なケーブルの本数でプローブと本体とを接続することが可能となる。

本実施例では、クロック生成部の別の構成について説明する。図５は、本発明の実施例３に係るクロック生成部の構成図である。クロック生成部は、多相クロック生成部５０６、出力クロック生成部５０７、サンプリングクロック生成部５０８から構成されている。出力クロック生成部５０７は、パルス生成部３０１、フリップフロップ（ＦＦ）５０１ａ，５０１ｂ，・・・、バッファ３０３ａ，３０３ｂ，・・・で構成される。多相クロック生成部５０６は、バッファ５０２ａ，５０２ｂ，・・・、バッファ５０３ａ，５０３ｂ，・・・で構成される。サンプリングクロック生成部５０８は、セレクタ３０４、セレクタ５０４、フリップフロップ５０５ａ，５０５ｂ，・・・、バッファ３０９ａ，３０９ｂ，・・・で構成される。多相クロック生成部５０６は、基準クロックを基準とし、位相をずらした多相クロックを生成する回路である。出力クロック生成部５０７は、アナログメモリ部の出力スイッチを制御するクロック信号Ｓ１０９を生成する回路である。また、サンプリングクロック生成部５０８は、アナログメモリ部のサンプリング用のスイッチを制御するクロック信号Ｓ１０８を生成する回路である。

パルス生成部３０１では、基準クロックの複数周期内で１周期分ハイレベルとなるパルス信号を生成する。ＦＦ５０１では、パルス信号を基準クロック信号に同期してラッチすることにより、１クロックずつ遅延させる。遅延された信号はバッファ３０３を介してクロック信号Ｓ１０９としてアナログメモリ部の出力用のスイッチ１０３を制御する。また、クロック信号Ｓ１０９はセレクタ３０４に入力される。

多相クロック生成部５０６では、基準クロックを基準とし、位相をずらした多相クロックを生成する。具体的には基準クロックを多段のバッファ５０２に入力し、微小時間ずつ位相をずらした信号を生成する。このバッファ５０２の電源電圧は制御電圧により制御され、バッファによる遅延時間を調整することができる。生成された多相クロックはセレクタ５０４に入力される。

セレクタ５０４では多相クロックのうち、１つの位相のクロックを選択し出力する（Ｓ５０９）。また、セレクタ３０４では、クロック信号Ｓ１０９のうち、１つのクロック信号が選択され出力される（Ｓ５１０）。セレクタ３０４で選択した信号Ｓ５１０をフリップフロップ５０５に入力し、セレクタ５０４で選択した位相がずれたクロックＳ５０９によって１クロック分ずつ遅延させる。遅延させた信号はバッファ３０９を介してクロック信号Ｓ１０８としてアナログメモリ部のサンプリング用のスイッチ１０２を制御する。

本実施例のクロック生成部は、その一部を複数チャンネル間で共有することができる。具体的には、例えば、出力クロック生成部５０７は、各チャンネルにおいて同一のクロック信号Ｓ１０９を用いる事ができるため、複数チャンネルで共有することができる。また、多相クロック生成部５０６は基準クロックから多相クロックを生成する回路であり、各チャンネルの遅延時間に依らず必要な機能であるため、複数チャンネル間で共有可能である。サンプリングクロック生成部５０６は、セレクタ３０４およびセレクタ５０４にて各チャンネルの遅延時間を設定する。従って、チャンネル間で共有することなく、それぞれのチャンネル毎にサンプリングクロック生成部を有する構成となる。このように、複数チャンネル間で回路を共有することにより、面積や消費電力を削減することができる。

図６は、本実施例に係る多相クロックを生成する際の制御電圧を決定する回路、Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ（ＤＬＬ）回路の一例である。バッファ６０１ａ，６０１ｂ，・・・、位相比較器６０２、制御電圧生成部６０３で構成される。基準クロックは直列に多段接続されたバッファ６０１により遅延される。バッファの性能、および、段数はおおよそ基準クロックの１周期分遅延するような値に設計しておく。バッファ６０１の出力と元の基準クロックの位相を位相比較器６０２で比較する。比較した結果を元に、制御電圧生成部６０３で制御電圧を生成し、バッファ６０１の電源電圧を制御し、バッファによる遅延時間を調整する。なお、電源電圧でなく、バイアス電流などを制御してもよい。

このようにして、位相比較器で基準クロックと遅延されたクロックの位相を比較しバッファによる遅延時間を制御することで、正確な多相クロックを生成することができる。このようにして求められた制御電圧を多相クロック生成部５０６の制御電圧として用いる。なお、このＤＬＬ回路内のバッファ６０１は、多相クロック生成部５０６のバッファ５０２と共通であってもよい。ＤＬＬ回路内のバッファ６０１には基準クロックが入力され、制御電圧生成部の出力である制御信号により制御される。また、多相クロック生成部５０６のバッファ５０２も同様に基準クロックが入力され、制御電圧により制御される。従って、これらのバッファ６０１とバッファ５０２は共通化することができる。具体的な回路構成としては、多相クロック生成部５０６のバッファ５０２の出力に位相比較器６０２、制御電圧生成部６０３を直列に接続し、制御電圧生成部６０３の出力をバッファ５０２の制御電圧として用いる。このようにすることで、回路を共通化でき面積や消費電力の削減が可能となる。

図７に、ＤＬＬ回路を動作させるシーケンスを示す。まず、外部からの制御信号などをトリガとしてＤＬＬ回路を起動する（Ｓ７０１）。ＤＬＬを動作させた後、位相がロックされる（Ｓ７０２）。位相がロックされた後、その時の制御電圧値を保存する（Ｓ７０３）。制御電圧値を保存した後、ＤＬＬ回路自体の電源を遮断する（Ｓ７０４）。保存された制御電圧値を用いて多相クロックを生成する（Ｓ７０５）。このように、制御電圧を決定した後にＤＬＬ回路の電源を遮断することにより、消費電力を抑えることができる。

ＤＬＬを起動するタイミングは、超音波撮像装置を起動したタイミング、撮像するモードを変えたタイミング、温度が変化したタイミングなどが考えられる。

これまでアナログメモリとして対グランドに接地された容量にアナログ信号を蓄積する回路構成を説明したが、これに限るものではない。対グランドでなくオペアンプの仮想接地に対して容量を充電する、シングルエンドでなく差動化する、リセット期間を設けるなどの回路構成などが考えられる。また、オープンループの回路でなくクローズドループの回路にすることにより、出力電圧の精度を向上することが可能となる。

図８に、本発明の実施例４に係るアナログメモリ部の回路構成を示す。オペアンプ８０１、スイッチ・容量部８１０ａ，８１０ｂ，・・・で構成される。スイッチ・容量部は、容量８０２ｐ，８０２ｎ、スイッチ８０３ｐ，８０３ｎ，８０４ｐ，８０４ｎ，８０５，８０６ｐ，８０６ｎ，８０７ｐ，８０７ｎ，８０８ｐ，８０８ｎで構成される。ここで添え字のｐ，ｎは差動回路のプラス側、マイナス側であることを示し、特に必要のない場合は省略する。

複数のスイッチ・容量部を並列に並べ、サンプリング、蓄積し、所定の遅延時間の後、出力を行う回路である。入力信号は差動信号Ｖｉｎｐ，Ｖｉｎｎで入力される。図９Ａに本発明の実施例４に係るアナログメモリのサンプル時の等価回路を示す。また、図９Ｂにホールド時の等価回路を示す。

サンプル時には、スイッチ８０３、８０４、８０５がオンとなり、スイッチ８０６、８０７がオフとなる。従って、容量８０２は入力差動信号とコモン電圧であるＶｃｍの間に接続される。サンプル時に、入力差動信号に対応する電荷が容量８０２に蓄積される。ホールド時には、スイッチ８０３、８０４、８０５がオフとなり、スイッチ８０６、８０７がオンとなる。容量８０２とオペアンプ８０１とでフィードバック回路が組まれ、サンプル時に容量８０２に蓄積された電荷に対応する信号が差動信号Ｖｏｕｔｐ，Ｖｏｕｔｎとして出力される。

サンプル時に容量８０２に蓄積される信号が決定されるタイミングは、スイッチ８０５をオフにするタイミングである。従って、スイッチ８０５をオフにするタイミングを決めるクロックの位相を変えることにより微小な遅延時間を生成することができる。ホールド時には、スイッチ８０６およびスイッチ８０７がオンしている間に容量８０２に蓄積された信号が出力される。後段の回路では、スイッチ８０６、８０７がオンからオフに変わる直前にサンプリングを行う。

また、スイッチ８０８はリセット時に用いられる。図９Ｃにリセット時の等価回路を示す。スイッチ８０８をオンにすることでオペアンプの入力と出力が接続されるため、出力信号がコモンモード電圧となり、リセットすることができる。また、この際の電圧を保持しておけば、オペアンプの入力オフセット電圧をキャンセルすることもできる。

本実施例のように、差動回路にすることにより、アナログ入力信号を精度よくサンプリングし、遅延させることができる。特に差動回路にすることにより歪みを抑制することができる。また、オペアンプを用いたクローズドループ回路を構成してサンプリングした信号をホールドすることにより、高精度な信号を得ることができる。また、スイッチを制御するクロック信号に遅延時間を設けることにより、アナログ信号を遅延させることができる。クロック信号の遅延時間を、位相を変えて制御することにより、高分解能な遅延時間を得ることができる。

本発明の実施例５に係る超音波撮像装置について、図１０を用いて説明する。図１０は、本実施例に係る超音波撮像装置の構成図である。プローブ１００４、本体装置１００５、ケーブル１００６で構成される。プローブはサブアレイ１００１ａ，１００１ｂ，・・・、および、クロック生成部４０６を有する。サブアレイは、複数の１素子回路４０１ａ，４０１ｂ，・・・、加算回路４０７、バッファ１００２で構成される。本体装置は、複数のＡＤＣ１００３ａ，１００３ｂ，・・・を有する。

サブアレイ１００１内では各チャンネル４０１から超音波を送信し、反射波を受信する。各チャンネルの出力を加算回路４０７で加算し、バッファ１００２を介して本体装置１００５に伝送する。各チャンネル回路内では受信した信号を遅延させる。遅延時間を設定するクロックはクロック生成部４０６で本体装置１００５からの基準クロックおよび制御信号を元に設定される。

本体装置ではプローブからの信号をアナログ／デジタル変換器（ＡＤＣ）１００３にて、デジタル信号に変換する。ＡＤＣ１００３のサンプリングに用いるクロックは、本体装置１００５からプローブ１００４に送信した基準クロックを用いる。サブアレイ各チャネル回路の遅延回路の出力は基準クロックに同期して出力されるため、ＡＤＣでもこの基準クロックに同期させてデジタル変換を行う。なお、必要に応じて、基準クロックを逓倍、あるいは、分周したクロックを用いてもよい。また、ケーブルでの遅延時間を考慮し、アナログ／デジタル変換する位相をずらしてもよい。

プローブ内の遅延回路では基準クロックに同期して信号を出力する。従って、クロックの立ち上がり／立ち下がりのタイミングでスパイク状のノイズが発生する。本体装置側のＡＤＣで基準クロックに同期させてサンプリングすることにより、クロックエッジでのノイズを避けてデジタル化することができる。ＡＤＣ１００３によりデジタル化された信号はデジタル整相などの信号処理を行い、超音波画像を表示する。

本実施例のようにプローブ内に遅延回路および加算回路を搭載することでケーブルの配線の本数、ＡＤＣの数を削減することができ低コスト化が可能となる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１０１ａ，１０１ｂ，１０１ｃ…容量
１０２ａ，１０２ｂ，１０２ｃ…スイッチ
１０３ａ，１０３ｂ，１０３ｃ…スイッチ
１０４…バッファ
１０５…クロック生成部
１０６…位相遅延制御部
１０７…クロック単位遅延制御部
１１０…アナログメモリ部
３０１…パルス生成部
３０２ａ，３０２ｂ…ディレイ素子
３０３ａ，３０３ｂ…バッファ
３０４…セレクタ
３０５ａ，３０５ｂ…バッファ
３０６ａ，３０６ｂ…バッファ
３０７…セレクタ
３０８ａ，３０８ｂ…ディレイ素子
３０９ａ，３０９ｂ…バッファ
４０１ａ，４０１ｂ…１素子回路
４０６…クロック生成部
４０７…加算回路
４０２…トランスデューサ
４０３…送信部
４０４…送受分離部
４０５…受信アナログフロントエンド部
５０１ａ，５０１ｂ…フリップフロップ（ＦＦ）
５０２ａ，５０２ｂ…バッファ
５０３ａ，５０３ｂ…バッファ
５０４…セレクタ
５０５ａ，５０５ｂ…フリップフロップ
５０６…多相クロック生成部
５０７…出力クロック生成部
５０８…サンプリングクロック生成部
６０１ａ，６０１ｂ…バッファ
６０２…位相比較器
６０３…制御電圧生成部
８０１…オペアンプ
８１０ａ，８１０ｂ…スイッチ・容量部
８０２ｐ，８０２ｎ…容量
８０３ｐ，８０３ｎ，８０４ｐ，８０４ｎ，８０５，８０６ｐ，８０６ｎ，８０７ｐ，８０７ｎ，８０８ｐ，８０８ｎ…スイッチ
１００４…プローブ
１００５…本体装置
１００６…ケーブル
１００１ａ，１００１ｂ…サブアレイ
１００２…バッファ
１００３ａ，１００３ｂ…ＡＤＣ

Claims (15)

1. アナログ入力信号が入力される入力線と、
   複数のアナログ信号メモリ素子と、
   アナログ出力信号が出力される出力線と、
   前記入力線と前記複数のアナログ信号メモリ素子との接続／非接続を制御する複数のサンプリングスイッチと、
   前記複数のアナログ信号メモリ素子と前記出力線との接続／非接続を制御する複数の出力スイッチと、
   前記複数のサンプリングスイッチをそれぞれ制御するサンプリングスイッチ制御信号と、前記複数の出力スイッチをそれぞれ制御する出力スイッチ制御信号とを、基準クロックから生成するクロック生成部と、を備え、
   前記複数のサンプリングスイッチを制御して、前記アナログ入力信号を前記複数のアナログ信号メモリ素子に蓄積し、前記複数の出力スイッチを制御して、前記アナログ信号メモリ素子に蓄積された信号を前記出力線に出力することにより、信号を遅延する遅延回路であって、
   前記複数のサンプリングスイッチ制御信号の位相を、前記複数の出力スイッチ制御信号の位相に対してずらすことができるように構成したことを特徴とする遅延回路。
2. 請求項１に記載の遅延回路において、
   前記クロック生成部は、クロック周期単位の遅延を設定するクロック単位遅延制御部とクロックの位相をずらした位相遅延を設定する位相遅延制御部を備え、
   前記出力スイッチ制御信号と前記サンプリングスイッチ制御信号との遅延時間が、前記基準クロックの位相をずらした位相遅延と、前記基準クロックの周期の整数倍のクロック周期単位の遅延の合計であることを特徴とする遅延回路。
3. 請求項１に記載の遅延回路において、
   前記基準クロックの位相と、前記出力スイッチ制御信号の位相との関係が固定値であることを特徴とする遅延回路。
4. 請求項１に記載の遅延回路において、
   前記クロック生成部は、直列に接続された複数のバッファ回路と、
   前記複数のバッファ回路の各々の出力からひとつの信号を選択する第１のセレクタと、を備え、
   前記バッファ回路により前記基準クロックの位相に対して複数の異なる位相の信号を生成し、
   前記第１のセレクタで前記複数の異なる位相の信号のうちひとつの位相の位相遅延信号を選択し、
   前記位相遅延信号に基づいて、前記サンプリングスイッチ制御信号を生成することを特徴とする遅延回路。
5. 請求項４に記載の遅延回路において、
   さらに、直列に接続された第１の複数のディレイ素子を備え、
   前記第１の複数のディレイ素子に入力するクロックとして前記位相遅延信号を用い、
   前記第１の複数のディレイ素子の出力信号を前記複数のサンプリングスイッチ制御信号に用いることを特徴とする遅延回路。
6. 請求項４に記載の遅延回路において、
   さらに、２つの信号の位相を比較する位相比較器と、
   前記位相比較器の出力に基づいて制御電圧を生成する制御電圧生成部と、を備え、
   前記複数のバッファ回路に入力される信号が前記基準クロックであり、
   前記複数のバッファ回路の最終段の出力信号と、前記基準クロックの位相を前記位相比較器で比較し、
   前記制御電圧生成部の出力である前記制御電圧に基づいて前記複数のバッファ回路の遅延時間を制御することを特徴とする遅延回路。
7. 請求項６に記載の遅延回路において、
   さらに、前記制御電圧を保持する制御電圧保持部を備え、
   前記位相比較器と前期制御電圧生成部とを動作させた後、前記制御電圧保持部に前記制御電圧を保持し、
   前記位相比較器と前期制御電圧生成部を低消費電力な状態に遷移させることを特徴とする遅延回路。
8. 請求項４に記載の遅延回路において、
   さらに、基準クロックを分周してパルスを生成するパルス生成部と、
   直列に接続された第２の複数のディレイ素子と、
   前記第２の複数のディレイ素子の出力のうちの一つを選択する第２のセレクタと、を備え、
   前記第２の複数のディレイ素子で、所定のクロック周期ずつ遅延した信号を生成し、
   前記第２のセレクタで選択した信号を前記バッファ回路の入力としたことを特徴とする遅延回路。
9. 請求項４に記載の遅延回路において、さらに、
   基準クロックを分周してパルスを生成するパルス生成部と、
   前記基準クロックと前記パルス生成部の出力とを入力し、所定のクロック周期ずつ遅延した信号を生成する、直列に接続された第２の複数のフリップフロップ回路と、
   前記第２の複数のフリップフロップ回路の出力のうちの一つを選択する第２のセレクタと、
   直列に接続された第１の複数のフリップフロップ回路を備え、
   前記位相遅延信号と前記第２のセレクタの出力とを前記第１の複数のフリップフロップ回路の入力とし、前記第１の複数のフリップフロップ回路の出力信号を前記複数のサンプリングスイッチ制御信号に用いることを特徴とする遅延回路。
10. 請求項１に記載の遅延回路において、
    前記アナログ信号メモリ素子が、容量であることを特徴とする遅延回路。
11. アナログ入力信号が入力される複数の入力線と、
    前記複数の入力線に夫々接続されるアナログ信号受信回路と、
    前記夫々のアナログ信号受信回路から出力される複数の出力線と、
    クロック生成部と、を備え、
    前記夫々のアナログ信号受信回路は、
    複数のアナログ信号メモリ素子と、
    前記入力線と前記複数のアナログ信号メモリ素子との接続／非接続を制御する複数のサンプリングスイッチと、
    前記出力線と前記複数のアナログ信号メモリ素子との接続／非接続を制御する複数の出力スイッチと、を備え、
    前記クロック生成部は、基準クロックに基づいて、前記夫々のアナログ信号受信回路の、前記複数のサンプリングスイッチをそれぞれ制御するサンプリングスイッチ制御信号と、前記複数の出力スイッチをそれぞれ制御する出力スイッチ制御信号とを生成し、
    前記出力スイッチ制御信号と前記サンプリングスイッチ制御信号との遅延時間が、前記基準クロックの位相をずらした位相遅延と、前記基準クロックの周期の整数倍のクロック周期単位の遅延の合計であり、
    前記出力スイッチ制御信号の位相と、前記基準クロックの位相との関係が固定値であり、
    前記夫々のアナログ信号受信回路の出力信号が前記基準クロックと同期して出力されることを特徴とする電子回路。
12. 請求項１１に記載の電子回路において、
    さらに、前記複数の出力線の信号を加算する加算回路を備え、
    前記加算回路にて前記複数の出力線の信号を同期させて加算することを特徴とする電子回路。
13. 請求項１２に記載の電子回路において、
    さらに、前記基準クロックの周波数の信号を除去するフィルタを備え、
    前記複数の出力線に前記フィルタが接続され、
    前記アナログ信号受信回路の出力信号をフィルタリングすることを特徴とする電子回路。
14. 請求項１２に記載の電子回路において、
    さらに、アナログ信号をデジタル信号に変換するアナログ／デジタル変換器を備え、
    前記加算回路の出力を前記アナログ／デジタル変換器に入力し、
    前記アナログ／デジタル変換器でアナログ信号をデジタル信号に変換するタイミングを、前記基準クロックから生成することを特徴とする電子回路。
15. 超音波信号を送信し受信する複数の超音波トランスデューサと、
    前記複数の超音波トランスデューサのそれぞれの受信信号が入力される複数の入力線と、
    前記複数の入力線に夫々接続されるアナログ信号受信回路と、
    前記夫々のアナログ信号受信回路から出力される複数の出力線と、
    前記複数の出力線の信号を加算する加算回路と、
    クロック生成部と、を備え、
    前記夫々のアナログ信号受信回路は、
    複数のアナログ信号メモリ素子と、
    前記入力線と前記複数のアナログ信号メモリ素子との接続／非接続を制御する複数のサンプリングスイッチと、
    前記複数のアナログ信号メモリ素子と前記出力線との接続／非接続を制御する複数の出力スイッチと、を備え、
    前記クロック生成部は、基準クロックに基づいて、前記夫々のアナログ信号受信回路の、前記複数のサンプリングスイッチをそれぞれ制御するサンプリングスイッチ制御信号と、前記複数の出力スイッチをそれぞれ制御する出力スイッチ制御信号とを生成し、
    前記出力スイッチ制御信号と前記サンプリングスイッチ制御信号との遅延時間が、前記基準クロックの位相をずらした位相遅延と、前記基準クロックの周期の整数倍のクロック周期単位の遅延の合計であり、
    前記出力スイッチ制御信号の位相と、前記基準クロックの位相との関係が固定値であり、
    前記夫々のアナログ信号受信回路の出力信号が前記基準クロックと同期して出力され、
    前記加算回路にて前記複数の出力線の信号を同期させて加算する超音波撮像装置。

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