JPH084588B2 - 超音波受信装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、超音波診断装置におけ
る超音波受信装置に関し、詳細には、高画質化に適し、
かつ低コストのディジタルの受信ビームフォーマを備え
た超音波受信装置に関する。

【０００２】

【従来の技術】人体内に超音波を送信し人体内の組織で
反射されて戻ってくる超音波を受信して人体の内臓等の
疾患の診断を行う超音波診断装置が従来より用いられて
おり、この超音波診断装置では従来よりいわゆるダイナ
ミックフォーカスの手法が用いられている。

【０００３】図１６は、超音波を送受信する振動子群と
人体等の被検体内における超音波の反射点との関係を示
す模式図、図１７は振動子群と遅延時間との関係を示す
模式図である。これらの図において、横方向は被検体の
表面に当接された振動子群１を構成するｎ個（例えば１
２８個）の振動子１（１），１（２），…，１（ｎ）の
並ぶ方向を表わしており、図１６の縦軸は被検体内に送
信された超音波が反射される被検体内の深さｄ、図１７
の縦軸は各振動子１（１），１（２），…，１（ｎ）に
接続される遅延回路（後述する）における遅延時間Ｄを
表わしている。ここでは、図１６に示すように、振動子
群１の中央Ｏから延びる垂線上の各点Ｐ１，Ｐ２，Ｐ３
で超音波が反射されるものとする。

【０００４】図１６に示す深さｄ１の点Ｐ１で超音波が
反射された場合、点Ｐ１と各振動子１（１），１
（２），…，１（ｎ）との間の距離は振動子群１の中央
Ｏから離れた振動子ほど長く、したがって点Ｐ１で反射
された超音波が両端の振動子１（１），１（ｎ）に到達
した時点では、一様な媒質を仮定するとこの超音波は点
Ｐ１を中心とした円弧Ａ１上の各点に到達することとな
る。このため、受信された超音波に基づいて点Ｐ１の情
報を得る場合は、各振動子１（１），１（２），…，１
（ｎ）で受信された各信号を図１７のＤ１に示すように
それぞれ遅延した後加算する必要がある。同様に深さｄ
２，ｄ３の各点Ｐ２，Ｐ３で超音波が反射された場合
は、この反射された超音波が両端の振動子１（１），１
（ｎ）に到達した時点では、一様な媒質中では円弧Ａ
２，Ａ３上の各点に到達することとなり、このため各振
動子１（１），１（２），…，１（ｎ）で受信された各
信号は図１７のＤ２，Ｄ３に示すように遅延されて加算
される。被検体内の深い位置で反射される超音波ほど各
振動子１（１），１（２），…，１（ｎ）に遅れて到達
するため、時間の経過とともに各振動子１（１），１
（２），…，１（ｎ）で受信された各信号の遅延時間Ｄ
をＤ１→Ｄ２→Ｄ３のように変化させてこれらの各信号
を互いに加算することにより、焦点が被検体内の各点Ｐ
１→Ｐ２→Ｐ３に順次移動するダイナミックフォーカス
が実現される。

【０００５】図１８は、このダイナミックフォーカスを
ディジタル回路で実現した従来の超音波診断装置の回路
ブロックの一例を示した図である。クロック生成回路２
は、所定周期Ｔのクロック信号ＣＫを発生させて制御回
路３に供給する回路であり、各回路はこのクロック信号
ＣＫに同期して動作するように制御回路３により制御さ
れる。

【０００６】振動子群１を構成する各振動子１（１），
１（２），…，１（ｎ）には送信ドライバ群４を構成す
る各送信ドライバ４（１），４（２），…，４（ｎ）が
接続されており、超音波送信時には制御回路３から各送
信ドライバ４（１），４（２），…，４（ｎ）に向けて
各タイミングパルスが発せられ、各送信ドライバ４
（１），４（２），…，４（ｎ）はこの各タイミングパ
ルスを高電圧パルスに変換して各振動子１（１），１
（２），…，１（ｎ）に供給し、これにより各振動子１
（１），１（２），…１（ｎ）から図示しない被検体内
にパルス状の超音波が発せられる。

【０００７】また各振動子１（１），１（２），…，１
（ｎ）には、Ａ／Ｄ変換器群５を構成する各Ａ／Ｄ（ア
ナログ・ディジタル）変換器５（１），５（２），…，
５（ｎ）が接続されており、各振動子１（１），１
（２），…，１（ｎ）で受信されることにより得られた
各アナログ受信信号ＳＡ１，ＳＡ２，…，ＳＡｎはこれ
らの各Ａ／Ｄ変換器５（１），５（２），…，５（ｎ）
によりＡ／Ｄ変換されそれぞれｄビット（例えば８ビッ
ト）からなる各ディジタル受信信号ＳＤ１，ＳＤ２，…
ＳＤｎが生成される。

【０００８】これらの各Ａ／Ｄ変換器５（１），５
（２），…，５（ｎ）は遅延回路群６を構成する各遅延
回路６（１），６（２），…，６（ｎ）にそれぞれ接続
されており、各Ａ／Ｄ変換器５（１），５（２），…，
５（ｎ）から出力された各ディジタル受信信号ＳＤ１，
ＳＤ２，…，ＳＤｎは対応する各遅延回路６（１），６
（２），…，６（ｎ）に入力され、これらの各遅延回路
６（１），６（２），…，６（ｎ）で各所定時間遅延さ
れる。各遅延回路６（１），６（２），…，６（ｎ）に
おける各遅延時間は、制御回路３から送信される各遅延
制御信号ＳＣ１，ＳＣ２，…，ＳＣｎにより制御され
る。これら各遅延回路６（１），６（２），…，６
（ｎ）で遅延された各ディジタル受信信号ＳＤＤ１，Ｓ
ＤＤ２，…，ＳＤＤｎは加算回路７に入力されて互いに
加算され、これにより画像表示用の信号ＳＩが生成され
る。

【０００９】上記のように構成された従来の超音波診断
装置において画像表示用の信号ＳＩを得るには、以下の
ように制御される。先ず超音波送信時には、例えば図１
６に示す被検体内の点Ｐ２に焦点を結ばせるために、図
１７の曲線Ｄ２に示す遅延時間Ｄに従って振動子群１の
中央Ｏに近い振動子ほど遅れたタイミングで各振動子１
（１），１（２），…，１（ｎ）から超音波が発せられ
るように、制御回路３から各送信ドライバ４（１），４
（２），…，４（ｎ）に向けて各タイミングパルスが送
信される。

【００１０】送信された超音波ビームは被検体内の音響
インピーダンスの不整合部位等で反射されて再び振動子
群１に戻り、この超音波が各振動子１（１），１
（２），…，１（ｎ）により受信され、さらに各Ａ／Ｄ
変換器５（１），５（２），…，５（ｎ）で各ディジタ
ル受信信号ＳＤ１，ＳＤ２，…，ＳＤｎに変換されて各
遅延回路６（１），６（２），…，６（ｎ）に入力され
る。これら各遅延回路６（１），６（２），…，６
（ｎ）では、受信の焦点が図１６に示す点Ｐ１→Ｐ２→
Ｐ３のように順次変更されるように、図１７に示す遅延
パターンＤ１→Ｄ２→Ｄ３のように時間的に順次変更さ
れた遅延量だけ遅延されて出力され、この出力されたデ
ィジタル受信信号ＳＤＤ１，ＳＤＤ２，…，ＳＤＤｎが
加算回路７で互いに加算される。これにより前述したダ
イナミックフォーカスが実現され、高分解能な超音波診
断装置が実現される。

【００１１】図１９は、図１８に示す遅延回路群６を構
成する１つの遅延回路６（１）の内部ブロック図であ
る。ここでは遅延回路６（１）を例に挙げているが、他
の遅延回路６（２），６（３），…，６（ｎ）について
も同様である。図１８に示すＡ／Ｄ変換器５（１）で生
成されたＳ０，Ｓ１，…，Ｓｄのｄビット（例えば８ビ
ット）で構成されるディジタル受信信号ＳＤ１は、遅延
回路６（１）を構成するｄビットｍ段のシフトレジスタ
８の初段８（１）に入力される。このシフトレジスタ８
は、図１８に示すクロック生成回路２で生成されたクロ
ック信号ＣＫで駆動されており、クロック信号ＣＫの各
周期Ｔ毎に、シフトレジスタ８に入力されたディジタル
受信信号ＳＤ１が一段ずつ後段にシフトされる。このシ
フトレジスタ８の各段８（１），８（２），…，８
（ｍ）の出力部には、トリステートバッファ群１０を構
成するｄビットの各トリステートバッファ１０（１），
１０（２），…，１０（ｎ）が接続されており、これら
のトリステートバッファ１０（１），１０（２），…，
１０（ｎ）の出力側は互いに連結されて図１８に示す加
算回路７に接続されている。これら各トリステートバッ
ファ１０（１），１０（２），…，１０（ｎ）は、これ
らの各トリステートバッファ１０（１），１０（２），
…，１０（ｎ）に入力された’１’と’０’からなるｄ
ビット信号のパターンをそのまま’１’と’０’からな
るｄビット信号として出力する第一のモードと、出力側
をハイインピーダンスに保持する第二のモードを有して
いる。これらのトリステートバッファ１０（１），１０
（２），…，１０（ｎ）にはデコーダ９が接続されてお
り、このデコーダ９は、図１８に示す制御回路３から出
力された遅延制御信号ＳＣ１をデコードして一時にはｍ
個のトリステートバッファ１０（１），１０（２），
…，１０（ｎ）のうちのいずれか１個のみを上記第一の
モードに切換えるとともに他の全てのトリステートバッ
ファを上記第二のモードに切換える。このようにしてど
のトリステートバッファ１０（１），１０（２），…，
１０（ｎ）を上記第一のモードに切換えるかに応じて周
期Ｔの整数倍の時間遅延されたディジタル受信信号ＳＤ
Ｄ１がこの遅延回路６（１）から出力され、加算回路７
に入力される。このように、図１８に示す遅延回路群６
を構成する各遅延回路６（１），６（２），…，６
（ｎ）において、これらの各遅延回路６（１），６
（２），…，６（ｎ）に入力された各ディジタル受信信
号ＳＤ１，ＳＤ２，…，ＳＤｎが前述したダイナミック
フォーカスが実現されるように遅延される。各遅延回路
６（１），６（２），…，６（ｎ）から出力された各デ
ィジタル受信信号ＳＤＤ１，ＳＤＤ２，…，ＳＤＤｎ
は、前述したように加算回路７で加算され、これにより
モニタ画面上の一本の走査線に対応する信号ＳＩが出力
され、超音波ビームを順次異なる方向に送信しながら上
記の受信処理を繰り返すことにより、モニタ画面上に２
次元の断層像が形成される。

【００１２】

【発明が解決しようとする課題】上記のようなディジタ
ル処理を行う超音波診断装置において、低コスト化およ
び近年の高画質化の要求を満足するためには、ダイナミ
ックフォーカスを実現するための遅延時間の精度と多数
のディジタル受信信号を互いに加算する加算回路の構成
との２つの問題がある。

【００１３】以下先ず遅延時間の精度の問題について説
明する。図２０は、超音波受信信号の模式図である。被
検体内部で反射された超音波が各振動子１（１），１
（２），…，１（ｎ）（図１８参照）で受信されること
により得られたアナログ受信信号ＳＡ１，ＳＡ２，…，
ＳＡｎは、単一のパルス信号ではなく、図２０に示すよ
うにパルス状の包絡線をもつ中心周波数Ｍ（例えば３．
５ＭＨｚ）の略正弦波信号である。この図２０におい
て、（ａ）、（ｂ）は振動子群１のそれぞれ中央と端部
に位置する振動子で受信された信号であるとし、〇印は
時間Ｔ間隔でサンプリングされた点であるとする。この
とき、図１８に示す遅延回路群６では、中央に位置する
振動子で受信された信号（ａ）が時間Ｔの数倍（ここで
は４倍）の時間だけ遅延されこれにより信号（ｃ）が生
成され、（ｂ）と（ｃ）の信号が互いに加算される。

【００１４】ここで、図２０に示すような信号を互いに
加算するには各信号の包絡線ＥＮ１，ＥＮ２を互いにほ
ぼ一致させるとともに略正弦波の信号ＳＳ１，ＳＳ２の
位相も一致させる必要があり、この位相が互いにずれた
まま加算されると正しい加算結果が得られないこととな
る。この場合に要求される位相の精度は、実験的、経験
的に±２２．５°以内である必要があることが知られて
いる。したがって図１８に示す各遅延回路６（１），６
（２），…，６（ｎ）を用いて上記精度で遅延するに
は、Ａ／Ｄ変換器５（１），５（２），…，５（ｎ）に
おいて中心周波数Ｍの一周期１／Ｍの１／８以下の時間
間隔でサンプリングする必要があり、クロック信号ＣＫ
の繰り返し周波数ｆを信号ＳＳ１，ＳＳ２の中心周波数
Ｍの８倍以上の周波数とする必要がある。近年高画質化
の要求に答えるべく、超音波診断装置において用いられ
る超音波の周波数が高周波化しつつあり、例えば５ＭＨ
ｚ、７．５ＭＨｚの超音波プローブも登場してきてい
る。このようなプローブを採用した超音波診断装置を実
現するには、クロック信号ＣＫとしてそれぞれ４０ＭＨ
ｚ，６０ＭＨｚという高周波の信号が必要となる。また
受診信号は被検体内部の各組織の反射率の強弱によって
少なくとも４０ｄＢ以上のダイナミックレンジがあるた
め、断層像を得るには各一点あたり８ビット以上の信号
が必要となる。ところがこのように高速かつ高分解能の
Ａ／Ｄ変換器やディジタル化された受信信号の遅延加算
を行う高速の回路は、その回路規模や速度の点から非常
にコスト高となり実現困難であるという問題がある。

【００１５】この問題を解決するために、受信信号帯域
の最高周波数（例えば中心周波数が５ＭＨｚの場合、
７．５ＭＨｚ〜１０ＭＨｚ程度）の２倍程度の繰り返し
周波数をもつクロック信号ＣＫを用いてサンプリングし
ておいてその各サンプリング点の途中の各点は各サンプ
リング点の信号から補間して求め、この補間して求めた
信号も受信信号と見なして位相が上記精度内となるよう
に遅延して加算するという方法も考えられる。しかし、
処理の高速化を狙い一次補間演算を採用すると補間精度
が低すぎ、２次以上の補間演算を採用すると演算が複雑
となるため高速処理が必要となりかつ回路規模の増大を
招くことになる。

【００１６】また他の解決方法として、受信信号の帯域
の最高周波数の２倍程度のクロック信号ＣＫを用い、各
振動子１（１），１（２），…，１（ｎ）に対してそれ
ぞれ２個のＡ／Ｄ変換器を接続してこの２個のＡ／Ｄ変
換器によるサンプリングのタイミングを互いに受信信号
の中心周波数の９０°の位相差に相当する時間だけずら
してサンプリングする方法が提案されている（特公平１
−３１１５１号公報参照）。しかしながらこの方法を採
用すると各振動子あたりＡ／Ｄ変換器、遅延回路、加算
器が２系統必要となり、さらに乗算器、開平器等の演算
回路も必要となり、回路規模が２倍以上となってしまう
こととなる。

【００１７】本発明は、上記事情に鑑み、適正な繰り返
し周波数のクロック信号および適正な規模の回路構成で
十分な精度の遅延を行うディジタルの遅延手段を備えた
超音波受信装置を提供することを第一の目的とする。ま
た、加算回路の回路構成に関しては、近年の高画質化の
要求から、高周波の超音波を採用することのほか、超音
波プローブの大口径化が進み、振動子の数が例えば１２
８個のものも普及しつつあり、この場合に例えば１２８
個のディジタル受信信号を一度に足し算する論理回路を
構成しようとすると複雑な回路構成となり回路規模や演
算時間の面から実現が難しいという問題がある。

【００１８】本発明は、この問題を解決し、プローブの
大口径化に適するディジタルの加算手段を備えた超音波
受信装置を提供することを第二の目的とする。

【００１９】

【課題を解決するための手段】本発明の第一および第二
の超音波受信装置は、（１） 被検体内に送信され該被
検体内で反射された超音波を受信して各アナログ受信信
号を得る、所定の方向に並んだ多数の振動子、（２）
所定周期のクロック信号を生成するクロック生成回路、
（３） 上記多数の振動子のそれぞれにより得られた各
アナログ受信信号を上記所定周期毎にＡ／Ｄ変換して各
ディジタル受信信号を出力する多数のＡ／Ｄ変換回路、
（４） 被検体内の互いに略同一の位置で略同時に反射
された超音波に対応するディジタル受信信号が互いに略
同時に出力されるようにディジタル受信信号を遅延させ
る、遅延量可変の多数の遅延手段、および（５） 上記
多数の遅延手段から出力されたディジタル受信信号を互
いに加算する加算手段を備えた超音波受信装置に関す
る。

【００２０】ここで本発明の第一の超音波受信装置は、
上記本発明の第一の目的を達成するものであり、上記
（４）の多数の遅延手段のそれぞれが、（６） 前述し
た従来例（図１８参照）における各遅延回路６（１），
６（２），…，６（ｎ）と同様な、ディジタル受信信号
をクロック信号の一周期の整数倍の時間遅延させる遅延
回路とともに、（７）（ａ） ディジタル受信信号が２
系統に分割された一方のディジタル受信信号に第一の所
定数を乗算することにより乗算信号を生成する乗算器、
（ｂ） ディジタル受信信号が２系統に分割された他方
のディジタル受信信号に第二の所定数を乗算するととも
に該他方のディジタル受信信号を所定時間遅延させるこ
とにより乗算遅延信号を生成する乗算・遅延器、および
（ｃ） 上記（ａ）の乗算器で生成された乗算信号と上
記（ｂ）の乗算・遅延器で生成された乗算遅延信号とを
互いに加算する信号加算器から構成される微小遅延回路
を備えている。

【００２１】ここで、上記本発明の第一の超音波受信装
置において、上記クロック生成回路でアナログ受信信号
の中心周波数の４倍の周波数のクロック信号を生成さ
せ、上記乗算・遅延器を、上記他方のディジタル信号に
第二の所定数を乗算するとともに該他方のディジタル受
信信号をクロック信号の一周期分の時間遅延させるよう
に構成することが好ましい。

【００２２】また、本発明の第二の超音波受信信号は、
上記本発明の第二の目的を達成するものであり、上記
（５）の加算手段が、（８） 加算器と該加算器の出力
信号をラッチして次段の加算器に向けて出力するラッチ
回路とが交互に縦続接続されてなる順次加算回路、およ
び（９） 上記（４）の多数の遅延手段から互いに同時
に出力されたディジタル受信信号が互いに加算されるよ
うに、ディジタル受信信号のそれぞれをクロック信号の
一周期の各整数倍遅延して上記加算器のそれぞれに分配
する多数の遅延回路を備えている。

【００２３】ここで上記各加算器は、それぞれが２つも
しくは３つ以上のディジタル受信信号を加算する１つも
しくは複数の個別加算器で構成される。また本発明の第
三〜第五の超音波受信信号は、上記（１），（２），
（３）の多数の振動子、クロック生成回路、Ａ／Ｄ変換
回路のほか、（１０） 被検体内の互いに略同一の位置
で略同時に反射された超音波に対応するディジタル受信
信号が互いに加算されるように、上記（３）の多数のＡ
／Ｄ変換回路から出力されたディジタル受信信号をそれ
ぞれ遅延させて互いに加算する遅延加算手段を備えた超
音波受信装置に関する。

【００２４】本発明の第三の超音波受信装置は、上記本
発明の第一の超音波受信装置と本発明の第二の超音波受
信装置との双方の構成を兼ね備えることにより上記第一
の目的と第二の目的との双方を満足するものであり、上
記（１０）の遅延加算手段が、（１１） 上記本発明の
第一の超音波受信装置における、上記（６）の遅延回路
と上記（７）の微小遅延回路との双方を備えた多数の遅
延手段、および（１２） 上記本発明の第二の超音波受
信装置における、上記（８）、（９）を備えた加算手段
を備えている。

【００２５】さらに本発明の第四の超音波受信装置は、
上記第二の目的を達成するものであり、前述した（１）
の多数の振動子、（２）のクロック生成回路、（３）の
Ａ／Ｄ変換回路、（１０）の遅延加算手段を備えた超音
波受信装置において、（１０）の遅延加算手段が、（１
３） 各入力信号をクロック信号の一周期の各整数倍の
時間遅延させる第一および第二の表示補正遅延回路、
（１４） これら第一および第二の表示補正遅延回路の
出力信号を互いに加算する加算回路、（１５） 上記
（１）の多数の振動子のうち両端の振動子を除く各振動
子にそれぞれ対応して設けられた、（ａ） ディジタル
受信信号が入力される加算器と、（ｂ） 該加算器の出
力信号をラッチして、該加算器の次段の加算器において
被検体内の互いに同一の位置で略同時に反射された超音
波に対応するディジタル受信信号が互いに加算されるよ
うにクロック信号の一周期の整数倍の時間遅延させる遅
延器と、（ｃ）該遅延器の出力信号を、該各振動子に隣
接する２つの振動子に対応する２つの加算器のいずれか
一方に入力するように切替える切替器とからなる多数の
単位加算遅延回路、（１６） 上記（１）の多数の振動
子のうちの一端の振動子に対応して設けられた、（ａ）
ディジタル受信信号が入力される加算器と、（ｂ）
該加算器の出力信号をラッチして、該加算器の次段の加
算器において被検体内の互いに略同一の位置で略同時に
反射された超音波に対応するディジタル受信信号が互い
に加算されるようにのクロック信号の一周期の整数倍の
時間遅延させる遅延器と、（ｃ） 該遅延器の出力信号
を、上記一端の振動子に隣接する振動子に対応する加算
器もしくは上記第一の表示補正遅延回路のいずれか一方
に入力するように切替える切替器とからなる単位加算遅
延回路、（１７）上記（１）の多数の振動子のうちの上
記一端の振動子と反対側の他端の振動子に対応して設け
られた、（ａ）ディジタル受信信号が入力される加算器
と、（ｂ）該加算器の出力信号をラッチして、該加算器
の次段の加算器において前記被検体内の互いに略同一の
位置で略同時に反射された超音波に対応する前記ディジ
タル受信信号が互いに加算されるようにクロック信号の
一周期の整数倍の時間遅延させる遅延器と、（ｃ）該遅
延器の出力信号を、上記他端の振動子に隣接する振動子
に対応する加算器もしくは上記第二の表示補正遅延回路
のいずれか一方に入力するように切替える切替器とから
なる単位加算遅延回路、および（１８） 上記各遅延器
の遅延時間が互いに同一の場合にこの遅延加算手段に互
いに同時に入力されたディジタル受信信号が互いに加算
されるように、ディジタル受信信号のそれぞれをクロッ
ク信号の周期の各整数倍の時間遅延させて多数の上記加
算器のそれぞれに分配する、上記単位加算遅延回路のそ
れぞれに対応して設けられた多数の補正遅延回路を備え
ている。

【００２６】また、本発明の第五の超音波受信装置は、
上記第四の超音波受信装置における各構成要件に加え、
（１０）の遅延加算手段が、（７）（ａ），（ｂ），
（ｃ）の構成を備えた微小遅延回路を、上記（１８）の
各補正遅延回路の前段もしくは後段に備えたものであ
り、これにより上記本発明の第一および第二の目的の双
方が達成される。

【００２７】

【作用】従来のアナログ処理による受信ダイナミックフ
ォーカス技術として、多数のインダクタンスＬと多数の
キャパシタンスＣとを縦続に接続した遅延回路を備え、
その遅延回路のどこに受信信号を入力するかあるいはそ
の遅延回路のどこから受信信号を出力するかを切換える
ことにより遅延時間を可変とする方法が知られている。
この方法は上記切換えに伴い大きなノイズが発生すると
いう問題がある。この問題を解決する方法の一つとし
て、受信信号を２系統に分けてそれぞれを各所定の利得
で増幅するとともに一方を他方に対して遅延させた後双
方を互いに加算し、上記各所定の利得を変化させること
により遅延時間を可変とする方法が提案されている（特
願平２−４１２３３２、実公昭６０−３９８２２号公報
参照）。この方法を用いると上記のような切換えが不要
となり、したがって切換えに伴うノイズは発生しない
が、被検体内の浅い点から深い点までの長い領域に亘っ
てダイナミックフォーカスを行うと、略正弦波状の各受
信信号ＳＳ１，ＳＳ２（図２０参照）の位相を合わせる
ことはできるものの、包絡線ＥＮ１，ＥＮ２が互いに大
きくずれてしまい、したがって正しい遅延加算がなされ
ないという新たな問題を生じることとなる。

【００２８】本発明は、図１８に示す従来のディジタル
の遅延回路はクロック信号ＣＫを高速化しない限り細か
な遅延はできないが、インダクタンスＬとキャパシタン
スＣからなるアナログ遅延回路のようなノイズの問題は
ないこと、および上記実公昭６０−３９８２２号公報等
に記載された位相を変化させる方法は小さな遅延領域で
は微妙な遅延が可能であること、の双方に着目し、図１
８に示すような従来のディジタル遅延回路と上記位相を
変化させる方法をディジタル化した微小遅延回路とを組
合わせることにより、ディジタル処理における遅延精度
の問題を解決したものである。

【００２９】ここで上記位相を変化させる方法について
さらに詳細に説明する。図１は、上記位相変化による信
号遅延方法を説明するための超音波受信信号の模式図で
ある。この図の（ａ），（ｂ），（ｃ）の各信号波形
は、図２０における（ａ），（ｂ），（ｃ）の各信号波
形と同一であり、（ａ），（ｂ）はそれぞれ振動子群１
（図１８参照）の中央、端部に位置する振動子で受信さ
れた信号、（ｃ）は（ａ）の信号をクロック信号ＣＫの
一周期Ｔの４倍の時間遅延させた信号、各〇印は時間Ｔ
間隔でサンプリングされた点を表わしている。

【００３０】ここで（ａ）の受信信号が４クロック分遅
延された信号（ｃ）は、その包絡線（図２０参照）は
（ｂ）の受信信号とほぼ一致しているが、略正弦波状の
信号の位相は（ｂ）とずれている。ここで（ｃ）の信号
は、部分的には中心周波数ｆの正弦波とみなせるので、
ここでは（ｃ）の信号をｃｏｓωｔ（ω＝２πｆ）とす
る。この信号を２系統に分け、一方はＡ倍し、他方はＢ
倍するとともに遅延時間τ（クロック信号ＣＫの一周期
の時間Ｔもしくはその数倍の時間）だけ遅延させた後双
方の信号を加算すると、その加算後の信号Ｖｏｕｔは、 Ｖｏｕｔ＝Ａｃｏｓ（ωｔ）＋Ｂｃｏｓ｛ω（ｔ−τ）｝ …（Ａ） となる。この式を変形すると、 Ｖｏｕｔ＝Ａｃｏｓ（ωｔ）＋Ｂ｛ｃｏｓ（ωｔ）ｃｏｓ（ωτ） −ｓｉｎ（ωｔ）ｓｉｎ（ωτ）｝ ＝｛Ａ＋Ｂｃｏｓ（ωτ）｝ｃｏｓ（ωｔ） −Ｂｓｉｎ（ωτ）ｓｉｎ（ωｔ） …（Ｂ） となる。ここで ｃｏｓ（φ）≡Ａ＋Ｂｃｏｓ（ωτ） …（Ｃ） ｓｉｎ（φ）≡Ｂｓｉｎ（ωτ） …（Ｄ） と置くと、上記（Ｂ）式より Ｖｏｕｔ＝ｃｏｓ（φ）ｃｏｓ（ωｔ）−ｓｉｎ（φ）ｓｉｎ（ωｔ） ＝ｃｏｓ（ωｔ−φ） …（Ｅ） となり、Ｖｏｕｔはもとの信号ｃｏｓωｔの位相がφだ
け変化した信号となる。ここで、 ｓｉｎ（ωτ）≠０ …（Ｆ） 即ち τ≠ｋ／２ｆ（ｋは任意の整数） …（Ｇ） を満足するように遅延時間を定めた場合、上記（Ｃ），
（Ｄ）式より Ａ＝ｃｏｓ（φ）−Ｂｃｏｓ（ωτ） ＝ｃｏｓ（φ）−ｓｉｎ（φ）ｃｏｓ（ωτ）／ｓｉｎ（ωτ） ＝｛ｓｉｎ（ωτ）ｃｏｓ（φ）−ｓｉｎ（φ）ｃｏｓ（ωτ）｝ ／ｓｉｎ（ωτ） ＝ｓｉｎ（ωτ−φ）／ｓｉｎ（ωτ） …（Ｈ） Ｂ＝ｓｉｎ（φ）／ｓｉｎ（ωτ） …（Ｉ） となる。即ち、位相φを上記（Ｈ），（Ｉ）式に代入し
て係数Ａ，Ｂを求め、この係数Ａ，Ｂをもとの信号ｃｏ
ｓ（ωｔ）に乗算することにより、もとの信号ｃｏｓ
（ωｔ）とこの信号を遅延時間τだけ遅延させた信号ｃ
ｏｓ（ωｔ−τ）との中間の任意の位相φをもつ信号Ｖ
ｏｕｔ＝ｃｏｓ（ωτ−φ）を得ることができる。

【００３１】この原理に基づいて図１（ｃ）の信号の位
相を変化させて信号（ｄ）を生成すると、この信号
（ｄ）は信号（ｂ）と位相の揃った信号となり、これら
を互いに加算することにより正しく加算された信号
（ｅ）が生成される。ここで、遅延時間τはクロック信
号ＣＫの一周期Ｔの複数倍としてもよいが、一周期Ｔ毎
の遅延は従来のシフトレジスタ等を用いた遅延回路で実
現されるため、上記原理に基づく微小遅延回路における
遅延時間τは一周期Ｔで十分である。またクロック信号
ＣＫは、サンプリング定理の要請により受信信号の中心
周波数の４倍程度（受信信号の帯域の最高周波数の２倍
以上）は必要であるが、それ以上の周波数の信号とする
必要はない。

【００３２】本発明の第一、第三、第五の超音波受信装
置は、クロック信号ＣＫの一周期Ｔ単位の遅延と上記原
理に基づく微小遅延とを組合わせた遅延手段を備えたも
のであり、これによりクロック信号ＣＫを高速化するこ
となく、また回路規模を大幅に増加させることなく、高
精度の遅延が実現される。尚、クロック信号ＣＫの一周
期Ｔを単位とした遅延を行う遅延回路については、前述
した従来例（図１８、図１９参照）におけるシフトレジ
スタを用いたもののほか、例えばメモリを備えてそのメ
モリへの書込み、読出しのタイミングを制御する遅延回
路であってもよく、種々の構成の遅延回路を用いること
ができるものである。

【００３３】また、本発明の第一の超音波受信装置は高
精度の遅延を目的としたものであり、したがって加算手
段の詳細な構成に言及されていないが、高精度の遅延の
目的のためには加算手段はどのような構成であってもよ
く、例えば本発明の第二の超音波受信装置における加算
手段の構成を備えることにより本発明の第三の超音波受
信装置としての構成を備えてもよいが、これに限られ
ず、例えば、ｎ個のディジタル受信信号ＳＤＤ１，ＳＤ
Ｄ２，…ＳＤＤｎ（図１８参照）を互いに加算するにあ
たり、クロック信号ＣＫと同期した最初のタイミング
で、それぞれ ＳＤＤ１１＝ＳＤＤ１＋ＳＤＤ２ ＳＤＤ１２＝ＳＤＤ３＋ＳＤＤ４ …… ＳＤＤ１ｐ＝ＳＤＤｎ−１＋ＳＤＤｎ（ｐ＝ｎ／２） の演算を行ってそれぞれをラッチし、次のタイミング
で、 ＳＤＤ２１＝ＳＤＤ１１＋ＳＤＤ１２ …… ＳＤＤ２ｑ＝ＳＤＤ１，ｐ−１’＋ＳＤＤ１ｐ（ｑ＝ｐ／２） の演算を行ってそれぞれをラッチし、これを繰返して最
終的に ＳＤＤ１＋ＳＤＤ２＋……＋ＳＤＤｎ を求める回路構成としてもよく、その他どのような回路
構成の加算手段を備えてもよい。

【００３４】一方、本発明の第二の超音波受信装置は、
プローブの大口径化に伴い、多数（例えば１２８）のデ
ィジタル受信信号を互いに加算する必要を生じ、このよ
うな多数の信号の加算に適した加算手段を提供するもの
である。即ち、本発明の第二の超音波受信装置は、その
加算手段が、前述した（８）の順次加算回路および
（９）の多数の遅延回路を備えているため、多数のディ
ジタル受信信号が多数の遅延回路によりタイミング調整
されながら順次加算回路で順次加算され、したがって大
口径のプローブを用いた超音波受信装置でも極めて効率
よく加算することが可能となる。またこの加算手段は、
その原理を応用し遅延手段と組合わせて全体としてより
回路規模の小さい遅延加算手段を備えた本発明の第四の
超音波受信装置として構成することもできる点において
優れている。

【００３５】尚、本発明の第二の超音波受信装置は、上
記のようにプローブの大口径化に適しまた遅延手段との
組合わせが可能な加算手段を提供するものであり、前述
した第一の超音波受信装置とは逆に遅延手段については
その詳細な構成については言及されていないが、上記プ
ローブの大口径化の目的のためには遅延手段はどのよう
に構成してもよく、例えば本発明の第一の超音波受信装
置における遅延手段の構成を備えることにより本発明の
第三の超音波受信装置としての構成を備えてもよいが、
これに限られず、例えば精度の低下もしくは信号処理に
時間のかかることを許容して前述した補間演算を行う方
法を採用してもよく、また回路規模の増大を許容して、
前述した特公平１−３１１５１号公報に記載された、各
振動子あたり２個のＡ／Ｄ変換器を備える方法を採用し
てもよい。

【００３６】また、本発明の第三の超音波受信装置は、
本発明の第一の超音波受信装置における遅延手段と本発
明の第二の超音波受信装置における加算手段との双方を
接続した構成を備えたものであり、したがって遅延精度
の向上とプローブの大口径化との双方に適合した装置と
なる。また本発明の第四の超音波受信装置は、前述した
（１３）の第一および第二の表示補正遅延回路、（１
４）の加算回路、（１５）、（１６）、（１７）の多数
の単位加算遅延回路、および（１８）の多数の補正遅延
回路を備えているため、本発明の第二の超音波受信装置
と同様にプローブの大口径化に適した加算を行うことが
でき、しかも加算と遅延とが有機的に結合され全体とし
て規模の小さな回路構成でダイナミックフォーカスが実
現される。

【００３７】さらに本発明の第五の超音波受信装置は、
本発明の第四の超音波受信装置の構成にさらに本発明の
第一の超音波受信装置における微小遅延回路、即ち前述
した（７）（ａ），（ｂ），（ｃ）の構成を備えた微小
遅延回路を（１８）の各補正遅延回路の前段もしくは後
段に備えているため、本発明の第三の超音波受信装置と
同様に遅延精度とプローブの大口径化の双方に適合し、
しかも本発明の第四の超音波受信装置と同様に加算と遅
延とが有機的に結合され、全体として規模の小さな回路
構成で長い領域に亘るダイナミックフォーカスが実現さ
れる。

【００３８】

【実施例】以下、本発明の実施例について説明する。図
２は、本発明の第一、第三、第五の超音波受信装置に備
えられる微小遅延回路の一例の回路ブロック図、図３
は、図２に示す微小遅延回路のタイミングチャートであ
る。

【００３９】図２に示すＡ／Ｄ変換器１１には、このＡ
／Ｄ変換器１１に対応する振動子（図示せず）で得られ
たアナログ受信信号ＳＡと所定周期Ｔ（図３参照）のク
ロック信号ＣＫが入力され、このクロック信号ＣＫの各
パルスの立上がり時にアナログ受信信号ＳＡがサンプリ
ングされてディジタル受信信号ＳＤが生成される。ここ
では図３に示すようにクロック信号ＣＫの各パルスｉの
立上がりでサンプリングされて得られたディジタル受信
信号ＳＤをＤ（ｉ）と表わしている。このディジタル受
信信号ＳＤは２系統に分割されて一方は乗算器１２に入
力され、他方は遅延器１３に入力される。この遅延器１
３にはクロック信号ＣＫも入力され、入力されたディジ
タル受信信号ＳＤはこのクロック信号ＣＫの１クロック
分（時間Ｔ）だけ遅延され、この遅延されたディジタル
信号ＳＤ’が出力される。このディジタル信号ＳＤ’は
乗算器１４に入力される。尚本実施例では遅延器１３と
乗算器１４との組合わせが本発明にいう乗算・遅延器と
して観念される。

【００４０】一方図示しない制御回路から遅延させるべ
き位相量φ（前述した式（Ｅ）参照）を表わす制御信号
Ｓφがメモリ１５，１６に入力される。これらのメモリ
１５，１６には、位相量φと、乗算器１２，１４に入力
されたディジタル受信信号ＳＤ、ＳＤ’に乗算すべき値
Ａ，Ｂ（前述した式（Ｈ），（Ｉ）参照）との対応がル
ックアップテーブルの形で記憶されている。

【００４１】メモリ１５，１６からは、入力された制御
信号Ｓφの値に応じた値のＡ，Ｂがクロック信号ＣＫと
同期して出力され、それぞれ乗算器１２，１４に入力さ
れる。これらの乗算器１２，１４では入力されたディジ
タル受信信号ＳＤ，ＳＤ’にＡ，Ｂが乗算されて信号Ａ
・ＳＤ，Ｂ・ＳＤ’が出力され、これらの信号Ａ・Ｓ
Ｄ，Ｂ・ＳＤ’は信号加算器１７で互いに加算され、こ
れによりディジタル受信信号ＳＤが適切に微小遅延され
た信号ＳＯが生成され、図示しないラッチ回路に入力さ
れる。

【００４２】ここで、この制御信号Ｓφが表わす位相量
φと、乗算される係数Ａ，Ｂとの関係を例示すると、例
えば、受信信号の中心周波数ｆがｆ＝５．０ＭＨｚ、受
信信号の帯域の最高周波数が１０ＭＨｚもしくはそれ以
下のとき、クロック信号ＣＫの繰返し周波数１／Ｔを中
心周波数ｆの４倍（帯域の最高周波数の２倍程度）の１
／Ｔ＝２０ＭＨｚに設定すると、遅延器１３では１クロ
ック分だけ遅延されるため遅延時間はτ＝５０ｎｓｅｃ
となる。このとき、２πｆτ＝ωτ＝π／２（９０°）
となり、したがって式（Ｈ）、（Ｉ）より Ａ＝ｃｏｓ（φ） …（Ｊ） Ｂ＝ｓｉｎ（φ） …（Ｋ） となる。上記のような条件の場合には式（Ｊ），（Ｋ）
で関係づけられた位相量φと係数Ａ，Ｂとの関係がルッ
クアップテーブルとしてあらかじめメモリ１５，１６に
記憶される。

【００４３】また他の例として、受信信号の中心周波数
ｆがｆ＝７．５Ｈｚ、受信信号の帯域の最高周波数が１
０ＭＨｚもしくはそれ以下のとき、クロック信号ＣＫの
繰返し周波数１／Ｔを上記の例と同じく１／Ｔ＝２０Ｍ
Ｈｚに設定すると、ωτ＝３π／４（１３５°）とな
り、式（Ｈ），（Ｉ）より Ａ＝２^1/2 ｓｉｎ（３π／４−φ） …（Ｌ） Ｂ＝２^1/2 ｓｉｎ（φ） …（Ｍ） となり、この場合には式（Ｌ）、（Ｍ）で関係づけられ
る位相量φと係数Ａ，Ｂとの対応を表わすルックアップ
テーブルがメモリ１５，１６にそれぞれあらかじめ記憶
される。

【００４４】上記のように、クロック信号ＣＫの周波数
を受信信号の中心周波数ｆの４倍もしくは受信信号の帯
域の最高周波数の２倍程度とし、さらにこのクロック信
号ＣＫの周波数および遅延器１３における遅延クロック
数を前述した式（Ｇ）の条件を満足するように定めるこ
とにより、微小遅延回路が実現される。したがって、こ
の微小遅延回路と、クロック信号ＣＫの周期Ｔを単位と
した遅延を行う遅延回路とを組合わせることにより、ク
ロック信号ＣＫを受信信号の中心周波数ｆの４倍もしく
は受信信号の帯域の最高周波数の２倍程度としたまま
で、被検体内の長い領域に亘り十分な精度の遅延を行う
ことができることとなる。

【００４５】尚、ここで要求される遅延精度は、前述し
たとおり受信信号の中心周波数に対し±２２．５°の位
相差以内であればよいため、制御信号Ｓφが表わす位相
量φは４５°おきでよく、例えば上記中心周波数ｆが
５．０ＭＨｚの例では０°，４５°の２点、上記中心周
波数ｆが７．５ＭＨｚの例では０°，４５°，９０°の
３点でよい。上記式（Ｊ），（Ｋ）もしくは式（Ｌ），
（Ｍ）に従って求められた係数Ａ，Ｂを記憶しておくメ
モリ１５，１６を備えることにより、上記式（Ｊ），
（Ｋ）もしくは式（Ｌ），（Ｍ）の演算を行う演算回路
を備えることに代えることができる。

【００４６】図４は、微小遅延回路の他の例の回路ブロ
ック図である。この図において図２に示す微小遅延回路
の各要素に対応する要素には図２に付した番号、記号と
同一の番号、記号を付し説明は省略する。また図５は、
図４に示す微小遅延回路のタイミングチャートである。
図４に示す微小遅延回路を図２に示す微小遅延回路と比
較すると、遅延器１３と乗算器１４の配列順序が入れ替
わっており、これに伴って、図５のタイミングチャート
に示すように、係数Ｂのタイミングが１クロック分ずれ
ることとなるが、遅延器１３と乗算器１４はいずれを先
に配列しても微小遅延回路が実現される。

【００４７】図６は、本発明の第二、三の超音波受信装
置に備えられる加算手段の一例の回路ブロック図、図７
は、図６に示す加算手段の回路動作を表わすタイミング
チャートである。図７において、図中に付した番号は、
クロック信号ＣＫの各パルス０，１，２，…と、これら
の各パルス０，１，２，…の立上がりでサンプリングさ
れた各信号を表わしている。

【００４８】図６に示す加算手段は、多数の加算器２１
（１），２１（２），…，２１（ｎ−１）と、各加算器
２１（１），２１（２），…，２１（ｎ−２）の出力信
号をラッチする多数のラッチ回路２２（１），２２
（２），…，２２（ｎ−２）とが交互に継続に接続され
ており、これにより順次加算回路２０が構成されてい
る。また、この加算手段には多数の遅延回路２３（３，
１），２３（４，１），２３（４，２），…，２３
（ｎ，１），２３（ｎ，２），…，２３（ｎ，ｎ−２）
が接続されている。これらの各遅延回路２３（３，
１），２３（４，１），２３（４，２），…，２３
（ｎ，１），２３（ｎ，２），…，２３（ｎ，ｎ−２）
は各入力信号をクロック信号ＣＫの一周期Ｔだけ遅延さ
せる遅延回路である。

【００４９】この加算手段においては、クロック信号Ｃ
Ｋのパルス０の立上がり（図７参照）と同期して、この
加算手段に互いに同時に入された多数のディジタル受信
信号ＳＤＤ１，ＳＤＤ２，ＳＤＤ３，…，ＳＤＤｎ（図
１８参照）のうち、ＳＤＤ１とＳＤＤ２は加算器２１
（１）に入力され互いに加算されて加算信号ＡＤＤ１が
生成され、この加算信号ＡＤＤ１がラッチ回路２２
（１）に入力されてラッチされる。またこれとともに他
のディジタル受信信号ＳＤＤ３，ＳＤＤ４，…，ＳＤＤ
ｎはそれぞれ遅延回路２３（３，１），２３（４，
１），…，２３（ｎ，１）に入力される。次にクロック
信号ＣＫのパルス１の立上がりと同期して、加算器２１
（２）により、ラッチ回路２２（１）の出力信号ＡＤＤ
１’と、遅延回路２３（３，１）で１クロック分だけ遅
延されて出力されたディジタル受信信号ＳＤＤ３’とが
互いに加算されて加算信号ＡＤＤ２が生成され、この加
算信号ＡＤＤ２がラッチ回路２２（２）にラッチされ
る。またこれとともに、遅延回路２３（４，１），…，
２３（ｎ，１）に記憶されていたディジタル受信信号Ｓ
ＤＤ４，…，ＳＤＤｎがそれぞれ遅延回路２３（４，
２），…，２３（ｎ，２）に１つずつ歩進する。以後、
この動作を繰返すことにより、この加算手段に同時に入
力されたディジタル受信信号ＳＤＤ１，ＳＤＤ２，…，
ＳＤＤｎどおしが互いに加算された加算信号ＳＩが生成
され、図示しないラッチ回路にラッチされる。

【００５０】図８は、加算手段の他の例のブロック図、
図９は、図８に示す加算手段の回路動作を表わすタイミ
ングチャートである。この図９に示すタイミングチャー
トにおいて、図中に付した番号は、図７の場合と同様に
クロック信号ＣＫの各パルス０，１，２，…と、これら
の各パルス０，１，２，…の立上がりでサンプリングさ
れた各信号を表わしている。

【００５１】図８に示す加算手段では、個別加算器３１
１（１），３１１（２），…，３１（ｎ−１）が２つず
つ組み合わされることにより構成された各加算器３１
（１）、３１（２），…と各ラッチ回路３２（１），３
２（２）…とが交互に縦続に接続されており、これによ
り順次加算回路３０が構成されている。またこの加算手
段には多数の遅延回路３３（４，１），３３（５，
１），…，３３（ｎ，１），３３（ｎ，２），…３３
（ｎ，ｒ−２）が接続されている。これらの各遅延回路
３３（４，１），３３（５，１），…，３３（ｎ，
１），３３（ｎ，２），…，３３（ｎ，ｒ−２）は、図
６の場合と同様に、各入力信号をクロック信号ＣＫの一
周期Ｔだけ遅延させる遅延回路である。

【００５２】この加算手段においては、クロック信号Ｃ
Ｋのパルス０の立上り（図９参照）と同期して、この加
算手段に互いに同時に入力された多数のディジタル受信
信号ＳＤＤ１，ＳＤＤ２，ＳＤＤ３，…，ＳＤＤＤｎの
うちＳＤＤ１とＳＤＤ２は個別加算器３１１（１）に入
力されて加算信号ＡＤＤ１が生成され、このＡＤＤ１と
ＳＤＤ３が次の個別加算器３１１（２）に入力されて加
算信号ＡＤＴ１が生成され、このＡＤＴ１がラッチ回路
３２（１）に入力されてラッチされる。またこれととも
に他のディジタル受信信号ＳＤＤ４，ＳＤＤ５，…，Ｓ
ＤＤｎはそれぞれ遅延回路３３（４，１），３３（５，
１）…３３（ｎ，１）に入力される。次にクロック信号
ＣＫのパルス１の立上りと同期して、個別加算器３１１
（３）により、ラッチ回路３２（１）の出力信号ＡＤＴ
１’と、遅延回路３３（４，１）で１クロック分だけ遅
延されて出力されたディジタル受信信号ＳＤＤ４’とが
互いに加算されて加算信号ＡＤＤ２が生成され、このＡ
ＤＤ２と、遅延回路３３（５，１）で１クロック分だけ
遅延されて出力されたディジタル受信信号ＳＤＤ５’と
が互いに加算されて加算信号ＡＤＴ２が生成され、この
ＡＤＴ２がラッチ回路３２（２）に入力されてラッチさ
れる。またこれとともに各遅延回路３３（６，１），
…，３３（ｎ，１）に記憶されたディジタル受信信号Ｓ
ＤＤ６，…，ＳＤＤｎがそれぞれ遅延回路３３（６，
２），…，３３（ｎ，２）に１つずつ歩進する。以後こ
の動作を繰返すことにより、この加算手段に同時に入力
されたディジタル受信信号ＳＤＤ１，ＳＤＤ２，…，Ｓ
ＤＤｎどうしが互いに加算されて加算信号ＳＩが生成さ
れ、図示しないラッチ回路に入力される。

【００５３】このように、個別加算器３１１（１），３
１１（２），…，３１１（ｎ−１）の演算速度が速く、
クロック信号ＣＫの一周期Ｔ内に複数回（図８に示す例
では２回）演算を繰返すことができる場合は、複数個
（図８に示す例では２個）の個別加算器を縦続に接続し
た後に、１回ラッチするように構成することにより、１
つの加算毎にラッチする場合と比べラッチ回路、遅延回
路の数が少なくて済みかつ高速に加算が実行されること
になる。

【００５４】尚、図６、図８に示す例では各加算器（各
個別加算器）は２つのディジタル受信信号を加算するも
のであるが、例えば３つのディジタル受信信号を一度に
加算する加算器（個別加算器）を備えてもよいことはも
ちろんである。図６、図８に例示したように加算器とラ
ッチ回路とが縦続に接続された順次加算回路と、この加
算手段に同時に入力されたディジタル受信信号が互いに
加算されるようにタイミング調整を行う多数の遅延回路
とを備えて順次加算することにより、プローブの大口径
化にも対処し効率よく加算することが可能となる。

【００５５】図１０は、本発明の第三の超音波受信装置
の一実施例を備えた超音波診断装置を表わす回路ブロッ
ク図である。この図において、図１８に示した従来の超
音波診断装置の各構成要素と同様の構成要素には図１８
に付した番号、記号と同一の番号、記号を付し、説明は
省略する。この超音波受信装置においては、多数の各振
動子１（１），１（２），…，１（ｎ）にそれぞれ対応
して各遅延手段６１（１），６１（２），…６１（ｎ）
が備えられている。これらの各遅延手段は、図２もしく
は図４に示した微小遅延回路６１１（１），６１１
（２），…，６１１（ｎ）と図１８に示した従来の超音
波診断装置におけるクロック信号ＣＫの１周期Ｔを単位
とした遅延を行う遅延回路６（１），６（２），…６
（ｎ）から構成されており、これにより、被検体内の長
い領域にわたってダイナミックフォーカスが可能なよう
に、受信信号の包絡線を互いにほぼ一致させるとともに
位相差が±２２．５度以内という要求を満足する高精度
の遅延を行う遅延手段６１（１），６１（２），…６１
（ｎ）が実現される。これらの遅延手段６１（１），６
１（２），…，６１（ｎ）から出力された、互いに位相
の揃ったディジタル受信信号ＳＤＤ１，ＳＤＤ２，…，
ＳＤＤｎは、加算手段７１に入力される。この加算手段
７１は、図６もしくは図８に示す構成を備えたものであ
り、これにより振動子１（１），１（２），…，１
（ｎ）の数が例えば１２８個等の多数であっても極めて
効率よく加算が行われる。

【００５６】図１１は、本発明の第五の超音波受信装置
の一実施例の回路ブロック図である。この図において、
図１０に示す回路ブロック図の各構成要素に対応する要
素には図１０において付した番号、記号と同一の番号、
記号を付し説明は省略する。尚、例えば図１０に示す回
路ブロック図において、微小遅延回路群６１１を構成す
る各微小遅延回路６１１（１），６１１（２），…６１
１（ｎ−１），６１１（ｎ）を取り除くかもしくは他の
公知の微小遅延回路に置き換えればそれが本発明の第四
の超音波受信装置の実施例となるため、ここでは本発明
の第四の超音波受信装置についての独立した実施例の図
示及び説明は省略する。

【００５７】ｎ個（例えば１２８個）の微小遅延回路６
１１（１），６１１（２），…６１１（ｎ−１），６１
１（ｎ）はそれぞれが図２もしくは図４に示す構成を備
えたものであり、各微小遅延回路６１１（１），６１１
（２），…６１１（ｎ−１），６１１（ｎ）の後段に
は、補正遅延回路群４５を構成する各補正遅延回路４５
（１），４５（２），…，４５（ｎ−１），４５（ｎ）
が備えられている。これらの補正遅延回路４５（１），
４５（２），…，４５（ｎ−１），４５（ｎ）は、それ
ぞれが例えば図１９に示すような、シフトレジスタ８を
用いて構成されたクロック信号ＣＫの周期Ｔを単位とし
てこの整数倍の時間遅延させる回路であり、シフトレジ
スタ８の各段８（１），８（２），…，８（ｍ）は前述
した加算手段（図６、図８参照）の各遅延回路２３
（３，１），２３（４，１）…２３（ｎ，ｎ−２）；３
３（４，１），３３（５，１），…，３３（ｎ，ｒ−
２）に相当する。またこれらの各補正遅延回路４５
（１），４５（２），…，４５（ｎ−１），４５（ｎ）
の後段には、各単位加算遅延回路４４（１），４４
（２），…，４４（ｎ−１），４４（ｎ）が接続されて
おり、各単位加算遅延回路４４（１），４４（２），
…，４４（ｎ−１），４４（ｎ）は、図示のように、そ
れぞれが各加算器４４１（１），４４１（２），…，４
４１（ｎ−１），４４１（ｎ），各遅延器４４２
（１），４４２（２），…，４４２（ｎ−１），４４２
（ｎ），各切替器４４３（１），４４３（２），…，４
４３（ｎ−１），４４３（ｎ）から構成されている。各
遅延器４４２（１），４４２（２），…，４４２（ｎ−
１），４４２（ｎ）は、各補正遅延回路４５（１），４
５（２），…，４５（ｎ−１），４５（ｎ）と同様に、
例えば図１９に示す回路構成を備えており、クロック信
号ＣＫの一周期Ｔの整数倍だけ遅延させる機能を有して
いる。また、各切替器４４３（１），４４３（２），
…，４４３（ｎ−１），４４３（ｎ）は、各遅延器４４
２（１），４４２（２），…，４４２（ｎ−１），４４
２（ｎ）の出力信号を２系統のうちのいずれか一方に切
替えるものである。ここで、振動子群１を構成する多数
の振動子１（１），１（２），…，１（ｎ−１），１
（ｎ）のうち両端の振動子１（１），１（ｎ）を除く各
振動子１（２），１（３），…１（ｎ−１）にそれぞれ
対応して設けられた各単位加算遅延回路４４（２），４
４（３），…，４４（ｎ−１）を構成する各遅延器４４
２（２），４４２（３），…，４４２（ｎ）の出力は、
例えば遅延器４４２（２）の出力信号が２つの加算器４
４１（１），４４１（３）のうちいずれか一方に入力さ
れるように、切替器４４３（２），４４３（３），…，
４４３（ｎ−１）を介して両隣りの加算器４４１
（１），４４１（２），…，４４１（ｎ−１），４４１
（ｎ）に接続されている。また一端の振動子（１）に対
応する単位加算遅延回路４４（１）を構成する遅延器４
４２（１）の出力は、これと隣接する単位加算遅延回路
４４（２）の加算器４４１（２）もしくは表示補正遅延
回路４２（１）のいずれか一方に入力されるように切替
器４４３（１）を介して接続されている。また、他端の
振動子１（ｎ）に対応する単位加算遅延回路４４（ｎ）
を構成する遅延器４４２（ｎ）の出力は、これと隣接す
る単位加算遅延回路４４（ｎ−１）の加算器４４１（ｎ
−１）もしくは表示補正遅延回路４２（２）のいずれか
一方に入力されるように切替器４４３（ｎ）を介して接
続されている。上記２つの補正遅延回路４２（１），４
２（２）は、補正遅延回路４５（１），４５（２），
…，４５（ｎ−１），４５（ｎ）、遅延器４４２
（１），４４２（２）、…，４４２（ｎ−１），４４２
（ｎ）と同様に例えば図１９に示す回路構成を備えてお
り、クロック信号ＣＫの一周期Ｔの整数倍だけ遅延させ
る機能を有している。これら２つの表示補正遅延回路４
２（１），４２（２）の出力は加算回路４３に入力され
互いに加算されて断層像表示用の信号ＳＩが出力され
る。

【００５８】この図１１に示す遅延加算手段は、制御回
路３により、Ａ／Ｄ変換器５（１），５（２），…，５
（ｎ−１），５（ｎ）でサンプリングされて生成された
各ディジタル受信信号ＳＤ１，ＳＤ２，…，ＳＤｎ−
１，ＳＤｎの遅延量及び切替器４４３（１），４４３
（２），…，４４３（２），…４４３（ｎ−１），４４
３（ｎ）の切替方向が制御され、これにより被検体内の
広範な領域にわたって十分な精度のダイナミックフォー
カスが実現される。

【００５９】以下、説明を容易にするために、振動子の
数を８個としたときの、図１１に示す遅延加算手段の回
路動作について説明する。但し微小遅延回路６１１
（１），６１１（２），…，６１１（ｎ−１），６１１
（ｎ）の動作については既に説明済であるため、以下で
は微小遅延回路６１１（１），６１１（２），…，６１
１（ｎ−１），６１１（ｎ）による微小遅延については
無視して説明する。

【００６０】図１２はリニア走査、コンベックス走査に
おける画面中央付近の走査線のときの遅延パターンの一
例を表わした図である。図１２の横軸は８個の各振動子
１（１），１（２）…，１（８）、縦軸はこれら各振動
子１（１），１（２），…，１（８）で得られた受信信
号の遅延時間Ｄを表わしている。各振動子１（１），１
（２），…，１（８）で得られた各受信信号は、理想的
には図に破線で示す遅延パターンＤ５に沿う遅延が行わ
れるが、ここではクロック信号ＣＫの１周期Ｔを遅延の
単位とした遅延パターンＤ６に沿う遅延が行われる。

【００６１】図１３は、図１２に示す遅延パターンＤ６
を実現するための、図１１に示す回路の動作説明図であ
る。各振動子１（１），１（２），…，１（８）で得ら
れたアナログ受信信号は、各Ａ／Ｄ変換器（図示省略）
でディジタル受信信号に変換された後、各補正遅延回路
４５（１），４５（２），…，４５（８）に入力され
る。この図１３では各補正遅延回路４５（１），４５
（２），…４５（８）に示す各矩形一つがクロック信号
ＣＫの１クロック分（時間Ｔ）の遅延を表わしており、
例えば補正遅延回路４５（１）においては入力されたデ
ィジタル受信信号は４クロック分（時間４Ｔ）だけ遅延
された後加算器４４１（１）に入力される。また各加算
器４４１（１），４４１（２），…，４４１（８）から
出力された信号は、各遅延器４４２（１），４４２
（２），…，４４２（８）に入力される。これらの各遅
延器４４２（１），４４２（２），…，４４２（８）に
ついても各矩形一つが１クロック分の遅延を表わしてい
る。各遅延器４４２（１），４４２（２），…４４２
（８）の出力は各切替器（図示省略）により、図１３に
示すように隣接する加算器に入力され、もしくは各表示
補正遅延回路（図示省略）を経由して加算回路４３に入
力される。

【００６２】ここで、各補正遅延回路４５（１），４５
（２），…，４５（８）および各遅延器４４２（１），
４４２（２），…，４４２（８）の各矩形中の数字は、
加算回路４３で加算される時点を基準としクロック信号
ＣＫの一周期Ｔを一単位としたときの、各信号の相対的
な遅れ量を表わしている。各補正遅延回路４５（１），
４５（２），…，４５（８）及び各遅延器４４２
（１），４４２（２），…４４２（８）で図示の矩形の
数に対応するクロック数だけ遅延するとともに、各切替
器により図示のように信号の流れを制御すると、各補正
遅延回路４５（１），４５（２），…，４５（８）の初
段の矩形内の各数値４，６，７，７，７，７，６，４に
示すように、両端の振動子１（１），１（８）で得られ
た受信信号に対し、それらと隣接する振動子１（２），
１（７）で得られた受信信号は２クロック分、他の振動
子１（３），１（４），１（５），１（６）で得られた
受信信号は３クロック分相対的に遅延されて加算され
る。これにより図１２に示す遅延パターンＤ６が実現さ
れる。

【００６３】なお、この図１３では各受信信号の相対的
な遅延のみを問題としているため表示補正遅延回路４２
（１），４２（２）（図１１参照）の図示は省略した
が、表示のタイミング調整等のために２つの表示補正遅
延回路４２（１），４２（２）で互いに同一の遅延量だ
け遅延してもよい。図１４は、リニア走査、コンベック
ス走査における画面両端付近の走査線、あるいはセクタ
走査における偏向角が小さい時の走査線に対応する遅延
パターンの一例を表わした図である。

【００６４】図１４の横軸、縦軸は、図１２のそれと同
様に、８個の各振動子１（１），１（２），…，１
（８）、これらの各振動子１（１），１（２），…
（８）で得られた受信信号の相対的な遅延時間Ｄを表わ
している。各振動子１（１），１（２），…１（８）で
得られた各受信信号について、理想的な遅延パターンの
Ｄ７に近似した、クロック信号ＣＫの一周期Ｔを遅延の
単位とした遅延パターンＤ８に沿う遅延が行われる。

【００６５】図１５は、図１４に示す遅延パターンを実
現するための、図１１に示す回路の動作説明図である。
この図１５において、図１３と同様の部分については説
明は省略する。図１５に示す各補正遅延回路４５
（１），４５（２），…４５（８），各遅延器４４２
（１），４４２（２），…４４２（８），及び表示補正
遅延回路４２（１）において各矩形の数に対応するクロ
ック数だけ遅延され、また各切替器（図示省略）により
信号の流れを図示のように切替えることにより、各補正
遅延回路４５（１），４５（２），…，４５（８）の初
段の矩形内の各数値１１，１２，１２，１２，１２，１
１，９，５に示すように、振動子１（８）で得られた受
信信号を基準としたとき各振動子１（２），１（２），
…，１（７）で得られた受信信号は相対的にそれぞれ
６，７，７，７，７，６，４クロックだけ遅延されて加
算され、これにより図１４に示す遅延パターンＤ８が実
現される。

【００６６】以上のように、図１１に示す遅延加算手段
では制御回路３により各受信信号の遅延量の制御や各切
替器の切替え制御が行われ、リニア、コンベックス走
査、セクタ走査のいずれにも適合する種々の遅延加算を
行うことができる。また、この遅延加算手段には微小遅
延回路６１１（１），６１１（２），…，６１１（ｎ−
１），６１１（ｎ）も備えられているため、クロック信
号ＣＫの周波数を上げることなく十分な精度の微小遅延
も行われる。尚、図１１に示す遅延加算手段では各微小
遅延回路６１１（１），６１１（２），…，６１１（ｎ
−１），６１１（ｎ）は各補正遅延回路４５（１），４
５（２）…，４５（ｎ−１），４５（ｎ）の前段に備え
られているが、これら各微小遅延回路６１１（１），６
１１（２），…，６１１（ｎ−１），６１１（ｎ）は各
補正遅延回路４５（１），４５（２）…，４５（ｎ−
１），４５（ｎ）の後段に備えられていてもよいことは
もちろんである。

【００６７】

【発明の効果】以上詳細に説明したように、本発明の第
一の超音波受信装置は、クロック信号の一周期を遅延の
単位とした遅延回路、およびディジタル受信信号が２系
統に分割された一方のディジタル受信信号に第一の所定
数を乗算することにより乗算信号を生成する乗算器と、
他方のディジタル受信信号に第二の所定数を乗算すると
共に該他方のディジタル受信信号を所定時間遅延される
ことにより乗算遅延信号を生成する乗算・遅延器と、乗
算信号と乗算遅延信号とを互いに加算する信号加算器か
らなる微小遅延回路の双方を備えた遅延手段を備えてい
るため、クロック信号の周波数は例えば受信信号の周波
数の４倍あるいは受信信号の帯域の最高周波数の２倍程
度でよく、しかも回路規模をそれほど大きくすることな
く十分な精度の遅延を行うことができる。またこの場合
に、上記乗算・遅延器はディジタル信号をクロック信号
の一周期分の時間遅延とさせれば十分である。

【００６８】また、本発明の第二の超音波受信装置は、
加算器とラッチ回路とが交互に縦続に接続された順次加
算回路、および互いに同時に入力されたディジタル受信
信号が互いに加算されるように、入力されたディジタル
受信信号のそれぞれをクロック信号の周期の各整数倍遅
延して上記加算器のそれぞれに分配する多数の遅延回路
からなる加算手段を備えているため、大口径のプローブ
を用いることにより多数の受信信号を互いに加算する必
要が生じても極めて効率よく加算が行なわれる。

【００６９】また本発明の第三の超音波受信装置は、本
発明の第一の超音波受信装置の遅延手段と本発明の第二
の超音波受信装置の加算手段とからなる遅延加算手段を
備えたため、本発明の第一の超音波受信装置と同様にク
ロック信号の周波数（回路の動作速度）を極端にあげる
ことなくしかも回路規模をそれほど大きくすることなく
十分な精度の遅延を行うことができるとともに、本発明
の第二の超音波受信装置と同様にプローブの大口径化に
適した加算が行われる。

【００７０】さらに本発明の第四の超音波受信装置は、
各入力信号をクロック信号の周期の各整数倍の時間遅延
させる第一及び第二の表示補正遅延回路、これら第一及
び第二の補正遅延回路の出力信号を互いに加算する加算
回路、多数の振動子にそれぞれ対応して設けられた、前
述した構成の加算器と遅延器を切換器とを組み合せた多
数の単位加算遅延回路、および入力されたディジタル受
信信号のそれぞれをクロック信号の周期の各整数倍の時
間遅延させて多数の上記加算器のそれぞれに分配する多
数の補正遅延回路からなる補正遅延手段を備えたため、
本発明の第二の超音波受信装置における加算手段の思想
とクロック信号の一周期を遅延単位とした遅延手段とが
有機的に結合され、全体として回路規模が小さくコスト
上優れ、しかもプローブの大口径化に適した超音波受信
装置が実現される。

【００７１】また本発明の第五の超音波受信装置は、本
発明の第四の超音波受信装置にさらに本発明の第一の超
音波受信装置にいう微小遅延回路を組み込んだため、適
切な周波数のクロック信号及び適切な回路規模で十分な
精度の遅延とプローブの大口径化との双方が満足され、
したがって高画質化の要請に沿うと共にコスト上有利か
つＬＳＩ化にも適した回路を備えた超音波受信装置が実
現される。

【図面の簡単な説明】

【図１】超音波受信信号の模式図である。

【図２】微小遅延回路の一例のブロック図である。

【図３】図２に示す微小遅延回路のタイミングチャート
である。

【図４】微小遅延回路の他の例のブロック図である。

【図５】図４に示す微小遅延回路のタイミングチャート
である。

【図６】加算手段の一例のブロック図である。

【図７】図６に示す加算手段のタイミングチャートであ
る。

【図８】加算手段の他の例のブロック図である。

【図９】図８に示す加算手段のタイミングチャートであ
る。

【図１０】本発明の第三の超音波受信装置の一実施例の
回路ブロック図である。

【図１１】本発明の第五の超音波受信装置の一実施例の
回路ブロック図である。

【図１２】遅延パターンの一例を表わした図である。

【図１３】図１２に示す遅延パターンを実現するため
の、図１１に示す回路の動作説明図である。

【図１４】遅延パターンの他の例を表わした図である。

【図１５】図１４に示す遅延パターンを実現するため
の、図１１に示す回路の動作説明図である。

【図１６】振動子と被検体内の超音波の反射点との関係
を表わした模式図である。

【図１７】振動子と遅延時間との関係を示す模式図であ
る。

【図１８】従来の超音波診断装置の回路ブロックの一例
を示した図である。

【図１９】遅延回路の内部ブロック図である。

【図２０】超音波受信信号の模式図である。

【符号の説明】

１ 振動子群 １（１），１（２），…，１（ｎ−１），１（ｎ） 振
動子 ２ クロック生成回路 ３ 制御回路 ４ 送信ドライバ群 ５ Ａ／Ｄ変換器群 ５（１），５（２），…，５（ｎ−１），５（ｎ） Ａ
／Ｄ変換器 ６ 遅延回路群 ６（１），６（２），…，６（ｎ−１），６（ｎ） 遅
延回路 ７ 加算回路 １１ Ａ／Ｄ変換器 １２ 乗算器 １３ 遅延器 １４ 乗算器 １５、１６ メモリ １７ 信号加算器 ２０ 順次加算回路 ２１（１），２１（２）…，２（ｎ−１） 加算器 ２２（１），２２（２）…，２２（ｎ−２） ラッチ回
路 ２３（３，１），２３（４，１），２３（４，２）…，
２３（ｎ，ｎ−２）遅延回路 ３０ 順次加算回路 ３１１（１），３１１（２），…，３１１（ｎ−１）
個別加算器 ３３（４，１），３３（５，１）…，３３（ｎ，ｒ−
２） 遅延回路 ６１（１），６１（２），…６１（ｎ−１），６１
（ｎ） 遅延手段 ６１１（１），６１１（２），…６１１（ｎ−１），６
１１（ｎ） 微小遅延回路 ７１ 加算手段 ４２（１），４２（２） 表示補正遅延回路 ４３ 加算回路 ４４（１），４４（２），…，４４（ｎ−１），４４
（ｎ） 単位加算遅延回路 ４４１（１），４４１（２），…，４４１（ｎ−１），
４４１（ｎ） 加算器 ４４２（１），４４２（２），…，４４２（ｎ−１），
４４２（ｎ） 遅延器 ４４３（１），４４３（２），…，４４３（ｎ−１），
４４３（ｎ） 切替器 ４５ 補正遅延回路群 ４５（１），４５（２），…，４５（ｎ−１），４５
（ｎ） 補正遅延回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】被検体内に送信され該被検体内で反射され
   た超音波を受信して各アナログ受信信号を得る、所定の
   方向に並んだ多数の振動子、所定周期のクロック信号を
   生成するクロック生成回路、前記多数の振動子のそれぞ
   れにより得られた前記各アナログ受信信号を前記所定周
   期毎にアナログ・ディジタル変換して各ディジタル受信
   信号を出力する多数のアナログ・ディジタル変換回路、
   前記被検体内の互いに略同一の位置で略同時に反射され
   た超音波に対応する前記ディジタル受信信号が互いに略
   同時に出力されるように前記ディジタル受信信号を遅延
   させる、遅延量可変の多数の遅延手段、および前記多数
   の遅延手段から出力された前記ディジタル受信信号を互
   いに加算する加算手段を備えた超音波受信装置におい
   て、 前記加算手段が、 加算器と該加算器の出力信号をラッチして次段の加算器
   に向けて出力するラッチ回路とが交互に縦続接続されて
   なる順次加算回路、および 前記多数の遅延手段から互いに同時に出力された前記デ
   ィジタル受信信号が互いに加算されるように、前記ディ
   ジタル受信信号のそれぞれを前記所定周期の各整数倍遅
   延して前記加算器のそれぞれに分配する多数の遅延回路
   を備えたことを特徴とする超音波受信装置。
2. 【請求項２】前記加算器のそれぞれが、２つもしくは３
   つ以上の前記ディジタル受信信号を加算する１つもしく
   は複数の個別加算器からなることを特徴とする請求項１
   記載の超音波受信装置。
3. 【請求項３】被検体内に送信され該被検体内で反射され
   た超音波を受信して各アナログ受信信号を得る、所定の
   方向に並んだ多数の振動子、所定周期のクロック信号を
   生成するクロック生成回路、前記多数の振動子のそれぞ
   れにより得られた前記各アナログ受信信号を前記所定周
   期毎にアナログ・ディジタル変換して各ディジタル受信
   信号を出力する多数のアナログ・ディジタル変換回路、
   前記被検体内の互いに略同一の位置で略同時に反射され
   た超音波に対応する前記ディジタル受信信号が互いに加
   算されるように、前記多数のアナログ・ディジタル変換
   回路から出力された前記ディジタル受信信号をそれぞれ
   遅延させて互いに加算する遅延加算手段を備えた超音波
   受信装置において、 前記遅延加算手段が、 前記ディジタル受信信号を前記所定周期の整数倍の時間
   遅延させる遅延回路、および前記各ディジタル受信信号
   が２系統に分割された一方のディジタル受信信号に第一
   の所定数を乗算することにより乗算信号を生成する乗算
   器と、前記ディジタル受信信号が２系統に分割された他
   方のディジタル受信信号に第二の所定数を乗算するとと
   もに該他方のディジタル受信信号を所定時間遅延させる
   ことにより乗算遅延信号を生成する乗算・遅延器と、前
   記乗算信号と前記乗算遅延信号とを互いに加算する信号
   加算器とからなる微小遅延回路を有する多数の遅延手
   段、および 加算器と該加算器の出力信号をラッチして次段の加算器
   に向けて出力するラッチ回路とが交互に縦続接続されて
   なる順次加算回路、および前記多数の遅延手段から互い
   に同時に出力された前記ディジタル受信信号が互いに加
   算されるように、前記ディジタル受信信号のそれぞれを
   前記所定周期の各整数倍の時間遅延して前記加算器のそ
   れぞれに分配する多数の遅延回路を有する加算手段を備
   えたことを特徴とする超音波受信装置。
4. 【請求項４】被検体内に送信され該被検体内で反射され
   た超音波を受信して各アナログ受信信号を得る、所定の
   方向に並んだ多数の振動子、所定周期のクロック信号を
   生成するクロック生成回路、前記多数の振動子のそれぞ
   れにより得られた前記各アナログ受信信号を前記所定周
   期毎にアナログ・ディジタル変換して各ディジタル受信
   信号を出力する多数のアナログ・ディジタル変換回路、
   前記被検体内の互いに略同一の位置で略同時に反射され
   た超音波に対応する前記ディジタル信号が互いに加算さ
   れるように、前記多数のアナログ・ディジタル変換回路
   から出力された前記ディジタル受信信号をそれぞれ遅延
   させて互いに加算する遅延加算手段を備えた超音波受信
   装置において、 前記遅延加算手段が、 各入力信号を前記所定周期の各整数倍の時間遅延させる
   第一および第二の表示補正遅延回路、 これら第一および第二の表示補正遅延回路の出力信号を
   互いに加算する加算回路、 前記多数の振動子のうち両端の振動子を除く各振動子に
   それぞれ対応して設けられた、前記ディジタル受信信号
   が入力される加算器と、該加算器の出力信号をラッチし
   て、該加算器の次段の加算器において前記被検体内の互
   いに略同一の位置で略同時に反射された超音波に対応す
   る前記ディジタル受信信号が互いに加算されるように前
   記所定周期の整数倍の時間遅延させる遅延器と、該遅延
   器の出力信号を、該各振動子に隣接する２つの振動子に
   対応する２つの加算器のいずれか一方に入力するように
   切替える切替器とからなる多数の単位加算遅延回路、 前記多数の振動子のうちの一端の振動子に対応して設け
   られた、前記ディジタル受信信号が入力される加算器
   と、該加算器の出力信号をラッチして、該加算器の次段
   の加算器において前記被検体内の互いに略同一の位置で
   略同時に反射された超音波に対応する前記ディジタル受
   信信号が互いに加算されるように前記所定周期の整数倍
   の時間遅延させる遅延器と、該遅延器の出力信号を、前
   記一端の振動子に隣接する振動子に対応する前記加算器
   もしくは前記第一の表示補正遅延回路のいずれか一方に
   入力するように切替える切替器とからなる単位加算遅延
   回路、 前記多数の振動子のうちの前記一端の振動子と反対側の
   他端の振動子に対応して設けられた、前記ディジタル受
   信信号が入力される加算器と、該加算器の出力信号をラ
   ッチして、該加算器の次段の加算器において前記被検体
   内の互いに略同一の位置で略同時に反射された超音波に
   対応する前記ディジタル受信信号が互いに加算されるよ
   うに前記所定周期の整数倍の時間遅延させる遅延器と、
   該遅延器の出力信号を、前記他端の振動子に隣接する振
   動子に対応する前記加算器もしくは前記第二の表示補正
   遅延回路のいずれか一方に入力するように切替える切替
   器とからなる単位加算遅延回路、および 前記遅延器の遅延時間が互いに同一の場合にこの遅延加
   算手段に互いに同時に入力された前記ディジタル受信信
   号が互いに加算されるように、前記ディジタル受信信号
   のそれぞれを前記所定周期の各整数倍の時間遅延させて
   多数の前記加算器のそれぞれに分配する、前記単位加算
   遅延回路のそれぞれに対応して設けられた多数の補正遅
   延回路を備えたことを特徴とする超音波受信装置。
5. 【請求項５】前記遅延加算手段が、 前記補正遅延回路の前段もしくは後段に接続された、前
   記ディジタル受信信号が２系統に分割された一方のディ
   ジタル受信信号に第一の所定数を乗算することにより乗
   算信号を生成する乗算器と、前記ディジタル受信信号が
   ２系統に分割された他方のディジタル受信信号に第二の
   所定数を乗算するとともに該他方のディジタル受信信号
   を所定時間遅延させることにより乗算遅延信号を生成す
   る乗算・遅延器と、前記乗算信号と前記乗算遅延信号と
   を互いに加算する信号加算器とからなる多数の微小遅延
   回路を備えたことを特徴とする請求項４記載の超音波受
   信装置。