JP2002143154A

JP2002143154A - 超音波診断装置

Info

Publication number: JP2002143154A
Application number: JP2000341579A
Authority: JP
Inventors: Izumi Tsubone; 泉坪根; Yukio Nakagawa; 行雄中川
Original assignee: Fukuda Denshi Co Ltd
Current assignee: Fukuda Denshi Co Ltd
Priority date: 2000-11-09
Filing date: 2000-11-09
Publication date: 2002-05-21

Abstract

(57)【要約】（修正有）【課題】ダイナミックフォーカスを行う超音波診断装置
において、遅延データを格納するためのメモリ量、アド
レスカウンタの回路規模を低減する。【解決手段】複数本の走査線に対応する遅延データが記
憶された第１のメモリと、第１のメモリから転送され
た、第１のメモリに記憶されている遅延データのうちの
一部の遅延データが格納される複数の第２のメモリと、
複数の第２のメモリを交互もしくは循環的に用いて、第
１のメモリに記憶された遅延データのうちの順次異なる
各一部の遅延データを各第２のメモリに順次に転送する
遅延データ転送手段とを備え、ディジタルビームフォー
マは、複数の第２のメモリを交互もしくは循環的に参照
し参照した第２のメモリに格納された遅延データに基づ
いて複数系列のディジタルデータを遅延した上で相互に
加算する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フェーズドアレイ
方式の探触子を有し、ディジタルビームフォームを用い
てダイナミックフォーカスと電子走査を行いながら受信
する超音波診断装置に関する。

【０００２】

【従来の技術】従来より、超音波診断装置では、被検
体、特に生体内に超音波を送波し、その生体内で反射し
て戻ってきた反射エコーを、ダイナミックフォーカス・
電子走査という手法を用いて高精度に受信する方法が採
用されている。

【０００３】図９（Ａ）はダイナミックフォーカスにお
ける、超音波を送受信する振動子列と生体内における反
射点との関係を示す模式図、図９（Ｂ）はダイナミック
フオーカスにおける、振動子列と遅延時間との関係を表
わした図である。

【０００４】また、図１０（Ａ）は電子走査における、
超音波を送受信する振動子列１０１と、その振動子列の
向きに対する体内における反射点の方向との関係を示す
模式図、図１０（Ｂ）は電子走査における、振動子列と
遅延時間との関係を表わした図である。

【０００５】図９（Ａ），（Ｂ）を参照しながらダイナ
ミックフォーカスについて説明する。

【０００６】一様な媒質を仮定すると、深さｄ₁の点Ｐ₁
で反射したエコーは、Ｐ₁を中心とした円弧状の同相波
面Ａ１を形成する。したがって点Ｐ₁からのエコーを高
いＳ／Ｎで得るためには、振動子列を構成するｎ個の振
動子で受信したｎ個の信号に対し図９（Ｂ）に示すよう
な遅延時間ＤＡｌを与えることにより整相した上で相互
に加算する必要がある。同様に深さｄ₂の点Ｐ₂で反射し
たエコーは、点Ｐ₂を中心とした円弧状の同相波面Ａ２
を形成する。したがって点Ｐ₂からのエコーを高いＳ／
Ｎで得るためには、振動子列を構成するｎ個の振動子列
で受信したｎ個の信号に対し図９（Ｂ）に示すような遅
延時間ＤＡ２を与えて（整相を行なって）、加算する必
要がある。ＤＡｌ→ＤＡ２→…のように、超音波を１回
送受信する間に時間経過に従って遅延時間を順次切替え
ながら整相加算を行うことで、ダイナミックに焦点をあ
わせていくことができる。この技術は、ダイナミックフ
ォーカスと称されている。

【０００７】次に図１０（Ａ），（Ｂ）を参照しなが
ら、電子走査について説明する。

【０００８】方向θ₁から反射されてきたエコーは、直
線状の同相波面Ｌｌを形成する。方向θ₁からのエコー
を高いＳ／Ｎで得るためには、振動子列を構成するｎ個
の振動子で受信した信号に対し、図１０（Ｂ）に示すよ
うな遅延時間ＤＬｌを与えて（整相を行なって）、加算
する必要がある。同様に方向θ₂から反射されてきたエ
コーは、直線状の同相波面Ｌ２を形成する。方向θ₂か
らのエコーを高いＳ／Ｎで得るためには、振動子列を構
成するｎ個の振動子で受信した信号に対し、図１０
（Ｂ）に示すような遅延時間ＤＬ２を与えて（整相を行
なって）、加算する必要がある。ＤＬｌ→ＤＬ２→…の
ように、超音波を例えば１回送受信するごとに遅延時間
を切替えて整相加算を行うことで、反射エコーの受信方
向を振ることができる。

【０００９】ダイナミックフォーカスと電子走査とを組
み合わせることで、任意の位置・方向のエコーに対し
て、焦点を合わせることができる。

【００１０】従来から、ディジタルビームフォームを用
いて、上記ダイナミックフォーカスと電子走査を行いな
がら受信する超音波診断装置が提案されている［Ｔａｉ
Ｋ．ＳｏｎｇａｎｄＡｏｎｇＢ．Ｐａｒｋ，
ＡＮｅｗＤｉｇｉｔａｌＰｈａｓｅｄＡｒｒ
ａｙＳｙｓｔｅｍｆｏｒＤｙｎａｍｉｃＦｏｒ
ｃｕｓｉｎｇａｎｄＳｔｅｅｒｉｎｇｗｉｔｈ
ＲｅｄｕｃｅｄＳａｍｐｌｉｎｇＲａｔｅ，ＵＬ
ＴＲＡＳＯＮＩＣＩＭＡＧＩＮＧ１２，１−１６
（１９９０）］、［ＲｏｎａｌｄＡ．Ｍｕｃｃｉ，
ＡＣｏｍｐａｒｉｓｏｎｏｆＥｆｆｉｃｉｅｎｔ
ＢｅａｍｆｏｒｍｉｎｇＡｌｇｏｒｉｔｈｍｓ，
ＩＥＥＥＴｒａｎｓ．ｏｎＡｃｏｕｓｔｉｃｓ，
Ｓｐｅｅｃｈ，ａｎｄＳｉｇｎａｌＰｒｏｃｅ
ｓｓｉｎｇＶｏｌ．ＡＳＳＰ−３２，Ｎｏ．３（１
９８４）］を参照）。

【００１１】図１１は、超音波診断装置の第１従来例の
ディジタルビームフォーム部のブロック図である。

【００１２】この図１１に示すディジタルビームフォー
ム部は、探触子１を構成するｎ個の振動子ＰＡ₁〜ＰＡ_n
で得られた各チャネルごとの受信エコーｕ₁〜ｕ_nを１０
〜１２ビットの離散ディジタルデータに変換する、各チ
ャネルに対応したｎ個のＡ／Ｄ変換器２と、ディジタル
データを格納し、各チャネルの同期を取って出力する、
各チャネルに対応したｎ個のＦＩＦＯ（ＦｉｒｓｔＩ
ｎＦｉｒｓｔＯｕｔ）メモリ３と、ＦＩＦＯメモリ
３から読み出されたディジタルデータｖ₁〜ｖ_nを相互に
加算する加算回路４と、各Ａ／Ｄ変換器２のサンプリン
グクロックＳＣＬＫ₁〜ＳＣＬＫ_n（これはすなわち各Ｆ
ＩＦＯメモリ３の書込みクロックでもある。）および全
てのＦＩＦＯメモリ３のに共通の読み出しクロックＲＣ
ＬＫを発生するクロック発生回路１０とから構成され
る。

【００１３】クロック発生回路１０の主要ブロック図を
図１２に示す。このクロック発生回路１０は、ＲＯＭ１
１と、ＲＡＭ１２と、ＣＰＵ１３と、アドレスカウンタ
１４と、ＡＮＤゲート１５と、第１のスイッチ素子１６
と、第２のスイッチ素子１７からなる。ここで、ＣＰＵ
１３に与えられるシステムクロックＣＬＫは、ＦＩＦＯ
メモリ３（図１１参照）の読み出しクロックＲＣＬＫと
同じものであり（周波数は、例えば１０ＭＨｚ）、アド
レスカウンタ１４及びＡＮＤゲート１５に与えられるマ
スタクロックＭＣＬＫの周波数は、システムクロックＣ
ＬＫの５〜１０倍程度である（例えば５０ＭＨｚ）。

【００１４】クロック発生回路１０の動作について説明
する。

【００１５】初期設定時、第１のスイッチ素子１６はＡ
側に接続されるとともに第２のスイッチ素子１７はＢ側
に接続され、ＣＰＵ１３により、ＲＯＭ１１の遅延デー
タがＲＡＭ１２に全て転送される。ＲＡＭ１２内部に
は、走査する方向順・深さ順に、対応する遅延データが
格納される。図２に示すＲＡＭ１２には、そのＲＡＭ１
２の内部に格納された遅延データが模式的に示されてい
る。転送が終了すると、第１のスイッチ１６はＢ側、第
２のスイッチ１７はＡ側に切り替わり、ビームフォーム
動作モードに移行する。アドレスカウンタ１４にはマス
タクロックＭＣＬＫが与えられており、アドレスカウン
タ１４は、そのマスタクロックＭＣＬＫの入力タイミン
グでアドレス信号を出力する。ＲＡＭ１２に一時格納さ
れていた遅延データは、前記アドレスカウンタ１４のア
ドレス信号により、受信する方向順・深さ順に読み出さ
れる。読み出された遅延データは、ＡＮＤゲート１５に
おいて、マスタクロックＭＣＬＫとの同期が取られた
後、各チャンネルごとのサンプリングクロックＳＣＬＫ
₁〜ＳＣＬＫ_n（図１１参照）として出力される。遅延デ
ータのサンプリング間隔はマスタクロックレートに等し
い。したがって、上記ＲＡＭ１２の必要容量Ｃ₀は容量Ｃ₀＝チャネル数×走査線数×深さ範囲÷音速×ｆ_m ここで、ｆ_mはマスタクロックＭＣＬＫの周波数を表わ
す。で与えられ、ＲＡＭ１２のアドレスを指定するアド
レスカウンタ１４のビット数はｌｏｇ₂Ｃ₀ビットとな
る。例えば、チャネル数＝６４、走査線数＝１２８、受
信する深さの範囲を＝３００ｍｍ、音速＝１５００ｍ／
ｓ、ｆ_m＝５０ＭＨｚとすると、ＲＡＭ１２の必要容量
Ｌは約８０Ｍビット、アドレスカウンタ１４のビット数
は２７となる。ビームフォーム動作時、遅延データをマ
スタクロックレートで読み出す必要があるため、ＲＡＭ
１２のアクセス時間はマスタクロックレート以下（例え
ば２０ｎｓ以下）であることが必要となる。

【００１６】図１３は図１１，図１２を参照して説明し
た第１従来例のディジタルビームフォーム部の動作例を
示す図である。この図１３において、白丸印はＡ／Ｄ変
換器におけるサンプリング点を表わす。

【００１７】前述したサンプリングクロックＳＣＬＫ₁
〜ＳＣＬＫ_nにより、各チャネルにおいて、同相波面上
の受信信号が離散化され（図１３（Ａ））、ＦＩＦＯメ
モリ３のバッファ処理により同期をとられた（図１３
（Ｂ））後、加算される（図１３（Ｃ））。

【００１８】図１４は、超音波診断装置の第２従来例の
ディジタルビームフォーム部のブロック図である。

【００１９】この図１４に示すディジタルビームフォー
ム部は、探触子１を構成するｎ個の振動子ＰＡ₁〜ＰＡ_n
で得られた各チャンネルごとの受信エコーｕ₁〜ｕ_nを１
０〜１２ビットの離散ディジタルデータに変換する、各
チャンネルに対応したｎ個のＡ／Ｄ変換器２と、読み出
しタイミングを遅延させることでディジタル遅延を実現
する、各チャンネルに対応したｎ個のＦＩＦＯメモリ３
と、ＦＩＦＯメモリ出力ｖ₁〜ｖ_nのサンプリングレート
をｋ倍に増加（アップレート）させる、各チャンネルに
対応したｎ個のインタポレータ５と、インタポレータ出
力を相互に加算する加算回路４と、全てのＡ／Ｄ変換器
２に共通のサンプリングクロックＳＣＬＫ（ＦＩＦＯメ
モリの書込みクロックはこのサンプリングクロックＳＣ
ＬＫと同一である。）およびＦＩＦＯメモリ３からディ
ジタルデータを読み出すための、各チャンネルごとの読
み出しクロックＲＣＬＫ₁〜ＲＣＬＫ_nを発生するクロッ
ク発生回路２０とから構成される。

【００２０】図１４に示す第２従来例におけるクロック
発生回路２０の主要ブロック図を図１５に示す。このク
ロック発生回路２０は、ＲＯＭ２１と、ＲＡＭ２２と、
ＣＰＵ２３と、アドレスカウンタ２４と、ＡＮＤゲート
２５と、第１のスイッチ素子２６と、第２のスイッチ素
子２７とからなる。ここで、ＣＰＵ２３に与えられるシ
ステムクロックＣＬＫ（図１３参照）はサンプリングク
ロックＳＣＬＫと同じものであり（周波数は、例えば１
０ＭＨｚ）、アドレスカウンタ２４及びＡＮＤゲート２
５に与えられるマスタクロックＭＣＬＫの周波数はシス
テムクロックＣＬＫの５〜１０倍程度である（例えば５
０ＭＨｚ）。

【００２１】図１５に示すクロック発生回路２０の動作
について説明する。

【００２２】初期設定時、第１のスイッチ素子２６はＡ
側に接続されるとともに第２のスイッチ素子はＢ側に接
続され、ＣＰＵ２３により、ＲＯＭ２１の遅延データが
ＲＡＭ２２に全て転送される。ＲＡＭ２２の内部には、
走査する方向順・深さ順に、対応する遅延データが格納
される。ＲＡＭ２２に格納された遅延データ分布は、前
述した第１従来例のディジタルビームフォーム部を構成
するクロック発生回路１０（図１２参照）のＲＡＭ１２
に格納されていた遅延データと比べ、（振動子面を対称
面として対称である（図１５のＲＡＭ２２の内部参
照）。転送が終了すると、第１のスイッチ素子２６がＢ
側に切り替わるとともに第２のスイッチ素子２７がＡ側
に切り替わり、ビームフォーム動作モードに移行する。
なお、アドレスカウンタ２４にはマスタクロックＭＣＬ
Ｋが与えられており、アドレスカウンタ２４は、そのマ
スタクロックＭＣＬＫの入力タイミングでアドレス信号
を出力する。ＲＡＭ２２に一時格納されていた遅延デー
タは、アドレスカウンタ２４のアドレス信号により、受
信する方向順・深さ順に読み出される。読み出された遅
延データは、ＡＮＤゲート２５において、マスタクロッ
クＭＣＬＫとの同期が取られた後、ＦＩＦＯメモリ３
の、各チャンネルごとの読み出しクロックＲＣＬＫ ₁〜
ＲＣＬＫ_nとして出力される。この場合も、前述した第
１従来例の場合と同様、ＲＡＭ２２の必要容量Ｃ₀は容量Ｃ₀＝チャネル数×走査線数×深さ範囲÷音速×ｆ_m ここで、ｆ_mはマスタクロックＭＣＬＫの周波数を表わ
す。であり、アドレスカウンタ２４のビット数は、ｌｏ
ｇ₂Ｃ₀となる。例えば、チャネル数を６４、走査線数を
１２８、受信する深さの範囲を３００ｍｍ、音速を１５
００ｍ／ｓ、ｆ_m＝５０ＭＨｚとすると、ＲＡＭの必要
容量Ｌは約８０Ｍビット、アドレスカウンタのビット数
は２７となる。ビームフォーム動作時、遅延データをマ
スタクロックレートで読み出す必要があるため、ＲＡＭ
２２のアクセス時間は、この点も前述した第１従来例と
同様、マスタクロックレート以下（例えば２０ｎｓ以
下）であることが必要となる。

【００２３】図１６は、図１４，図１５を参照して説明
した第２従来例のディジタルビームフォーム部の動作を
示す図である。

【００２４】この図１６において、白丸印は、Ａ／Ｄ変
換器により離散化されたサンプリング点およびインタポ
レータでの補間演算によりアップレートされたサンプリ
ング点を表わす。

【００２５】単一クロックＳＣＬＫで離散化された信号
（図１６（Ａ））は、ＦＩＦＯメモリ３により遅延時間
を与えられ整相が行なわれ（図１６（Ｂ））、インタポ
レータ５によりサンプリングレートを増加されて（図１
６（Ｃ））、相互に加算される（図１６（Ｄ））。

【００２６】

【発明が解決しようとする課題】従来のディジタルビー
ムフォームにおいて、高精度なダイナミックフォーカス
と電子走査を実現するためには、全ての焦点に対する遅
延データを格納し、かつマスタクロックレートで読み出
しを行える様な、大容量かつ高速アクセス可能なＲＡＭ
が必要になる。このＲＡＭには、例えば振動子数＝６４
個、エコーを受信する深さの範囲＝３００ｍｍ、走査線
数＝１２８、マスタクロックレート＝５０ＭＨｚとした
場合、約８０Ｍビットのメモリ容量が必要となる。ここ
で、メモリ容量を節約する為、フォーカス点をいくつか
の領域に分け、その領域内では一定の遅延データを用い
るという方法もあるが、フォーカス点が粗くなり、画質
が劣化するという欠点がある。

【００２７】また、大容量のＲＡＭに高速にアクセスす
る必要があるため、高速でかつビット数の多いアドレス
カウンタも必要になる。

【００２８】本発明は、上記事情に鑑み、画質を劣化さ
せることなく、メモリ量及びアドレスカウンタの回路規
模の低減が図られた超音波診断装置を提供することを目
的とする。

【００２９】

【課題を解決するための手段】上記目的を達成する本発
明の超音波診断装置は、被検体内に超音波を送波し被検
体内で反射して戻ってきた反射超音波を配列された複数
の超音波振動子で受信して複数系列のアナログ信号を
得、これら複数系列のアナログ信号を複数系列のディジ
タルデータに変換し、これら複数系列のディジタルデー
タをディジタルビームフォーマに入力し所定の遅延デー
タに従って各系列のディジタルデータに各遅延を与えた
上で相互に加算することにより被検体内に延びる走査線
に沿う各点の超音波反射情報を表わす走査線データを得
る超音波送受信シーケンスを、被検体内に延びる複数本
の走査線について繰り返すことにより複数本の走査線に
対応した複数の走査線データを得、これら複数の走査線
データに基づく画像を生成する超音波診断装置におい
て、上記複数本の走査線に対応する遅延データが記憶さ
れた第１のメモリと、その第１のメモリから転送され
た、その第１のメモリに記憶されている遅延データのう
ちの一部の遅延データが格納される複数の第２のメモリ
と、それら複数の第２のメモリを交互もしくは循環的に
用いて、第１のメモリに記憶された遅延データのうちの
順次異なる各一部の遅延データを第２のメモリに順次に
転送する遅延データ転送手段とを備え、上記ディジタル
ビームフォーマは、複数の第２のメモリを交互もしくは
循環的に参照し参照した第２のメモリに格納された遅延
データに基づいて複数系列のディジタルデータを遅延し
た上で相互に加算するものであることを特徴とする。

【００３０】ここで、上記本発明の超音波診断装置にお
いて、上記遅延データ転送手段は、複数の第２のメモリ
を交互もしくは循環的に用いて、第１のメモリに記憶さ
れた遅延データのうちの各一本の走査線に対応する遅延
データを第２のメモリに順次に転送するものであること
が好ましい。

【００３１】また、上記本発明の超音波診断装置におい
て、上記複数の第２のメモリとして２つの第２のメモリ
を有し、遅延データ転送手段は、これら２つの第２のメ
モリを交互に用いて、第２のメモリに遅延データを順次
に転送するものであってもよく、あるいは、上記複数の
第２のメモリとして３つの第２のメモリを有し、遅延デ
ータ転送手段は、これら３つの第２のメモリを循環的に
用いて、第２のメモリに遅延データを順次に転送するも
のであってもよい。

【００３２】さらに、上記本発明の超音波診断装置にお
いて、遅延データ転送手段は、第２のメモリに新たな新
遅延データを転送するにあたり、その第２のメモリに直
前に記憶されていた前遅延データを構成する‘０’と
‘１’の符号からなるビットパターンのうちの一方の符
号のみを他方の符号に書き換えるとともに、その第２の
メモリに、新遅延データを構成する‘０’と‘１’の符
号からなるビットパターンのうちの上記一方の符号と同
一の符号のみを新たに書き込むことにより、その第２の
メモリの記憶内容を前遅延データから新遅延データに変
換するものであることが好ましい。

【００３３】さらに、上記本発明の超音波診断装置にお
いて、上記ディジタルビームフォーマは、複数系列のデ
ィジタルデータを各系列ごとの遅延に応じた各書込クロ
ックに従って各系列について格納し所定の読出クロック
に従って各系列について同時に読み出す、各系列に対応
する複数のＦＩＦＯメモリと、それら複数のＦＩＦＯメ
モリから読み出された複数系列のディジタルデータを相
互に加算する加算器と、第２のメモリを交互もしくは循
環的に参照し参照した第２のメモリに格納された遅延デ
ータに基づいて書込クロックを生成する書込クロック生
成手段とを備えたものであってもよく、あるいは、上記
ディジタルビームフォーマは、複数系列のディジタルデ
ータを所定の書込クロックに従って各系列について同時
に格納し、各系列ごとの遅延に応じた各読出クロックに
従って各系列ごとに読み出す、各系列に対応する複数の
ＦＩＦＯメモリと、それら複数のＦＩＦＯメモリから読
み出された複数系列のディジタルデータのサンプリング
レートをアップレートさせる、各系列に対応する複数の
インタポレータと、それら複数のインタポレータにより
サンプリングレートがアップレートされた後の複数系列
のディジタルデータを相互に加算する加算器と、第２の
メモリを交互もしくは循環的に参照し参照した第２のメ
モリに格納された遅延データに基づいて各読出クロック
を生成する読出クロック生成手段とを備えたものであっ
てもよい。

【００３４】

【発明の実施の形態】以下、本発明の実施形態について
説明する。

【００３５】図１は、本発明の超音波診断装置の構成図
である。

【００３６】この図１に示す超音波診断装置１００に
は、探触子１０１が備えられており、この探触子１０１
の先端には圧電セラミック等の振動子が配列されてい
る。探触子１０１には送信部１０２とディジタルビーム
フォーム部１０４が接続される。パルス発生部１０３は
送信の繰り返し周期（例えば４ＫＨｚ）を与えるタイミ
ング信号Ｓ１１（レートパルス）を発生し、それを送信
部１０２に供給する。送信部１０２は例えば６４チャン
ネルの、パルスドライバ及び遅延回路から構成される。
パルスドライバはレートパルスのタイミングで送信周波
数（例えば２．５ＭＨｚ）に等しい周期の駆動パルスを
発生し、探触子１０１の振動子に印加する。遅延回路は
超音波ビームを収束し、かつ指向性を与えるために各チ
ャンネル毎のパルス発生タイミングに所定の遅延を与え
る。その結果超音波ビームが指向性に応じた方向にパル
ス放射される。このようにレートパルス周期で、被検体
（図示せず）の内部に向けて、同一方向（例えば図１の
ａ方向）への送受信が行なわれ、順次ｂ、ｃ、ｄと走査
方向を切り替えながら、例えば６４本の走査線について
同様の処理を行い１フレーム分の走査を完了する。

【００３７】一方、被検体内の音響インピーダンスの不
連続面で反射したエコーは、探触子１０１の振動子によ
りチャンネル毎に受信される。ディジタルビームフォー
ム部１０４に入力される。ディジタルビームフォーム部
１０４に入力された受信エコーは、このディジタルビー
ムフォームによりディジタルデータに変換され、各チャ
ンネル毎に前述したダイナミックフォーカスおよび電子
走査で実現した所定の遅延を与えられて相互に加算され
る。これにより指向性に応じた方向からのエコーが受信
されることになる。

【００３８】ディジタルビームフォーム部１０４から出
力されたディジタルデータは画像処理部１０５に入力さ
れ、画像処理部１０５ではそのディジタルデータからそ
の走査方向および深さに応じて２次元状にマッピングさ
れ、このマッピングされたデータが画像データとして図
示しない画像メモリに格納される。その画像メモリに格
納された画像データは一定の周期で画像メモリから読み
出され、ＴＶモニタ１０６上に断層像が表示される。

【００３９】図２は、本発明の超音波診断装置のディジ
タルビームフォーム部のブロック図である。

【００４０】このディジタルビームフォーム部は、探触
子１を構成するｎ個の振動子ＰＡ₁〜ＰＡ_nで得られた各
チャネルごとの受信エコーｕ₁〜ｕ_nを１０〜１２ビット
の離散ディジタルデータに変換する、各チャネルに対応
したｎ個のＡ／Ｄ変換器２と、ディジタルデータを格納
し、各チャネルの同期を取って出力する、各チャネルに
対応したｎ個のＦＩＦＯメモリ３と、ＦＩＦＯメモリ３
から読み出されたディジタルデータｖ₁〜ｖ_nを相互に加
算する加算回路４と、Ａ／Ｄ変換器２のサンプリングク
ロックＳＣＬＫ₁〜ＳＣＬＫ_n（このサンプリングクロッ
クＳＣＬＫ₁〜ＳＣＬＫ_nは、各ＦＩＦＯメモリの書込み
クロックでもある）と全てのＦＩＦＯメモリ３に共通の
読み出しクロックを発生するクロック発生回路３０とか
ら構成される。各ブロックの機能は第１の従来例（図１
１参照）と同じなので、説明は省略する。

【００４１】以下第１従来例との相違点であるクロック
発生回路３０の詳細について説明する。

【００４２】図２に示すディジタルビームフォーム部を
構成するクロック発生回路３０の主要ブロック図を図３
に示す。このクロック発生回路３０は、ＲＯＭ３１と、
ＲＡＭ３２ａ，３２ｂと、ＣＰＵ３３と、アドレスカウ
ンタ３４と、ＡＮＤゲート３５と、第１のスイッチ素子
３６と、第２のスイッチ素子３７と、第３のスイッチ素
子３８と、第４のスイッチ素子３９からなる。第１の従
来例と同様、ＣＰＵ３３に与えられるシステムクロック
ＣＬＫはＦＩＦＯメモリ３の読み出しクロックＲＣＬＫ
と同じものであり（周波数ｆ_sは、例えば１０ＭＨ
ｚ）、アドレスカウンタ３４及びＡＮＤゲート３５に与
えられるマスタクロックＭＣＬＫの周波数ｆ _mはサンプ
リングクロックの５〜１０倍程度である（例えばｆ_m＝
５０ＭＨｚ）。

【００４３】クロック発生回路３０の動作について説明
する。

【００４４】初期設定時前、２つのＲＡＭ３２ａ，３２
ｂの内部のデータは、全て”０”であるとする。初期設
定時、まず第１のスイッチ素子３６および第３のスイッ
チ素子３８をＡ側に、第２のスイッチ素子３７および第
４のスイッチ素子３９をＢ側に接続し、ＣＰＵ３３によ
り、最初に走査する角度θ₁（例えば図１に示す走査線
ａ）上の遅延データを一方のＲＡＭ３２ａに転送する
（ただし初期設定時、アドレスカウンタ３４は停止して
いるか、もしくは出力がハイ・インピーダンスであると
する）。転送が終了すると、第１のスイッチ素子３６お
よび第３のスイッチ素子３８がＢ側に、第２のスイッチ
素子３７および第４のスイッチ素子３９がＡ側に切り替
えられてビームフォーム動作モードに移行する。

【００４５】図４は、図３に示すクロック発生回路の、
第１のスイッチ素子３６および第３のスイッチ素子３８
をＢ側に、第２のスイッチ素子３７および第４のスイッ
チ素子３９がＡ側に切り替えられた状態における動作を
示した模式図である。

【００４６】アドレスカウンタ３４にはマスタクロック
ＭＣＬＫが与えられており、アドレスカウンタ３４は、
マスタクロックＭＣＬＫの入力タイミングでアドレス信
号を出力する。図４に示すように、ＲＡＭ３２ａに一時
格納されていた遅延データは、アドレスカウンタ３４の
アドレス信号により順次読み出され、ＡＮＤゲート３５
において、マスタクロックＭＣＬＫとの同期が取られた
後、各チャネルのサンプリングクロックＳＣＬＫ₁〜Ｓ
ＣＬＫ_nとして出力される。アドレスカウンタ３４がＲ
ＡＭ３２ａにアクセスしている間、ＣＰＵ３３はもう一
方のＲＡＭ３２ｂにアクセスし、次に走査する角度（例
えばθ₂；図１に示す走査線ｂ）上の遅延データをＲＡ
Ｍ３２ｂに転送する。

【００４７】走査角θ₁からの受信が終わると、第１の
スイッチ素子３６および第３のスイッチ素子３８が再び
Ａ側に、かつ第２のスイッチ素子３７および第４のスイ
ッチ素子３９がＢ側に切り替えられる。

【００４８】図５は、図３に示すクロック発生回路の第
１のスイッチ素子３６および第３のスイッチ素子３８が
再びＡ側に、かつ第２のスイッチ素子３７および第４の
スイッチ素子３９がＢ側に切り替えられた状態における
動作を示した模式図である。

【００４９】アドレスカウンタ３４のアドレス信号はＲ
ＡＭ３２ｂに入力され、ＲＡＭ３２ｂの遅延データが読
み出され、走査角θ₂（図１に示す走査線ｂ）からの受
信信号に対応したサンプルクロックが出力される。この
とき同時にＲＡＭ３２ａには次の走査角θ₃（図１に示
す走査線ｃ）からの受信信号に対応した遅延データがＣ
ＰＵ３３によりＲＯＭ３１から転送される。走査角θ₂
からの受信が終わると、再び、第１のスイッチ素子３６
および第３のスイッチ素子３８が再びＢ側に、第２のス
イッチ素子３７および第４のスイッチ素子３９がＢ側に
切り替えられる。

【００５０】上記操作を繰り返して、θ₁〜θ_k（ｋ：走
査線数）の走査角範囲のサンプリングクロックを出力す
る。２つのＲＡＭ３２ａ，３２ｂには、走査角を変更す
る都度、その時の走査角上（もしくは次の走査角上）の
遅延データのみを格納しておけばよいので、容量Ｃ
₁は、それぞれ容量Ｃ₁＝チャネル数×深さ範囲÷音速×ｆ_m（＝Ｃ₀／
走査線数）で十分である。またアドレスカウンタ３４は、容量Ｃ₁
のＲＡＭ３２ａ（もしくはＲＡＭ３２ｂ）に対するアド
レス信号を出力すればよいので、ｌｏｇ₂Ｃ₁ビットで十
分である。

【００５１】ＣＰＵ３３による、遅延データの転送プロ
セスについて、詳しく考察する。ビームフォーム動作
時、次の遅延データすべてを転送するためには、アドレ
スカウンタ３４と同等のアクセス時間で書込むことが必
要である。マスタクロック周波数ｆ_mとサンプリングク
ロック（もしくはシステムクロック）周波数ｆ_sとの比
をｎとすると、ＣＰＵ３３は従来のｎ倍のシステムクロ
ックで動作することが要求される。しかし、遅延データ
のｎビットのうち、データ“１”はおよそ１ビットであ
り、残りば”０”であるから、データ“１”のみ、書き
換えることを行えば（前の遅延データのデータ“１”の
部分のみを”０”に書き換えた後、次の遅延データ
“１”の部分のみを書き加える）、ＣＰＵ３３は従来の
２倍程度のシステムクロックで動作すれば良いことにな
る。

【００５２】図６は、図３に示すクロック発生回路に代
えて採用することのできるもう１つのクロック発生回路
の主要ブロック図である。

【００５３】図６に示すように、図３に示すクロック発
生回路と比べＲＡＭ・ＲＯＭ・ＣＰＵをもう一組用意す
れば、従来と同等の周波数のシステムクロックでＣＰＵ
を動作させることができる。

【００５４】すなわち、図６に示すクロック発生回路３
０のＲＡＭ３２ｃには現在の遅延データが、ＲＡＭ３２
ｂには前回の遅延データが、ＲＡＭ３２ａは全て０のデ
ータが格納されているものとする。いま、第１のスイッ
チ素子３６および第３のスイッチ素子３８はＡ側に、第
２のスイッチ素子３７および第４のスイッチ素子３９は
Ｂ側に、第５のスイッチ素子４０および第６のスイッチ
素子４１はＣ側に接続されているものとする。ＲＡＭ３
２ｃの遅延データをもとにサンプリングクロックＳＣＬ
Ｋ₁〜ＳＣＬＫ_nを出力している間、ＣＰＵ３３ｂは、Ｒ
ＯＭ３１ｂの遅延データをもとに、ＲＡＭ３２ｂの遅延
データのデータ“１”のみ”０”に書き換え、ＣＰＵ３
３ａは、ＲＯＭ３１ａの遅延データをもとにＲＡＭ３２
ａに次の遅延データの“１”のみを書込む。次の走査角
に移ると、第１のスイッチ素子３６および第３のスイッ
チ素子３８はＣ側に、第２のスイッチ素子３７および第
４のスイッチ素子３９はＡ側に、第５のスイッチ素子４
０および第６のスイッチ素子４１はＢ側に切り替わり、
ＲＡＭ３２ａの遅延データをもとにサンプリングクロッ
クＳＣＬＫ₁〜ＳＣＬＫ_nを出力し、同時にＣＰＵ３３ｂ
は、ＲＯＭ３１ｂの遅延データをもとにしてＲＡＭ３２
ｃの遅延データのデータ”１“のみ”０”に書き換え、
ＣＰＵ３３ａは、ＲＯＭ３１ａの遅延データをもとにし
てＲＡＭ３２ｂに次の遅延データの”１“のみを書込
む。以下この操作を繰り返すことで、ＣＰＵ３３ａ及び
ＣＰＵ３３ｂのシステムクロックを従来の周波数にした
まま、ビームフォームを行うことができる。

【００５５】図２に示すディジタルビームフォーム部
は、図１１，図１２に示す第１従来例と比べ、クロック
発生回路の内部構成が異なりその回路規模が低減されて
いるのみであり、クロック発生回路を１つのブラックボ
ックスとして考えた場合、その動作は図１１，図１２に
示す第１従来例のディジタルビームフォーム部と同一で
ある。したがって図２に示すディジタルビームフォーム
部を採用することにより、画質を劣化させることなく、
回路規模を低減させることができる。

【００５６】図７は、図２に示すディジタルビームフォ
ーム部に代えて採用することのできるもう１つのディジ
タルビームフォーム部のブロック図である。

【００５７】このディジタルビームフォーム部は探触子
１を構成するｎ個の振動子ＰＡ₁〜ＰＡ_nで得られた各チ
ャネルごとの受信エコーｕ₁〜ｕ_nを１０〜１２ビットの
離散ディジタルデータに変換する、各チャネルに対応し
たｎ個のＡ／Ｄ変換器２と、読み出しタイミングを遅延
させることでディジタル遅延手段として用いる、各チャ
ネルに対応したｎ個のＦＩＦＯメモリ３と、ＦＩＦＯメ
モリ出力ｖ₁〜ｖ_nのサンプリングレートをｋ倍に増加
（アップレート）させる、各チャネルに対応したｎ個の
インタポレータ５と、インタポレータ出力を相互に加算
する加算回路４と、Ａ／Ｄ変換器２のサンプリングクロ
ックＳＣＬＫ（ＦＩＦＯメモリの書込みクロックは、こ
のサンプリングクロックＳＣＬＫと同一である）とＦＩ
ＦＯメモリ３からのディジタルデータを読み出すため
の、各チャネルごとの読み出しクロックＲＣＬＫ₁〜Ｒ
ＣＬＫ_nを発生するクロック発生回路５０とから構成さ
れる。各ブロックの機能は、前述した第２従来例（図１
４参照）と同じなので、説明は省略する。

【００５８】以下第２従来例との相違点であるクロック
発生回路５０の詳細について説明する。

【００５９】図７に示すディジタルビームフォーム部を
構成するクロック発生回路５０の主要ブロック図を図８
に示す。このクロック発生回路５０は、ＲＯＭ５１と、
２つのＲＡＭ５２ａ，５２ｂと、ＣＰＵ５３と、アドレ
スカウンタ５４と、ＡＮＤゲート５５と、第１のスイッ
チ素子５６と、第２のスイッチ素子５７と、第３のスイ
ッチ素子５８と、第４のスイッチ素子５９とからなる。
ここで、従来例と同様、ＲＯＭ５１のアクセス時間は１
００ｎｓ程度（ＣＰＵのシステム周期）、ＲＡＭ５２
ａ，５２ｂのアクセス時間は、２０ｎｓ以下（マスタク
ロックレート以下）であるとする。

【００６０】クロック発生回路５０の動作について説明
する。

【００６１】初期設定時前、２つのＲＡＭ５２ａ，５２
ｂの内部のデータは、全て“０”であるとする。初期設
定時、第１のスイッチ素子５６および第３のスイッチ素
子５８をＡ側に、第２のスイッチ素子５７および第４の
スイッチ素子５９をＢ側に接続し、ＣＰＵ４３により、
最初に走査する角度θ₁（図１に示す走査線ａ）上の遅
延データを一方のＲＡＭ５２ａに転送する（ただし初期
設定時、アドレスカウンタ５４は停止しているか、もし
くは出力がハイ・インピーダンスであるとする）。転送
が終了すると、第１のスイッチ素子５６および第３のス
イッチ素子５８がＢ側に、第２のスイッチ素子５７およ
び第４のスイッチ素子５９がＡ側に切り替えられてビー
ムフォーム動作モードに移行する。アドレスカウンタ５
４にはマスタクロックＭＣＬＫが与えられており、アド
レスカウンタ５４は、そのマスタクロックＭＣＬＫの入
力タイミングでアドレス信号を出力する。図４に示すよ
うに、ＲＡＭ５２ａに一時格納されていた遅延データ
は、アドレスカウンタ５４のアドレス信号により順次読
み出され、ＡＮＤゲート５５において、マスタクロック
ＭＣＬＫとの同期が取られた後、各チャネルの読み出し
クロックＲＣＬＫ₁〜ＲＣＬＫ_nとして出力される。アド
レスカウンタ５４がＲＡＭ５２ａにアクセスしている
間、ＣＰＵ５３はＲＡＭ５２ｂにアクセスし、次に走査
する角度（例えばθ₂；図１に示す走査線ｂ）上の遅延
データをＲＡＭ５２ｂに転送する。

【００６２】走査角θ₁からの受信が終わると、第１の
スイッチ素子５６および第３のスイッチ素子５８が再び
Ａ側に、かつ、第２のスイッチ素子５７および第４のス
イッチ素子５９が再びＢ側に切り替えられる。

【００６３】アドレスカウンタ５４のアドレス信号はＲ
ＡＭ５２ｂに入力され、ＲＡＭ５２ｂの遅延データが読
み出され、走査角θ₂（図１に示す走査線ｂ）からの受
信信号に対応したサンプルクロックが出力される。この
とき同時にＲＡＭ５２ａには次の走査角θ₃（図１に示
す走査線ｃ）からの受信信号に対応した遅延データがＣ
ＰＵ５３によりＲＯＭ５１から転送される。走査角θ₂
からの受信が終わると、第１のスイッチ素子５６および
第３のスイッチ素子５８がＢ側に、第２のスイッチ素子
５７および第４のスイッチ素子５９がＡ側に切り替えら
れる。

【００６４】上記操作を繰り返して、θ₁〜θ_k（ｋ：走
査線数）の走査角範囲のサンプリングクロックを出力す
る。２つのＲＡＭ５２ａ，ＲＡＭ５２ｂには、走査角を
変更する都度、その時の走査角上（もしくは次の走査角
上）の遅延データのみを格納しておけばよいので、容量
Ｃ₁は、それぞれ容量Ｃ₁＝チャネル数×深さ範囲÷音速×ｆ_m（＝Ｃ₀／
走査線数）で十分である。またアドレスカウンタ５４は、容量Ｃ₁
のＲＡＭ５２ａ（もしくは、ＲＡＭ５２ｂ）に対するア
ドレス信号を出力すればよいので、ｌｏｇ₂Ｃ₁ビットで
十分である。

【００６５】図７に示すディジタルビームフォーム部
は、図１４，図１５に示す第２従来例と比べ、クロック
発生回路の内部構成が異なりその回路規模が低減されて
いるのみであり、クロック発生回路を１つのブラックボ
ックスとして考えた場合、その動作は例えば図１６を参
照して説明した動作がそのままあてはまるなど、図１
４，図１５に示す第２従来例と同一である。したがって
図７に示すディジタルビームフォーム部を採用すること
により、画質を劣化させることなく、回路規模を低減さ
せることができる。

【００６６】

【発明の効果】以上説明したように、本発明によれば、
画質と従来と同一に保ったまま回路規模が低減された超
音波診断装置が構成される。

【図面の簡単な説明】

【図１】本発明の超音波診断装置の構成図である。

【図２】本発明の超音波診断装置のディジタルビームフ
ォーム部のブロック図である。

【図３】図２に示すディジタルビームフォーム部を構成
するクロック発生回路の主要ブロック図である。

【図４】図３に示すクロック発生回路の、第１のスイッ
チ素子３６および第３のスイッチ素子３８をＢ側に、第
２のスイッチ素子３７および第４のスイッチ素子３９が
Ａ側に切り替えられた状態における動作を示した模式図
である。

【図５】図３に示すクロック発生回路の第１のスイッチ
素子３６および第３のスイッチ素子３８がＡ側に、かつ
第２のスイッチ素子３７および第４のスイッチ素子３９
がＢ側に切り替えられた状態における動作を示した模式
図である。

【図６】図３に示すクロック発生回路に代えて採用する
ことのできるもう１つのクロック発生回路の主要ブロッ
ク図である。

【図７】図２に示すディジタルビームフォーム部に代え
て採用することのできるもう１つのディジタルビームフ
ォーム部のブロック図である。

【図８】図７に示すディジタルビームフォーム部を構成
するクロック発生回路の主要ブロック図である。

【図９】ダイナミックフォーカスの説明図である。

【図１０】電子走査の説明図である。

【図１１】超音波診断装置の第１従来例のディジタルビ
ームフォーム部のブロック図である。

【図１２】図１１に示す第１従来例のディジタルビーム
フォーム部を構成するクロック発生回路の主要ブロック
図である。

【図１３】図１１，図１２を参照して説明した第１従来
例のディジタルビームフォーム部の動作を示す図であ
る。

【図１４】超音波診断装置の第２従来例のディジタルビ
ームフォーム部のブロック図である。

【図１５】図１４に示す第２従来例のディジタルビーム
フォーム部を構成するクロック発生回路の主要ブロック
図である。

【図１６】図１４，図１５を参照して説明した第２従来
例のディジタルビームフォーム部の動作を示す図であ
る。

【符号の説明】

１探触子２Ａ／Ｄ変換器３ＦＩＦＯメモリ４加算回路５ＡＮＤゲート３０，５０クロック発生回路３１，５１ＲＯＭ３２ａ，３２ｂ，５１ａ，５１ｂＲＡＭ３３，５３ＣＰＵ３４，５４アドレスカウンタ３５，５５ＡＮＤゲート３６，５６第１のスイッチ素子３７，５７第２のスイッチ素子３８，５８第３のスイッチ素子３９，５９第４のスイッチ素子４０第５のスイッチ素子４１第６のスイッチ素子１００超音波診断装置１０１探触子１０２送信部１０３パルス発生部１０４ディジタルビームフォーム部１０５画像処理部１０６ＴＶモニタ

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 4C301 AA02 EE07 EE15 EE17 GB03 HH25 HH27 HH36 HH39 JB03 JB29 LL05 5J083 AA02 AB07 AC32 AD04 AE10 AF01 BA01 BC02 BC19 CA12 CB02

Claims

【特許請求の範囲】

【請求項１】被検体内に超音波を送波し該被検体内で
反射して戻ってきた反射超音波を配列された複数の超音
波振動子で受信して複数系列のアナログ信号を得、これ
ら複数系列のアナログ信号を複数系列のディジタルデー
タに変換し、これら複数系列のディジタルデータをディ
ジタルビームフォーマに入力し所定の遅延データに従っ
て各系列のディジタルデータに各遅延を与えた上で相互
に加算することにより被検体内に延びる走査線に沿う各
点の超音波反射情報を表わす走査線データを得る超音波
送受信シーケンスを、被検体内に延びる複数本の走査線
について繰り返すことにより複数本の走査線に対応した
複数の走査線データを得、これら複数の走査線データに
基づく画像を生成する超音波診断装置において、前記複数本の走査線に対応する遅延データが記憶された
第１のメモリと、前記第１のメモリから転送された、該第１のメモリに記
憶されている遅延データのうちの一部の遅延データが格
納される複数の第２のメモリと、前記複数の第２のメモリを交互もしくは循環的に用い
て、前記第１のメモリに記憶された遅延データのうちの
順次異なる各一部の遅延データを第２のメモリに順次に
転送する遅延データ転送手段とを備え、前記ディジタルビームフォーマは、前記複数の第２のメ
モリを交互もしくは循環的に参照し参照した第２のメモ
リに格納された遅延データに基づいて前記複数系列のデ
ィジタルデータを遅延した上で相互に加算するものであ
ることを特徴とする超音波診断装置。
【請求項２】前記遅延データ転送手段は、前記複数の
第２のメモリを交互もしくは循環的に用いて、前記第１
のメモリに記憶された遅延データのうちの各一本の走査
線に対応する遅延データを第２のメモリに順次に転送す
るものであることを特徴とする請求項１記載の超音波診
断装置。
【請求項３】前記複数の第２のメモリとして２つの第
２のメモリを有し、前記遅延データ転送手段は、これら
２つの第２のメモリを交互に用いて、第２のメモリに遅
延データを順次に転送するものであることを特徴とする
請求項１又は２記載の超音波診断装置。
【請求項４】前記複数の第２のメモリとして３つの第
２のメモリを有し、前記遅延データ転送手段は、これら
３つの第２のメモリを循環的に用いて、第２のメモリに
遅延データを順次に転送するものであることを特徴とす
る請求項１又は２記載の超音波診断装置。
【請求項５】前記遅延データ転送手段は、前記第２の
メモリに新たな新遅延データを転送するにあたり、該第
２のメモリに直前に記憶されていた前遅延データを構成
する‘０’と‘１’の符号からなるビットパターンのう
ちの一方の符号のみを他方の符号に書き換えるととも
に、該第２のメモリに、前記新遅延データを構成する
‘０’と‘１’の符号からなるビットパターンのうちの
前記一方の符号と同一の符号のみを新たに書き込むこと
により、該第２のメモリの記憶内容を前記前遅延データ
から前記新遅延データに変換するものであることを特徴
とする請求項１又は２記載の超音波診断装置。
【請求項６】前記ディジタルビームフォーマが、前記複数系列のディジタルデータを各系列ごとの遅延に
応じた各書込クロックに従って各系列について格納し所
定の読出クロックに従って各系列について同時に読み出
す、各系列に対応する複数のＦＩＦＯメモリと、前記複数のＦＩＦＯメモリから読み出された複数系列の
ディジタルデータを相互に加算する加算器と、前記第２のメモリを交互もしくは循環的に参照し参照し
た第２のメモリに格納された遅延データに基づいて前記
書込クロックを生成する書込クロック生成手段とを備え
たことを特徴とする請求項１又は２記載の超音波診断装
置。
【請求項７】前記ディジタルビームフォーマが、前記複数系列のディジタルデータを所定の書込クロック
に従って各系列について同時に格納し、各系列ごとの遅
延に応じた各読出クロックに従って各系列ごとに読み出
す、各系列に対応する複数のＦＩＦＯメモリと、前記複数のＦＩＦＯメモリから読み出された複数系列の
ディジタルデータのサンプリングレートをアップレート
させる、各系列に対応する複数のインタポレータと、前記複数のインタポレータによりサンプリングレートが
アップレートされた後の複数系列のディジタルデータを
相互に加算する加算器と、前記第２のメモリを交互もしくは循環的に参照し参照し
た第２のメモリに格納された遅延データに基づいて前記
各読出クロックを生成する読出クロック生成手段とを備
えたことを特徴とする請求項１又は２記載の超音波診断
装置。