JP6423543B2 - 超音波探触子および超音波診断装置 - Google Patents
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Description
Tx 送信回路
Rx 受信回路
TxIN 送信入力
RxOUT 受信出力
VIN 電圧入力
VOUT 電圧出力
Cs アナログリングメモリ内電圧保持用キャパシタ
BUF バッファ
φ*w アナログリングメモリ書き込み制御信号
φ*r アナログリングメモリ読み出し制御信号
CLK 基準クロック
EL 振動子
DAC Digital to Analog Converter
デジタル/アナログ変換器
AFE アナログフロントエンド
IC Integrated Circuit 集積回路
T/R−SW 送受分離スイッチ
LNA Low Noise Amplifier 低雑音増幅器
ADC Analog to Digital Converter
アナログ/デジタル変換器
FIFO First−In First−Out 先入れ先出しメモリ
Claims (15)
- 複数の回路単位と、
前記複数の回路単位からの出力を加算する加算回路と、
前記複数の回路単位へ共通の信号を入力する入力端子と、
を有し、
前記回路単位の其々は、
超音波振動子に接続される受信回路および送信回路と、第1の遅延回路を備え、
前記超音波振動子での信号の受信時には、
前記超音波振動子からの信号を前記受信回路が受信し、
前記受信回路からの信号を前記第1の遅延回路が遅延させ、
前記第1の遅延回路が遅延させた信号を前記加算回路で加算し、
前記加算回路で加算された信号を第2の遅延回路で遅延させ、
前記超音波振動子での信号の送信時には、
前記入力端子からの信号を前記第2の遅延回路で遅延させ、
前記第2の遅延回路で遅延させた信号を分岐して複数の前記回路単位へ入力し、
前記第2の遅延回路で遅延させた信号を、前記複数の回路単位の其々において前記第1の遅延回路で遅延させ、
前記第1の遅延回路で遅延させた信号を前記送信回路に入力する、
超音波探触子。 - 前記複数の回路単位は格子状に配置されてアレイ領域を形成し、
前記第2の遅延回路は前記アレイ領域の外部に配置されている、
請求項1記載の超音波探触子。 - 前記複数の回路単位をn×m個(ただし、n、mは自然数)備え、
前記加算回路と前記第2の遅延回路を各m個備え、
n個の前記回路単位で1つの前記加算回路と前記第2の遅延回路を共有し、
m個の前記第2の遅延回路が格子状に配置されている、
請求項2記載の超音波探触子。 - 前記第1の遅延回路および前記第2の遅延回路はアナログ遅延回路であり、
該アナログ遅延回路は、
入力信号を保持する複数のキャパシタを備え、
前記複数のキャパシタの書き込みタイミングを制御する複数の書き込み信号と、前記複数のキャパシタの出力タイミングを制御する複数の読み出し信号により、遅延時間を制御するものである、
請求項3記載の超音波探触子。 - 前記回路単位内の前記第1の遅延回路に対する、前記書き込み信号の供給線及び前記読み出し信号の供給線が格子状に配置され、
前記第2の遅延回路に対する、前記書き込み信号の供給線及び前記読み出し信号の供給線が格子状に配置されており、
前記第1の遅延回路に対する前記書き込み信号の供給線と、前記第2の遅延回路に対する前記書き込み信号の供給線は、独立に構成されており、
前記第1の遅延回路に対する前記読み出し信号の供給線と、前記第2の遅延回路に対する前記読み出し信号の供給線は、独立に構成されている、
請求項4記載の超音波探触子。 - 複数の超音波振動子に1対1で接続される複数の第1の遅延回路と、
前記複数の第1の遅延回路の出力を加算する加算回路と、
前記加算回路に接続される第2の遅延回路と、
を有し、
前記超音波振動子からの受信信号を前記第1の遅延回路と前記第2の遅延回路で遅延させるとともに、
前記超音波振動子への送信信号を前記第1の遅延回路と前記第2の遅延回路で遅延させる超音波探触子。 - 前記第1及び第2の遅延回路はアナログ遅延回路であり、
単一の前記超音波振動子に接続される送信リニアアンプ回路に、遅延させたアナログ送信信号を出力する請求項6記載の超音波探触子。 - 前記第1及び第2の遅延回路はアナログ遅延回路であり、
単一の前記超音波振動子に接続される送信パルサ回路に、遅延させたデジタル信号を出力する請求項6記載の超音波探触子。 - 前記第1の遅延回路は、前記複数の前記超音波振動子に1対1で接続される送受信回路内に配置され、
複数の前記送受信回路は、繰り返し配置された1次元あるいは2次元アレイを構成し、
前記第2の遅延回路は、前記1次元あるいは2次元アレイの外側に配置された、請求項6記載の超音波探触子。 - 送信時は前記第2の遅延回路で送信信号を遅延した後、それぞれの前記送受信回路内の前記第1の遅延回路でさらに送信信号を遅延させる請求項9記載の超音波探触子。
- 受信時はそれぞれの前記送受信回路内の前記第1の遅延回路で受信信号を遅延し、前記加算回路で加算した後、前記第2の遅延回路で信号をさらに遅延する請求項9記載の超音波探触子。
- 前記第1の遅延回路の制御信号は、アレイ外から供給され、
前記第2の遅延回路の制御信号は前記第1の遅延回路の制御信号とは独立にアレイ外から供給され、
これらの制御信号の位相関係が調整可能である請求項9記載の超音波探触子。 - 超音波探触子と装置本体からなる超音波診断装置であって、
前記超音波探触子は、
複数の回路単位と、
前記複数の回路単位からの出力を加算する第1の加算回路と、
前記複数の回路単位へ共通の信号を入力する入力端子と、
を有し、
前記回路単位の其々は、
超音波振動子に接続される受信回路および送信回路と、第1の遅延回路を備え、
前記超音波振動子での信号の受信時には、
前記超音波振動子からの信号を前記受信回路が受信し、
前記受信回路からの信号を前記第1の遅延回路が遅延させ、
前記第1の遅延回路が遅延させた信号を前記第1の加算回路で加算し、
前記第1の加算回路で加算された信号を第2の遅延回路で遅延させ、
前記超音波振動子での信号の送信時には、
前記入力端子からの信号を前記第2の遅延回路で遅延させ、
前記第2の遅延回路で遅延させた信号を分岐して複数の前記回路単位へ入力し、
前記複数の回路単位の其々において前記第2の遅延回路で遅延させた信号を前記第1の遅延回路で遅延させ、
前記第1の遅延回路で遅延させた信号を前記送信回路に入力する、
構成であり、
前記装置本体は、
前記超音波振動子での信号の受信時には、
前記第2の遅延回路で遅延させた信号を検出信号とし、該検出信号に基づいて撮像信号を形成し、
前記超音波振動子での信号の送信時には、
前記入力端子に対して送信信号を供給する、
超音波診断装置。 - 前記複数の回路単位は格子状に配置されてアレイ領域を形成し、
前記第2の遅延回路は前記アレイ領域の外部に配置されており、
前記第1の遅延回路および前記第2の遅延回路はアナログ遅延回路であり、
前記アナログ遅延回路のそれぞれは、
入力信号を保持する複数のキャパシタを備え、
前記複数のキャパシタの書き込みタイミングを制御する複数の書き込み信号と、前記複数のキャパシタの出力タイミングを制御する複数の読み出し信号により、遅延時間を制御するものであり、
前記回路単位内の前記第1の遅延回路に対する、前記書き込み信号及び前記読み出しの供給線が格子状に配置され、
前記第1の遅延回路のタイミングを制御する書き込み信号および読み出し信号は、前記第2の遅延回路のタイミングを制御する書き込み信号および読み出し信号と別個独立に制御される、
請求項13記載の超音波診断装置。 - 前記第2の遅延回路が複数あり、
前記装置本体は、
前記超音波振動子での信号の受信時には、
複数の前記第2の遅延回路で遅延させた信号を加算して検出信号とし、該検出信号に基づいて撮像信号を形成し、
前記超音波振動子での信号の送信時には、
前記入力端子に対して供給された送信信号を、複数の前記第2の遅延回路に対して並列に供給する、
請求項14記載の超音波診断装置。
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