WO2017026019A1 - 超音波撮像装置、および、超音波探触子 - Google Patents

超音波撮像装置、および、超音波探触子 Download PDF

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鱒沢　裕
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株式会社日立製作所
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    • G01S15/8906—Short-range imaging systems; Acoustic microscope systems using pulse-echo techniques
    • G01S15/8909—Short-range imaging systems; Acoustic microscope systems using pulse-echo techniques using a static transducer configuration
    • G01S15/8915—Short-range imaging systems; Acoustic microscope systems using pulse-echo techniques using a static transducer configuration using a transducer array
    • G01S15/8925—Short-range imaging systems; Acoustic microscope systems using pulse-echo techniques using a static transducer configuration using a transducer array the array being a two-dimensional transducer configuration, i.e. matrix or orthogonal linear arrays

Definitions

  • the present invention relates to an ultrasonic imaging that transmits ultrasonic waves to an object from an ultrasonic probe, receives ultrasonic waves reflected in the object by the ultrasonic probe, and images an internal structure in the object. It is a technology related to equipment.
  • the ultrasound imaging technique is a technique for non-invasively imaging the inside of a subject such as a human body using ultrasound (a sound wave not intended to be heard, generally a sound wave having a high frequency of 20 kHz or higher). It is.
  • the medical ultrasonic imaging apparatus transmits an ultrasonic beam from the ultrasonic probe along the transmission scanning line toward the body of the subject, and receives the echo signal from the internal body again by the ultrasonic probe. .
  • delay or phase rotation is performed according to the sound velocity assuming the multiple reception signals obtained by the ultrasonic probe and the geometrical positional relationship between the reflector and the ultrasonic probe.
  • the image processing unit scans and converts the output that has been detected and converted into a luminance signal, thereby generating an ultrasonic image.
  • the ultrasonic probe incorporates a plurality of ultrasonic transducers (electroacoustic transducers), and transmits and receives ultrasonic signals.
  • the ultrasonic probe can generate an ultrasonic beam focused on the transmission focal point by giving an appropriate delay time to the channel of each element.
  • a signal focused on a desired reception focus can be created by changing the delay time given to the reception signal of each channel and adding the delayed reception signals.
  • a signal of the entire imaging region can be acquired, and an ultrasonic image is generated using this signal.
  • a circuit that gives a delay time to each channel and deflects a transmission / reception signal in a certain direction or performs processing for focusing on a point is called a beam former or a phasing circuit.
  • the transducers in the ultrasonic probe form an array of about 64 to 256 elements arranged one-dimensionally and about 1000 to 10000 elements arranged two-dimensionally.
  • a configuration has been proposed in which a large number of elements are divided into groups that are close to each other and grouped into a sub-array with a predetermined number of channels, so that a sub-array smaller than the total number of channels is set and ultrasonic signal delay processing is performed in two stages. (Patent Document 1).
  • a plurality of sub beam formers are arranged in an ultrasonic probe, and a main beam former is arranged in a main body.
  • each of the plurality of sub beamformers delays and adds the reception signals of a plurality of channels in the corresponding subarray, and then sends them to the main beamformer via a cable connecting the ultrasonic probe and the main body. To do.
  • the main beamformer obtains a signal focused on the reception focus by delaying and adding the signals received from the plurality of sub-beamformers.
  • Patent Document 2 also discloses an apparatus including a sub beam former and a main beam former.
  • Patent Document 3 discloses a circuit that uses sample-and-hold means and a plurality of capacitor memory circuits connected thereto as a circuit that delays an analog signal with a variable delay amount.
  • the capacitor memory circuit is realized by a sample-and-hold means including a capacitor, a write (charge charge) switch disposed in the front stage of the capacitor, and a read (charge discharge) switch disposed in the subsequent stage.
  • the plurality of capacitor memory circuits are connected in parallel.
  • This delay circuit can variably adjust the delay amount by providing a difference between the time of the write switch drive pulse and the time of the read switch drive pulse in a specific capacitor memory circuit. Further, by sequentially selecting the first capacitor memory circuit that performs writing and the second capacitor memory circuit that performs reading, signal charges can be successively delayed.
  • the array of ultrasonic transducers that make up the ultrasonic probe in order to generate stereoscopic images with high isochronism in a short time Due to the demand for more efficient inspection and three-dimensional spatial information, the array of ultrasonic transducers that make up the ultrasonic probe in order to generate stereoscopic images with high isochronism in a short time.
  • Two-dimensional high-speed electronic scanning imaging is required particularly in the circulatory field.
  • a matrix array (two-dimensional array probe) having a two-dimensional array of ultrasonic transducers has about several thousand channels.
  • the bundle of micro coaxial cables that connect the ultrasonic probe and the main body must be lightweight and flexible.
  • Patent Documents 1 and 2 There is a limit (approximately several hundreds) in the maximum number that can maintain the operability, and thousands of channels of 2D array probes, like conventional 1D array probes with 64 to 128 channels. It is difficult to connect everything directly to the main unit. Therefore, as in Patent Documents 1 and 2, a plurality of sub beam formers are arranged in the ultrasonic probe, and signals after delay and addition processing of a plurality of channels in the sub array are transmitted via a cable, and the main beam of the main body It is desirable to have a configuration that passes to the former. Thereby, the number of signal lines connected to the main beam former of the main body can be reduced.
  • a two-dimensional array probe having about a few thousand channels has a large number of sub-beamformers arranged in the ultrasonic probe, and a probe that requires a compact shape that can be grasped by an inspector with one hand is required. It becomes difficult to mount the sub-beamformer circuit function in the contact housing with general-purpose components. Therefore, an IC (integrated circuit) in which a high-voltage analog circuit that generates an ultrasonic element drive voltage of about ⁇ 40 to ⁇ 100 volts for transmission and an analog delay circuit and a control logic circuit are mounted simultaneously is required. At this time, it is desired to integrate a plurality of sub beam formers with a small number of wiring layers (about 4 to 6 layers) according to the high voltage analog IC circuit process.
  • One sub-beamformer is in the signal processing path and has the same number of delay circuits as the number of channels, a control circuit that sets a delay amount in the delay circuit, a signal line that connects the delay circuit and the control circuit, and a delay circuit that performs delay. At least an adding circuit for adding and outputting the signals.
  • the wiring area of the signal line connected to the delay circuit, the control circuit, and the control circuit may be relatively large. It is difficult to realize a size that can be arranged in the vicinity of an ultrasonic transducer in an ultrasonic probe with an IC in which the IC is integrated.
  • the control circuit which is a digital logic circuit for setting the delay amount in the delay circuit is separated from the analog delay circuit, the delay circuit and the control circuit, Therefore, it is necessary to develop a circuit configuration capable of integrating a large number of sub-beamformers so that the area of the signal line connecting the two can be reduced as much as possible.
  • An object of the present invention is to provide an ultrasonic imaging apparatus including a sub-beamformer that can control a plurality of capacitor memories of a delay circuit with a small number of signal lines.
  • the ultrasonic imaging apparatus of the present invention sets a delay amount in a plurality of ultrasonic transducers arranged in two dimensions, a delay circuit connected to the plurality of ultrasonic transducers in a signal processing path, and a delay circuit, respectively.
  • the probe includes a control circuit, an IC substrate on which a plurality of signal lines connecting the delay circuit and the control circuit are integrated.
  • Each of the delay circuits is configured to set a first delay amount and a second delay amount, and delays the signal by a delay amount obtained by adding the first delay amount and the second delay amount.
  • the plurality of delay circuits are divided into a plurality of groups, arranged in the row direction and the column direction for each group and mounted on the IC substrate, and the delay circuit arranged in the same row has a common first delay amount, A second delay amount common to the delay circuits arranged in the same column is set by each signal line.
  • the delay circuits are arranged in the row direction and the column direction, the first delay amount common in the row direction and the second delay amount common in the column direction can be set by the signal lines, respectively. Can control the delay amount.
  • FIG. 1 is a perspective view of an ultrasonic diagnostic apparatus 1100 according to a first embodiment.
  • 1 is a block diagram of an ultrasonic diagnostic apparatus 1100 according to a first embodiment.
  • the block diagram which shows the circuit structure of IC of 1st Embodiment.
  • the block diagram which shows the circuit structure of the subarray beamformer 4000.
  • FIG. 2 is a block diagram showing a configuration of an element channel circuit 5000.
  • FIG. FIG. 4 is a block diagram showing a configuration of a system controller 3000 in FIG. 3.
  • the block diagram which shows the structure of the subarray beamformer 4000 and the main beamformer 1150.
  • FIG. 6 is a circuit diagram showing configurations of the delay circuit 5100 and the element channel charge signal output circuit 5500 of FIG. 5 in a portion corresponding to two diagonal elements of the subarray. Explanatory drawing which shows the voltage drop at the time of writing a signal to two capacitors simultaneously.
  • E1-(E5) is explanatory drawing which shows the operation
  • (E6) to (E10) are explanatory views showing the operation of changing the row inclination stepwise.
  • (E11) to (E15) are explanatory views showing the operation of changing the row inclination stepwise.
  • (A1)-(A5) is explanatory drawing which shows the operation
  • (A6) to (A10) are explanatory views showing the operation of changing the column inclination stepwise.
  • (A11)-(A15) is explanatory drawing which shows the operation
  • FIG. Explanatory drawing which shows dynamic delay update operation
  • Explanatory drawing which shows the position of the capacitor selected when using several k capacitors smaller than the total number K of capacitors.
  • Explanatory drawing which shows that the weight of the complex number at the time of the writing of the input to the delay circuit 5100 and the weight of the complex number at the time of the reading circulate.
  • 6 is a graph showing signal waveforms (3) and (4) and error patterns (1) and (2) used for the calculation when the number of write and read capacitors (circulation cycle) is 14 and 16.
  • (1) And (2) is a graph which shows the amplitude spectrum which carried out the discrete Fourier transform of the waveform of FIG. 23 (3) and (4).
  • the block diagram which shows the circuit structure of IC of 1st Embodiment and 2nd Embodiment.
  • Explanatory drawing which shows the example of the minute delay amount set to the subarray beamformer 4000.
  • an ultrasonic imaging apparatus (hereinafter referred to as an ultrasonic diagnostic apparatus) 1100 according to the first embodiment includes an ultrasonic probe 1000.
  • the ultrasonic probe 1000 includes a transducer array 2100 in which a plurality of transducers 2111 are two-dimensionally arranged, and a delay connected to each transducer 2111 in the signal processing path.
  • a circuit 5100 (see FIG. 5) and a plurality of signal lines 3210 and 3310 for setting delay amounts in the delay circuit 5100 are incorporated.
  • the delay circuit 5100 is provided on a one-to-one basis with the transducer 2111, and delays each of the transmission signal passed to the transducer 2111 and the reception signal received by the transducer 2111.
  • the plurality of delay circuits 5100 and signal lines 3210 and 3310 are mounted in an in-probe beamformer IC (substrate) 2000.
  • the delay circuit 5100 has a configuration in which the first delay amount and the second delay amount can be set, and delays the transmission signal and the reception signal by a delay amount obtained by adding the first delay amount and the second delay amount. A detailed configuration of the delay circuit 5100 will be described later.
  • the element channel circuit 5000 including the delay circuit 5100 is divided into a plurality of groups (hereinafter referred to as subarray beamformers) 4000 (see FIG. 3 and FIG. 4), and the row direction (lateral direction) and column for each subarray beamformer 4000. It is arranged on the beamformer IC2000 in the probe arrayed in the direction (longitudinal direction).
  • the delay amount is set by the signal lines 3310 and 3210 for each row and each column. That is, as shown in FIGS. 4 and 5, the delay circuit 5100 in the element channel circuit 5000 arranged in the same row has a common first delay amount by a signal line (hereinafter referred to as a row write address bus signal) 3310. Is set. A common second delay amount is set by a signal line (hereinafter referred to as a column read address bus signal) 3210 to the delay circuits 5100 of the element channel circuits 5000 arranged in the same column.
  • a signal line hereinafter referred to as a column read address bus signal
  • the delay circuit 5100 delays the signal by a delay amount obtained by adding the set first delay amount and second delay amount.
  • a row direction delay amount setting unit (hereinafter referred to as a row gradient delay subsequencer) 3300 and a column direction delay amount setting unit (hereinafter referred to as a column gradient delay subsequencer) 3200 are connected to the row write and column read address bus signals 3310 and 3210, respectively.
  • a signal for setting the delay amount is passed.
  • Adjacent sub-array beamformers 4000 may be connected to each other by row write and column read address bus signals 3310 and 3210 as shown in FIG. 3, or as shown in FIG.
  • a configuration is also possible in which the subarray beamformer 4000 is not commonly connected but directly connected to the row ramp delay subsequencer 3300 and the column ramp delay subsequencer 3200 by respective row write and column read address bus signals 3310 and 3210.
  • the delay circuit 5100 arranged for each transducer 2111 is divided into a plurality of subarray beamformers 4000, arranged in the row direction and the column direction, and a common delay amount is set for each row and each column.
  • the signal line may be arranged for each row and column, and the delay amount can be set with a smaller number of signal lines than in the case where the signal line is arranged for each delay circuit 5100.
  • the delay circuit 5100 delays the signal by a delay amount obtained by adding the first delay amount and the second delay amount, the delay amount can be set by a combination of the first delay amount and the second delay amount.
  • a plurality of types of delay amounts can be set by the number of lines.
  • the row write address bus signal 3310 in the row direction among the row write and column read address bus signals 3310 and 3210 is arranged for each row in the subarray beamformer 4000.
  • the row write address bus signal 3310 is commonly connected to the delay circuit 5100 in the element channel circuit 5000 arranged in the row to set the first delay amount.
  • a column read address bus signal 3210 in the column direction is arranged for each column of the sub-array beamformer 4000.
  • the column read address bus signal 3210 is commonly connected to the delay circuit 5100 in the element channel circuit 5000 arranged in a column to set a second delay amount.
  • the arrangement in the row direction and the column direction of the delay circuits 5100 in each sub-array beamformer 4000 corresponds to the two-dimensional arrangement of the transducers 2111 to which the delay circuits 5100 are connected (the transducer sub-array 2110). It is desirable.
  • the transducer array 2100 of the transducers 2111 arranged in a two-dimensional manner among the plurality of transducers 2111, a transducer that is closest to the transmission focus has a large delay amount, and a transducer that is farthest from the transmission focus has a small delay amount.
  • the transducers that are set and located in the region between them are set so that the delay amount gradually changes according to the distance from the transmission focal point.
  • the delay amount of the plurality of transducers 2111 of one subarray 2110 gradually changes from the transducer 2111 at one end toward the transducer 2111 at the diagonal, or in the row direction or the column direction. Change along.
  • the distribution in which the delay amount of the transducer 2111 in the sub-array 2110 changes is set by a configuration in which a common delay amount is set for each row and column of the sub-array beamformer 4000 and both delay amounts are added together. Is possible. Therefore, the arrangement of the delay circuits 5100 in the sub-array beamformer 4000 preferably corresponds to the two-dimensional arrangement (sub-array 2110) of the transducers 2111 to which the delay circuit 5100 is connected.
  • a transmission signal generation unit (hereinafter referred to as a full array transmission beamformer) 3100 is arranged inside the ultrasonic probe 1000.
  • the full array transmission beamformer 3100 generates a transmission signal including a delay amount of 4000 subarray beamformers (subarray 2110 units) according to the distance from the transmission focal point to the subarray 2110. For each subarray beamformer 4000 as shown in FIG. Output to.
  • the row tilt delay sub-sequencer 3300 and the column tilt delay sub-sequencer 3200 send each delay circuit 5100 of the sub-array beamformer 4000 to the subarray 2110 (subarray beamformer 4000 from the delay amount for each transducer 2111 according to the distance from the transmission focus. )
  • the delay amount for each transducer 2111 (delay circuit 5100) obtained by subtracting the unit delay amount is set in the delay circuit 5100 of each sub-array beamformer 4000.
  • the delay amount of the sub-array beamformer 4000 is directed from the transducer 2111 at one end (for example, 2111-11 in FIG. 4) to the transducer 2111 at the diagonal (for example, 2111-mn in FIG. 4).
  • the delay amount increases or decreases, or the delay amount increases or decreases along the row direction or the column direction.
  • the delay circuit 5100 in the element channel circuit 5000 constituting the sub-array beamformer 4000 further delays the transmission signal input from the full-array transmission beamformer 3100 and subjected to the delay for each subarray 2110 by a minute delay amount for each transducer 2111.
  • Let The transmission signal of each transducer 2111 is driven based on the signal delayed in these two stages. Thereby, the distribution of the delay amount of the transmission signal for driving each transducer 2111 becomes a distribution according to the distance between each transducer and the transmission focal point. Therefore, an ultrasonic beam having a predetermined transmission focal point can be transmitted from each transducer of the transducer array 2100.
  • the full array transmission beamformer 3100 arranged in the ultrasonic probe 1000 generates a transmission signal delayed in advance according to the focal point at the time of transmission for each subarray beamformer 4000 (subarray 2110).
  • the plurality of delay circuits 5100 constituting the sub-array beamformer 4000 only have to delay the transmission signal by a minute delay amount, respectively, and can reduce the amount of change in the delay amount of the delay circuit 5100.
  • the transmission signal since a transmission signal can be generated in the ultrasonic probe 1000, the transmission signal is generated by the main body 1110 and the transmission signal is transmitted to the ultrasonic probe 1000 by the cable 1010. There is no need. Therefore, the cable 1010 can have a low withstand voltage, can prevent noise from being mixed into the transmission signal in the cable 1010, and can constantly fix the transmission / reception separation circuit 1142 in FIG. Since there is no need to perform switching control in consideration, there is an advantage that the reception invalid period due to the switching transient response from transmission to reception can be shortened. Further, it is not necessary to provide a transmission / reception separation circuit on the reception cable driver 3400 side in the in-probe beamformer IC2000.
  • the wave of the ultrasonic beam transmitted from the transducer 2111 reaches the transducer 2111 again and is received by the transducer 2111 by being reflected or scattered by the subject.
  • the transducer 2111 converts the received ultrasonic wave into an electrical signal (received signal), and delivers it to the delay circuit 5100 connected on the received signal path for each transducer 2111.
  • the row tilt delay sub-sequencer 3300 and the column tilt delay sub-sequencer 3200 subtract a delay amount according to the distance between the reception focus and the center of the sub-array 2110 from the delay amount according to the distance between the reception focus and the transducer,
  • the delay amount to which the positive offset amount is added is set in each delay circuit of the subarray beamformer 4000.
  • the delay circuit 5100 of each subarray beamformer 4000 (subarray 2110) delays the received signal by a delay amount corresponding to a predetermined reception focus by a set delay amount.
  • the delay amount is the vibration at the diagonal from the transducer 2111 (for example, 2111-11 in FIG. 4) at one end, as in the case of transmission beam forming.
  • the delay amount increases or decreases toward the child 2111 (for example, 2111-mn in FIG. 4), or the delay amount increases or decreases along the column direction or the row direction.
  • the subarray beamformer 4000 includes an output side of the element channel charge signal output circuit 5500 that complementarily delays the reception signals delayed by the plurality of delay circuits 5100 constituting the subarray beamformer 4000. Connections to be added every time (in the case of FIG. 4, a common connection structure of all element channel circuit 5000 outputs within 4000-22 of connection 3410-22) 3410 is mounted. As a result, a phasing addition signal obtained by phasing and adding the reception signals of the plurality of transducers 2111 with respect to a predetermined reception focus to the subarray beamformer 4000 is obtained.
  • the subarray beamformer 4000 corresponding to the subarray 2110 outputs a phasing addition signal to the main body 1110 via the cable 1010.
  • the reception beamformer 1150 (see FIG. 7) in the main body 1110 further delays the phasing addition signal for each subarray 2110 (subarray beamformer 4000) by a delay amount corresponding to the distance between the subarray 2110 and the reception focus. ,to add.
  • a phasing addition signal similar to the case where the addition is performed after delaying the reception signal of the transducer 2111 for each transducer 2111 according to the reception focus.
  • an ultrasonic image of a subject can be generated by obtaining a phasing addition signal for each of a plurality of reception focal points at different positions and performing signal processing such as detection / scanning conversion.
  • one delay circuit 5100 includes K capacitors 9020-1 to 9020-K connected in parallel and K capacitors 9020-1 to 9020-K.
  • First switches hereinafter referred to as write selection switches
  • second switches hereinafter referred to as read selection switches
  • 9030-1 to 9030-K respectively disposed on one side and the other side of 9020-K.
  • one capacitor 9020-1 to 9020-K, write selection switches 9010-1 to 9010-K, and read selection switches 9030-1 to 9030-K are arranged in one delay circuit 5100, respectively. .
  • K row write address bus signals 3310-1 to 3310-K which are the same number as capacitors 9020-1 to 9020-K, and K column read address bus signals 3210-1 to K Is connected.
  • K row write address bus signals 3310-1 to 3310-K are connected to K write selection switches 9010-1 to 9010-K, respectively.
  • K column read address bus signals 3210 are connected to K read selection switches 9030-1 to 9030-K, respectively.
  • the i-th (1 ⁇ i ⁇ K integer) write address bus signal 3310-i includes capacitors 9020-1 to 9020-K connected in parallel.
  • the j-th (1 ⁇ j ⁇ K) read address bus signal 3210-j is one of capacitors 9020-1 to 9020-K connected in parallel.
  • the j-th capacitor 9020-j is connected to the read selection switch 9030-i and controls its opening and closing.
  • the i-th (1 ⁇ i ⁇ K) address bus signal 3310-i is the i-th capacitor 9020-i of each of the plurality of delay circuits 5100 arranged in the row direction.
  • the i-th write selection switch 9010-i of all the delay circuits 5100 located in the same row in the sub-array beamformer 4000 can be simultaneously opened / closed by the signal of the row write address bus signal 3310-i.
  • the write selection switches 9010-i of the n delay circuits 5100 arranged in the same row can be opened / closed by a set (K) of row write address bus signals 3310-1 to 3310-K.
  • the jth (1 ⁇ j ⁇ K) address bus signals 3320-j are respectively included in m delay circuits 5100 arranged in the column direction.
  • the capacitors to be connected they are commonly connected to the read selection switch 9030-j of the jth capacitor 9020-j. Therefore, the j-th first switch 9030-j of all the delay circuits 5100 located in the same column in the sub-array beamformer 4000 can be opened / closed simultaneously by the column read address bus signal 3210-j.
  • m column read selection switches 9030-j of the delay circuits 5100 arranged in the same column can be opened and closed by a set of column read address bus signals 3210-1 to 3320-K.
  • the row gradient delay sub-sequencer 3300 sequentially writes the write address bus signals 3310-1 to 3310-K constituting the K row write address bus signals 3310 at predetermined time intervals tc. If a signal for closing for a predetermined time is output and a close signal is output until the Kth write address bus signal 3310-K, the signal returns to the first write address bus signal 3310-1 at the head and sequentially outputs the close signals. Repeat the operation.
  • the write address bus signals 3310-1 to 3310-K that have received the close signal close the write selection switches 9010-1 to 9010-K to which the signal lines are connected, and are input to the delay circuit 5100 at that time.
  • the charge of the signal to be delayed is “stored” in the capacitors 9020-1 to 9020-K to which the write address bus signals 3310-1 to 3310-K having received the close signal are connected (hereinafter referred to as “charge”). (Also referred to as “writing”).
  • the column slope delay sub-sequencer 3200 outputs signals for closing for a predetermined time in order at predetermined time intervals tc to the K column read address bus signals 3210-1 to 3210-K. If the closing signal is output until the signal 3210-K, the operation of returning to the first address bus signal 3210-1 at the head and outputting the closing signal in order is repeated. As a result, the column read address bus signals 3210-1 to 3210-K that have received the close signal close the connected read selection switches 9030-1 to 9030-K and close the read selection switches 9030-1 to 9030-K.
  • the charges stored in the capacitors 9020-1 to 9020-K to which K is connected are “output” (hereinafter also referred to as “discharge” or “read”).
  • the output signal is a signal for driving the transducer 2111 at the time of transmission, and all the signals in the sub-array beamformer 4000 are added at the time of reception and are input to the reception cable driver 3400.
  • the column slope delay sub-sequencer 3200 outputs a close signal to the column read address bus signals 3210-1 to 3210-K in a state where all the capacitors 9020-1 to 9020-K have been written.
  • ⁇ Setting delay amount> Based on the one of the delay circuits 5100 of one subarray beamformer in 4000, by line tilt delay sub sequencer 3300 to reduce the number i F of the first row and outputs a close signal write address bus signals 3310-i F
  • the first delay amount can be set large by decreasing the first delay amount and increasing the number i F.
  • the column tilt delay sub sequencer 3200 reducing the number j F of the first column read address bus signal for outputting a closing signal 3210-j F by, increasing the second delay amount, it can be set small second delay by increasing the number j F. Therefore, as shown in FIG.
  • the numbers i F and j F of the capacitors 9020 to be written and read first are increased for the rows and columns as the row numbers and column numbers increase.
  • the delay circuit 5100-11 is used as a reference so as to increase sequentially as the row number and column number increase.
  • the reference for shifting may be considered as the center of m rows and the center of n columns.
  • the delay circuit 5100 is divided into a plurality of sub-array beamformers 4000, arranged in the row direction and the column direction, and common to the plurality of delay circuits arranged in the same row.
  • a common second delay amount to a plurality of delay circuits arranged in the same column with one delay amount, a desired transmission signal delay and a received signal sub-beamforming can be performed. Therefore, the delay amount can be set by a smaller number of signal lines as compared with the case where each delay circuit 5100 is controlled by an independent signal line. Therefore, the circuit scale of the delay circuit in the ultrasonic probe 1000 can be reduced.
  • the capacitor memory is used as a circuit for delaying the signal to the delay circuit 5100.
  • the first delay amount and the second delay amount can be set, and both delay amounts are added together. Any circuit or element having any configuration may be used as long as the signal can be delayed by the delay amount.
  • the switches 9010 and 9030 may have any configuration, and a MOSFET can be used.
  • the probe beamformer IC2000 equipped with a plurality of subarray beamformers 4000 can be realized by an integrated circuit (IC) that undergoes a high-voltage circuit process of about ⁇ 100 V, but is configured by combining a plurality of ICs. May be.
  • IC integrated circuit
  • FIG. 1 shows a configuration that has not been described in the first embodiment, but this will be described in the second embodiment.
  • Second Embodiment As shown in FIG. 3, the row write address bus signal 3310 and the column read address bus signal 3210 are connected between the sub-beamformers. As a result, the number of signal lines required for controlling the plurality of subarray beamformers 4000 can be significantly reduced as compared with the first embodiment, and the circuit scale of the delay circuit can be further reduced.
  • the delay circuit 5100 of each sub-array beamformer 4000 has a first delay amount set by the row write address bus signal 3310 and a second delay amount set by the column read address bus signal 3210. Since the sum (or difference) is set, a desired delay amount can be set for each transducer 2111. Further, by connecting the signal lines 3210 and 3310 between the sub-array beamformers 4000, not only can the number of signal lines be significantly reduced, but also between the plurality of sub-array beamformers 4000 arranged in the probe beamformer IC2000. It is not necessary to provide a gap for routing the signal lines 3210 and 3310. Therefore, the highly integrated probe beamformer IC2000 that allows a large area to be allocated to the analog circuit portion including the delay circuit 5100 can be realized, so that a compact ultrasonic probe 1000 can be realized.
  • the basic configuration of the ultrasonic diagnostic apparatus of the second embodiment is the same as that of the first embodiment except that the row write address bus signal 3310 and the column read address bus signal 3210 are connected between the sub-beamformers 1000. It is the same.
  • a specific configuration of the ultrasonic diagnostic apparatus 1100 according to the second embodiment will be described.
  • the ultrasonic imaging 1100 of the second embodiment includes a probe 1000 and a main body 1110 as shown in FIG.
  • the probe 1000 includes an in-probe beamformer IC2000 in which a two-dimensional transducer array 2100 and a subarray beamformer 4000 including at least a plurality of delay circuits 5100 are integrated.
  • the probe 1000 is connected to the probe head housing 1030, a probe cable 1010 for storing electric signal line groups with the main body 1110 of the ultrasonic diagnostic apparatus 1100, and the electric signal line groups to the main body 1110.
  • a connector box 1020 for storing the probe connector plug 1021 (see FIG. 2) and the like is provided.
  • the main body 1110 of the ultrasonic diagnostic apparatus 1100 is provided with a connector receptacle 1121 (see FIG. 2) into which the probe connector plug 1021 can be inserted and removed.
  • FIG. 1 shows the state of circulatory ultrasound imaging of the transthoracic wall using the ultrasonic diagnostic apparatus 1100 of the present embodiment.
  • an ultrasonic beam 1200 having directivity such as a continuous wave or a pulse is transmitted from the two-dimensional transducer array 2100 in the probe head housing 1030 to the subject 1300. It passes through the chest wall of the subject and is radiated inside. The energy of the ultrasonic wave reflected by backscattering inside the subject 1300 is received by the two-dimensional transducer array 2100 again.
  • ultrasonic energy is applied to the heart 1301, and imaging scanning of a three-dimensional region can be performed while changing the directivity of the ultrasonic beam 1200 vertically and horizontally.
  • imaging scanning of a three-dimensional region can be performed while changing the directivity of the ultrasonic beam 1200 vertically and horizontally.
  • the above-described intra-probe beamformer IC2000, a two-dimensional transducer array 2100, and a probe cable group 1011 are arranged.
  • the probe beamformer IC2000 is also simply referred to as IC2000.
  • the two-dimensional transducer array 2100 includes transducers 2111 arranged vertically and horizontally.
  • the vibrator 2111 is composed of an electromechanical transducer made of a ferroelectric material including a piezoelectric body.
  • the arrangement period of the transducers 2111 is 0.5 to 1 wavelength of the ultrasonic frequency at the sound velocity (approximately 1530 to 1540 meters per second) in the subject on the ultrasonic radiation surface both vertically and horizontally.
  • the transducer array 2100 includes sub-arrays 2110 in which transducers 2111 are arranged in m rows ⁇ n columns (m vertical and n horizontal), and M rows ⁇ N columns (M vertical, N horizontal). ) Arranged configuration. m and n are about 4 to 16, and M and N are about 4 to 32. In other words, the transducer array 2100 includes m ⁇ M transducers 2111 arranged vertically and n ⁇ N transducers arranged horizontally.
  • Each delay circuit 5100 in the probe beamformer IC2000 is connected to the transducer 2111 of the transducer array 2100 on a one-to-one basis.
  • the total number of subarray beamformers 4000 is M ⁇ N, which is the same number as the subarray 2110.
  • the transducers 2111 can be redundantly arranged on the outer periphery of the M ⁇ m ⁇ N ⁇ n transducers 2111 by an appropriate number of rows and columns. Further, as means for electrically connecting the transducer 2111 and the in-probe beamformer IC2000, a multilayer printed wiring board, a multilayer ceramic substrate, or the like can be used.
  • the probe cable group 1011 includes a plurality of reception analog signal cables 1012, a logic signal cable group 1013, and a power supply wiring group and a ground wiring group (not shown).
  • reception analog signal cable 1012 is connected to the in-probe beamformer IC2000 by means of electrical connection, and outputs the phasing addition signals respectively generated by the subarray beamformers 4000 of the delay circuit 5100 to the main body 1110. Therefore, the number of reception analog signal cables 1012 is M ⁇ N, which is the same as the number of sub-array beamformers 4000.
  • the reception analog signal cables 1012-11, 1012-12,..., 1012-MN are reception cable drivers 3400-11, 3400-12,..., 3400-MN for each sub-array beamformer 4000 of the in-probe beamformer IC2000. Connected.
  • the length of the reception analog signal cable 1012 is set to about 1 to 2 meters.
  • the reception analog signal cable 1012 is configured by a coaxial cable or the like.
  • the logic signal cable group 1013 is a cable for transmitting control information such as a transmission focus, a transmission timing, a transmission waveform, and a switching timing to reception from the main body 1110 to the probe 1000.
  • One end of the logic signal cable group 1013 is connected to the transceiver 1023 arranged in the in-probe beamformer IC2000.
  • the logic signal cable group 1013 includes a differential pair cable such as a twisted pair in accordance with the length of the transmission path.
  • the transmission interface can be configured using, for example, a link using a low voltage differential signal (Low Voltage Differential Signaling: LVDS) using a plurality of lanes.
  • LVDS Low Voltage Differential Signaling
  • the electrical connection between the probe cable group 1011 and the beamformer IC 2000 in the probe is performed using a printed wiring board, a multilayer ceramic substrate, or the like.
  • the other end of the reception analog signal cable 1012 is connected to the probe connector plug 1021.
  • the other end of the logic signal cable group 1013 is connected to the probe connector plug 1021 via the connector-side transceiver 1022.
  • the connector-side transceiver 1022 and the probe connector plug 1021 are stored in a connector box 1020 (see FIG. 1).
  • the probe connector plug 1021 is inserted into and removed from the connector receptacle 1121 of the main body 1110. As a result, the probe 1000 can be attached to and detached from the main body 1110.
  • the transmission beamformer 1140 is not required in the main body 1110, but it is assumed that the probe is mainly connected to a conventional probe based on a one-dimensional array transducer. It is also possible to use a general-purpose main body 1110 on which the transmission beamformer 1140 is mounted. Here, a case where a general-purpose main body 1110 is used will be described.
  • the connector receptacle 1121 is connected to transmission / reception separation circuits 1142-11, 1142-12,..., 1142-MN arranged in the main body 110.
  • Transmission analog circuits 1141-11, 1141-12,..., 1141-MN and reception front end circuits 1143-11, 1143-12,..., 1143-MN are connected to the transmission / reception separation circuit 1142-11, etc., respectively.
  • the transmission / reception separation circuit 1142 receives and generates ultrasonic reflection within a short time after outputting a transmission signal of about ⁇ 5 to ⁇ 100 volts output from the transmission analog circuit 1141 when performing the pulse echo method operation. It has a function to switch to the input of a weak echo signal.
  • the transmission / reception separation circuit 1142 is always used in a reception state connected to the reception front end circuit 1143 side.
  • the reception front end circuits 1143-11, 1143-12,..., 1143-MN include a band-pass filter, a preamplifier circuit, a variable gain amplifier, an analog-digital conversion circuit, and the like. It mainly performs preprocessing of received signals, time gain control, and conversion from continuous analog amplitude signals to sampled discrete digital signals.
  • the reception front end circuit 1143 is connected to the main beamformer 1150.
  • the main beamformer 1150 receives the phasing addition signal group of the subarray beamformer 4000 of the probe 1000 received via the reception front-end circuits 1143-11, 1143-12, ..., 1143-MN in units of subarrays 2110. After delaying by the delay amount, addition is performed to obtain a phasing addition signal.
  • the amount of delay for each subarray 2110 is obtained by calculation based on the positions of the transmission focus and the reception focus of the transmission beamformer.
  • the phasing addition signal (scanning display system input signal) 1151 is separated into amplitude and phase by quadrature detection, converted to a luminance signal by logarithmic compression, and scanning line conversion to polar coordinates of the display system by a signal processing unit (not shown). Further processing is performed to generate a tomographic image of the subject and a rendered stereoscopic image. The generated image is displayed on the display unit of the ultrasonic diagnostic apparatus 1100.
  • the probe 1000 incorporates the full array transmission beamformer 3100, and therefore, based on a command from the controller 1130 arranged in the main body 1110, the ultrasonic diagnostic apparatus 1100 is provided.
  • the pulse echo method operation can be performed without generating the transmission drive signal of the transducer array 2100 from the side. Therefore, the transmission beamformer 1140 and the transmission analog circuit 1142 can be paused, and the transmission / reception separation circuit 1142 can be fixed in the reception state.
  • the output voltage of the transmission analog circuit 1142 is not pressurized on the reception analog signal cable 1012, and it is not necessary to provide a high voltage protection unit or a transmission separation unit in the signal path of the reception analog signal cable 1012. Therefore, deterioration of the phasing addition signal (reception signal) transmitted by the reception analog signal cable 1012 can be suppressed.
  • a system interface 1160 is disposed in the main body 1110.
  • the system interface 1160 has a function of packet-coding and outputting all information necessary for the operation of the in-probe beamformer IC 2000, and a function of receiving and decoding packets.
  • Information necessary for the operation of the in-probe beamformer IC2000 includes information for operating the full array transmission beamformer 3100 (transmission focus, transmission timing, transmission waveform, switching timing to reception, etc.). Further, the delay amount of each delay circuit 5100 of the sub-array beamformer 4000, operation setting information of the built-in analog circuit, information for detecting an abnormal operation, etc. may be included.
  • the controller 1130 passes these pieces of information to the system interface 1160. Under the control of the controller 1130, the system interface 1160 packetizes and exchanges packets through the connector-side transceiver 1022 by half-duplex or full-duplex communication. .
  • the connector-side transceiver 1022 may be disposed between the connector receptacle 1121 and the system interface 1160.
  • the system interface 1160 may be disposed between the probe connector plug 1021 and the connector-side transceiver 1022.
  • the M ⁇ N subarray beamformers 4000 in the probe beamformer IC2000 correspond to the M ⁇ N subarrays 2110 of the two-dimensional transducer array 2100 on a one-to-one basis.
  • the subarray beamformers 4000-11, 4000-12,..., 4000-MN are respectively associated with the subarrays 2110-11, 21110-12,.
  • the sub-array beamformer 4000 has a configuration in which the element channel circuits 5000 described in the first embodiment are arranged in m vertical and n horizontal directions.
  • Each element channel circuit 5000 includes one delay circuit 5100, and a signal processing path is connected to the m ⁇ n transducers 2111 constituting the subarray 2110 in a one-to-one relationship.
  • a common row write address bus signal 3310 is connected to each row in the m ⁇ n delay circuits 5100 of the subarray beamformer 4000, and a common column read address bus is assigned to each column.
  • Signal 3210 is connected.
  • These row write address bus signal 3310 and column read address bus signal 3310 are connected between adjacent sub-array beamformers 4000 as shown in FIG.
  • one row write address bus signal 3310 is composed of K write address bus signals for controlling the K write selection switches 9010 in the delay circuit 5100, respectively.
  • one column read address bus signal 3210 includes K signal lines in order to control K read selection switches 9030, respectively.
  • a column write address bus signal 3210 (K signal lines) is indicated by a branch number.
  • a row direction delay amount setting unit (row inclination delay sub-sequencer, hereinafter referred to as row direction delay sequencer) 3300 and a column direction delay amount setting unit (column inclination delay sub sequencer, hereinafter, 3200) (referred to as a column direction delay sequencer).
  • the row direction delay sequencer 3300 includes the same number of row direction delay sequencers 3300-1 to 3300-M as the number M of the sub-array beamformers 4000 arranged in the vertical direction.
  • the sub-array beamformer 4000 arranged in the row direction as shown in FIG. 3 and the row direction delay sequencer 3300 are connected by m sets of row write address bus signals 3310.
  • the row direction delay sequencer 3300-2 in FIG. 3 outputs row write address bus signals 3310-2-1 to 3310-2-m each consisting of one set, and is a sub-array at the position of 2 rows and 2 columns in FIG.
  • FIG. 4 for explaining the beam former 4000-22 shows a state in which the element channel circuits 5000-11 to 5000-mn are wired.
  • a set of K row write address buses is a set of signals for opening and closing the write selection switches 9010-1 to 9010-K of the delay circuit 5100 included in the element channel circuits 5000-11 and 5000-mn of FIG. Signals 3310-2-1 and 3310-2-m.
  • the column-direction delay sequencer 3200 includes the same number of column-direction delay sequencers 3200-1 to 3200-N as the number of sub-array beamformers 4000 arranged in the horizontal direction.
  • the sub-array beamformer 4000 arranged in the column direction and the column direction delay sequencer 3200 are connected by n sets of column read address bus signals 3210.
  • the column-direction delay sequencer 3200-2 in FIG. 3 outputs column read address bus signals 3210-2-1 to 3210-2-n each consisting of one set, and is a subarray in the position of 2 rows and 2 columns in FIG. FIG.
  • FIG. 9 a set of signals for opening / closing the read selection switches 9030-1 to 9030-K of the delay circuit 5100 included in the element channel circuits 5000-11, 5000-mn of FIG. Signals 3210-2-1 and 3210-2-n.
  • a full array transmission beamformer 3100 is disposed in the probe beamformer IC2000.
  • Full array transmit beamformer 3100 includes N full array transmit beamformers 3100-1 to 3100-N.
  • the transmission signal 3110 output from the full array transmission beamformer 3100 is input to the transmission signal level shifter 3120, and the output signal line 3130 is output to the subarray beamformer 4000 that the full array transmission beamformer 3100 handles.
  • full array transmission beamformer 3100-2 receives M transmission signals 3110-2-1-1 to 3110-2-M as inputs of transmission signal level shifters 3120-2-1 to 3120-2-M, respectively. Outputs of these transmission signal level shifters 3120 are input to sub-array beamformers 4000-12 to 4000-M2 in order via signal lines 3130-2-1 to 3130-2-M.
  • a system controller 3000 for controlling the whole is integrated.
  • the row direction delay sequencers 3300-1 to 3300-M, the column direction delay sequencers 3200-1 to 3200-N, and the full array transmission beamformers 3100-1 to 3100-N are connected to the system controller 3000 and operate according to instructions thereof.
  • the system controller 3000 forms the main body communication bus 3010 using the transceiver 1023 and inputs / outputs control information to the transceiver 1022 (see FIG. 2).
  • ⁇ Transmission signal generator> The full array transmit beamformers 3100-1, 3100-2,..., 3100 -N are connected by a bus 3102 with N tandem couplings.
  • the command signal (bus signal) controlled by the system controller 3000 is transmitted between the full array transmission beamformers 3100-1, 3100-2,..., 3100-N via the bus 3102 or sequentially on the daisy chain. By transmission, it is transmitted in the left-right direction in FIG.
  • Each of the full array transmission beamformer 3100 is configured by a digital logic circuit, and the signal level of the logic circuit is converted to the input signal level of the subarray beamformer 4000 by the transmission signal level shifter 3120.
  • the signal line 3130 connects the transmission signal level shifter 3120 and the subarray beamformer 4000.
  • the full array transmission beamformer 3100 generates a transmission signal (transmission drive bus signal) 3110 for each sub beamformer 4000.
  • the transmission signal 3110 is subjected to a predetermined delay as a reference for the corresponding sub beamformer 4000.
  • the transmission signal 3110 is a 2-bit digital signal.
  • the transmission signal level shifter 3120 converts the transmission signal 3110 into a three-level analog signal and outputs it to the sub-array beamformer 4000 via the signal line 3130.
  • transmission signals 3110 subjected to different delays can be simultaneously output for each subarray beamformer 4000.
  • the full array transmission beamformer 3100-2 generates transmission signals 3110-2-1 to 3110-2-M, which are converted into analog signals by transmission signal level shifters 3120-2-1 to 3120-2-M, respectively.
  • the row direction delay sequencers 3300-1, 3300-2,..., 3300-M are connected by M tandem couplings by a bus 3320.
  • a row direction delay bus signal which is a control command signal of the system controller 3000, is transmitted between the row direction delay sequencers 3300-1, 3300-2,..., 3300-M via a bus 3320 or on a daisy chain. Are transmitted in the vertical direction in FIG.
  • Each of the row direction delay sequencers 3300 includes a logic circuit, and generates write address information for setting a first delay amount based on a row direction delay bus signal received via the bus 3320.
  • the write address information is output to the delay circuit 5100 of the subarray beamformer 4000 arranged in the same row via the row write address bus signal 3310.
  • the write address information refers to the write selection switches 9010-1 to 9010-1 to K capacitors 9020-1 to 9020-K constituting the delay circuit 5100 in order to set the first delay amount. This is information for designating the number i F of the write selection switch 9010-i F to be turned on first among 9010-K.
  • the row direction delay sequencer 3300 designates the number i F of the write selection switch 9010-i F to be turned on first for the delay circuits 5100 in the first to m-th rows of the sub-array beamformer 4000.
  • a signal (write address information i F ) is output.
  • the delay circuit 5100 included in the element channel circuit 5000 of the sub-array beamformer 4000 includes a diagonal line from the delay circuit 5100 at one corner of the sub-beamformer 4000 as shown in FIG.
  • the delay amount inclined toward the delay circuit 5100 located at the position or the delay amount along the row direction or the column direction is set.
  • FIG. 26 only the delay circuit 5100 in the sub-array beamformer 4000 is taken up, and the arrangement is conceptually shown by a square of 4 rows and 3 columns. In each square, a branch number is given to the delay circuit 5100 (5100-11, 5100-43, etc.) in the same way as the element channel circuit 5000, and is shown in small letters on the upper side.
  • the amount of change in the delay amount based on the delay circuit 5100-11 is entered in relatively large characters.
  • the delay circuit 5100-43 is shown to increase the unit delay amount by 5 with respect to the delay amount based on the delay circuit 5100-11.
  • the first to m-th delay circuits 5100 of one subarray beamformer 4000 are each set with a first delay amount that gradually increases (or decreases) as the row number increases. Further, in the first to n-th delay circuits 5100 of one subarray beamformer 4000, a second delay amount that gradually increases (or decreases) as the column number increases is set.
  • the write address information i F from the first row to the m-th row are arranged in the order of row numbers, the values increase or decrease as the row numbers increase.
  • the write address information i F increases to 0, 1, 2, 3 as the row number increases from the first row to the m-th row ([0: reference], [ +1], [+2], [+3]).
  • the rate of increase or decrease (inclination) corresponds to the inclination of the delay amount (number in the middle of the square) that the sub beamformer 4000 should delay in the delay circuit 5100 in the vertical direction.
  • the change of the write address information i F row direction delay sequencer 3300 outputs the first row to the delay circuit 5100 in the m-th row of the subarray beamformer 4000 is referred to as a "row tilting".
  • the row direction delay sequencer 3300-2 includes the delay circuits 5100-11 to 5100- in the first row among the plurality of delay circuits 5100 constituting the sub-array beamformers 4000-21, 4000-22,. 1n through the row write address bus signal 3310-2-1 and the delay circuits 5100-21 to 5100-2n in the second row through the row write address bus signal 3310-2-2.
  • the address bus signals indicating the write address information i F (first delay amount) are simultaneously output to the delay circuits 5100-m1 to 5100-mN via the row write address bus signal 3310-2-m (FIG. 4). reference).
  • the address bus signal indicating the write address information i F (first delay amount) is composed of K bits and is applied to the write selection switches 9010-1 to 9010-K of the K capacitors 9020-1 to 9020-K. Are output by K write address bus signals 3310-1 to 3310-K constituting the row write address bus signal 3310, respectively, and specify the write timing (switch-on period timing).
  • the address bus signal is simultaneously output to N subarray beamformers 4000 arranged in the row direction. In FIG. 3, in order to indicate that the row write address bus signal 3310 is connected and set in common to the delay circuits of each row of the plurality of sub-array beamformers 4000 arranged in the row direction, the connection point is indicated by the symbol “ ⁇ ”. It was.
  • the row direction delay sequencer 3300-2 designates the write address i F and turns on the write selection switch 9010-i F for a predetermined period to perform writing (sample), and then turns off again (hold).
  • the write selection switch to be short-circuited and released is output in time series while sequentially moving to 9010- (i F +1), 9010- (i F +2), and 9010- (i F +3).
  • the signal to be delayed is time-sampled and stored in the capacitors 9020-i F , 9020- (i F +1), 9020- (i F +2), 9020- (i F +3),. (Write, charge).
  • ⁇ Column direction delay sequencer> The column direction delay sequencers 3200-1, 3200-2,..., 3200-N are connected by N tandem couplings by a bus 3220.
  • a column direction delay bus signal which is a control command signal of the system controller 3000, is transmitted in the left-right direction in FIG. 3 through the bus 3220 by broadcast transmission on the bus or relay transmission on the daisy chain.
  • Each of the column direction delay sequencers 3200 is configured by a logic circuit, and generates read address information for setting a second delay amount based on a column direction delay bus signal received via the bus 3220.
  • Read address information is output to the delay circuit 5100 of the subarray beamformer 4000 arranged in the same column via the column read address bus signal 3210.
  • the read address information refers to read selection switches 9030-1 to 9030-1 to K capacitors 9020-1 to 9020-K constituting the delay circuit 5100 in order to set the second delay amount.
  • the first of 9030-K is information specifying the number j F of the read select switch 9030-j F to turn.
  • the column direction delay sequencer 3200 designates the number j F of the read selection switch 9030-j F to be turned on first for the delay circuits 5100 in the first column to the n-th column of the subarray beamformer 4000.
  • a signal to be read (read address information j F ) is output.
  • the first to n-th delay circuits 5100 each have a second delay amount that gradually increases (or decreases) as the column number increases (FIG. 26). value reference of each row of the j F). That is, when arranging the read address information j F of the n-th column in the order line number from the first column, which for increased line number, the value is increased or decreased.
  • the read address information j F is, as the n-th column in the column number from the first column is increased, is increasing with 0,1,2 ([0: reference], [+ 1], [+2]).
  • the change of the read address information j F to column delay sequencer 3200 is output to the first column to the delay circuit 5100 of the n-th column of subarray beamformer 4000 is referred to as "column tilting".
  • the address bus signal indicating the read address information j F (second delay amount) is composed of K bits and is used for the read selection switches 9030-1 to 9030-K of the K capacitors 9020-1 to 9020-K. Are output by column read address bus signals 3210-1 to 3210-K, respectively, and specify the read timing (timing during the switch-on period).
  • the address bus signal is simultaneously output to M subarray beamformers 4000 arranged in the column direction.
  • the connection point is indicated by the symbol “ ⁇ ”.
  • each delay circuit 5100 of the sub-array beamformer 4000 When receiving an ultrasonic signal, each delay circuit 5100 of the sub-array beamformer 4000 performs a delay process on each received signal (analog signal) of the m ⁇ n transducer 2111 of the sub-array 2110.
  • the reception signal delayed by the readout is input to the element channel charge signal output circuit 5500.
  • the device channel charge signal output circuit 5500 two capacitors operate complementarily. While one becomes an input of a read result of the delay circuit 5100, the other signal charge already input is simultaneously connected to the m ⁇ n commonly connected signal line 3410. The commonly connected m ⁇ n charges are added to form the voltage of the signal line 3410 and input to the reception cable driver 3400.
  • the received signal is an analog signal in the charge region, and the signal charge on the m ⁇ n capacitor is connected in parallel by the signal line 3410 and added by the switch on the output side of the element channel charge signal output circuit 5500. Thereby, the phasing addition signal for every subarray beamformer 4000 can be obtained.
  • the reception cable driver 3400 is one circuit for each subarray 2110. The signal-to-noise ratio is improved by using an adding circuit formed by connecting the switch on the output side of the element channel charge signal output circuit 5500 to the signal line 3410.
  • each delayed received signal of each delay circuit 5100 of sub-beamformers 4000-12, 4000-22,... , 3410-M2 is input to the reception cable drivers 3400-12, 3400-22,..., 3400-M2.
  • the phasing addition signals output from these reception cable drivers 3400 are input to the reception front end circuit 1143 of the main body 1110 via the reception analog signal cable 1012 shown in FIG.
  • a sub-array beamformer 4000-22 in FIG. 4 is a sub-beamformer in the second row and the second column in FIG.
  • the sub-array beamformer 4000-22 includes m-row and n-column element channel circuits 5000-11 to 5000-mn. These are connected one-to-one with each of the vibrators 2111-111 to 2111-mn.
  • Each of the element channel circuits 5000-11 to 5000-mn includes one delay circuit 5100 as shown in FIGS. 4 shows one-to-one connection between the element channel circuit 5000 in the sub-array beamformer 4000 and the transducer 2111, so that the transducers 2111-11 to 2111-mn are indicated by broken lines in the sub-array beamformer 4000 for convenience. Painted. Actually, as shown in FIG.
  • the transducers 2111 are arranged in an m ⁇ n manner to form a subarray 2110, and the subarray 2110 is gathered in an M ⁇ N manner to constitute an transducer array 2100. It is a separate body from the beamformer IC2000 in the tentacle.
  • the row write address bus signals 3310-2-1, 3310-2-2,..., 3310- for setting the write address information and setting the first delay amount in the delay circuits 5100 included in the element channel circuit 5000 one by one.
  • 2-m and the read address bus signals 3210-2-1, 3210-2-2,..., 3210-2-n for setting the read address information and setting the second delay amount are respectively K signal lines. Consists of.
  • Row write address bus signal 3310-2-1 is commonly connected to delay circuit 5100 included in each of element channel circuits 5000-11, 5000-12,..., 5000-1n arranged in the same row. ing. Further, as shown in FIGS. 3 and 4, the row write address bus signal 3310-2-1 is supplied to the element channel circuit 5000 in the corresponding row of the other subarray beamformers 4000-21 and 4000-2N located in the same row. Are connected in common with the delay circuit 5100 included.
  • the read address bus signal 3210-2-1 is commonly connected by a delay circuit 5100 included in each of the element channel circuits 5000-11, 5000-21,..., 5000-m1 arranged in the same column. Yes. Further, the signal is commonly connected to a delay circuit 5100 included in the element channel circuit 5000 in the corresponding column of the sub-array beamformers 4000-12 and 4000-M2 located in the same column.
  • m row write address bus signals 3310 are arranged for the subarray beamformer 4000 and traverse a plurality of subarray beamformers 4000 located in the same row of the subarray beamformer unit in the row direction. ing.
  • the delay circuits 5100 included in each of the element channel circuits 5000 located in the same row (1 to m) in the subarray beamformer 4000 are connected in common by the row write address bus signal 3310.
  • the row direction delay sequencer 3300 that outputs the write address information to the row write address bus signal 3310 collects and outputs m row write address bus signals 3310 as shown in FIG. Has been placed.
  • n read address bus signals 3210 are arranged for the sub-array beamformer 4000, and vertically traverse a plurality of sub-array beamformers 4000 located in the same column of the sub-beamformer unit in the column direction.
  • the delay circuits 5100 included in each of the element channel circuits 5000 located in the same column (1 to n) in the sub-array beamformer 4000 are commonly connected by a column read address bus signal 3210.
  • a column direction delay sequencer 3200 that outputs read address information to the column read address bus signal 3210 aggregates n column read address bus signals 3210 and is arranged in units of columns of the sub-beamformer.
  • the signal line 3130-2-2 for passing the transmission signal is commonly connected to all the m ⁇ n element channel circuits 5000-11 to 5000-mn.
  • the reception signals after the delay of the delay circuit 5100 included in the element channel circuit 5000 are added by the element channel charge signal output circuit 5500, and the signal line 3410-22 which is the addition output is connected to one reception cable driver 3400-22. ing.
  • the delay circuit 5100 includes K capacitors 9020 connected in parallel, and a write selection switch 9010 and a read selection switch 9030 arranged for each capacitor 9020. Yes.
  • the input of the delay circuit 5100 includes the signal line 3130 of the output of the transmission signal level shifter 3120 at the time of transmission, the input switch 53 for selecting the output of the element channel reception circuit 5400 at the time of reception, and the element channel transmission circuit 5200 at the time of transmission.
  • An output switch 55 for outputting a delayed output and a delayed output at the time of receiving the delayed received signal 5110 to the element channel charge signal output circuit 5500;
  • An element channel transmission / reception separation circuit 5300, an element channel reception circuit 5400, and an element channel charge signal output circuit 5500 are provided.
  • the K capacitors 9020-1 to 9020 -K of the delay circuit 5100 are written to and read from, and the transmission signal received via the signal line 3130 is delayed during transmission, and the reception signal of the transducer 2111 is delayed by a predetermined amount during reception. Since the configuration to be performed is as described in the first embodiment, description thereof is omitted here, but these signal paths are linked with the input switch 53 and the output switch 55 during transmission and reception. Realize with.
  • the element channel transmission circuit 5200 receives the transmission signal after a minute delay read from the capacitor 9020 by the output switch 55 and amplifies the power by boosting the transmission signal to a high voltage to generate the vibrator driving signal 5220.
  • the element drive signal (transmission signal) 5220 is output to the vibrator 2111 via the transmission / reception separation circuit 5300.
  • the vibrator 2111 that has received the element drive signal 5220 generates pulse vibrations when mechanical strain is induced in a piezoelectric body composed of a built-in polarized ferroelectric material or the like, and the vibrator 2111 generates a pulse vibration. Irradiate ultrasonic energy inside.
  • the energy of the irradiated ultrasonic wave generates a backscattered wave at a location where the acoustic impedance changes inside the subject 1300, and again applies pressure to the vibrator 2111 with a time delay depending on the sound speed and its spatial position. Induces weak mechanical strain. As a result, the fluctuation of the polarization charge is input to the transmission / reception separation circuit 5300 via the signal line 5310 as a reception signal.
  • the transmission / reception separation circuit 5300 connects the signal line 5310 as an input of the element channel reception circuit 5400 in accordance with the reception start time after transmission.
  • the element channel receiving circuit 5400 performs impedance conversion, signal amplitude amplification, and signal band limitation on the received signal.
  • the output of the element channel receiving circuit 5400 is delayed by a predetermined minute delay amount by the operations of the K capacitors 9020, the write selection switch 9010 and the read selection switch 9030 constituting the delay circuit 5100.
  • the delayed reception signal 5110 is delivered to the element channel charge signal output circuit 5500 via the output switch 55.
  • the configuration of the element channel charge signal output circuit 5500 will be described in detail later.
  • the system controller 3000 includes a communication controller 3060, a row inclination / column inclination controller 3040, a transmission signal generation sequencer 3050, an inclination memory 3042, and a transmission condition memory 3052.
  • the system controller 3000 forms the main body communication bus 3010 using the transceiver 1023 in the in-probe beamformer IC2000.
  • the communication controller 3060 transmits / receives control information such as transmission conditions to / from the outside (main body 1110) of the in-probe beamformer IC2000. Specifically, the communication controller 3060 performs communication packet reception decoding and transmission packet encoding.
  • the communication controller 3060 generates transmission signals such as transmission delay amount information, transmission waveform information, and reception delay amount information from the main body 1110 via the main body communication bus 3010 and transmits and receives received signals before transmission / reception of ultrasonic waves. Information necessary for phase addition is received and transferred to the transmission signal generation sequencer 3050 and the row inclination / column inclination controller 3040 via buses 3012 and 3011.
  • the transmission signal generation sequencer 3050 stores in the transmission condition memory 3052 the delay amount information, transmission waveform information, etc. of the transmission signal received from the main body 1110 side and delivered for each sub-beamformer. When transmitting ultrasonic waves, these pieces of information are read from the transmission condition memory 3052, a transmission waveform is constructed, and a delay time of the transmission signal is set. In addition, transmission start / end commands and all transmission completion notification signals are generated for each of the full array transmission beamformers 3100-1 to 3100-N. The generated signal is transferred to the full array transmission beam formers 3100-1 to 3100-N via the bus 3102. Full array transmission beamformers 3100-1 to 3100 -N generate transmission signals 3100 delayed for each subarray beamformer 4000, convert them by transmission signal level shifter 3120, and output them to subarray beamformer 4000.
  • the transmission signal generation sequencer 3050 arbitrates according to its own operation.
  • Row slope and column tilt controller 3040 received from the main body 1110 side, the control information and, 1 ⁇ n row of the read address information j F of a change in the 1 ⁇ m row write address information i F "row slope"
  • the control information of “row tilt” which is a change is stored in the tilt memory 3042.
  • the row inclination / column inclination controller 3040 accesses the inclination memory 3042 via the bus 3041, and reads the stored information.
  • Row slope and column tilt controller 3040 uses the read "row slope" control information, for each row delay sequencer 3300-1 ⁇ 3300-M, the write address information i F set, change timing of "row slope” Generate and send notification signals.
  • the row slope and column tilt controller 3040 uses the read "column tilt” control information, for each column delay sequencer 3200-1 ⁇ 3200-N, the read address information j F setting "column tilting" A change timing notification signal is generated and transmitted.
  • the row inclination / column inclination controller 3040 also generates and outputs an address cycle length control and a cycle start / end command set in common for the row direction delay sequencer 3300 and the column direction delay sequencer 3200.
  • the address circulation length means that the row direction delay sequencer 3300 and the column direction delay sequencer 3200 are sequentially connected to the K write selection switches 9010 and the read selection switch 9030 of the delay circuit 5100 at time intervals tc as shown in FIG.
  • the address circulation length is K.
  • the row inclination / column inclination controller 3040 sets the address circulation length.
  • the circulation starts when the row direction delay sequencer 3300, refers to the timing of starting the output of the write address information i F.
  • the end command is a timing at which the row direction delay sequencer 3300 stops outputting the write address information.
  • the column-direction delay sequencer 3200 delays the write address information i F from the start of output by a predetermined delay amount Tdp, starts to output the read address information j F , and stops outputting the write address information from the predetermined delay amount Tdp.
  • the output of the read address information is stopped with a delay. As a result, a signal delayed by a predetermined time can be output.
  • the row tilt / column tilt controller 3040 arbitrates according to its own operation.
  • the ultrasonic wave transmission / reception operation is performed as follows.
  • a co-ordinate controller 1130 in the main body 1110 transmits a transmission waveform, delay control information, and transmission synchronization necessary for the next transmission / reception via the system interface 1160 before transmission / reception of ultrasonic waves. Send and receive information and other packets. These pieces of information are stored in the transmission condition memory 3052 and the inclination memory 3042.
  • the transmission clock frequency of the main body communication bus 3010 is about 20 to 100 megahertz, and the time allowed for this communication is usually about 10 to 30 microseconds in order to avoid mixing system noise during the ultrasonic reception period.
  • the transmission signal generation sequencer 3050 constructs a transmission waveform based on information stored in the transmission condition memory 3052 and sets a transmission delay time. In addition, a transmission start / end command and a signal of all transmission completion notification are generated. Then, these are transmitted to the full array transmission beam formers 3100-1 to 3100-N to control them. Full array transmission beamformers 3100-1 to 3100-N generate transmission signal waveforms with different transmission delays for each subarray beamformer 4000 based on the received signals, and a simultaneous transmission start command is received by broadcast communication. Wait until
  • the row tilt / column tilt controller 3040 While the full array transmit beamformer 3100 is generating a transmission signal, the row tilt / column tilt controller 3040 generates a command for setting the write address information i F based on the stored information in the tilt memory 3042, and outputs M commands. It passes to the row direction delay sequencer 3300 and waits. Similarly, the N column delay sequencer 3200, passes the command to set such a read address information j F, waits. The row direction delay sequencer 3300 sets the write start address i F for each of the m row delay circuits 5100. Similar column delay sequencer 3200 sets the start address j F read every delay circuits 5100-n. Then, it waits until transmission starts.
  • the full array transmission beamformer 3100 When the transmission start signal is output from the row inclination / column inclination controller 3040 and the transmission signal generation sequencer 3050, the full array transmission beamformer 3100 generates a waveform of the transmission signal delayed by a predetermined delay amount for each subarray beamformer 4000. Generate and output. Row delay sequencer 3300, a write start address i F the write selection switch 9010 of the delay circuit 5100 outputs a switch-on signal at a predetermined interval tc sequentially switch the circulating length (e.g. K) (write select switch 9010 -K), the process returns to the write selection switch 9010-1 and repeats outputting the switch-on signal.
  • the circulating length e.g. K
  • the column delay sequencer 3200 repeats the operation to output the switch-on signal at a predetermined interval tc from the read start address j F sequentially read select switch 9030 of the delay circuit 5100 in a circular length (e.g., K).
  • the change of the write address information i F to be output to the delay circuit 5100 included in the element channel circuit 5000 of the first row to the m-th row of the subarray beam former 4000 "row slope" is different for each sub-array beamformer 4000 .
  • the “column inclination” is different for each subarray beamformer 4000.
  • the transmission signal delayed for each sub-beamformer 4000 is delivered by the signal line 3130, and the delay circuit 5100 delays the transmission signal by a predetermined minute delay amount and outputs it to the transducer 2111.
  • the ultrasonic wave delayed by a desired delay amount is transmitted toward a desired transmission focal point.
  • the transmission signal output end of all full array transmission beamformers 3100 is transmitted to the transmission signal generation sequencer 3050.
  • the transmission signal generation sequencer 3050 notifies the row inclination / column inclination controller 3040 of the end of transmission.
  • the row inclination / column inclination controller 3040 ends the delay of the transmission signal (stops the switch-on signal), and starts setting a minute delay time for reception.
  • Row slope and column tilt controller 3040 reads the stored information such as the small delay time for during the reception period from the inclined memory 3042, generates a command for setting such a write address information i F, M-number of row delay sequencer To 3300. Similarly, to generate a command for setting such a read address information j F, and outputs to the N column delay sequencer 3200.
  • the row direction delay sequencer 3300 sets the write start address i F for each delay circuit 5100 and stands by. Similar column delay sequencer 3200 waits sets the read start address j F for each delay circuit 5100.
  • the row inclination / column inclination controller 3040 outputs a reception start signal. With the start of reception, the reception signal of the transducer 2111 reaches the write selection switch 9010 via the element channel reception circuit 5400 and the input switch 54.
  • the row direction delay sequencer 3300 and the column direction delay sequencer 3200 sequentially output a switch-on signal from the set write start address i F and read start address j F at a predetermined timing at a time interval tc, and circulate all at once. Start.
  • a reception signal delayed by a predetermined minute delay amount by each delay circuit 5100 is output via the element channel charge signal output circuit 5500 and added by the reception cable driver 3400 for each sub-array beamformer 4000. Thereby, a phasing signal for each sub-array beamformer 4000 is obtained.
  • the phasing signal for each sub-array beamformer 4000 is transferred to the main body 1110 via the reception analog signal cable 1012, and the main beamformer 1150 adds the signals by delaying them by a predetermined delay amount.
  • a phasing signal similar to that obtained when a desired delay amount is given can be obtained.
  • the row tilt / column tilt controller 3040 at the time of reception changes the first delay amount and the second delay amount and sequentially changes the position of the reception focus in order to obtain an image (dynamic focus).
  • this is called a dynamic delay changing operation. That is, in order to incline the delay amount corresponding to a certain reception focal point, the delay amount is set to the subarray beamformer 4000 with a predetermined row inclination and column inclination, and a phasing signal for each subarray beamformer 4000 is obtained.
  • the delay circuit 5100 after setting the write start address i F, by setting the first delay amount by circulating the increasing synchronism with sequential address number (number i of the write selection switch 9010-i) to a clock
  • the first delay The signal is delayed by a delay amount obtained by adding the amount and the second delay amount. Therefore, when the reception focus is changed, it is necessary to change the write start address i F and the read start address j F different from the previous reception focus.
  • the capacitor 9020 to which the signal to be delayed is not written at the time of change is read by turning on the read selection switch 9030-j, or A phenomenon may occur in which the write selection switch 9010-i is turned on and data is written twice to the capacitor 9020 from which no signal is read. If such a phenomenon occurs when the reception focus is switched, the continuity of the delayed signal is lost.
  • the delay signal is changed by gradually changing the row inclination and the column inclination by a predetermined amount. To prevent lack of continuity. This will be further described below.
  • the row inclination / column inclination controller 3040 sequentially compares the count value of the clock counter from the start of reception with the change time information of the row direction delay sequencer 3300 and the column direction delay sequencer 3200 stored in the inclination memory 3042.
  • the M-row row-direction delay sequencer 3300 and the N-column column-direction delay sequencer 3200 are selected according to a predetermined order, and a command to change the row tilt and column tilt is sent to the bus 3320. Respectively.
  • the M row direction delay sequencers 3300 and the N column direction delay sequencers 3200 always hold the current row inclination and column inclination identification information, and the row inclination and the column inclination are determined in advance based on the inclination change command. Change gradually with the amount of change. Also, the held identification information of the delayed tilt state is updated.
  • the M ⁇ N subarray beamformers 4000-11, 4000-12,..., 4000-MN include a delay circuit 5100 in each of the m ⁇ n element channel circuits 5000.
  • the delay circuit 5100 is shown in different rectangular lengths in accordance with the magnitude of the delay amount set by the write start address i F and the read start address j F (fine delay amount).
  • the element channel charge signal output circuit 5500 includes an analog signal charge capacitor that uses two signal charges alternately as described later, two rectangles are drawn in an overlapping manner. Since the element channel reception circuit 5400 and the reception cable driver 3400 have an amplification function, they are indicated by triangles. Between the reception cable driver 3400 in the probe 1000 and the reception front-end circuit 1143 in the main body 1110, a reception analog signal cable 1012, a probe connector plug 1021, a connector receptacle 1121, as shown in FIG. Although there is a transmission / reception separation circuit 1142, it is not shown in FIG.
  • FIG. 7 a set of an element channel receiving circuit 5400, a delay circuit 5100, and an element channel charge signal output circuit 5500 arranged in the first row of the sub-array beamformer 4000-11 is drawn vertically. Below that, the groups of the 2nd to m-th lines are drawn respectively. The position of the left end of the horizontally long rectangle indicating the magnitude of the delay amount of the delay circuit 5100 is aligned on a common dot-and-dash line, which conceptually indicates that the reference of the minute delay amount is aligned at the common time. Show. Further, for each row, a broken line having the same inclination connecting the right ends of the horizontally long rectangles indicates the column inclination SLR.
  • the inclination amount (inclination) of the column inclination SLR is constant from the first line to the m-th line. Further, the delay amount of the delay circuit 5100 in the m-th row is larger than that in the first row indicates that it is set by the gradient SLW (first delay amount) at the time of writing.
  • the reference of the delay amount is the delay circuit 5100 (5100-11) included in the element channel circuit 5000-11 at the upper left corner of the sub beamformer 4000.
  • the center position of the subarray beamformer 4000 is set. Is the reference for the delay amount.
  • the central position of the sub-beamformer 4000 is used as a reference, and the time interval between the write address and the read address is always constant (the delay amount does not change in the time axis direction) at the reference position.
  • the selection position of the row write address and the selection position of the column read address can be easily grasped in terms of control. Note that when the value of m and the value of n are even, there is no transducer 2111 corresponding to the center position or the delay circuit 5100 corresponding thereto, but in this case also, the center position between the adjacent transducers 2111 is assumed to be virtual. Standard.
  • the reference delay amount (row reference delay) at the center position for each row is shown as lengths TD-1, TD-2,..., TD-m in FIG.
  • the row reference delay TD increases as the row number increases due to the write slope SLW.
  • the writing inclination SLW and the reading inclination SLR are set on the basis of the center position of m rows ⁇ n columns.
  • the outputs of M ⁇ N subarray beamformers 4000-11, 4000-21,..., 4000-MN are in one-to-one correspondence with reception front-end circuits 1143-11, 1143-21,. And is input to the main beamformer 1150 in parallel.
  • the main beamformer 1150 includes at least a main body delay circuit 1154-11, 1154-21,..., 1154-MN and an integration circuit 1153 that sums the delay signal outputs to obtain a phasing addition signal.
  • An output (phasing addition signal) 1151 of the integrating circuit 1153 is input to the operation display system.
  • the delay amount of the main body delay circuit 1154 is conceptually illustrated by the length from the left end to the right end of the illustrated rectangle, and a broken line connecting the right ends is the main body delay wavefront 1152.
  • the main beamformer 1150 of the main body 1110 again delays and adds the phasing addition output signal that has been subbeamformed by the subarray beamformer 4000 of the in-probe beamformer IC2000, thereby receiving and scanning the ultrasonic beam 1200. Is done.
  • the delay circuit 5100 in FIG. 9 includes the K capacitors 9020, the write selection switch 9010, and the read selection switch 9030.
  • the corresponding write selection switch 9010 and read selection switch 9030 are referred to as a unit capacitor memory 5101 because they can be regarded as one capacitor memory.
  • One delay circuit 5100 includes K unit capacitor memories 5101.
  • FIGS. 8A to 8F show signal writing and reading to the K unit capacitor memories 5101 in one delay circuit 5100.
  • FIG. 8 (a) shows K unit capacitor memories 5101-1, 5101-2,..., 5101- (K-2),.
  • the bus signal 3310 indicates that the signal is written to the unit capacitor memory 5101-1. This can be regarded as a drawing that simply represents the delay circuit 5100 depicted in FIG. 9 by rotating the drawing 90 degrees to the right.
  • a column read address bus signal 3210 indicated by a solid line arrow 8111 indicates that a signal is read from the unit capacitor memory 5101- (K-3).
  • FIG. 8 shows a case where the delay time is increased by one clock on the write side by the dynamic delay changing operation at the stage of returning to FIG. 8A after circulating as shown in FIG. 8A and FIG. 8B.
  • a description will be given using (c).
  • the delay time is increased by one clock, as described in the first embodiment, it is necessary to increase the first write address i F by 1, so the arrow 8102 is skipped after FIG. It is necessary to select the arrow 8103 and write it to the unit capacitor memory 5101-3.
  • the unit capacitor memory 5101-4 is charged.
  • the unit capacitor memory 5101- (K-1) is selected at a position 8312 next to 8311.
  • the writing position advances one position ahead of the previous circulation, and the delay difference between writing and reading increases by one.
  • the dynamic delay change operation when reducing one clock delay in the writing side, it is necessary to reduce one write address i F. Therefore, after FIG. 8A, in the same clock cycle as FIG. 8B, the place to be charged at the write position 8201 remains at the arrow 8401 as shown in FIG. 5101-1 is charged with signal charges at different times over two consecutive cycles.
  • FIG. 8D the arrow 8401 is drawn thick because the same arrow is selected in two consecutive cycles.
  • the reading position is an arrow 8411 as in FIG.
  • the unit capacitor memory 5101-2 is charged.
  • the unit capacitor memory 5101- (K-1) indicated by an arrow 8412 is selected.
  • the write side position is delayed by one from the fixed cycle, and the delay difference between write and read is reduced by one, so that the delay amount is reduced by one clock.
  • FIG. 8E shows a case where the delay time is increased by one clock in the read side operation in the dynamic delay change operation.
  • FIG. 8F shows a case where the delay amount is decreased by one clock on the reading side in the dynamic delay changing operation.
  • the signal charge should be read from the unit capacitor memory 5101- (K-2) as indicated by the arrow 8211 in FIG. 8 (b). Reading is performed from the unit capacitor memory 5101- (K-1) by an arrow 8611.
  • a write position arrow 8601 is the same as the write position arrow 8201 in FIG. In this process, one read position is skipped, and therefore one step advances from the fixed cycle, and the delay difference between writing and reading decreases by one, so that the delay amount can be reduced by one clock.
  • the two unit capacitor memories 5101 are charged simultaneously at the same time as in the case of FIG. Discontinuous operations such as charging for two cycles, discharging two consecutive cycles from the same unit capacitor memory 5101, and skipping the unit capacitor memory 5101 are included. Therefore, it is desirable to prevent these transitions from occurring simultaneously during the reception operation of the subarray beamformer 4000.
  • the element channel charge signal output circuit 5500 in the delay circuit 5100 includes two signal charge capacities (hereinafter referred to as adder capacitors) 5502 and 5505 arranged in parallel, and switches 5501 and 5504 arranged on the input side thereof, respectively. , And switches 5503 and 5506 respectively disposed on the output side.
  • the received phasing signal from the delay circuit 5100 is input to switches 5501 and 5504 by an output switch 55 (not shown).
  • the two adder capacitors 5502 and 5505 are alternately and alternately written and read.
  • the read signal is output from the signal line 3410.
  • the charge of the capacitor 9020-1 of the unit capacitor memory 5101-1 of the delay memory 5100 is charged by the buffer 9040 to the adder capacitor 5502 through the path 9102 by turning on the switch 5501.
  • the charge of the capacitor 9020-K of the unit capacitor memory 5101-K of the delay memory 5100 is charged by the buffer 9040 to the adder capacitor 5502 through the path 9105 by turning on the switch 5501.
  • the charge of the adder capacitor 5505 of the element channel circuits 5000-11, 5000-mn is connected to the same signal line 3410 in the paths 9103 and 9106 by turning on the switch 5506, so that the subarray It shows that charge addition occurs between other device channel charge signal output circuits 5500 in the beamformer.
  • the two adder capacitors 5502 and 5505 are alternately alternated so that the delayed received signal 5110 is not continuously charged / discharged to the same adder capacitors 5502 and 5505 in the same period.
  • the delayed received signals before and after the change of the delay amount can be distributed to the two adder capacitors 5502 and 5505, and sequentially processed at a predetermined timing without the read operation and the add operation penetrating.
  • the write selection switch 9010 and the read selection switch 9030 in a conductive state have a conduction impedance Zon such as an on-resistance of the MOSFET.
  • the delayed received signal 5110 of the delay circuit 5100 is charged (sampled) into the adder capacitor 5502 according to the designation of the first alternating signal 5507 of the element channel charge signal output circuit 5500.
  • the signal charge held in the adder capacitor 5505 charged in the previous system clock cycle (hold operation) is output from the signal line 3410 when the second readout switch 5506 is turned on.
  • Fig. 10 is used to conceptually explain the influence of the time constant during charging and holding.
  • the system clock signal 10010 a period between times t1 and t2 corresponds to one cycle period.
  • the voltage VCLK of the system clock signal is at a logic circuit signal level (for example, about 1.8 volts) and is a reference signal for logic operation of the internal row write address bus signal 3310.
  • the voltage VSW1 of the switch drive signals 10020S and 10020D for driving the write selection switch 9010-1 is 0, the switch is turned on, and the switch is released when VSWON is turned on.
  • the voltage VSW2 of the switch drive signals 10030S and 10030D for driving the write selection switch 9010-2 is 0 when the switch is turned on, and the switch is released when VSWON is set.
  • VSW1 and VSW2 are at the MOS level (for example, about 5V).
  • Part of the row write address bus signal 3310 is level-shifted to generate switch drive signals 10020S, 10020D, 10020S, and 10020D.
  • the switch drive signals 10020S and 10030S are used when only the unit capacitor memory 5101-1 is charged (when there is no dynamic delay change).
  • the switch drive signals 10020D and 10030D when the unit capacitor memories 5101-1 and 5101-3 are charged simultaneously (when dynamic delay is changed) are 10020D and 10030D. In these signals, the switch becomes conductive at time t1sw, and the switch is released at time t2sw.
  • the received signal voltage waveforms 10040S and 10020D of the signal voltage VCAP of the unit capacitor memory 5101-1 start to be charged at time t1cap due to conduction of the switch, and are charged at time t2cap when the switch is released.
  • the received signal voltage waveform 10040S reaches the voltage amplitude VS at the time when the switch is released (the start of the hold operation), and shows a state in which a slight voltage drop occurs due to leakage during the hold period after time t2cap.
  • the received signal voltage waveform 10040D reaches the voltage amplitude VD at the time when the switch is released (the start of the hold operation), and shows a state in which a slight voltage drop is caused by leakage during the hold period after time t2cap.
  • the voltage amplitude VS can be reached by the time constant ⁇ 11, whereas in the received signal voltage waveform 10040D, the MOS switch is released when the voltage amplitude VD is reached by the larger time constant ⁇ MN ( Thus, it can be seen that the same voltage cannot be reached.
  • the voltage drop shown in FIG. 10 is caused by writing to the two unit capacitor memories 5101 at the same time, but it is within the allowable range. However, it is desirable to avoid writing to three or more unit capacitor memories 5101 at the same time because a further voltage drop occurs.
  • the change in the row inclination and the column inclination is the change in the delay amount within one clock, as shown below. Change it step by step. This will be described below with reference to the drawings.
  • the K unit capacitor memories 5101-i in the second to fourth rows indicate the delay circuits 5100 of the element channel circuits 5000-21, 5000-31, and 5000-41.
  • two-letter symbols gu, fu, fd, gd for identifying each line are assigned.
  • the row symbols gu, fu, fd, and gd correspond to the row write address bus signals 3310-2-1, 3310-2-2, 3310-2-3, and 3310-2-4 in FIG. 4, respectively. Yes.
  • one square lattice for each row is drawn by a thick solid line.
  • a thick solid square lattice 11030 indicates that a writing position is selected for the row.
  • the delay and advance of the write position numbers 1 to K are antisymmetrical with (gu, gd) and (fu, fd) as a pair, centering on the center position (reference position) in the column direction.
  • the write address is selected so that
  • one vertical down arrow symbol is attached to the upper side of the 4 row ⁇ K column grid.
  • the write reference position 11010 moves to a position where the write number increases by 1 as the row inclination in FIGS. 11 to 13 proceeds from E1 ⁇ E2 ⁇ ... ⁇ E15, and when it reaches K, it returns to 1 and circulates again.
  • the auxiliary line 11020 is a straight line that facilitates understanding of the writing inclination (row inclination) SLW.
  • the auxiliary line 11020 passes through a point 11021 which is the center position of the four rows, that is, between the fu and fd rows and the center of the square lattice of the column of the writing reference position.
  • the row slope is changed from E1 to E15 by the dynamic delay changing operation
  • the row slope is changed stepwise for each clock as shown in E1 to E15 of FIGS. . Accordingly, the change in the delay amount in each delay circuit 5100 can be made within one clock described with reference to FIG. 8, so that the voltage drop or the like of the capacitor 51-i can be kept within an allowable range.
  • the row inclination E1 is above all the write position numbers 1, and the same number 1 is shown at the same time for the row arrangement. In this state, it is assumed that the writing gradient SLW is zero. As shown in FIGS. 11 to 13, the auxiliary line is gradually inclined from the vertical as the row inclination advances from E1 ⁇ E2 ⁇ ... ⁇ E15.
  • a numerical value of 4 rows ⁇ 2 columns is written on the left side of each of the 4 rows ⁇ K columns grid of the row inclinations E1, E2,.
  • the numerical values shown in the first column 311 from the left are numerical values indicating how many rows the center position of each row is separated from the center of the m row width. Specifically, the gu line is -1.5 lines, the fu line is -0.5 lines, the fd line is 0.5 lines, and the gd line is 1.5 lines away.
  • the numerical values in the second column 312 from the left indicate how many write selection positions (positive integers) or delays (negative integers) indicated by the thick solid square grid in each row with respect to the write reference position.
  • the row slope E2 in FIG. 11 indicates that the gu row is advanced by 1 (1), the gd row is delayed by 1 ( ⁇ 1), and the fu and fd rows are neither advanced nor delayed with respect to the writing reference position.
  • the writing slope SLW is defined as a linear slope when the value of the second row is assigned to the first regression line without an intercept with respect to the value of the first row. For example, it can be easily seen that the write slope SLW is ⁇ 2 in the row slope E5 having no error from the regression line.
  • the white triangle symbol 11040 ( ⁇ ) moves the selection position forward by two to shift to the next row inclination. It shows that. This indicates that the shift operation of FIG. 8A to FIG. 8C is performed in the delay circuit 5100 in the row so that the movement of the write position number is increased 2 instead of the normal increase 1.
  • a black triangle symbol 11050 ( ⁇ ) indicates that the selected position is not moved in order to shift to the next row inclination. This indicates that the shift operation of FIG. 8B to FIG. 8D is performed in the delay circuit 5100 in the row so that the movement of the write position number is reduced to 1 instead of normal increase 1.
  • FIG. 15 illustrates column tilt delay states A6 to A10
  • FIG. 16 illustrates column tilt delay states A11 to A15.
  • the square lattice 14000 conceptually shows the positions of K capacitors 5101 included in the delay circuit 5100, as in FIG. 2, ..., K are written as horizontal scales at the bottom of 5 rows x K columns.
  • two-letter symbols cu, bu, ac, bd, and cd for identifying each of the five lines from the top are assigned in the left vertical direction. If the row symbols cu, bu, ac, bd, cd are associated with FIG.
  • the column direction delay sequencer 3200 performs a selection operation in which (cu, cd) and (bu, bd) are paired and the delay and advance are antisymmetric with respect to the center of the row where the reading position number is the symbol ac.
  • a thick solid square lattice 14030 is drawn at one readout position number for each row in the square lattice 14000.
  • a thick solid square grid 14030 indicates that the readout position is selected for that row.
  • one vertical down arrow symbol is attached to the upper side of the 5 ⁇ K grid. This indicates the read position number of the column that the column direction delay sequencer 3200 uses as a reference for the delay in the current system clock cycle, and is hereinafter referred to as a read reference position 14010.
  • the reading reference position 14010 moves to a position where the reading number increases by one as the row inclination in FIGS. 14 to 16 progresses from A1 ⁇ A2 ⁇ ... ⁇ A15.
  • the auxiliary line 14020 is a straight line that facilitates understanding of the readout slope SLR.
  • the auxiliary line 14020 is drawn so as to pass through a point which is the center position of the five rows, that is, the center of the ac row and the center of the square lattice of the column of the readout reference position.
  • the column tilt delay state A1 it is above the read position number 1, and the same number 1 is shown at the same time for the row arrangement. In this state, it is assumed that the read slope SLR is zero.
  • the auxiliary line becomes a line segment gradually inclined from the vertical.
  • a numerical value of 5 rows ⁇ 2 columns is written on the left side of each of the 5 rows ⁇ K columns of the column tilt delay states A1, A2,.
  • the numerical value in the first column from the left is a numerical value indicating how many rows are separated from the center of the width of n rows at the center position of each row.
  • the cu line is -2
  • the bu line is -1
  • the ac line is 0,
  • the bd line is 1
  • the cd line is 2 lines apart.
  • the numbers in the second column from the left indicate how many write selection positions indicated by the thick solid square lattice 14030 in each row are advanced (positive integer) or delayed (negative integer) with respect to the write reference position 14010. .
  • the readout slope SLR is defined as a linear slope when the value in the second row is assigned to the primary regression line without an intercept with respect to the value in the first row. For example, in the column slope delay state A4 with no error from the regression line, it can be easily seen that the readout slope SLR is -1.
  • the white triangle symbol 14050 ( ⁇ ) has two selection positions for transition to the next column tilt delay state. Indicates to move forward. This indicates that the delay circuit 5100 in the column performs the transition operation from FIG. 8A to FIG. 8F to shift the reading position number to increase 2 instead of normal increase 1.
  • a black triangle symbol 14040 ( ⁇ ) indicates that the selected position is not moved in order to transit to the next column tilt delay state. This indicates that the delay circuit 5100 in the row performs the transition operation from FIG. 8B to FIG. 8E and sets the movement of the read position number to decrease 1 instead of normal increase 1.
  • white triangle symbol 14050 and black triangle symbol 14040 are inversely increased or decreased with respect to the center position of five rows, that is, the middle position of ac row.
  • These white triangle symbol 14050 and black triangle symbol 14040 are not attached to the center ac row, and are attached to one of the combinations (bu, bd) and (cu, cd).
  • the combinations do not always appear alternately.
  • the row slopes A3 and A4 in FIG. 14 both change to the next state with a combination of (cu, cd), but are set to (bu, bd) in A5.
  • the writing slope SLW and the reading slope SLR are obtained by linear regression (regression line). There is a shift in the position of the capacitor 51-i with respect to the linear regression, and there is a standard error of the shift.
  • FIG. 17 shows the relationship between the write slope SLW and the standard error when the row slope E1 ⁇ E2 ⁇ ... ⁇ E15.
  • FIG. 18 shows the relationship between the read slope SLR and the standard error in the case of the column slope delay state A1 ⁇ A2 ⁇ ... ⁇ A15.
  • Each plot value is appended with a numerical value of 15 rows and 2 columns on the left side of the graph.
  • the row inclinations at which the standard error is 0 are E1, E5, E9, and E13, and the standard error of about 0.95 at maximum varies in other states. If only those states in which the standard error is 0 are selected, the write gradient SLW can only realize gradient states with relatively coarse intervals of 0, ⁇ 2, ⁇ 4, ⁇ 6,.
  • the column tilt delay states in which the standard error is 0 are A1, A4, A7, A10, and A13, and the standard error of about 0.73 at maximum varies in other states. . If only those states in which the standard error is 0 are selected, the readout slope SLR can only realize slope states with relatively coarse intervals of 0, 1, 2, 3, 4,.
  • the standard error becomes 0 In such a state alone, a transition is made between inclined states with relatively coarse intervals. Further, the transition between the states where these standard errors are 0 is the designated position as seen in the transition from the row slope E1 to E5 in FIG. 11 and the transition from the column slope delay state A1 to A4 in FIG. The transition is to change three or more, or the selected position is increased or decreased in a plurality of pairs at the same time.
  • the selected position number is delayed by the selection state transition. It is possible to simplify the configuration of the circuit of the row direction delay sequencer 3300 and the column direction delay sequencer 3200 by increasing only 0, increasing 1 not to change, and increasing 2 to advance. Further, it is most advantageous from the aspect of behavior in which the time constant of the analog circuit as exemplified in FIGS. 9 and 10 varies in a specific system cycle.
  • the write reference position must jump by 4 at a time in the row direction delay sequencer 3300.
  • an increase of 7 is required for gu.
  • An operation of charging and writing to seven consecutive capacitors 5101 that has a total capacity of seven times in total is required.
  • a transition without a position increase for delaying the selected position number and a transition with a position increase of 2 or more for advancement give a discontinuous disturbance to the received signal, so only one pair of combinations is changed at a time. Constraints are very advantageous to reduce discontinuous analog signal disturbances that occur in a particular system cycle of the phasing output across the two-dimensional array.
  • the control method of the row direction delay sequencer 3300 and the column direction delay sequencer 3200 is not obvious, and the dynamic delay amount changing operation of the element delay circuit 5100 is performed.
  • 11 to 13 and the column slope delay states in FIGS. 14 to 16 cannot be arbitrarily set in order to realize the most desirable analog circuit configuration. It is desirable to provide a clear restriction in order to increase or decrease the dynamic delay amount one by one.
  • the increase / decrease of the dynamic delay amount is allowed in a plurality of pairs, the maximum width of the discontinuity of the analog characteristics that becomes discontinuous increases.
  • the smallest disturbance in analog characteristics is caused by 2 ⁇ N ⁇ n row-direction delay sequencers 3300 in a pair of rows in a system clock cycle in which a dynamic delay amount changing operation is performed, or This occurs when only one of the column direction delay sequencers 3200 causes a discontinuous operation in the 2 ⁇ M ⁇ m element delay circuits 5100 in a pair of columns.
  • the largest disturbance in analog characteristics occurs when discontinuous operations occur simultaneously in all M ⁇ m ⁇ N ⁇ n element delay circuits 5100 when both MN are even.
  • the matrix slope delay controller 3040 in FIG. 6 controls the row slope delay bus signal 3320 so that only one of the M row direction delay sequencers 3300 is 2 in a pair of rows in one system cycle. Only the ⁇ N ⁇ n element delay circuits 5100 are configured to allow a dynamic write delay amount changing operation simultaneously. Similarly, the matrix ramp delay controller 3040 selects only one of the N column direction delay sequencers 3200 by controlling the column ramp delay bus signal 3220 without selecting any of the M row direction delay sequencers 3300. Only 2 ⁇ M ⁇ m element delay circuits 5100 in a pair of columns are allowed to perform dynamic read delay amount changing operation simultaneously in a system cycle.
  • the system clock signal SCK has a waveform 19000 and a clock cycle Tskk.
  • the write selection synchronization signals WS-1, WS-2,..., WS-M and the write delay update permission signal WT-1, in order of M row direction delay sequencers 3300-1, 3300-2,. WT-2,..., WT-M are input.
  • the row direction delay sequencer 3300 changes the write slope SLW when the write selection synchronization signal WS and the write delay update permission signal WT are simultaneously permitted.
  • the write selection synchronization signals RS-1, RS-2,..., RS-N and the read delay update permission signal RT in the order of the N column direction delay sequencers 3200-1, 3200-2,. ⁇ 1, RT-2,..., RT-N are input.
  • the column direction delay sequencer 3200 changes the read slope SLR when the read selection synchronization signal RS and the read delay update enable signal RT are simultaneously enabled.
  • the selection permission of the write selection synchronization signal WS occurs exclusively during the M cycle period in the order of pulses 19010-1, 19010-2,..., 19010-M, and the selection permission of the read selection synchronization signal RS continues to be a pulse.
  • 19011-1, 19011-2,..., 19011-N occur exclusively during the N cycle period.
  • These series of (M + N) cycles are repeated to generate pulses 19020-1, 19020-2,..., 19020-M, pulses 19021-1, 19021-2,.
  • pulses 19010-1, 19010-2, ..., 19010-M, 19020-1, 19020-2, ..., 19020-M of the write delay update permission signal WT are read selection synchronization signals.
  • Pulses 19111-1, 19111-2,..., 19111-N, 19121-1, 1911-2,..., 19121-N of the read delay update permission signal RT can be generated in synchronization with the RS, but are indicated by broken lines.
  • Some of the pulses 19110-2, 19110-M, 19111-1, 19120-1, 19120-2, 19121-2, 19121-N indicate a state in which the write delay update is not permitted.
  • the matrix gradient delay controller 3040 acquires the sign of increase / decrease of the write gradient SLW and the initial gradient state information at the start time from the gradient memory 3042 before starting reception, and distributes the information to the M row direction delay sequencers 3300. For example, if the initial inclination state of a certain row direction delay sequencer 3300 is the same writing inclination SLW as (E3) in FIG. 11, the difference in the position of each row is maintained after proceeding from (E1) ⁇ (E2) ⁇ (E3). Continue K-1 cycle circulation and wait until reception starts. Similarly, the read / write sign information of the increase / decrease of the read slope SLR and the initial slope state information at the start time are acquired from the slope memory 3042 and distributed to the N column direction delay sequencers 3200.
  • the initial inclination state of the column direction delay sequencer 3200 is the same readout inclination SLR as (A8) in FIG. 15, after proceeding from (A1) ⁇ (A2),. While maintaining the difference, the K-6 cycle is advanced to wait until the reception starts.
  • the dynamic delay change after the start of reception is, for example, when the sign information of increase / decrease of the write slope SLW distributed at the start of reception by a certain row direction delay sequencer 3300 is negative and the write delay update permission signal WT is input. Assume that the current row inclination is in a state as shown in FIG. 20 (E3-11-DEC). When the write selection synchronization signal WS and the write delay update enable signal WT are simultaneously enabled, the write slope SLW is instructed to decrease and a transition to (E4-12) occurs.
  • This transition is in the white triangle symbols 11040 ( ⁇ ) and ⁇ fd, 11> in ⁇ fu, 11> when the position designation of the square lattice is indicated by ⁇ row symbol, position number> in (E3-11-DEC). Transition is performed by performing the dynamic delay update operation only at the black triangle symbol 11050 ((). Similarly, if the sign information of the increase / decrease in the write gradient SLW distributed at the start of reception is positive, the write gradient SLW is instructed to increase, and ⁇ gd, (E3-11-INC) Transition to (E2-12) is made by performing the dynamic delay update operation only for the white triangle symbol 11040 ( ⁇ ) in 9> and the black triangle symbol 11050 (() in ⁇ gu, 13>.
  • the write inclination SLW is increased while the write reference position 11010 is increased depending on whether the delay increase / decrease operation is assigned. Increase or decrease. Such a transition is the same when the column direction delay sequencer 3200 increases or decreases the read slope SLR.
  • the write delay amount change in a specific sub beamformer row or the read delay amount change in a specific subformer column occurs in a time division of (M + N) system clock cycles in accordance with a predetermined selection order of M rows and N columns.
  • M + N the number of sub beamformer rows and N columns.
  • the row direction delay sequencer 3300 and the column direction delay sequencer 3200 basically write and read out all the unit capacitor memories 5101-1 to 5101-K when the circulation cycle is K, that is, Used to circulate each address.
  • K Used to circulate each address.
  • the delay circuit 5100 includes K unit capacitor memories 5101 which are analog circuits arranged on a plane, and these include electrostatic balances due to differences in parasitic impedances due to wiring paths and element layouts. There are differences in characteristics. Strictly speaking, due to a slight difference in the electrostatic balance characteristics of these K unit capacitor memories 5101, a difference in frequency characteristics occurs.
  • hold signal charge retention
  • circulation of complex weights at the time of writing the input to the delay circuit 5100 ... we6, we7, ..., we14, we1, we2, ..., we14, we1, we2, ..., we14, we1, we2, ... we5 ... and complex weight cycles at the time of reading, ... re9, re10, ..., re14, re1, re2, ..., re14, re1, re2, ..., re14, re1, re2, ..., re8 ...
  • the instantaneous frequency characteristic of the received signal at each time differs depending on the combination. That is, similarly, with 14 samples as a cycle ...
  • the influence of the product of random complex weights caused by the difference in frequency characteristics of the unit capacitor memory 5101 is controlled.
  • a numerical calculation program was used to simulate the difference in the appearance of spurious components on the frequency spectrum for a continuous sine wave signal with a constant frequency. An example is shown in FIGS.
  • FIG. 23 (1) is a plot of the value of the length 32 amplitude error variable vector AmpErr used in the execution of the calculation program.
  • FIG. 23B is a plot of the length 32 phase error variable vector PhErr used in the execution of the program of FIG. These are randomly generated.
  • the delay circuit 5100 has a system clock frequency of 36 megahertz, and the signal to be delayed is a continuous sine wave signal of 2.25 megahertz.
  • this sine wave signal is delayed using the 14 unit capacitor memories 5101 every about 27.7 nanoseconds which is the system clock period, the amplitude error variable vector AmpErr and the amplitude error variable vector AmpErr with respect to the amplitude.
  • the first to fourteenth elements are cyclically multiplied, and the first to fourteenth elements of the phase error variable vector PhErr are cyclically added to the phase.
  • the number of points of the waveform is 512 points.
  • FIG. 23 (4) shows the amplitude relative to the amplitude when the same continuous sine wave signal is delayed by the delay circuit 5100 using the 16 unit capacitor memories 5101 at the same system clock frequency as FIG. 23 (3).
  • a result obtained by circulating and multiplying the first to sixteenth elements of the error variable vector AmpErr amplitude error variable vector AmpErr and circulating and adding the first to sixteenth elements of the phase error variable vector PhErr to the phase is shown.
  • the number of points of the waveform is also 512 points.
  • FIG. 24 (1) shows an amplitude spectrum obtained by subjecting the waveform of FIG. 23 (3) to discrete Fourier transform.
  • FIG. 24 (2) shows an amplitude spectrum obtained by subjecting the waveform of FIG. 23 (4) to discrete Fourier transform.
  • 13 spurious peaks 24002, 24003,..., 24014 are generated in addition to the spectrum peak 24001 of the 2.25 MHz signal to be delayed.
  • the bandwidth capable of securing a 60 dB spurious-free dynamic range (SFDR) is about 2 megahertz, but at 70 dB, almost the spectrum peak of the signal to be delayed is secured. You can see that it was not done.
  • SFDR spurious-free dynamic range
  • FIG. 24 (2) in which the circulation length is slightly increased by 2 and 16 capacitors 51 are circulation cycles, in addition to the peak 24101 of the signal spectrum of 2.25 MHz to be delayed, there are 7 spurious signals. Only peaks 24102, 24103,..., 24008 have occurred. In the vicinity of the peak 24101 of the spectrum of the signal to be delayed, a spurious free dynamic range (SFDR) close to ⁇ 350 dB can be secured with a bandwidth of about 4 MHz.
  • SFDR spurious free dynamic range
  • the delay circuit 5100 has a control function that can change the number k (circulation cycle) of the capacitors 51 used for writing / reading a signal to be delayed in the row direction delay sequencer 3300 and the column direction delay sequencer 3200.
  • a harmonic relationship can be generated between the received signal frequency and the system clock frequency, and a spurious free dynamic range (SFDR) and a frequency band that can be secured can be sufficiently obtained.
  • SFDR spurious free dynamic range
  • CW ultrasonic continuous wave
  • Doppler measurement a value obtained by dividing the frequency of the continuous wave output by the full array transmission beamformers 3100-1 to 3100-N in FIG.
  • SFDR spurious-free dynamic range
  • the k value may be set by a user operation, or a function for automatically obtaining and setting the optimum k value by calculation can be arranged in the probe 1000 or the main body 1110. is there.
  • the sub-array beamformer 4000 that appropriately gives a delay time to each channel (vibrator 2111) and obtains a large delay time while suppressing the circuit scale is arranged in the probe 1000. can do.
  • the beamformer IC2000 in the probe can be manufactured as an analog / digital mixed IC under a high-voltage analog IC process with a small number of metal wiring layers and wirings, and a large delay amount can be obtained.
  • a large number of charge region devices (unit capacitor memory 5101) can be selectively driven.
  • the latest wiring rule of an analog process suitable for efficiently constructing an analog circuit that handles medical ultrasonic signals of several megahertz to several tens of megahertz has a wiring rule width of about 90 to 500 nanometers.
  • the transmission beamformer of the main unit when used to generate a delayed transmission signal and the sub-beamformer in the probe is driven, the analog output of the main unit is sampled due to a slight time difference from the reference clock.
  • an ultrasonic signal transmitted a plurality of times is likely to fluctuate between transmissions.
  • transmission and reception must be switched in order to transmit a transmission signal and a reception signal through a coaxial cable connecting the probe and the main body.
  • the transmission signal generation unit is arranged in the probe 1000, such a problem does not occur, driving stability is high, and transmission / reception switching is unnecessary.
  • the frequency characteristics and dynamic range of the cable can be optimized and designed only for the received signal.
  • the circuit and the main body including the sub beam former in the probe It is desirable to reduce the amount of information transferred between other systems. Also from this viewpoint, it is advantageous from the viewpoint of information compression to perform dynamic focus processing in units of vertical and horizontal sub-beamformers as in the present embodiment.
  • the selection operation of the write / read position of a plurality of delay circuits which are analog circuits can be controlled by dividing them into symmetrical subsets regularly in a spatial cycle. For this reason, it is possible to perform dynamic focus processing with a small amount of information, efficiently and with reduced temporal and spatial grating lobes.
  • the delay circuit 5100 of the sub-array beamformer 4000 includes means for changing the number (cycle period length) of charge region elements (unit capacitor memory 5101) used for writing / reading. Signal errors caused by differences in frequency characteristics can be suppressed.
  • Column direction delay amount setting unit (column inclination delay sub-sequencer, column direction delay sequencer), 3210 ... (second) signal line (column read address bus signal), 3300: Row direction delay amount setting unit (row slope delay sub-sequencer, row direction delay sequencer , 3310 (first) signal line (row write address bus signal), 3400 ... reception cable driver, 4000 ... group (subarray beamformer), 5100 ... delay circuit, 5101 ... charge region element (unit capacitor memory), 9010 ... First switch (write selection switch), 9030... Second switch (read selection switch).

Abstract

遅延回路の複数のキャパシタ（電荷蓄積領域）を少ない信号線数で制御することのできるサブビームフォーマを提供する。　超音波探触子は、２次元に配列された複数の振動子と、複数の振動子にそれぞれ接続された遅延回路および遅延回路に遅延量を設定する複数の信号線が搭載された基板とを内蔵する。遅延回路は、それぞれ、第１遅延量と第２遅延量を設定可能な構成であって、第１遅延量と第２遅延量を合算した遅延量だけ信号を遅延させる。複数の遅延回路は、複数のグループに分けられ、グループごとに行方向および列方向に配列して基板上に搭載され、同一の行に並んだ遅延回路には共通の第１遅延量が、同一の列に並んだ遅延回路に共通の第２遅延量が、それぞれ信号線によって設定される。

Description

超音波撮像装置、および、超音波探触子
　本発明は、被検体に超音波探触子から超音波を送信し、被検体内で反射した超音波を超音波探触子により受信し、被検体内の内部構造を画像化する超音波撮像装置に関する技術である。
　超音波撮像技術とは、超音波（聞くことを意図しない音波、一般的には２０ｋＨｚ以上の高周波数の音波）を用いて人体をはじめとする被検体の内部を非侵襲的に画像化する技術である。例えば、医用超音波撮像装置は、超音波探触子から送信走査線に沿って超音波ビームを被検体の体内に向けて送信し、体内からのエコー信号を超音波探触子で再び受信する。受信走査線上の複数の受信焦点ごとに、超音波探触子の得た複数の受信信号を仮定した音速と反射体と超音波探触子の幾何的位置関係に応じて遅延あるいは位相回転して加算した信号を生成することにより、干渉による信号の強弱が生まれる。この出力を検波し輝度信号に変換したものを画像処理部が走査変換することによって超音波画像が生成される。
　超音波探触子には、複数の超音波振動子（電気音響変換素子）が内蔵されており、超音波信号の送受信を行う。超音波探触子は、送信時には、各素子のチャンネルに適切な遅延時間を与えることによって送信焦点にフォーカスされた超音波ビームを作り出すことができる。また、受信時には、各チャネルの受信信号に与える遅延時間を変え、遅延後の受信信号を加算することで、所望の受信焦点にフォーカスされた信号を作り出すことができる。送信焦点、受信焦点を移動させることにより、撮像領域全体の信号を取得でき、この信号を用いて超音波画像が生成される。このように、各チャンネルに遅延時間を与え、ある方向に送受信信号を偏向したり、点にフォーカスする処理を行う回路は、ビームフォーマあるいは整相回路などと呼ばれている。
　超音波探触子内の振動子は1次元配列するものは６４～２５６素子程度、２次元配列するものは１０００～１００００素子程度のアレイを成す。多数ある素子を互いに近傍となる集合に分け、所定数のチャンネル数のサブアレイにまとめることにより、全チャンネル数よりも少ないサブアレイを設定し、超音波信号の遅延処理を２段階に行う構成が提案されている（特許文献１）。この技術では、超音波探触子内に複数のサブビームフォーマを配置して、本体内にメインビームフォーマを配置する。受信においては複数のサブビームフォーマはそれぞれ、対応するサブアレイ内の複数のチャネルの受信信号を遅延処理して加算した後、超音波探触子と本体とを接続するケーブルを介してメインビームフォーマに送出する。メインビームフォーマは、複数のサブビームフォーマから受け取った信号を遅延処理して加算することにより、受信焦点にフォーカスした信号を得る。また、特許文献２にもサブビームフォーマとメインビームフォーマを備えた装置が開示されている。
　特許文献３には、アナログ信号を遅延量可変で遅延させる回路として、サンプルホールド手段と、これに接続された複数のキャパシタメモリ回路とを用いる回路が開示されている。キャパシタメモリ回路は、キャパシタと、キャパシタの前段に配置された書き込み（電荷充電）スイッチと、後段に配置された読み出し（電荷放電）スイッチとを含むサンプルホールド手段で実現される。複数のキャパシタメモリ回路は、並列接続されている。この遅延回路は、特定のキャパシタメモリ回路において書き込みスイッチ駆動パルスの時刻と読み出しスイッチ駆動パルスの時刻に差を設けることによって遅延量を可変に調整することができる。また、書き込みを行う第一のキャパシタメモリ回路および読みだしを行う第二のキャパシタメモリ回路を順序選択することにより、連続的に信号電荷を遅延処理することができる。
特開２００９０１０７０４２３号公報 米国特許題６０１３０３２号明細書 特開昭６２－１２３８１９号公報
　検査の効率化や情報の空間３次元化への要求から、立体的に等時性の高い超音波画像を短時間で生成するために超音波探触子を構成する超音波振動子の配列を２次元とした高速な電子走査撮像が特に循環器分野で求められている。超音波振動子の配列を２次元配列としたマトリクスアレイ（２次元アレイ探触子）は、チャンネル数が数千チャンネル程度になる。しかしながら、超音波探触子を手で持って機敏に操作できるようにするためには、超音波探触子と本体とを接続する極細同軸ケーブルの束は軽量でフレキシブルでなければならず、実用的操作性を保てる最大本数には限界（およそ数百本）があり、チャンネル数が６４～１２８程度の従来の１次元アレイ探触子のように、２次元アレイ探触子の数千チャンネルのすべてを本体装置に直接接続することは難しい。そのため、特許文献１，２のように複数のサブビームフォーマを超音波探触子内に配置し、サブアレイ内の複数のチャンネルの遅延および加算処理した後の信号をケーブルで伝送し、本体のメインビームフォーマに受け渡す構成が望ましい。これにより、本体のメインビームフォーマへ接続する信号線数を減らすことが可能となる。
　しかしながら、チャンネル数が数千チャンネル程度の２次元アレイ探触子は、超音波探触子内に配置するサブビームフォーマの数も多くなり、検査者が片手で掌握できるコンパクトな形状が要求される探触子ハウジングの中にサブビームフォーマ回路機能を汎用部品で実装することが難しくなる。そのため、およそ送信のために±４０～±１００ボルト程度の超音波素子駆動電圧を発生する高圧アナログ回路とアナログ遅延回路、制御論理回路を同時搭載したＩＣ（集積回路）が必要になる。この時、高圧アナログＩＣ回路プロセスに応じた少ない配線層数（４～６層程度）で、複数のサブビームフォーマを集積することが望まれる。
　一つのサブビームフォーマは、信号処理経路中にありチャンネル数と同数の遅延回路、遅延回路に遅延量を設定する制御回路、遅延回路と制御回路とを接続する信号線、および、遅延回路で遅延後の信号を加算して出力する加算回路を少なくとも含む。遅延回路をキャパシタメモリ回路を用いて電荷領域処理構成で実現する場合、浅部を撮像したい場合や、探触子真下方向に対して走査線を大きく偏向した範囲を撮像する場合に必要な遅延時間を確保するためには、一つのチャンネルに対応する遅延回路に１６～６４個程度のキャパシタとそれに付随するスイッチを配置する必要がある。各キャパシタには、それぞれ書き込みスイッチと読み出しスイッチが必要であり、各スイッチを制御するための信号線も必要になる。このような遅延回路を、各チャンネルごとに完全独立に備えるサブビームフォーマでは、遅延回路、制御回路、制御回路と接続する信号線の布線面積が割合的に大きくなる場合があり、数千チャンネル程度を集積したＩＣで超音波探触子内で超音波振動子近傍に配置可能なサイズで実現することは困難である。
　電気的な信号対雑音比を改善するために遅延回路の面積を確保し、遅延回路に遅延量を設定するディジタル論理回路である制御回路とアナログ遅延回路とを分離し、遅延回路と制御回路とを接続する信号線の面積ができるだけ少なくなるよう、多数のサブビームフォーマを集積可能な回路構成の開発が必要である。
　本発明は、遅延回路の複数のキャパシタメモリを少ない信号線数で制御することのできるサブビームフォーマを備えた超音波撮像装置を提供することを目的とする。
　本発明の超音波撮像装置は、２次元に配列された複数の超音波振動子と、複数の超音波振動子にそれぞれ信号処理経路中で接続された遅延回路および遅延回路に遅延量を設定する制御回路、遅延回路と制御回路とを接続する複数の信号線が集積されたＩＣ基板とを内蔵する探触子を有する。遅延回路は、それぞれ、第１遅延量と第２遅延量を設定可能な構成であって、第１遅延量と第２遅延量を合算した遅延量だけ信号を遅延させる。複数の遅延回路は、複数のグループに分けられ、グループごとに行方向および列方向に配列してＩＣ基板上に搭載され、同一の行に並んだ遅延回路には共通の第１遅延量が、同一の列に並んだ遅延回路に共通の第２遅延量が、それぞれ信号線によって設定される。
　本発明は、遅延回路を行方向・列方向に配列したことにより、行方向に共通の第１遅延量、列方向に共通の第２遅延量をそれぞれ信号線により設定できるため、少ない信号線数で遅延量を制御することができる。
第１実施形態の超音波診断装置１１００の斜視図。 第１実施形態の超音波診断装置１１００のブロック図。 第１実施形態のＩＣの回路構成を示すブロック図。 サブアレイビームフォーマ４０００の回路構成を示すブロック図。 素子チャンネル回路５０００の構成を示すブロック図。 図３のシステムコントローラ３０００の構成を示すブロック図。 サブアレイビームフォーマ４０００とメインビームフォーマ１１５０の構成を示すブロック図。 （ａ）～（ｆ）は、ダイナミック遅延変更動作時に、信号を書き込まれるキャパシタと、読み出されるキャパシタを示す説明図。 図５の遅延回路５１００と素子チャネル電荷信号出力回路５５００の構成をサブアレイの対角素子２つに対応する部分で示す回路図。 同時に２つのキャパシタに信号を書き込んだ場合の電圧降下を示す説明図。 （Ｅ１）～（Ｅ５）は行傾斜を段階的に変化させる動作を示す説明図。 （Ｅ６）～（Ｅ１０）は行傾斜を段階的に変化させる動作を示す説明図。 （Ｅ１１）～（Ｅ１５）は行傾斜を段階的に変化させる動作を示す説明図。 （Ａ１）～（Ａ５）は列傾斜を段階的に変化させる動作を示す説明図。 （Ａ６）～（Ａ１０）は列傾斜を段階的に変化させる動作を示す説明図。 （Ａ１１）～（Ａ１５）は列傾斜を段階的に変化させる動作を示す説明図。 一次回帰（回帰直線）の行傾斜と、選択されたキャパシタの位置との標準偏差を示すグラフ。 一次回帰（回帰直線）の列傾斜と、選択されたキャパシタの位置との標準偏差を示すグラフ。 行列傾斜遅延コントローラ３０４０の選択的動作を示す説明図。 ダイナミック遅延更新動作を示す説明図。 キャパシタの総数Ｋよりも少ない数ｋのキャパシタを用いる場合の選択されるキャパシタの位置を示す説明図。 遅延回路５１００への入力の書き込み時点の複素数の重みおよび読み出し時点の複素数の重みが循環することを示す説明図。 書き込みおよび読み出しのキャパシタの数（循環周期）が１４個および１６個の場合の、信号波形（３）、（４）とその計算に用いた誤差パターン（１）、（２）をそれぞれ示すグラフ。 （１）および（２）は、図２３（３）および（４）の波形を、離散フーリエ変換した振幅スペクトルを示すグラフ。 第１実施形態および第２の実施形態のＩＣの回路構成を示すブロック図。 サブアレイビームフォーマ４０００に設定された微小遅延量の例を示す説明図。
　本発明の一実施形態について説明する。
　＜＜第１の実施形態＞＞
　本発明の第１の実施形態の超音波撮像装置について図面を用いて説明する。
　図１に示すように、第１の実施形態の超音波撮像装置(以下、超音波診断装置と呼ぶ）１１００は、超音波探触子１０００を備えている。図２～図５に示すように、超音波探触子１０００は、振動子２１１１の複数が２次元に配列された振動子アレイ２１００と、振動子２１１１とそれぞれ信号処理経路中に接続された遅延回路５１００（図５参照）と、遅延回路５１００にそれぞれ遅延量を設定する複数の信号線３２１０，３３１０とを内蔵する。すなわち、遅延回路５１００は、振動子２１１１と１対１に具備され、振動子２１１１に受け渡す送信信号、および、振動子２１１１の受信した受信信号をそれぞれ遅延処理する。複数の遅延回路５１００および信号線３２１０、３３１０は、探触子内ビームフォーマＩＣ（基板）２０００内に搭載されている。
　遅延回路５１００は、第１遅延量と第２遅延量を設定可能な構成であり、第１遅延量と第２遅延量を合算した遅延量だけ送信信号および受信信号を遅延させる。遅延回路５１００の詳しい構成については後述する。
　遅延回路５１００を含む素子チャンネル回路５０００は、複数のグループ（以下、サブアレイビームフォーマと呼ぶ）４０００に分けられ（図３、図４参照）、サブアレイビームフォーマ４０００ごとに行方向（横方向）および列方向（縦方向）に配列して探触子内ビームフォーマＩＣ２０００上に搭載されている。
　図４に示すように、一つのサブアレイビームフォーマ４０００内の、遅延回路５１００を含む素子チャンネル回路５０００は、行ごとおよび列ごとに、信号線３３１０，３２１０によって遅延量が設定される。すなわち、図４および図５に示すように、同一の行に並んだ素子チャンネル回路５０００内の遅延回路５１００には信号線（以下、行書き込みアドレスバス信号とよぶ）３３１０によって共通の第１遅延量が設定される。また、同一の列に並んだ素子チャンネル回路５０００の遅延回路５１００には信号線（以下、列読み出しアドレスバス信号とよぶ）３２１０によって共通の第２遅延量が設定される。遅延回路５１００は、設定された第１遅延量と第２遅延量を合算した遅延量だけ信号を遅延させる。行書き込みおよび列読み出しアドレスバス信号３３１０、３２１０にはそれぞれ行方向遅延量設定部（以下、行傾斜遅延サブシーケンサ）３３００および列方向遅延量設定部（以下、列傾斜遅延サブシーケンサ）３２００が接続され、遅延量を設定するための信号が受け渡される。隣合うサブアレイビームフォーマ４０００同士は、図３に示すように、行書き込みおよび列読み出しアドレスバス信号３３１０，３２１０で相互に接続されていてもよいし、図２５のように、サブアレイビームフォーマ４０００同士は共通接続されておらず、サブアレイビームフォーマ４０００がそれぞれの行書き込みおよび列読み出しアドレスバス信号３３１０，３２１０によって行傾斜遅延サブシーケンサ３３００および列傾斜遅延サブシーケンサ３２００に直接接続する構成も可能である。
　このように、振動子２１１１ごとに配置された遅延回路５１００を、複数のサブアレイビームフォーマ４０００に分けて、行方向および列方向に配列し、行ごとおよび列ごとに共通の遅延量を設定する構成にしたことにより、行ごとおよび列ごとに信号線を配置すればよく、一つの遅延回路５１００ごとに信号線を配置する場合よりも少ない数の信号線で遅延量を設定することができる。しかも、遅延回路５１００が、第１遅延量と第２遅延量を合算した遅延量だけ信号を遅延させることにより、第１遅延量と第２遅延量の組み合わせで遅延量を設定できるため、少ない信号線数で、複数種類の遅延量を設定することができる。
　図４を用いてさらに説明すると、行書き込みおよび列読み出しアドレスバス信号３３１０，３２１０のうち行方向の行書き込みアドレスバス信号３３１０は、サブアレイビームフォーマ４０００内の行ごとに配置される。行書き込みアドレスバス信号３３１０は、その行に並んだ素子チャンネル回路５０００内の遅延回路５１００に共通に接続されて第１遅延量を設定する。列方向の列読み出しアドレスバス信号３２１０は、サブアレイビームフォーマ４０００の列ごとに配置される。列読み出しアドレスバス信号３２１０は、列に並んだ素子チャンネル回路５０００内の遅延回路５１００に共通に接続されて第２遅延量を設定する。
　このとき、各サブアレイビームフォーマ４０００内の遅延回路５１００の行方向および列方向の配列は、その遅延回路５１００が接続されている振動子２１１１の２次元の配列（振動子サブアレイ２１１０）に対応していることが望ましい。２次元配列された振動子２１１１の振動子アレイ２１００においては、複数の振動子２１１１のうち送信焦点に最も近い振動子には大きな遅延量が、送信焦点から最も遠い振動子には小さな遅延量が設定され、その間の領域に位置する振動子は、送信焦点からの距離に応じて徐々に遅延量が変化するように設定される。そのため、一つのサブアレイ２１１０の複数の振動子２１１１の遅延量は、一つの端部の振動子２１１１からその対角にある振動子２１１１に向かって徐々に変化するか、または行方向または列方向に沿って変化する。このように、サブアレイ２１１０内の振動子２１１１の遅延量が変化する分布は、サブアレイビームフォーマ４０００の行ごとおよび列ごとに共通の遅延量を設定し、両遅延量を合算する構成によって設定することが可能である。よって、サブアレイビームフォーマ４０００内の遅延回路５１００の配列は、遅延回路５１００が接続されている振動子２１１１の２次元の配列（サブアレイ２１１０）に対応していることが望ましい。
　＜送信ビームフォーミング＞
　本実施形態では、図３のように、超音波探触子１０００の内部に、送信信号生成部（以下、フルアレイ送信ビームフォーマ）３１００を配置する。
　フルアレイ送信ビームフォーマ３１００は、送信焦点からサブアレイ２１１０までの距離に応じた、サブアレイビームフォーマ４０００単位（サブアレイ２１１０単位）の遅延量を含む送信信号を生成し、図３のようにサブアレイビームフォーマ４０００ごとに出力する。
　行傾斜遅延サブシーケンサ３３００および列傾斜遅延サブシーケンサ３２００は、サブアレイビームフォーマ４０００の各遅延回路５１００に、送信焦点からの距離に応じた振動子２１１１ごとの遅延量から、サブアレイ２１１０（サブアレイビームフォーマ４０００）単位の遅延量を差し引いた、振動子２１１１（遅延回路５１００）ごとの遅延量を、各サブアレイビームフォーマ４０００の遅延回路５１００に設定する。これにより、サブアレイビームフォーマ４０００の遅延量は、一つの端部の振動子２１１１（たとえば図４の２１１１―１１）からその対角にある振動子２１１１（たとえば図４の２１１１―ｍｎ）に向かって増減変化する遅延量、または、行方向または列方向に沿って増減変化する遅延量となる。
　サブアレイビームフォーマ４０００を構成する素子チャンネル回路５０００内の遅延回路５１００は、フルアレイ送信ビームフォーマ３１００から入力した、サブアレイ２１１０ごとの遅延を受けた送信信号を、さらに振動子２１１１ごとの微小遅延量だけ遅延させる。この２段階に遅延された信号を元に各振動子２１１１の送信信号が駆動される。これにより、各振動子２１１１が駆動される送信信号の遅延量の分布は、各振動子と送信焦点の距離に応じた分布になる。よって、振動子アレイ２１００の各振動子から所定の送信焦点をもつ超音波ビームを送信することができる。
　このように、超音波探触子１０００内に配置されたフルアレイ送信ビームフォーマ３１００が、予めサブアレイビームフォーマ４０００（サブアレイ２１１０）ごとに送信時の焦点に応じて遅延させた送信信号を生成することにより、サブアレイビームフォーマ４０００を構成する複数の遅延回路５１００は、それぞれ微小な遅延量ずつ送信信号を遅延させればよく、遅延回路５１００の遅延量の変化幅を低減することができる。
　また、本実施形態では、超音波探触子１０００内で送信信号を生成することができるため、本体１１１０で送信信号を生成して、ケーブル１０１０によって送信信号を超音波探触子１０００まで伝送する必要がない。したがって、ケーブル１０１０を低耐圧化、ならびに、ケーブル１０１０における送信信号へのノイズ混入を防止できるほか、図２おける送信受信分離回路１１４２を常に受信状態に固定でき、送信・受信の間の過渡応答を考慮した切り替え制御を行う必要がないため、送信から受信への切り替え過渡応答による受信無効期間を短縮できる利点がある。また、探触子内ビームフォーマＩＣ２０００内の受信ケーブルドライバ３４００側に送信受信分離回路を設ける必要が無くなる。
　＜受信ビームフォーミング＞
　振動子２１１１から送信された超音波ビームの波動は、被検体により反射や散乱等されることにより、再び振動子２１１１に到達し、振動子２１１１によって受信される。振動子２１１１は、受信した超音波を電気信号（受信信号）に変換し、振動子２１１１ごとの受信信号経路上で接続されている遅延回路５１００に受け渡す。
　行傾斜遅延サブシーケンサ３３００および列傾斜遅延サブシーケンサ３２００は、受信焦点と振動子との距離に応じた遅延量から、受信焦点とサブアレイ２１１０の中心との距離に応じた遅延量を差し引き、所定の正オフセット量を加えた遅延量を、サブアレイビームフォーマ４０００の各遅延回路に設定する。各サブアレイビームフォーマ４０００（サブアレイ２１１０）の遅延回路５１００は、設定された遅延量で、受信信号を所定の受信焦点に対応した遅延量で遅延させる。遅延量は、サブアレイビームフォーマ４０００（サブアレイ２１１０）ごとに見ると、送信ビームフォーミングの場合と同じように一つの端部の振動子２１１１（たとえば図４の２１１１―１１）からその対角にある振動子２１１１（たとえば図４の２１１１―ｍｎ）に向かって増減変化する遅延量、または、列方向または行方向に沿って増減変化する遅延量となっている。
　図７のように、サブアレイビームフォーマ４０００には、サブアレイビームフォーマ４０００を構成する複数の遅延回路５１００が遅延させた受信信号を相補遅延する素子チャネル電荷信号出力回路５５００の出力側をサブアレイビームフォーマ４０００ごとに加算する結線（図４の場合は、結線３４１０―２２の４０００―２２内での全ての素子チャンネル回路５０００出力の共通接続構造）３４１０が搭載されている。これにより、そのサブアレイビームフォーマ４０００に複数の振動子２１１１の受信信号を所定の受信焦点について整相加算した整相加算信号が得られる。
　サブアレイ２１１０に対応するサブアレイビームフォーマ４０００は、整相加算信号をケーブル１０１０を介して、本体１１１０に出力する。本体１１１０内の受信ビームフォーマ１１５０（図７参照）では、サブアレイ２１１０と受信焦点との距離に応じた遅延量で、サブアレイ２１１０（サブアレイビームフォーマ４０００）ごとの整相加算信号をさらに遅延させた後、加算する。これにより、振動子２１１１ごとに受信焦点に応じて振動子２１１１の受信信号を遅延させた後加算を施した場合と同様の整相加算信号を得ることができる。
　したがって、異なる位置の複数の受信焦点について、それぞれ整相加算信号を得て、検波・走査変換などの信号処理を施すことにより、被検体の超音波画像を生成することができる。
　＜遅延回路の構成＞
　つぎに、遅延回路５１００の構成例について説明する。図９のように、一つの遅延回路５１００は、並列に接続されたＫ個のキャパシタ９０２０－１～９０２０－Ｋと、Ｋ個のキャパシタ９０２０－１～９０２０－Ｋごとに、キャパシタ９０２０－１～９０２０－Ｋの一側および他側にそれぞれ配置された第1スイッチ（以下、書き込み選択スイッチ）９０１０－１～９０１０－Ｋおよび第２スイッチ（以下、読み出し選択スイッチ）９０３０－１～９０３０－Ｋを有する。図９では、図示を容易にするため、一部のスイッチの図示を省略しているが、実際には例えばＫ＝１６～６４の範囲内の所定数のキャパシタ９０２０－１～９０２０－Ｋが並列に接続される。したがって、一つの遅延回路５１００には、それぞれＫ個のキャパシタ９０２０－１～９０２０－Ｋと、書き込み選択スイッチ９０１０－１～９０１０－Ｋと、読み出し選択スイッチ９０３０－１～９０３０－Ｋが配置される。
　一つの遅延回路５１００に対して、キャパシタ９０２０－１～９０２０－Ｋと同数のＫ本の行書き込みアドレスバス信号３３１０－１～３３１０－Ｋと、Ｋ本の列読み出しアドレスバス信号３２１０－１～Ｋが接続される。Ｋ本の行書き込みアドレスバス信号３３１０－１～３３１０－Ｋは、Ｋ個の書き込み選択スイッチ９０１０－１～９０１０－Ｋにそれぞれ接続されている。Ｋ本の列読み出しアドレスバス信号３２１０は、Ｋ個の読み出し選択スイッチ９０３０－１～９０３０－Ｋにそれぞれ接続されている。具体的には、Ｋ本の行書き込みアドレスバス信号３３１０のうちｉ番目（１≦ｉ≦Ｋの整数）の書き込みアドレスバス信号３３１０－ｉは、並列に接続されたキャパシタ９０２０－１～９０２０－Ｋのうちｉ番目のキャパシタ９０２０－ｉの書き込み選択スイッチ９０１０－ｉに接続され、その開閉を制御する。同様に、Ｋ本の列読み出しアドレスバス信号３２１０のうちｊ番目（１≦ｊ≦Ｋの整数）の読み出しアドレスバス信号３２１０－ｊは、並列に接続されたキャパシタ９０２０－１～９０２０－Ｋのうちｊ番目のキャパシタ９０２０－ｊの読み出し選択スイッチ９０３０－ｉに接続され、その開閉を制御する。
　Ｋ本の行書き込みアドレスバス信号３３１０のうちｉ番目（１≦ｉ≦Ｋの整数）のアドレスバス信号３３１０－ｉは、行方向に並んだ複数の遅延回路５１００のそれぞれｉ番目のキャパシタ９０２０－ｉの書き込み選択スイッチ９０１０－ｉに共通に接続されている。よって、行書き込みアドレスバス信号３３１０－ｉの信号により、サブアレイビームフォーマ４０００内の同一の行に位置するすべての遅延回路５１００のｉ番目の書き込み選択スイッチ９０１０－ｉを同時に開閉することができる。これにより、同一行にｎ個並べられた遅延回路５１００の書き込み選択スイッチ９０１０－ｉを一組（Ｋ本）の行書き込みアドレスバス信号３３１０－１～３３１０－Ｋの信号により開閉することができる。
　また、Ｋ本の列読み出しアドレスバス信号３２１０のうちｊ番目（１≦ｊ≦Ｋの整数）のアドレスバス信号３３２０－ｊは、列方向にｍ個並べられた遅延回路５１００にそれぞれＫ個ずつ含まれるキャパシタのうち、それぞれｊ番目のキャパシタ９０２０－ｊの読み出し選択スイッチ９０３０－ｊに共通に接続されている。よって、列読み出しアドレスバス信号３２１０－ｊの信号により、サブアレイビームフォーマ４０００内の同一の列に位置するすべての遅延回路５１００のｊ番目の第１スイッチ９０３０－ｊを同時に開閉することができる。これにより、同一列にｍ個並べられた遅延回路５１００の列読み出し選択スイッチ９０３０－ｊをひと組の列読み出しアドレスバス信号３２１０－１～３３２０－Ｋの信号により開閉することができる。
　なお、ここでは、行書き込みアドレスバス信号３３１０が書き込み選択スイッチ９０１０に、列読み出しアドレスバス信号３２１０が読み出し選択スイッチ９０３０に接続されている場合について説明するが、行書き込みアドレスバス信号３３１０が読み出し選択スイッチ９０３０に、列読み出しアドレスバス信号３２１０が書き込み選択スイッチ９０１０に接続されている構成にすることも可能である。
　図３、図２５のように、行傾斜遅延サブシーケンサ３３００は、Ｋ本の行書き込みアドレスバス信号３３１０を構成する書き込みアドレスバス信号３３１０－１～３３１０－Ｋに順番に所定の時間間隔ｔｃで、所定時間だけ閉にする信号を出力し、Ｋ番目の書き込みアドレスバス信号３３１０－Ｋまで閉信号を出力したならば、先頭の１番目の書き込みアドレスバス信号３３１０－１に戻って順に閉信号を出力する動作を繰り返し行う。これにより、閉信号を受けた書き込みアドレスバス信号３３１０－１～３３１０－Ｋは、その信号線が接続されている書き込み選択スイッチ９０１０－１～９０１０－Ｋを閉じ、その時点で遅延回路５１００に入力している遅延させるべき信号の電荷は、閉信号を受けた書き込みアドレスバス信号３３１０－１～３３１０－Ｋが接続されているキャパシタ９０２０－１～９０２０－Ｋに「格納」（以後、「充電」もしくは「書き込み」ともいう）される。
　一方、列傾斜遅延サブシーケンサ３２００は、Ｋ本の列読み出しアドレスバス信号３２１０－１～３２１０－Ｋに所定の時間間隔ｔｃで順に、所定時間だけ閉にする信号を出力し、Ｋ番目のアドレスバス信号３２１０－Ｋまで閉信号を出力したならば、先頭の１番目のアドレスバス信号３２１０－１に戻って順に閉信号を出力する動作を繰り返し行う。これにより、閉信号を受けた列読み出しアドレスバス信号３２１０－１～３２１０－Ｋは、接続されている読み出し選択スイッチ９０３０－１～９０３０－Ｋを閉じ、閉じた読み出し選択スイッチ９０３０－１～９０３０－Ｋが接続されているキャパシタ９０２０－１～９０２０－Ｋに格納されている電荷を「出力」（以降、「放電」もしくは「読み出し」ともいう）させる。出力された信号は、送信時には振動子２１１１を駆動する信号となり、受信時にはサブアレイビームフォーマ４０００内の全てが加算されて受信ケーブルドライバ３４００の入力となる。
　なお、列傾斜遅延サブシーケンサ３２００は、全てのキャパシタ９０２０－１～９０２０－Ｋは書き込み済みである状態で列読み出しアドレスバス信号３２１０－１～３２１０－Ｋに閉信号を出力するものとする。
　＜遅延量の設定＞
　一つのサブアレイビームフォーマ４０００内のいずれかの遅延回路５１００を基準として、行傾斜遅延サブシーケンサ３３００が最初に閉信号を出力する行書き込みアドレスバス信号３３１０－ｉFの番号ｉFを小さくすることにより第１遅延量を小さく、番号ｉFを大きくすることにより第１遅延量を大きく設定することができる。一方、一つのサブアレイビームフォーマ４０００内のいずれかの遅延回路５１００を基準として、列傾斜遅延サブシーケンサ３２００は、最初に閉信号を出力する列読み出しアドレスバス信号３２１０－ｊFの番号ｊFを小さくすることにより、第２遅延量を大きく、番号ｊFを大きくすることにより第２遅延量を小さく設定することができる。よって、ｍ＝４、ｎ＝３で説明を試みる図２６のように、行および列について、最初に書き込みおよび読み出しをするキャパシタ９０２０の番号ｉFおよびｊFを行番号列番号の増加に伴ってずらす（傾斜させる）ことにより、それぞれの遅延回路にある第１遅延量（行）と第２遅延量（列）の和の遅延量が設定される。なお、図２６では遅延回路５１００－１１を基準として行番号列番号の増加に伴って順次増加するように例示してたが、順次減少するようにずらす、あるいは全てずらさずに増減させない動作状態も設定できる。また、ずらす基準をｍ行の中央かつｎ列の中央として考えてもよい。
　上述してきたように、第１の実施形態では、遅延回路５１００を複数のサブアレイビームフォーマ４０００に分け、行方向および列方向に配列し、同じ行に並んでいる複数の遅延回路には共通の第一遅延量を、同じ列に並んでいる複数の遅延回路には共通の第二遅延量を設定することにより、所望の送信信号の遅延および受信信号のサブビームフォーミングを行うことができる。よって、遅延回路５１００ごとにそれぞれ独立した信号線により制御する場合と比較して、少ない数の信号線により遅延量を設定することができる。よって、超音波探触子１０００内の遅延回路の回路規模を低減することができる。
　なお、第１の実施形態では、遅延回路５１００に信号を遅延させる回路としてキャパシタメモリを用いたが、本実施形態は、第１遅延量と第２遅延量を設定可能で、両遅延量を合算した遅延量だけ信号を遅延させることができる回路であれば、どのような構成の回路や素子あってもよい。また、スイッチ９０１０，９０３０の構成もどのようなものでもよく、ＭＯＳＦＥＴを用いることができる。
　また、複数のサブアレイビームフォーマ４０００を搭載した探触子内ビームフォーマＩＣ２０００は、±１００Ｖ程度の高圧回路プロセスを経る集積回路（ＩＣ）によって実現することができるが、複数のＩＣを組み合わせて構成してもよい。
　なお、図１には、第１の実施形態では、説明しなかった構成が記載されているが、これについては、第２の実施形態で説明する。
　＜＜第２の実施形態＞＞
　第２の実施形態では、図３のように、行書き込みアドレスバス信号３３１０および列読み出しアドレスバス信号３２１０をサブビームフォーマ間で連結している。これにより、第１の実施形態よりも、複数のサブアレイビームフォーマ４０００の制御に必要な信号線の数を大幅に低減することができるため、遅延回路の回路規模をさらに低減することができる。
　図３の構成の場合も、各サブアレイビームフォーマ４０００の遅延回路５１００には、行書き込みアドレスバス信号３３１０により設定される第１遅延量と列読み出しアドレスバス信号３２１０により設定される第２遅延量の和（あるいは差）が設定されるため、振動子２１１１ごとに所望の遅延量を設定することができる。また、サブアレイビームフォーマ４０００間の信号線３２１０、３３１０を連結することにより、信号線の数が大幅に削減できるだけでなく、探触子内ビームフォーマＩＣ２０００に配置された複数のサブアレイビームフォーマ４０００の間に信号線３２１０，３３１０を引き回すための間隙を設ける必要がなくなる。よって、遅延回路５１００を含むアナログ回路部分により多くの面積の配分を許した集積度の高い探触子内ビームフォーマＩＣ２０００が実現できるため、コンパクトな超音波探触子１０００を実現できる。
　なお、第２の実施形態の超音波診断装置の基本的な構成は、行書き込みアドレスバス信号３３１０と列読み出しアドレスバス信号３２１０がサブビームフォーマ１０００間で接続されている以外は、第１の実施形態と同様である。以下、第２の実施形態の超音波診断装置１１００の具体的な構成について説明する。
　第２の実施形態の超音波撮像１１００は、図１に示したように、探触子１０００と、本体１１１０を備える。探触子１０００には、２次元の振動子アレイ２１００と、複数の遅延回路５１００を少なくとも含むサブアレイビームフォーマ４０００が集積された探触子内ビームフォーマＩＣ２０００が内蔵されている。
　探触子１０００は、この他に、探触子ヘッドハウジング１０３０、超音波診断装置１１００の本体１１１０との電気信号線群を格納する探触子ケーブル１０１０、電気信号線群を本体１１１０に接続する探触子コネクタプラグ１０２１（図２参照）他を格納するコネクタボックス１０２０を備えている。
　超音波診断装置１１００の本体１１１０には、探触子コネクタプラグ１０２１が挿抜できるコネクタレセプタクル１１２１（図２参照）が備えられている。
　図１は、本実施形態の超音波診断装置１１００を用いて、経胸壁の循環器超音波撮像の様子を示している。超音波診断装置１１００の本体１１１０からの指令に基づき、探触子ヘッドハウジング１０３０内の２次元の振動子アレイ２１００から連続波やパルス等の指向性を持った超音波ビーム１２００が、被検体１３００（被検査者）の胸壁を通り抜けて内部に放射される。被検体１３００の内部において後方散乱で反射してきた超音波のエネルギは、再び２次元の振動子アレイ２１００で受信される。循環器検査では、例えば、心臓１３０１に対して超音波エネルギが照射され、超音波ビーム１２００の指向性を縦横に変化させながら立体領域の撮像走査を行うことができる。検査者により探触子ヘッドハウジング１０３０の超音波の放射する面を、肋骨の間や胸郭下部に接触させることで心臓の右心房・右心室、左心房・左心室の血流、弁、心筋の画像を得ることができる。これにより、これらの部位の運動や血流などが映像化でき、機能を計測評価することができる。
　＜超音波診断装置の全体構成＞
　図２を用いて、探触子１０００と、本体１１１０の構成を説明する。
　探触子１０００のヘッドハウジング１０３０内には、上述の探触子内ビームフォーマＩＣ２０００と、２次元の振動子アレイ２１００と、探触子ケーブル群１０１１とが、配置されている。以降、探触子内ビームフォーマＩＣ２０００を単にＩＣ２０００とも呼ぶ。
　２次元の振動子アレイ２１００は、第１の実施形態で述べたように、振動子２１１１を縦横に配列したものである。振動子２１１１は、圧電体などを含む強誘電体材料からなる電気機械変換トランスデューサで構成される。振動子２１１１の配列周期は、縦横とも、超音波放射面において、被検体内での音速（おおよそ１５３０～１５４０メートル毎秒程度）における超音波周波数の０．５～１波長である。
　図２のように、振動子アレイ２１００は、振動子２１１１を、ｍ行×ｎ列（縦ｍ個、横ｎ個）配列したサブアレイ２１１０を、Ｍ行×Ｎ列（縦Ｍ個、横Ｎ個）配列した構成である。m、nは、４～１６個程度、Ｍ、Ｎは、４～３２程度である。すなわち、振動子アレイ２１００は、振動子２１１１を縦にｍ×Ｍ個、横にｎ×Ｎ個並べたものである。
　探触子内ビームフォーマＩＣ２０００内の各遅延回路５１００は、振動子アレイ２１００の振動子２１１１に１対１に接続されている。サブアレイビームフォーマ４０００の総数は、サブアレイ２１１０と同数のＭ×Ｎ個である。
　また、必要に応じて、Ｍ×ｍ×Ｎ×n個の振動子２１１１の外周に、適切な行数や列数だけ、振動子２１１１を冗長に配置することも可能である。また、振動子２１１１と探触子内ビームフォーマＩＣ２０００を電気接続する手段としては、多層プリント配線板や積層セラミック基板等を用いることができる。
　探触子ケーブル群１０１１は、複数の受信アナログ信号ケーブル１０１２と、論理信号ケーブル群１０１３、および、図示しない電源配線群や接地配線群とを含む。
　受信アナログ信号ケーブル１０１２の一端は、電気接続する手段によって探触子内ビームフォーマＩＣ２０００に接続され、遅延回路５１００のサブアレイビームフォーマ４０００がそれぞれ生成した整相加算信号を本体１１１０に出力する。したがって、受信アナログ信号ケーブル１０１２の本数は、サブアレイビームフォーマ４０００と同数のＭ×Ｎ本である。受信アナログ信号ケーブル１０１２―１１、１０１２―１２、…、１０１２―ＭＮは、探触子内ビームフォーマＩＣ２０００のサブアレイビームフォーマ４０００ごとの受信ケーブルドライバ３４００－１１、３４００―１２、…、３４００―ＭＮと接続される。受信アナログ信号ケーブル１０１２の長さは凡そ１～２メートル程度に設定される。受信アナログ信号ケーブル１０１２は、同軸ケーブル等で構成される。
　論理信号ケーブル群１０１３は、本体１１１０から探触子１０００に対して、送信焦点、送信タイミング、送信波形、受信への切り替えタイミング等の制御情報を送信するケーブルである。論理信号ケーブル群１０１３の一端は、探触子内ビームフォーマＩＣ２０００内に配置されたトランシーバ１０２３と接続される。論理信号ケーブル群１０１３は、伝送路の長さからツイストペアなどの差動対ケーブル等で構成される。伝送インターフェースは、例えば低電圧差動信号（Low Voltage Differential Signaling:LVDS）などを用いたリンクを複数レーン用いて構成することができる。
　また、探触子ケーブル群１０１１と探触子内ビームフォーマＩＣ２０００との電気的接続は、プリント配線板や積層セラミック基板等を用いて行われる。
　受信アナログ信号ケーブル１０１２の他端は、探触子コネクタプラグ１０２１に接続される。論理信号ケーブル群１０１３の他端は、コネクタ側トランシーバ１０２２を介して探触子コネクタプラグ１０２１に接続される。コネクタ側トランシーバ１０２２と探触子コネクタプラグ１０２１は、コネクタボックス１０２０（図１参照）に格納されている。探触子コネクタプラグ１０２１は、本体１１１０のコネクタレセプタクル１１２１に対して挿抜される。これによって、探触子１０００を本体１１１０に着脱することが可能である。
　＜本体の回路構成＞
　つぎに、本体１１１０内の回路構成について説明する。
　本実施形態では、探触子１０００内で送信信号を生成するため、本体１１１０内に送信ビームフォーマ１１４０は必要ないが、従来の１次元アレイ振動子を主とした探触子との接続を前提とした送信ビームフォーマ１１４０が搭載された汎用の本体１１１０を用いることも可能である。ここでは、汎用の本体１１１０を用いる場合について説明する。
　コネクタレセプタクル１１２１は、本体１１０内に配置された送信受信分離回路１１４２―１１、１１４２―１２、…、１１４２―ＭＮに接続される。送信受信分離回路１１４２―１１等には、それぞれに送信アナログ回路１１４１―１１、１１４１―１２、…、１１４１―ＭＮと、受信フロントエンド回路１１４３―１１、１１４３―１２、…、１１４３―ＭＮが接続されている。送信受信分離回路１１４２は、パルスエコー法動作を行うときに、送信アナログ回路１１４１の出力する±５～±１００ボルト程度の送信信号を出力後、短時間のうちに超音波反射を受信して生成した微弱なエコー信号の入力へと切り替える機能を持つ。しかしながら、本実施形態では、送信信号を探触子１０００で生成するため、送信受信分離回路１１４２は、常に受信フロントエンド回路１１４３側に接続した受信状態で用いられる。
　受信フロントエンド回路１１４３―１１、１１４３―１２、…、１１４３―ＭＮは、帯域通過フィルタ、前置増幅器回路、可変利得増幅器、アナログ－ディジタル変換回路などを備えている。主に受信信号の前処理、時間利得制御、連続アナログ振幅信号から標本化された離散ディジタル信号への変換を行う。
　受信フロントエンド回路１１４３は、メインビームフォーマ１１５０に接続されている。メインビームフォーマ１１５０は、受信フロントエンド回路１１４３―１１、１１４３―１２、…、１１４３―ＭＮを介して受け取った、探触子１０００のサブアレイビームフォーマ４０００の整相加算信号群を、サブアレイ２１１０単位の遅延量で遅延させた後、加算して整相加算信号を得る。サブアレイ２１１０単位の遅延量は、送信ビームフォーマの送信焦点と、受信焦点との位置等に基づいて計算により求められる。整相加算信号（走査表示系入力信号）１１５１には、不図示の信号処理部により、直交検波による振幅と位相の分離、対数圧縮による輝度信号への変換や表示系の極座標への走査線変換などの処理が、さらに行われ、被検体の断層画像やレンダリングされた立体画像が生成される。生成された画像は、超音波診断装置１１００の表示手段上に表示される。
　本実施例の探触子１０００は、第１の実施形態で述べたように、フルアレイ送信ビームフォーマ３１００を内蔵するため、本体１１１０内に配置されたコントローラ１１３０の指令に基づき、超音波診断装置１１００側から振動子アレイ２１００の送信駆動信号を発生させないでパルスエコー法動作を行うことができる。このため、送信ビームフォーマ１１４０、送信アナログ回路１１４２は休止させ、送信受信分離回路１１４２は受信状態に固定することができる。これにより受信アナログ信号ケーブル１０１２に、送信アナログ回路１１４２の出力電圧が加圧されることはなく、受信アナログ信号ケーブル１０１２の信号経路に高電圧保護手段や送信分離手段を備える必要が無い。よって、それらによる受信アナログ信号ケーブル１０１２が伝送する整相加算信号（受信信号）の劣化を抑えることができる。
　また、本体１１１０には、システムインターフェース１１６０が配置されている。システムインターフェース１１６０は、探触子内ビームフォーマＩＣ２０００の動作に必要な全ての情報のパケット符号化して出力する機能と、パケット復号受信する機能とを備えている。探触子内ビームフォーマＩＣ２０００の動作に必要な情報としては、フルアレイ送信ビームフォーマ３１００を動作させるための情報（送信焦点、送信タイミング、送信波形、受信への切り替えタイミング等）が含まれる。また、サブアレイビームフォーマ４０００の各遅延回路５１００の遅延量、内蔵アナログ回路の動作設定情報、動作異常検出等のための情報が含まれていてもよい。コントローラ１１３０は、これらの情報をシステムインターフェース１１６０に受け渡し、コントロータ１１３０の制御下で、システムインターフェース１１６０がパケット化し、コネクタ側トランシーバ１０２２を介して半二重あるいは全二重通信によりパケット授受が行われる。
　なお、コネクタ側トランシーバ１０２２を、コネクタレセプタクル１１２１とシステムインターフェース１１６０との間に配置してもよい。もしくは、システムインターフェース１１６０を探触子コネクタプラグ１０２１とコネクタ側トランシーバ１０２２との間に配置してもよい。
　＜探触子のＩＣの回路構成＞
　つぎに、図３を用いて本発明の探触子内ビームフォーマＩＣ２０００の主要な回路構成について説明する。探触子内ビームフォーマＩＣ２０００と、振動子アレイ２１００とは、別体であり、ＩＣ内には、サブアレイ２１１０は含まれていない。図３では、サブアレイビームフォーマ４０００との対応を示すために、便宜上、サブアレイ２１１０の外郭を破線で示している。
　探触子内ビームフォーマＩＣ２０００内のＭ×Ｎ個のサブアレイビームフォーマ４０００は、２次元振動子アレイ２１００のＭ×Ｎ個のサブアレイ２１１０と１対１で対応している。サブアレイビームフォーマ４０００－１１、４０００－１２、…、４０００－ＭＮは、サブアレイ２１１０－１１、２１１０－１２、…、２１１０－ＭＮとそれぞれ対応づけられている。サブアレイビームフォーマ４０００は、第１の実施形態で説明した素子チャンネル回路５０００を縦ｍ個、横ｎ個配列した構成である。それぞれの素子チャンネル回路５０００には遅延回路５１００が１つ含まれ、サブアレイ２１１０を構成するｍ×ｎ個の振動子２１１１と１対１に信号処理経路が接続されている。
　サブアレイビームフォーマ４０００のｍ×ｎ個の遅延回路５１００には、図１、図３に示すように、行ごとに共通の行書き込みアドレスバス信号３３１０が接続され、列ごとに共通の列読み出しアドレスバス信号３２１０が接続されている。これら行書き込みアドレスバス信号３３１０および列読み出しアドレスバス信号３３１０は、図３に示すように、隣接するサブアレイビームフォーマ４０００間で連結されている。また、１つの行書き込みアドレスバス信号３３１０は、図９のように、遅延回路５１００内のＫ個の書き込み選択スイッチ９０１０をそれぞれ制御するため、Ｋ本の書き込みアドレスバス信号からなる。同様に、１つの列読み出しアドレスバス信号３２１０は、Ｋ個の読み出し選択スイッチ９０３０をそれぞれ制御するため、Ｋ本の信号線からなる。たとえば、図３の行書き込みアドレスバス信号３３１０－２－ｍはＮ個ある２行目のサブアレイビームフォーマ４０００に共通でサブアレイビームフォーマ４０００内の上からｍ行目の行書き込みアドレスバス信号３３１０（信号線はＫ本）を枝番で示しており、同様に列書き込みアドレスバス信号３２１０－２－ｎはＭ個ある２列目のサブアレイビームフォーマ４０００に共通でサブアレイビームフォーマ４０００内の左からｎ列目の列書き込みアドレスバス信号３２１０（信号線はＫ本）を枝番で示している。
　探触子内ビームフォーマＩＣ２０００内には、行方向遅延量設定部（行傾斜遅延サブシーケンサ、以下、行方向遅延シーケンサと呼ぶ）３３００と列方向遅延量設定部（列傾斜遅延サブシーケンサ、以下、列方向遅延シーケンサと呼ぶ）３２００が配置されている。
　行方向遅延シーケンサ３３００は、図３のように、サブアレイビームフォーマ４０００の縦方向の配列数Ｍ個と同数の、行方向遅延シーケンサ３３００－１～３３００－Ｍを含む。図３のように行方向に並んだサブアレイビームフォーマ４０００と、行方向遅延シーケンサ３３００は、ｍ組の行書き込みアドレスバス信号３３１０によって接続されている。図３の行方向遅延シーケンサ３３００－２は、それぞれ１組がＫ本からなる行書き込みアドレスバス信号３３１０―２―１～３３１０―２―ｍを出力し、図３における２行２列位置のサブアレイビームフォーマ４０００―２２を説明する図４において素子チャンネル回路５０００－１１～５０００－ｍｎに配線される様子が示されている。さらに、図９において図４の素子チャンネル回路５０００－１１、５０００－ｍｎに含まれる遅延回路５１００の書き込み選択スイッチ９０１０－１～９０１０－Ｋを開閉する信号が１組がＫ本の行書き込みアドレスバス信号３３１０―２―１、３３１０―２―ｍである。
　列方向遅延シーケンサ３２００は、図３のように、サブアレイビームフォーマ４０００の横方向の配列数Ｎ個の同数の、列方向遅延シーケンサ３２００－１～３２００－Ｎを含む。図３のように列方向に並んだサブアレイビームフォーマ４０００と、列方向遅延シーケンサ３２００は、ｎ組の列読み出しアドレスバス信号３２１０によって接続されている。図３の列方向遅延シーケンサ３２００－２は、それぞれ１組がＫ本からなる列読み出しアドレスバス信号３２１０―２―１～３２１０―２―ｎを出力し、図３における２行２列位置のサブアレイビームフォーマ４０００―２２を説明する図４において素子チャンネル回路５０００－１１～５０００－ｍｎに配線される様子が示されている。さらに、図９において図４の素子チャンネル回路５０００－１１、５０００－ｍｎに含まれる遅延回路５１００の読み出し選択スイッチ９０３０－１～９０３０－Ｋを開閉する信号が１組がＫ本の列読み出しアドレスバス信号３２１０―２―１、３２１０―２―ｎである。
　また、図３に示すように探触子内ビームフォーマＩＣ２０００内には、フルアレイ送信ビームフォーマ３１００が配置されている。フルアレイ送信ビームフォーマ３１００は、Ｎ個のフルアレイ送信ビームフォーマ３１００－１～３１００－Ｎを含む。フルアレイ送信ビームフォーマ３１００の出力する送信信号３１１０は、送信信号レベルシフタ３１２０の入力となり、その出力の信号線３１３０はフルアレイ送信ビームフォーマ３１００のそれぞれの受け持つサブアレイビームフォーマ４０００への出力となる。たとえば、フルアレイ送信ビームフォーマ３１００－２はＭ個の送信信号３１１０―２―１～３１１０―２―Ｍをそれぞれ順に送信信号レベルシフタ３１２０―２―１～３１２０―２―Ｍの入力とする。これらの送信信号レベルシフタ３１２０の出力は信号線３１３０―２―１～３１３０―２―Ｍにより順にサブアレイビームフォーマ４０００―１２～４０００―Ｍ２の入力となる。
　探触子内ビームフォーマＩＣ２０００内には、全体を制御するシステムコントローラ３０００が集積されている。行方向遅延シーケンサ３３００－１～３３００－Ｍ、列方向遅延シーケンサ３２００－１～３２００－Ｎおよびフルアレイ送信ビームフォーマ３１００―１～３１００－Ｎは、システムコントローラ３０００に接続され、その指令に従って動作する。システムコントローラ３０００は、トランシーバ１０２３を用いて本体通信バス３０１０を形成し、制御情報をトランシーバ１０２２（図２参照）へ入出力する。
　＜送信信号生成部＞
　フルアレイ送信ビームフォーマ３１００－１、３１００－２、…、３１００－Ｎは、バス３１０２により、Ｎ個のタンデム結合で接続されている。システムコントローラ３０００が制御する指令信号（バス信号）は、バス３１０２によってフルアレイ送信ビームフォーマ３１００－１、３１００－２、…、３１００－Ｎの間をバス上の同報伝達あるいはデイジー鎖上の逐次的伝達によって、図３の左右方向に伝達される。
　フルアレイ送信ビームフォーマ３１００の個々はディジタル論理回路で構成され、論理回路の信号レベルが送信信号レベルシフタ３１２０によりサブアレイビームフォーマ４０００の入力信号レベルに変換される。信号線３１３０は、送信信号レベルシフタ３１２０とサブアレイビームフォーマ４０００とを接続している。フルアレイ送信ビームフォーマ３１００は、送信信号（送信駆動バス信号）３１１０を、サブビームフォーマ４０００ごとに生成する。送信信号３１１０は、対応するサブビームフォーマ４０００の基準となる所定の遅延を受けている。送信信号３１１０は、２ビットのディジタル信号である。送信信号レベルシフタ３１２０は、送信信号３１１０を３水準のアナログ信号に変換し、信号線３１３０を介して、サブアレイビームフォーマ４０００に出力する。これにより、サブアレイビームフォーマ４０００ごとに、異なる遅延を受けた送信信号３１１０を同時に出力することができる。
　例えば、フルアレイ送信ビームフォーマ３１００－２は、送信信号３１１０－２－１～３１１０－２－Ｍを生成し、それぞれ送信信号レベルシフタ３１２０－２－１～３１２０－２－Ｍによりアナログ信号に変換されて信号線３１３０－２―１～３１３０－２－Ｍを介して、サブアレイビームフォーマ４０００－１２、４０００－２２、…、４０００－Ｍ２に出力される。
　＜行方向遅延シーケンサ＞
　一方、行方向遅延シーケンサ３３００－１、３３００－２、…、３３００－Ｍは、バス３３２０によって、Ｍ個のタンデム結合で接続されている。システムコントローラ３０００の制御指令信号である行方向遅延バス信号は、バス３３２０によって、行方向遅延シーケンサ３３００－１、３３００－２、…、３３００－Ｍの間をバス上の同報伝達あるいはデイジー鎖上の逐次伝達によって図３の上下方向に伝達される。
　行方向遅延シーケンサ３３００のそれぞれは、論理回路で構成され、バス３３２０を介して受け取った行方向遅延バス信号に基づいて、第１遅延量を設定するための書き込みアドレス情報を生成する。書き込みアドレス情報は行書き込みアドレスバス信号３３１０を介して同じ行に並ぶサブアレイビームフォーマ４０００の遅延回路５１００に対して出力する。書き込みアドレス情報とは、図９、図２６のように、第１遅延量を設定するために、遅延回路５１００を構成するＫ個のキャパシタ９０２０―１～９０２０―Ｋの書き込み選択スイッチ９０１０－１～９０１０－Ｋのうち最初にオンにする書き込み選択スイッチ９０１０－ｉＦの番号ｉＦを指定する情報である。すなわち、行方向遅延シーケンサ３３００は、サブアレイビームフォーマ４０００の第１行～第ｍ行の各行の遅延回路５１００に対して、最初にオンにする書き込み選択スイッチ９０１０－ｉＦの番号ｉＦを指定する信号（書き込みアドレス情報ｉＦ）を出力する。
　第１の実施形態で説明したように、サブアレイビームフォーマ４０００の素子チャンネル回路５０００に含まれる遅延回路５１００には、図２６のように、サブビームフォーマ４０００の一つの角にある遅延回路５１００から対角に位置する遅延回路５１００に向かって傾斜した遅延量または、行方向または列方向に沿った遅延量が設定される。図２６の例示ではサブアレイビームフォーマ４０００内の遅延回路５１００のみを取り上げ、４行３列の正方形で概念的に配置を示している。個々の正方形の中には素子チャンネル回路５０００と同じように遅延回路５１００に枝番を与え（５１００―１１、５１００―４３など）上側に小さな文字で示してあり、正方形の中ほどには左上の遅延回路５１００―１１を基準とした遅延量の変化分が比較的に大きな文字で記入されている。たとえば、遅延回路５１００―４３は遅延回路５１００―１１を基準とした遅延量に対して５の単位遅延量の増加になることを示されている。一つのサブアレイビームフォーマ４０００の第１行から第ｍ行の遅延回路５１００には、行番号が大きくなるにつれて、徐々に大きくなる（もしくは小さくなる）第１遅延量がそれぞれ設定される。また一つのサブアレイビームフォーマ４０００の第１列から第ｎ列の遅延回路５１００には、列番号が大きくなるにつれて、徐々に大きくなる（もしくは小さくなる）第２遅延量がそれぞれ設定される。
　第１行から第ｍ行の書き込みアドレス情報ｉＦを行番号順に並べたとき、それらは行番号の増加に伴って、値が増加もしくは減少する。例えば図２６では、書き込みアドレス情報ｉＦは、第１行から第ｍ行に行番号が増加するのに伴って、０，１，２，３と増加している（[０：基準]、[＋１]、[＋２]、[＋３]）。この増加または減少の割合（傾斜）は、サブビームフォーマ４０００が、縦方向に遅延回路５１００で遅延させるべき遅延量（正方形の中ほどの数字）の傾斜に対応している。
　本実施形態では、行方向遅延シーケンサ３３００がサブアレイビームフォーマ４０００の第１行～第ｍ行の遅延回路５１００に出力する書き込みアドレス情報ｉＦの変化を「行傾斜」と呼ぶ。
　例えば、行方向遅延シーケンサ３３００－２は、サブアレイビームフォーマ４０００－２１、４０００－２２、…、４０００－２Ｎを構成する複数の遅延回路５１００のうち、第１行の遅延回路５１００－１１～５１００－１ｎには、行書き込みアドレスバス信号３３１０－２－１を介して、第２行の遅延回路５１００－２１～５１００－２ｎには行書き込みアドレスバス信号３３１０－２－２を介して、第ｍ行の遅延回路５１００－ｍ１～５１００－ｍＮには、行書き込みアドレスバス信号３３１０－２－ｍを介して、同時に書き込みアドレス情報ｉＦ（第１遅延量）を示すアドレスバス信号それぞれ出力する（図４参照）。
　書き込みアドレス情報ｉＦ（第１遅延量）を示すアドレスバス信号は、Ｋビットで構成されており、Ｋ個のキャパシタ９０２０―１～９０２０―Ｋの書き込み選択スイッチ９０１０－１～９０１０－Ｋに対して、行書き込みアドレスバス信号３３１０を構成するＫ本の書き込みアドレスバス信号３３１０－１～３３１０－Ｋによってそれぞれ出力され、書き込みタイミング（スイッチオン期間のタイミング）を指定する。アドレスバス信号は、行方向に並ぶＮ個のサブアレイビームフォーマ４０００に同時出力される。図３では、行書き込みアドレスバス信号３３１０が、行方向に並ぶ複数のサブアレイビームフォーマ４０００の各行の遅延回路に共通に接続されて設定されることを示すため、接続点を記号「■」で示した。
　行方向遅延シーケンサ３３００－２は、書き込みアドレスｉＦを指定して書き込み選択スイッチ９０１０－ｉＦを所定の期間だけオンにして書き込み（サンプル）、その後再びオフとなる（ホールド）。所定の時間間隔ｔｃごとに、短絡、解放する書き込み選択スイッチを９０１０－（ｉＦ＋１）、９０１０－（ｉＦ＋２）、９０１０－（ｉＦ＋３）と順次移動しながら時系列に出力する。これにより、遅延させるべき信号を時間標本化して電荷量としてキャパシタ９０２０－ｉＦ、９０２０－（ｉＦ＋１）、９０２０－（ｉＦ＋２）、９０２０－（ｉＦ＋３）・・・に順次格納（書き込み、充電）する。
　＜列方向遅延シーケンサ＞
　列方向遅延シーケンサ３２００－１、３２００－２、…、３２００－Ｎは、バス３２２０によって、Ｎ個のタンデム結合で接続されている。システムコントローラ３０００の制御指令信号である列方向遅延バス信号は、バス３２２０によって、これらの間を、バス上の同報伝達あるいはデイジー鎖上のリレー伝達によって図３の左右方向に伝達される。
　列方向遅延シーケンサ３２００のそれぞれは、論理回路で構成され、バス３２２０を介して受け取った列方向遅延バス信号に基づいて、第２遅延量を設定するための読み出しアドレス情報を生成する。読み出しアドレス情報は列読み出しアドレスバス信号３２１０を介して同じ列に並ぶサブアレイビームフォーマ４０００の遅延回路５１００に対して出力する。読み出しアドレス情報とは、図９、図２６のように、第２遅延量を設定するために、遅延回路５１００を構成するＫ個のキャパシタ９０２０―１～９０２０―Ｋの読み出し選択スイッチ９０３０－１～９０３０－Ｋのうち最初にオンにする読み出し選択スイッチ９０３０－ｊＦの番号ｊＦを指定する情報である。すなわち、列方向遅延シーケンサ３２００は、サブアレイビームフォーマ４０００の第１列～第ｎ列の各列の遅延回路５１００に対して、最初にオンにする読み出し選択スイッチ９０３０－ｊＦの番号ｊＦを指定する信号（読み出しアドレス情報ｊＦ）を出力する。
　第１列から第ｎ列の遅延回路５１００には、図２６に示したように、列番号が大きくなるにつれて、徐々に大きくなる（もしくは小さくなる）第２遅延量がそれぞれ設定される（図２６の各行のｊＦの値参照）。すなわち、第１列から第ｎ列の読み出しアドレス情報ｊＦを行番号順に並べたとき、それらは行番号の増加に対して、値が増加もしくは減少する。図２６では、読み出しアドレス情報ｊＦは、第１列から第ｎ列に列番号が増加するのに伴って、０，１，２と増加している（[０：基準]、[＋１]、[＋２]）。
　本実施形態では、列方向遅延シーケンサ３２００がサブアレイビームフォーマ４０００の第１列～第ｎ列の遅延回路５１００に出力する読み出しアドレス情報ｊＦの変化を「列傾斜」と呼ぶ。
　読み出しアドレス情報ｊＦ（第２遅延量）を示すアドレスバス信号は、Ｋビットで構成されており、Ｋ個のキャパシタ９０２０―１～９０２０―Ｋの読み出し選択スイッチ９０３０－１～９０３０－Ｋに対して、列読み出しアドレスバス信号３２１０－１～３２１０－Ｋによってそれぞれ出力され、読み出しタイミング（スイッチオン期間のタイミング）を指定する。アドレスバス信号は、列方向に並ぶＭ個のサブアレイビームフォーマ４０００に同時出力される。図３では、列読み出しアドレスバス信号３２１０が、列方向に並ぶ複数のサブアレイビームフォーマ４０００の各列の遅延回路に共通に設定されることを示すため、接続点を記号「●」で示した。
　＜加算部＞
　超音波信号の受信時、サブアレイビームフォーマ４０００のそれぞれの遅延回路５１００は、サブアレイ２１１０のｍ×ｎの振動子２１１１の受信信号（アナログ信号）の個々に対して、遅延処理を行なう。読み出しによる遅延後の受信信号は、素子チャネル電荷信号出力回路５５００の入力となる。素子チャネル電荷信号出力回路５５００は２つのキャパシタが相補的に動作する。一方が遅延回路５１００の読み出し結果の入力となる間、既に入力された他方の信号電荷がｍ×ｎ共通接続された信号線３４１０に対して同時接続される。共通接続されたｍ×ｎの電荷は加算されて信号線３４１０の電圧となり、受信ケーブルドライバ３４００に入力される。受信信号は、電荷領域のアナログ信号であり、素子チャネル電荷信号出力回路５５００の出力側のスイッチにより、ｍ×ｎのキャパシタ上の信号電荷が信号線３４１０で並列接続され加算される。これにより、サブアレイビームフォーマ４０００ごとの整相加算信号を得ることができる。受信ケーブルドライバ３４００は、サブアレイ２１１０ごとに１つの回路である。素子チャネル電荷信号出力回路５５００の出力側のスイッチの信号線３４１０への接続による加算回路を用いることで信号対雑音比が向上する。
　図３で１つの列に対して例示的に説明するならば、サブビームフォーマ４０００－１２、４０００－２２、…、４０００－Ｍ２の各々遅延回路５１００のそれぞれの遅延後受信信号は加算されて、信号線３４１０－１２、３４１０－２２、…、３４１０－Ｍ２によって受信ケーブルドライバ３４００－１２、３４００－２２、…、３４００－Ｍ２に入力される。これらの受信ケーブルドライバ３４００の出力する整相加算信号は、図２の受信アナログ信号ケーブル１０１２を介して、本体１１１０の受信フロントエンド回路１１４３に入力される。
　＜サブビームフォーマ＞
　図４を用いてサブアレイビームフォーマ４０００の構成について説明する。図４のサブアレイビームフォーマ４０００－２２は、図３における２行２列目のサブビームフォーマである。
　サブアレイビームフォーマ４０００－２２は、ｍ行ｎ列の素子チャンネル回路５０００―１１～５０００―ｍｎを含む。これらは、振動子２１１１－１１～２１１１－ｍｎとそれぞれ１対１で接続されている。素子チャンネル回路５０００―１１～５０００―ｍｎはそれぞれ図５、図９で示すように遅延回路５１００を１つづつ含む。なお、図４では、サブアレイビームフォーマ４０００内の素子チャンネル回路５０００と、振動子２１１１との１対１接続を示すため、便宜上サブアレイビームフォーマ４０００内に振動子２１１１－１１～２１１１－ｍｎを破線で描いた。実際には、図２のように、振動子２１１１はｍ×ｎ集まってサブアレイ２１１０を構成し、サブアレイ２１１０はＭ×Ｎ集まって振動子アレイ２１００を構成しており、サブビームフォーマ４０００を搭載する探触子内ビームフォーマＩＣ２０００とは別体である。
　素子チャンネル回路５０００に１つずつ含まれる遅延回路５１００に、書き込みアドレス情報を設定して第１遅延量を設定する行書き込みアドレスバス信号３３１０－２－１、３３１０－２－２、…、３３１０－２－ｍと、読み出しアドレス情報を設定して第２遅延量を設定する読み出しアドレスバス信号３２１０－２－１、３２１０－２－２、…、３２１０－２－ｎは、それぞれＫ本の信号線からなる。
　行書き込みアドレスバス信号３３１０－２－１は、同一行に配置される素子チャンネル回路５０００－１１、５０００－１２、…、５０００－１ｎのそれぞれに１つずつ含まれる遅延回路５１００に共通に接続されている。さらに、行書き込みアドレスバス信号３３１０－２－１は、図３および図４に示すように、同じ行に位置する他のサブアレイビームフォーマ４０００－２１や４０００－２Ｎの対応する行の素子チャンネル回路５０００に含まれる遅延回路５１００とも共通に接続される。
　読み出しアドレスバス信号３２１０－２－１は、同一列に配置される素子チャンネル回路５０００－１１、５０００－２１、…、５０００－ｍ１のそれぞれに１つずつ含まれる遅延回路５１００で共通に接続されている。さらに同信号は、同じ列に位置するサブアレイビームフォーマ４０００－１２や４０００－Ｍ２の対応する列の素子チャンネル回路５０００に含まれる遅延回路５１００とも共通接続される。
　図３、図４からわかるように、行書き込みアドレスバス信号３３１０は、サブアレイビームフォーマ４０００についてｍ本配置され、サブアレイビームフォーマ単位の同じ行に位置する複数のサブアレイビームフォーマ４０００を行方向に横断している。そして、図５と合わせてわかるようにサブアレイビームフォーマ４０００内の同じ行（１～ｍ）に位置する素子チャンネル回路５０００の個々に含まれる遅延回路５１００は、行書き込みアドレスバス信号３３１０によって、共通接続されている。行書き込みアドレスバス信号３３１０に書き込みアドレス情報を出力する行方向遅延シーケンサ３３００は、図３のように、ｍ本の行書き込みアドレスバス信号３３１０を集約して出力し、サブアレイビームフォーマ４０００の列単位で配置されている。
　同様に、読み出しアドレスバス信号３２１０は、サブアレイビームフォーマ４０００についてｎ本配置され、サブビームフォーマ単位の同じ列に位置する複数のサブアレイビームフォーマ４０００を列方向に縦断している。サブアレイビームフォーマ４０００内の同じ列（１～ｎ）に位置する素子チャンネル回路５０００の個々に含まれる遅延回路５１００は、列読み出しアドレスバス信号３２１０によって共通接続されている。列読み出しアドレスバス信号３２１０に読み出しアドレス情報を出力する列方向遅延シーケンサ３２００は、ｎ本の列読み出しアドレスバス信号３２１０を集約して、サブビームフォーマの列単位で配置されている。
　送信信号を受け渡す信号線３１３０－２－２は、ｍ×ｎ個の素子チャンネル回路５０００－１１～５０００－ｍｎの全てに共通で接続されている。素子チャンネル回路５０００に含まれる遅延回路５１００の遅延後の受信信号は素子チャネル電荷信号出力回路５５００で加算され、加算出力である信号線３４１０－２２は、一つの受信ケーブルドライバ３４００－２２に接続されている。
　図５を用いて、素子チャンネル回路５０００の構造を説明する。遅延回路５１００は、第１の実施形態で図９に示した通り、並列に接続されたＫ個のキャパシタ９０２０と、キャパシタ９０２０ごとに配置された書き込み選択スイッチ９０１０および読み出し選択スイッチ９０３０とを含んでいる。遅延回路５１００の入力は、送信時の送信信号レベルシフタ３１２０の出力の信号線３１３０と受信時の素子チャネル受信回路５４００の出力を選択する入力切替器５３と、送信時の素子チャネル送信回路５２００への遅延出力と遅延後の受信信号５１１０を受信時の遅延出力を素子チャネル電荷信号出力回路５５００に出力する出力切替器５５とを含んでいる。素子チャネル送信受信分離回路５３００と、素子チャネル受信回路５４００と、素子チャネル電荷信号出力回路５５００とを備えている。
　遅延回路５１００のＫ個のキャパシタ９０２０―１～９０２０―Ｋに書き込みおよび読み出しを行って送信時には、信号線３１３０を介して受け取った送信信号を、受信時には振動子２１１１の受信信号を所定量だけ遅延させる構成については、第１の実施形態で説明した通りであるので、ここでは説明を省略するが、これらの信号経路は送信時と受信時で入力切替器５３、出力切替器５５が連動することで実現する。
　素子チャネル送信回路５２００は、キャパシタ９０２０から読み出した微小遅延後の送信信号を出力切替器５５により受け取って、高電圧に昇圧することで電力増幅し、振動子駆動信号５２２０を生成する。素子駆動信号（送信信号）５２２０は、送信受信分離回路５３００を経由して、振動子２１１１に出力される。素子駆動信号５２２０を受け取った振動子２１１１は、内蔵する分極された強誘電体などで構成される圧電体に機械歪みが誘起されることにより、パルス振動を発生し、図１の被検体１３００の内部に超音波エネルギを照射する。
　照射された超音波のエネルギは、被検体１３００の内部の音響インピーダンスの変化箇所において後方散乱波を生成し、音速とその空間位置に依存した時間遅れを持って再び振動子２１１１に圧力を与え、微弱な機械歪みを誘起する。これにより、分極電荷の変動が、受信信号として信号線５３１０を介して、送信受信分離回路５３００に入力される。
　送信受信分離回路５３００は、送信後、受信開始時刻に合わせて、信号線５３１０を素子チャネル受信回路５４００の入力として接続する。素子チャネル受信回路５４００は、受け取った受信信号を、インピーダンス変換、信号振幅増幅、信号帯域制限を行う。入力切替器５３により素子チャネル受信回路５４００の出力は遅延回路５１００を構成するＫ個のキャパシタ９０２０、書き込み選択スイッチ９０１０および読み出し選択スイッチ９０３０の動作により所定の微小遅延量で遅延される。
　遅延後の受信信号５１１０は、出力切替器５５を介して、素子チャネル電荷信号出力回路５５００に受け渡される。素子チャネル電荷信号出力回路５５００の構成については、後で詳しく説明する。
　＜システムコントローラ＞
　図６を用いて、図３のシステムコントローラ３０００の構成について説明する。
　システムコントローラ３０００は、図６のように、通信コントローラ３０６０と、行傾斜・列傾斜コントローラ３０４０と、送信信号生成シーケンサ３０５０と、傾斜メモリ３０４２と、送信条件メモリ３０５２とを備えている。
　システムコントローラ３０００は、探触子内ビームフォーマＩＣ２０００内のトランシーバ１０２３を用いて本体通信バス３０１０を形成する。通信コントローラ３０６０は、探触子内ビームフォーマＩＣ２０００の外部（本体１１１０）と、送信条件等の制御情報を送受信する。具体的には、通信コントローラ３０６０は、通信パケットの受信デコード、送信パケットのエンコードを行う。
　通信コントローラ３０６０は、超音波の送受信よりも前に、本体通信バス３０１０を介して、本体１１１０から送信遅延量情報や送信波形情報や受信遅延量情報等の送信信号の生成と、受信信号の整相加算に必要な情報を受け取って、送信信号生成シーケンサ３０５０と行傾斜・列傾斜コントローラ３０４０にバス３０１２，３０１１を介して受け渡す。
　送信信号生成シーケンサ３０５０は、本体１１１０側から受け取った、サブビームフォーマごとに受け渡す送信信号の遅延量情報や送信波形情報等を送信条件メモリ３０５２に格納する。そして、超音波を送信する場合には、送信条件メモリ３０５２からこれらの情報を読み出して、送信波形の構築し、送信信号の遅延時間を設定する。また、送信開始・終了指令、全送信完了通知の信号をフルアレイ送信ビームフォーマ３１００－１～３１００－Ｎごとに生成する。生成した信号は、バス３１０２を介して、フルアレイ送信ビームフォーマ３１００－１～３１００－Ｎに受け渡す。フルアレイ送信ビームフォーマ３１００－１～３１００－Ｎは、サブアレイビームフォーマ４０００ごとに遅延させた送信信号３１００をそれぞれ生成し、送信信号レベルシフタ３１２０で変換してサブアレイビームフォーマ４０００に出力する。
　また、送信条件メモリ３０５２に対して、通信コントローラ３０６０を介して本体１１１０側からアクセス要求があった場合、送信信号生成シーケンサ３０５０が、自分の動作にあわせて調停する。
　行傾斜・列傾斜コントローラ３０４０は、本体１１１０側から受け取った、書き込みアドレス情報ｉＦの１～ｍ行における変化である「行傾斜」の制御情報および、読み出しアドレス情報ｊＦの１～ｎ行における変化である「列傾斜」の制御情報を傾斜メモリ３０４２に格納する。超音波を送信する場合には、行傾斜・列傾斜コントローラ３０４０は、バス３０４１を介して傾斜メモリ３０４２にアクセスし、その格納情報を読み出す。行傾斜・列傾斜コントローラ３０４０は、読み出した「行傾斜」制御情報を用いて、行方向遅延シーケンサ３３００－１～３３００－Ｍごとに、書き込みアドレス情報ｉＦの設定、「行傾斜」の変更タイミング通知の信号を生成し、送信する。同様に、行傾斜・列傾斜コントローラ３０４０は、読み出した「列傾斜」制御情報を用いて、列方向遅延シーケンサ３２００－１～３２００－Ｎごとに、読み出しアドレス情報ｊＦの設定、「列傾斜」の変更タイミング通知の信号を生成し、送信する。また、行傾斜・列傾斜コントローラ３０４０は、行方向遅延シーケンサ３３００および列方向遅延シーケンサ３２００に共通して設定するアドレス循環長制御、循環開始・終了指令も生成して出力する。
　ここでいうアドレス循環長とは、行方向遅延シーケンサ３３００および列方向遅延シーケンサ３２００がそれぞれ遅延回路５１００のＫ個の書き込み選択スイッチ９０１０および読み出し選択スイッチ９０３０に時間間隔ｔｃで例えば図１３のように順番にスイッチオン信号を出力していき、最後のＫ番目の読み出し選択スイッチ９０１０，９０３０に達したならば、再び１番目の読み出し選択スイッチ９０１０，９０３０に戻る際の1周期の長さ（スイッチ数）をいう。第１の実施形態では、Ｋ個の書き込みおよび読み出し選択スイッチ９０１０，９０３０を全て用いるため、アドレス循環長は、Ｋである。しかしながら、後述するように、全ての書き込みおよび読み出し選択スイッチを用いず、アドレス循環長をＫよりも小さい、所定数に設定することも可能である。その場合、行傾斜・列傾斜コントローラ３０４０が、アドレス循環長を設定する。
　また、行傾斜・列傾斜コントローラ３０４０が設定する循環開始・終了指令のうち、循環開始とは、行方向遅延シーケンサ３３００が、書き込みアドレス情報ｉＦの出力を開始するタイミングをいう。終了指令とは、行方向遅延シーケンサ３３００が書き込みアドレス情報の出力を停止するタイミングをいう。列方向遅延シーケンサ３２００は、書き込みアドレス情報ｉＦの出力の開始から、所定の遅延量Ｔｄｐだけ遅らせて、読み出しアドレス情報ｊＦの出力を開始し、書き込みアドレス情報の出力停止から所定の遅延量Ｔｄｐだけ遅らせて読み出しアドレス情報の出力を停止させる。これにより、所定の時間だけ遅延後の信号を出力することができる。
　傾斜メモリ３０４２に対して、通信コントローラ３０６０を介して、本体１１１０側からのアクセス要求があった場合、行傾斜・列傾斜コントローラ３０４０が、自分の動作にあわせて調停する。
　＜超音波の送受信の動作＞
　超音波の送受信動作は次のように行われる。
　本体１１１０内のコシステムントローラ１１３０（図２参照）は、超音波の送信・受信の前に、システムインターフェース１１６０を介して、次の送信・受信に必要な送信波形や、遅延制御情報や送信同期情報等をパケット送受信する。これらの情報は、送信条件メモリ３０５２、傾斜メモリ３０４２に格納される。本体通信バス３０１０の伝送クロック周波数はおおよそ２０～１００メガヘルツ程度であり、超音波受信期間中のシステムノイズ混入を避けるため、この通信に許容される時間は通常１０～３０マイクロ秒程度である。
　送信信号生成シーケンサ３０５０は、送信条件メモリ３０５２の格納情報に基づき送信波形を構築し、送信遅延時間を設定する。また、送信開始・終了指令、全送信完了通知の信号を生成する。そして、これらをフルアレイ送信ビームフォーマ３１００－１～３１００－Ｎに送信して、これを制御する。フルアレイ送信ビームフォーマ３１００－１～３１００－Ｎは、受け取った信号に基づいて、サブアレイビームフォーマ４０００ごと異なる送信遅延を与えた送信信号波形を生成し、一斉の送信開始指令が同報通信で受信されるまで待機する。
　フルアレイ送信ビームフォーマ３１００が送信信号生成している間、行傾斜・列傾斜コントローラ３０４０は、傾斜メモリ３０４２の格納情報に基づき、書き込みアドレス情報ｉＦを設定等する指令を生成して、Ｍ個の行方向遅延シーケンサ３３００に受け渡し、待機する。同様にＮ個の列方向遅延シーケンサ３２００に、読み出しアドレス情報ｊＦを設定等する指令を受け渡し、待機する。行方向遅延シーケンサ３３００は、ｍ行の遅延回路５１００ごとに書き込み開始アドレスｉＦを設定する。同様に列方向遅延シーケンサ３２００は、ｎ列の遅延回路５１００ごとに読みだし開始アドレスｊＦを設定する。その後、送信開始まで、待機する。
　送信開始の信号が、行傾斜・列傾斜コントローラ３０４０および送信信号生成シーケンサ３０５０から出力されると、フルアレイ送信ビームフォーマ３１００は、サブアレイビームフォーマ４０００ごとに所定の遅延量ずつ遅延した送信信号の波形を生成して出力する。行方向遅延シーケンサ３３００は、各遅延回路５１００の書き込み選択スイッチ９０１０に書き込み開始アドレスｉＦから順に所定の間隔ｔｃでスイッチオン信号を出力して、循環長（例えばＫ）のスイッチ（書き込み選択スイッチ９０１０－Ｋ）まで到達したならば、書き込み選択スイッチ９０１０－１に戻ってスイッチオン信号を出力することを繰り返す。同様に、列方向遅延シーケンサ３２００は、各遅延回路５１００の読み出し選択スイッチ９０３０に読み出し開始アドレスｊＦから順に所定の間隔ｔｃでスイッチオン信号を出力する動作を循環長（例えばＫ）で繰り返す。
　なお、サブアレイビームフォーマ４０００の第１行～第ｍ行の素子チャンネル回路５０００に含まれる遅延回路５１００に出力する書き込みアドレス情報ｉＦの変化である「行傾斜」は、サブアレイビームフォーマ４０００ごとに異なる。同様に「列傾斜」もサブアレイビームフォーマ４０００ごと異なる。
　これにより信号線３１３０により、サブビームフォーマ４０００ごとに遅延した送信信号が受け渡され、遅延回路５１００はそれぞれ送信信号を所定の微小遅延量で遅延させて、振動子２１１１に出力する。所望の遅延量ずつ遅延された超音波が、所望の送信焦点に向けて送信される。
　全てのフルアレイ送信ビームフォーマ３１００の送信信号の出力終了は、送信信号生成シーケンサ３０５０に伝達される。送信信号生成シーケンサ３０５０は、行傾斜・列傾斜コントローラ３０４０に送信終了を通知する。行傾斜・列傾斜コントローラ３０４０は、送信信号の遅延を終了させ（スイッチオン信号の停止）、受信のための微小遅延時間の設定が開始される。
　行傾斜・列傾斜コントローラ３０４０は、傾斜メモリ３０４２から受信期間中のための微小遅延時間等の格納情報を読み出し、書き込みアドレス情報ｉＦを設定等する指令を生成し、Ｍ個の行方向遅延シーケンサ３３００に出力する。同様に、読み出しアドレス情報ｊＦを設定等する指令を生成し、Ｎ個の列方向遅延シーケンサ３２００に出力する。行方向遅延シーケンサ３３００は、遅延回路５１００ごとに書き込み開始アドレスｉＦを設定して待機する。同様に列方向遅延シーケンサ３２００は、遅延回路５１００ごとに読み出し開始アドレスｊＦを設定して待機する。
　行傾斜・列傾斜コントローラ３０４０は、受信開始の信号を出力する。受信開始とともに振動子２１１１の受信信号が素子チャネル受信回路５４００および入力切替器５４を経て、書き込み選択スイッチ９０１０に到達する。
　行方向遅延シーケンサ３３００、列方向遅延シーケンサ３２００は、設定されている書き込み開始アドレスｉＦおよび読み出し開始アドレスｊＦから所定のタイミングで順番にスイッチオン信号を時間間隔ｔｃで出力し、一斉に循環を開始する。これにより各遅延回路５１００によりそれぞれ所定の微小遅延量ずつ遅延した受信信号が、素子チャネル電荷信号出力回路５５００を介して出力され、受信ケーブルドライバ３４００でサブアレイビームフォーマ４０００ごとに加算される。これにより、サブアレイビームフォーマ４０００ごとの整相信号が得られる。
　サブアレイビームフォーマ４０００ごとの整相信号は、受信アナログ信号ケーブル１０１２を介して、本体１１１０に受け渡され、メインビームフォーマ１１５０が所定の遅延量ずつ遅延させて加算することにより、振動子２１１１ごとに所望の遅延量を与えた場合と同様の整相信号を得ることができる。
　受信時の行傾斜・列傾斜コントローラ３０４０は、画像を得るために、第１遅延量および第２遅延量を変更し、受信焦点の位置を順に変更する（ダイナミックフォーカス）。本実施形態では、これをダイナミック遅延変更動作とよぶ。すなわち、ある受信焦点に対応して遅延量を傾斜させるために、サブアレイビームフォーマ４０００に所定の行傾斜および列傾斜で遅延量を設定し、サブアレイビームフォーマ４０００ごとの整相信号を得た後、受信焦点の位置を変更し、変更後の受信焦点に対応する遅延量の傾斜に変更するために、サブアレイビームフォーマ４０００に異なる行傾斜および列傾斜を設定して受信信号を遅延させる。このような変更動作を複数回行う。これにより、サブアレイビームフォーマ４０００の受信指向性を連続的かつ動的に変更することができる。
　遅延回路５１００においては、書き込み開始アドレスｉＦを設定した後、クロックに同期して順次アドレス番号（書き込み選択スイッチ９０１０－ｉの番号ｉ）を増加させて循環させることにより第１遅延量を設定すると同時に、読み出し開始アドレスｊＦを設定した後、クロックに同期して順次アドレス番号（読み出し選択スイッチ９０３０－ｊの番号ｊ）を増加させて循環させることにより第２遅延量を設定し、第１遅延量と第２遅延量を合算した遅延量だけ信号を遅延させる。そのため、受信焦点の変更時には、その前の受信焦点の時とは異なる書き込み開始アドレスｉＦと読み出し開始アドレスｊＦに変更する必要がある。しかしながら、書き込み開始アドレスｉＦと読み出し開始アドレスｊＦを突然変更すると、変更時に、まだ遅延させるべき信号が書き込まれていないキャパシタ９０２０を、読み出し選択スイッチ９０３０－ｊをスイッチオンにして読み出したり、まだ信号が読み出されていないキャパシタ９０２０に対して、書き込み選択スイッチ９０１０－ｉをスイッチオンにして二重に書き込んだりする現象が起こり得る。受信焦点の切り替え時にこのような現象が起きると、遅延信号の連続性がなくなる。
　そこで、本実施形態では、ダイナミック遅延変更動作でサブアレイビームフォーマ４０００の行傾斜および列傾斜を変化させる際には、予め定めた量で、徐々に行傾斜および列傾斜を変更することにより、遅延信号の連続性欠落を防止する。これを以下、さらに説明する。
　行傾斜・列傾斜コントローラ３０４０は受信開始からのクロックカウンタの計上値と傾斜メモリ３０４２に格納された行方向遅延シーケンサ３３００および列方向遅延シーケンサ３２００の変更時刻情報を順次比較する。傾斜遅延を変更すべき時刻に到達すると、Ｍ行の行方向遅延シーケンサ３３００とＮ列の列方向遅延シーケンサ３２００をあらかじめ定めた順序に従って選択し、行傾斜および列傾斜を変更する指令をバス３３２０を介してそれぞれ出力する。Ｍ個の行方向遅延シーケンサ３３００およびＮ個の列方向遅延シーケンサ３２００は、常に現在の行傾斜および列傾斜の識別情報を保持しており、傾斜変更指令に基づき行傾斜および列傾斜を予め定めた変化量で徐々に変更する。また、保持している遅延傾斜状態の識別情報も更新する。
　＜行傾斜・列傾斜＞
　ここで、行傾斜および列傾斜について、図７を用いてさらに説明する。
　Ｍ×Ｎ個のサブアレイビームフォーマ４０００―１１、４０００―１２、…、４０００―ＭＮはｍ×ｎ個の素子チャンネル回路５０００のそれぞれに遅延回路５１００を含む。図７では、受信動作中のサブアレイビームフォーマ４０００―１１の信号経路を構成する素子チャンネル回路５０００の構成要素である素子チャネル受信回路５４００、遅延回路５１００、素子チャネル電荷信号出力回路５５００、受信ケーブルドライバ３４００だけを図示した。遅延回路５１００は、書き込み開始アドレスｉＦと読み出し開始アドレスｊＦにより設定される遅延量（微小遅延量）の大小に応じて長さの異なる矩形で示している。素子チャネル電荷信号出力回路５５００は、後述するように二つの信号電荷を交代させて使うアナログ信号電荷キャパシタを含むので２つの矩形を重ねて描いている。素子チャネル受信回路５４００と受信ケーブルドライバ３４００は、増幅機能を有するため、三角形で示してある。探触子１０００内にある受信ケーブルドライバ３４００と、本体１１１０内の受信フロントエンド回路１１４３との間には、図２のように受信アナログ信号ケーブル１０１２と探触子コネクタプラグ１０２１、コネクタレセプタクル１１２１、送信受信分離回路１１４２があるが、図７では図示を省略して破線で描いている。
　図７では、サブアレイビームフォーマ４０００―１１の１行目に配置される素子チャネル受信回路５４００、遅延回路５１００、素子チャネル電荷信号出力回路５５００の組を縦に並べて描いている。その下に２行目～ｍ行目の組をそれぞれ描いている。遅延回路５１００の遅延量の大小を示す横長の矩形の左端の位置は、共通の一点鎖線上にそろえてあり、これは、微小遅延量の基準が共通時刻で揃えられていることを概念的に示している。さらに各行ごとに、横長の矩形の右端を接続する傾きの同じ破線は、列傾斜ＳＬＲを示す。列傾斜ＳＬＲの傾斜量（傾き）は、１行目～ｍ行目まで一定であることがわかる。また、１行目よりもｍ行目の方が、遅延回路５１００の遅延量が大きくなっているのは、書き込み時の傾斜ＳＬＷ（第１遅延量）によって設定されていることを示す。
　図２６では遅延量の基準を、サブビームフォーマ４０００の左上の角の素子チャンネル回路５０００―１１に含まれる遅延回路５１００（５１００―１１）としたが、本実施形態では、サブアレイビームフォーマ４０００の中央位置を遅延量の基準とする。ダイナミック遅延変更動作を行う場合は、書き込み傾斜ＳＬＷ、読みだし傾斜ＳＬＲを変更するが、変更によって行書き込みアドレスの選択位置と列読み出しアドレスの選択位置が一致してしまうと、充電と放電が同時刻に同じキャパシタ９０２０で起きるため、回避しなければならない。そのため、サブビームフォーマ４０００の中央位置を基準とし、基準位置において書き込みアドレスと読みだしアドレスの時間間隔が常に一定（遅延量が時間軸方向に不変）にする。これにより、行書き込みアドレスの選択位置と列読み出しアドレスの選択位置を制御上把握しやすくなる利点がある。なお、ｍの値およびｎの値が、偶数の場合、中央位置に対応する振動子２１１１あるいはそれに対応する遅延回路５１００が存在しないが、その場合も隣接する振動子２１１１の間の中央位置を仮想的に基準とする。
　また、行ごとの中央位置の基準遅延量（行基準遅延）を、図７において長さＴＤ－１、ＴＤ－２、…、ＴＤ－mとして示す。行基準遅延ＴＤは、書き込み傾斜ＳＬＷにより、行番号が増加するにつれ増加している。ｍ行×ｎ列の中央位置を基準として、書き込み傾斜ＳＬＷ、読みだし傾斜ＳＬＲを設定する。
　図７においてＭ×Ｎ個のサブアレイビームフォーマ４０００―１１、４０００―２１、…、４０００―ＭＮの出力は、それぞれ１対１で受信フロントエンド回路１１４３－１１、１１４３－２１、…、１１４３－ＭＮの入力となり、メインビームフォーマ１１５０に並列に入力される。
　メインビームフォーマ１１５０は本体遅延回路１１５４－１１、１１５４－２１、…、１１５４－ＭＮとそれらの遅延信号出力を総和して整相加算信号を得る積算回路１１５３を少なくとも備える。積算回路１１５３の出力（整相加算信号）１１５１が操作表示系へ入力される。図７では、本体遅延回路１１５４の遅延量の大小を、図示する矩形の左端から右端までの長短で概念的に図示しており、それらの右端をつなぐ破線が本体遅延波面１１５２である。
　このように、探触子内ビームフォーマＩＣ２０００のサブアレイビームフォーマ４０００がサブビームフォーミングした整相加算出力信号を本体１１１０のメインビームフォーマ１１５０が再び遅延して加算することにより、超音波ビーム１２００の受信走査が行われる。本体遅延波面１１５２を決定するには、サブアレイビームフォーマ４０００のｍ行×ｎ列の中央位置を、遅延量の基準にすることが有利である。
　＜１クロック分だけ遅延量を増減するダイナミック遅延変更動作＞
　図９の遅延回路５１００はＫ個のキャパシタ９０２０、書き込み選択スイッチ９０１０，読み出し選択スイッチ９０３０からなることは既に説明した。一つのキャパシタ９０２０着目する時、それに対応する書き込み選択スイッチ９０１０および読み出し選択スイッチ９０３０は１つのキャパシタメモリと見做せることから単位キャパシタメモリ５１０１と呼称する。１つの遅延回路５１００はＫ個の単位キャパシタメモリ５１０１よりなる。
　つぎに、図８（ａ）～図８（ｆ）を用いて、ダイナミック遅延変更動作により、書き込みアドレス情報ｉＦまたは読み出しアドレス情報ｊＦを１だけずらす場合の動作について説明する。
　図８（ａ）～図８（ｆ）は、一つの遅延回路５１００におけるＫ個の単位キャパシタメモリ５１０１への信号の書き込みと読み出しを示す。
　図８（ａ）は、Ｋ個の単位キャパシタメモリ５１０１－１、５１０１－２、…、５１０１－（Ｋ－２）、…、５１０１－Ｋが並列に配置され、実線の矢印８１０１の行書き込みアドレスバス信号３３１０が単位キャパシタメモリ５１０１－１に対して信号書き込んでいることを示す。これは図９の中で描かれた遅延回路５１００部分を作図を右に９０度回転させて簡易的に表す作図と見做すこともできる。また、実線の矢印８１１１の列読み出しアドレスバス信号３２１０が、単位キャパシタメモリ５１０１－（Ｋ－３）から信号を読み出していることを示す。ダイナミック遅延変更動作が行われない場合、システムの１クロックサイクル経過後には、選択状況は図８（ｂ）で示す状態に遷移し、行書き込みアドレスバス信号３３１０は、隣の矢印８１０２が選択され、列読み出しアドレスバス信号３２１０は隣の矢印８２０１が選択される。この後システムの１クロックサイクルごとに、順次右隣の矢印が選択され、Ｋ番目の単位キャパシタメモリ５１０１－Ｋに到達したならば、また最初の単位キャパシタメモリ５１０１－１に戻って循環する。図８（ａ），（ｂ）およびその後の循環により、［｛Ｋ＋１｝－｛Ｋ－３｝］＝４であるから４クロックサイクル期間にあたる遅延量が単位キャパシタメモリ５１０１－１に書き込まれた信号に対して付与される。なお、図８（ａ）から図８（ｂ）への状態変化では信号に付与される遅延量は増減変化していない。
　図８（ａ）、図８（ｂ）のように循環して図８（ａ）に戻った段階で、ダイナミック遅延変更動作により、書き込み側で遅延時間を１クロック分だけ増加させる場合について図８（ｃ）を用いて説明する。遅延時間を１クロック分だけ増加させる場合は、第１の実施形態で説明したように、最初の書き込みアドレスｉＦを１増加させる必要があるため、図８（ａ）の後、矢印８１０２を飛ばして矢印８１０３を選択して単位キャパシタメモリ５１０１－３に書き込む必要がある。しかしながら、そのようにした場合、矢印８１０２に対応する単位キャパシタメモリ５１０１－２に信号を書き込むことができず、単位キャパシタメモリ５１０１－２から信号を読み出す際に、信号電荷が格納されていないか、または、前の受信焦点時の信号が残留している場合にはそれを読み出すことなるため信号が不連続になる。そこで、図８（ｃ）のように、矢印８３０１，８３０２を同時選択して、同時に書き込み選択スイッチ９０１０－２、９０１０－３をオンにし、単位キャパシタメモリ５１０１－２、単位キャパシタメモリ５１０１－３に同じ信号電荷を充電する。これにより単位キャパシタメモリ５１０１－２、５１０１－３の両者が同時に書き込まれる。読み出し位置８３１１は図８（ｂ）の読み出し位置８２１１と同じである。次のクロックサイクルでは隣の矢印８３０３だけを書き込みとして選択し、単位キャパシタメモリ５１０１－４を充電する。読み出し位置は、８３１１の隣の８３１２の位置で単位キャパシタメモリ５１０１－（Ｋ－１）が選択される。これにより、書き込み側位置が、先の循環よりも１つ先に書き込み位置が進み、書き込みと読み出しの遅延差が１つ増加する。
　同様に、ダイナミック遅延変更動作により、書き込み側で遅延時間を１クロック分減少させる場合は、書き込みアドレスｉＦを１つ減少させる必要がある。そのため、図８（ａ）の後、図８（ｂ）と同じクロックサイクルにおいて、書き込み位置８２０１で充電すべきところを、図８（ｄ）のように矢印８４０１に留まって、同一の単位キャパシタメモリ５１０１－１に連続２サイクルにわたり別時刻の信号電荷を充電する。図８（ｄ）では、連続２サイクルで同じ矢印を選択することから矢印８４０１を太く描いている。読み出し位置は、図８（ｂ）と同様に矢印８４１１である。次のクロックサイクルでは、矢印８４０２の位置だけが書き込みとして選択され、単位キャパシタメモリ５１０１－２が充電される。読み出し位置は矢印８４１２の単位キャパシタメモリ５１０１－（Ｋ－１）が選択される。この過程では書き込み側位置が一定の循環よりも１つ遅れ、書き込みと読み出しの遅延差が１つ減少するため、遅延量が１クロック分減少する。
　一方、ダイナミック遅延変更動作において読み出し側の動作で遅延時間を１クロック分増加させる場合について図８（ｅ）で示す。図８（ａ）に戻ったあと、図８（ｂ）と同じクロックサイクルにおいて同一の単位キャパシタメモリ５１０１－（Ｋ－３）から連続２サイクルにわたり信号電荷を読み出す。連続２サイクルで同位置を選択することから、矢印８５１１を太く描いている。書き込み位置は図８（ｂ）と同じ矢印８５０１である。この過程では読み出し位置が一定の循環よりも１つ遅れ、書き込みと読み出しの遅延差が１つ増加するため、１クロック分遅延量が増加する。
　同様に、ダイナミック遅延変更動作において読み出し側で遅延量を１クロック分減少させる場合について図８（ｆ）で示す。図８（ａ）に戻ったあと、図８（ｂ）と同じクロックサイクルにおいて、図８（ｂ）の矢印８２１１のように単位キャパシタメモリ５１０１－（Ｋ－２）より信号電荷を読み出すべきところを矢印８６１１により、単位キャパシタメモリ５１０１－（Ｋ－１）より読み出す。書き込み位置の矢印８６０１は図８（ｂ）の書き込み位置の矢印８２０１と同じである。この過程では読み出し位置を１つ飛ばすことから一定の循環よりも１つ進み、書き込みと読み出しの遅延差が１つ減少するため、遅延量を１クロック分減少させることができる。
　図８（ｃ）～図８（ｆ）で示したダイナミック遅延変更動作では、変更しない図８（ｂ）の場合と比べ、２つの単位キャパシタメモリ５１０１に同時に充電する、同じ単位キャパシタメモリ５１０１に連続２サイクル充電する、同じ単位キャパシタメモリ５１０１から連続２サイクル放電する、単位キャパシタメモリ５１０１を読み飛ばすなどの非連続的な動作が含まれる。よって、これらの遷移がサブアレイビームフォーマ４０００の受信動作中に一斉に起こらないようにするのが望ましい。
　＜素子チャネル電荷信号出力回路５５００＞
　ここで、図５の素子チャネル電荷信号出力回路５５００について、図９を用いて詳しく説明する。
　遅延回路５１００内の素子チャネル電荷信号出力回路５５００は、並列に配置された２つの信号電荷容量（以下加算器キャパシタと呼ぶ）５５０２，５５０５と、その入力側にそれぞれ配置されたスイッチ５５０１、５５０４と、出力側にそれぞれ配置されたスイッチ５５０３、５５０６とを備えている。遅延回路５１００からの受信整相信号は図示されない出力切替器５５によりスイッチ５５０１、５５０４の入力となる。システムクロックに応じて２つの加算器キャパシタ５５０２，５５０５に対し相補的に交番させて書き込み、読み出しを行う。読み出した信号は、信号線３４１０から出力する。図９では素子チャンネル回路５０００―１１において遅延メモリ５１００の単位キャパシタメモリ５１０１―１のキャパシタ９０２０―１の電荷がバファ９０４０によりスイッチ５５０１のオンにより加算器キャパシタ５５０２に経路９１０２で充電される。また、素子チャンネル回路５０００―ｍｎにおいて遅延メモリ５１００の単位キャパシタメモリ５１０１―Ｋのキャパシタ９０２０―Ｋの電荷がバファ９０４０によりスイッチ５５０１のオンにより加算器キャパシタ５５０２に経路９１０５で充電される。並行して、素子チャンネル回路５０００―１１、５０００―ｍｎの加算器キャパシタ５５０５の電荷がスイッチ５５０６のオンにより経路９１０３、９１０６で加算器キャパシタ５５０５の電荷が同じ信号線３４１０に接続されることでサブアレイビームフォーマ内の他の素子チャネル電荷信号出力回路５５００の間で電荷の加算が起きることを示す。
　２つの加算器キャパシタ５５０２，５５０５を相補的に交番することで、連続的して同じ加算器キャパシタ５５０２、５５０５に対して遅延後受信信号５１１０が同じ期間に充放電されないようにしている。これにより、遅延量の変更前後の遅延後受信信号を二つの加算器キャパシタ５５０２、５５０５に振り分けて、読み出し操作と加算操作が貫通することなく所定のタイミングで逐次処理することができる。
　＜ダイナミック遅延変更動作によるキャパシタの電圧降下＞
　つぎに、ダイナミック遅延変動による単位キャパシタメモリ５１０１の電圧降下について説明する。
　図９において、書き込み選択スイッチ９０１０、読み出し選択スイッチ９０３０として、例えばＭＯＳＦＥＴを用いる場合、導通状態の書き込み選択スイッチ９０１０および読み出し選択スイッチ９０３０は、ＭＯＳＦＥＴのもつオン抵抗などの導通インピーダンスＺonを持つ。
　遅延回路５１００の遅延後受信信号５１１０は、素子チャネル電荷信号出力回路５５００の第一の交番信号５５０７の指定により加算器キャパシタ５５０２に充電（サンプル動作）される。同時に１つ前のシステムクロックサイクルにおいて充電された加算器キャパシタ５５０５に保持（ホールド動作）されていた信号電荷が第二の読み出しスイッチ５５０６が導通することで信号線３４１０から出力される。
　素子チャンネル回路５０００―１１において遅延メモリ５１００で単位キャパシタメモリ５１０１－３への書き込む場合、素子チャネル受信回路５４００内に配置されたバファ５４０１の出力インピーダンスＺout、書き込み選択スイッチ９０１０－３の導通インピーダンスＺoｎ、単位キャパシタメモリ５１０１－３の容量Ｃｓによる充電（サンプル動作）の時定数τ１１は、寄生容量などの寄与を無視すればτ１１＝（Ｚout＋Ｚoｎ）×Ｃｓとなる。
　一方、図８（ｃ）で説明したように素子チャンネル回路５０００―ｍｎにおいて遅延メモリ５１００で単位キャパシタメモリ５１０１－１と５１０１－２への同時に書き込む場合、充電（サンプル動作）の時定数τｍｎは同じく寄生容量などの寄与を無視すればτｍｎ＝（Ｚout＋Ｚoｎ／2）×２×Ｃｓ＝（２×Ｚout＋Ｚoｎ）×Ｃｓとなる。すなわち、遅延回路５１００－１１で示したダイナミック遅延変更の無い場合の定常の充電（サンプル動作）の時定数τ１１と、素子チャンネル回路５０００―ｍｎの遅延回路５１００で示すダイナミック遅延変更のある場合の定常の充電（サンプル動作）の時定数τｍｎには違いがあり、仮に同じ素子チャネル受信回路５４００への入力した受信信号が全く同じであっても単位キャパシタメモリ５１０１に書き込まれる電荷量あるいは電圧は異なってくる。
　図１０を用いて充電、保持の際の時定数の影響を概念的に説明する。システムクロック信号１００１０は時刻ｔ１、ｔ２の間の期間が１サイクル期間に相当する。システムクロック信号の電圧ＶＣＬＫは論理回路信号レベル（例えば１.８ボルト程度）で、内部の行書き込みアドレスバス信号３３１０の論理動作の基準信号である。書き込み選択スイッチ９０１０－１を駆動するスイッチ駆動信号１００２０Ｓ、１００２０Ｄの電圧ＶＳＷ１は０でスイッチの導通，ＶＳＷＯＮでスイッチの解放となる。同様に書き込み選択スイッチ９０１０－２を駆動するスイッチ駆動信号１００３０Ｓ、１００３０Ｄの電圧ＶＳＷ２も０でスイッチの導通，ＶＳＷＯＮでスイッチの解放となる。ＶＳＷ１、ＶＳＷ２はＭＯＳレベル（例えば５Ｖ程度）である。行書き込みアドレスバス信号３３１０の一部は、レベルシフト変換されてスイッチ駆動信号１００２０Ｓ、１００２０Ｄや１００２０Ｓ、１００２０Ｄを生成する。単位キャパシタメモリ５１０１－１だけに電荷を充電する場合（ダイナミック遅延変更の無い場合）のスイッチ駆動信号が１００２０Ｓおよび１００３０Ｓである。単位キャパシタメモリ５１０１－１と５１０１－３に同時に電荷を充電する場合（ダイナミック遅延変更のある場合）のスイッチ駆動信号が１００２０Ｄおよび１００３０Ｄである。これらの信号では時刻ｔ１ｓｗでスイッチが導通し、時刻ｔ２ｓｗでスイッチが解放される。
　単位キャパシタメモリ５１０１－１の信号電圧ＶＣＡＰの受信信号電圧波形１００４０Ｓ、１００２０Ｄはスイッチの導通により時刻ｔ１capで充電が開始されて立ち上がり、スイッチが解放される時刻ｔ２capで充電が終了する。受信信号電圧波形１００４０Ｓはスイッチが解放される（ホールド動作の開始）時刻で電圧振幅ＶＳに到達し、時刻ｔ２cap以降のホールド期間はリークにより極わずかな電圧低下を起こす様子を示す。受信信号電圧波形１００４０Ｄはスイッチが解放される（ホールド動作の開始）時刻で電圧振幅ＶＤに到達し、時刻ｔ２cap以降のホールド期間はリークにより極わずかな電圧低下を起こす様子を示す。
　受信信号電圧波形１００４０Ｓでは時定数τ１１により電圧振幅ＶＳに到達することができるのに対し、受信信号電圧波形１００４０Ｄではより大きな時定数τＭＮにより電圧振幅ＶＤまで到達した時点でＭＯＳスイッチが解放される（ホールド動作の開始）ため、同じ電圧まで到達できないことがわかる。
　このように、同時に２つの単位キャパシタメモリ５１０１への書き込みにより、図１０に示す電圧降下が生じるが、許容範囲内である。しかし、同時に３個以上の単位キャパシタメモリ５１０１への書き込みは、さらなる電圧降下が生じるため、回避することが望ましい。
　そこで本実施形態では、ダイナミック遅延変更動作によって、遅延量を２クロック以上変化させる必要がある場合には、以下に示すように、行傾斜および列傾斜の変化が、１クロック以内の遅延量変化となるように、段階的に変更する。以下、これについて図面を用いて説明する。
　＜ダイナミック遅延変更動作の段階的な行傾斜・列傾斜の変更＞
　ｍ×ｎの遅延回路５１００からなるサブアレイビームフォーマ４０００の行数ｍが、ｍ＝４である場合において、遅延回路５１００に出力する書き込みアドレス情報ｉＦの傾斜である「行傾斜」の傾きＥを徐々に大きくした例を図１１～図１３に示す。図１１は行傾斜Ｅ１～Ｅ５、図１２は行傾斜Ｅ６～Ｅ１０、図１３は行傾斜Ｅ１１～Ｅ１５を例示するものである。代表して図１１の行傾斜Ｅ１を１つ例に取り上げると、正方格子１１０００は、一つのサブビームフォーマ４０００の遅延回路５１００に含まれるＫ個のうちの１つの単位キャパシタメモリ５１０１－ｉ（ｉ＝１～Ｋ）であり、図１１の第１行の単位キャパシタメモリ５１０１－ｉ（ｉ＝１～Ｋ）で、図４の一つの素子チャンネル回路５０００―１１の遅延回路５１００を示す。同様に第２行～第４行のＫ個の単位キャパシタメモリ５１０１－ｉは、素子チャンネル回路５０００－２１、５０００－３１，５０００－４１の遅延回路５１００を示す。また、各行を識別する２文字記号ｇｕ，ｆｕ，ｆｄ，ｇｄが割り当てられている。また、行記号ｇｕ，ｆｕ，ｆｄ，ｇｄは、それぞれ、図４の行書き込みアドレスバス信号３３１０－２－１、３３１０－２－２、３３１０－２－３、３３１０－２－４に対応している。
　図１１～図１３の正方格子１１０００のうち各行につき１つの正方格子が、太い実線により描かれている。太い実線の正方格子１１０３０はその行につき書き込み位置が選択されていることを示す。
　行方向遅延シーケンサ３３００は、列方向の中心位置（基準位置）を中心に、（ｇｕ，ｇｄ）および（ｆｕ，ｆｄ）を対にして、書き込み位置番号１～Ｋの遅れと進みが反対称的となるように書き込みアドレスの選択動作を行う。
　さらに、４行×Ｋ列の格子の上辺に縦の下向き矢印記号が１つずつ書き添えられている。これは現在のシステムクロックサイクルにおいて、行方向遅延シーケンサ３３００が遅延の基準位置としている列方向の書き込み位置を示すもので、以降、書き込み基準位置１１０１０と呼称する。書き込み基準位置１１０１０は図１１から図１３の行傾斜がＥ１→Ｅ２→…→Ｅ１５と進むにつれ書き込み番号が１つずつ増大した位置に移動し、Ｋまで達すると再び１に戻って循環する。
　行傾斜Ｅ３に例示するように、補助線１１０２０は書き込み傾斜（行傾斜）ＳＬＷの理解の便を図る直線である。補助線１１０２０は４行の中央位置すなわちｆｕ行とｆｄ行の中間であり、かつ書き込み基準位置の列の正方格子の中央である点１１０２１を通る。
　ダイナミック遅延変更動作により、行傾斜をＥ１からＥ１５に変化させる場合、本実施形態では、図１１～図１３のＥ１～Ｅ１５のように、１クロックごとに行傾斜が段階的に変化するようにする。これにより、各遅延回路５１００における遅延量の変化を、図８で説明した１クロック以内にすることができるため、キャパシタ５１－ｉの電圧降下等を許容範囲内におさめることができる。
　図１１において、行傾斜Ｅ１では全ての書き込み位置番号１の上にあり、行の並びについて同じ時刻に同じ番号１を示している。この状態を書き込み傾斜ＳＬＷが零であるとする。図１１から図１３にわたり行傾斜がＥ１→Ｅ２→…→Ｅ１５と進むにつれ補助線は垂直から次第に傾斜する。
　行傾斜Ｅ１、Ｅ２、…、Ｅ１５の４行×Ｋ列の格子の個々の左側に４行×２列の数値が書き添えられている。左から第一列３１１に示した数値は、各行の中央位置がｍ行幅の中央から何行分離れているかを示す数値である。具体的にはguの行が―１．５行、ｆuの行が―０．５行、ｆｄの行が０．５行、gｄの行が１．５行離れている。
　左から第二列３１２の数値は、書き込み基準位置に対し、各行の太い実線の正方格子で示した書き込み選択位置がいくつ進み（正の整数）あるいは遅れ（負の整数）があるかを示す。例えば、図１１の行傾斜Ｅ２ではguの行が１進み（１）、ｇｄの行が１遅れ（－１）、ｆｕ，ｆｄの行は書き込み基準位置に対し進みも遅れもないことを示している。書き込み傾斜ＳＬＷは、第一行の値に対し第２行の値を切片なしの１次回帰直線に割り当てたときの直線傾斜で定義する。例えば、回帰直線からの誤差がない行傾斜Ｅ５では、書き込み傾斜ＳＬＷは―２であることが容易にわかる。
　行傾斜Ｅ１、Ｅ２、…、Ｅ１５を表す太い実線の正方格子で示した書き込み選択位置において、白三角記号１１０４０（△）は次の行傾斜に遷移するために選択位置を２つ先に移動することを示す。これはその行にある遅延回路５１００において図８（ａ）から図８（ｃ）の遷移動作を行って書き込み位置番号の移動を通常の増加１でなく増加２とすることを示す。黒三角記号１１０５０（▲）は次の行傾斜に遷移するために選択位置を移動しないことを示す。これはその行にある遅延回路５１００において図８（ｂ）から図８（ｄ）の遷移動作を行って書き込み位置番号の移動を通常の増加１でなく減少１とすることを示す。白三角記号１１０４０と黒三角記号１１０５０は１対しかなく、４行の中央位置すなわちｆｕ行とｆｄ行の中間に対して互いに逆の増減を取る。また、（ｇｕ，ｇｄ）および（ｆｕ，ｆｄ）の組み合わせのどちらかであるが、行傾斜Ｅ１→Ｅ２→…→Ｅ１５と進むにつれ互いの組み合わせが必ず交番して現れるとは限らない。例えば図１２の行傾斜Ｅ６、Ｅ７はともに（ｆｕ，ｆｄ）の組み合わせで次の状態に遷移するが、Ｅ８では（ｇｕ，ｇｄ）としている。
　図１４はｎ＝５の場合について列傾斜遅延状態Ａ１～Ａ５、図１５は列傾斜遅延状態Ａ６～Ａ１０、図１６は列傾斜遅延状態Ａ１１～Ａ１５を例示するものである。代表して図１４の行傾斜Ａ１を１つ例に取り上げると、図１１の時と同様に、正方格子１４０００は遅延回路５１００に含まれるＫ個のキャパシタ５１０１位置を概念的に示し、位置番号１、２、…、Ｋを５行×Ｋ列の下部に横目盛りとして書き添えた。また、左縦に上から５行の各行を識別する２文字記号ｃｕ，ｂｕ，ａｃ，ｂｄ，ｃｄが割り当てられている。図１１と行記号ｃｕ，ｂｕ，ａｃ，ｂｄ，ｃｄを対応づけるならば、それぞれ列読み出しアドレスバス信号３２１０－２－１、３２１０－２－２、３２１０－２－３、３２１０－２－４、３２１０－２－５と対応づけできる。列方向遅延シーケンサ３２００は（ｃｕ，ｃｄ）および（ｂｕ，ｂｄ）を対にして読み出し位置番号が記号ａｃの行の中央を境に遅れと進みが反対称的な選択動作を行う。
　図１４～図１６においても正方格子１４０００のうち各行につき１つの読み出し位置番号において太い実線の正方格子１４０３０が描かれる。太い実線の正方格子１４０３０はその行につき読み出し位置が選択されていることを示す。さらに、５行×Ｋ列の格子の上辺に縦の下向き矢印記号が１つ書き添えられている。これは現在のシステムクロックサイクルにおいて、列方向遅延シーケンサ３２００が遅延の基準としている列の読み出し位置番号を示すもので、以降、読み出し基準位置１４０１０と呼称する。読み出し基準位置１４０１０は図１４から図１６の行傾斜がＡ１→Ａ２→…→Ａ１５と進むにつれ読み出し番号が１つづつ増大した位置に移動し、Ｋまで達すると再び１に戻って循環する。
　図１４～図１６においては、補助線１４０２０は読み出し傾斜ＳＬＲの理解の便を図る直線である。補助線１４０２０は５行の中央位置すなわちａｃ行の中央であり、かつ読み出し基準位置の列の正方格子の中央である点を通るよう作図している。列傾斜遅延状態Ａ１では読み出し位置番号１の上にあり、行の並びについて同じ時刻に同じ番号１を示している。この状態を読み出し傾斜ＳＬＲが零であるとする。図１４から図１６にわたり列傾斜遅延状態がＡ１→Ａ２→…→Ａ１５と進むにつれ補助線は垂直から次第に傾斜した線分となる。
　列傾斜遅延状態Ａ１、Ａ２、…、Ａ１５の５行×Ｋ列の格子の個々の左側に５行×２列の数値が書き添えられている。左から第一列の数値は、各行の中央位置がｎ行幅の中央から何行分離れているかを示す数値である。具体的にはｃuの行が―２行、ｂuの行が―１行、ａｃの行は０、ｂｄの行が１行、ｃｄの行が２行離れている。左から第二列の数値は、書き込み基準位置１４０１０に対し、各行の太い実線の正方格子１４０３０で示した書き込み選択位置がいくつ進み（正の整数）あるいは遅れ（負の整数）があるかを示す。例えば、図１４の行傾斜Ａ４ではｃｕの行が2遅れ（－２）、ｂｕの行が１遅れ（－１）、ａｃの行は進みも遅れもなし（０），ｂｄの行は１進み（１）、ｃｄの行は２進み（２）を示している。読み出し傾斜ＳＬＲは、第一行の値に対し第２行の値を切片なしの１次回帰直線に割り当てたときの直線傾斜で定義する。例えば、回帰直線からの誤差がない列傾斜遅延状態Ａ４では、読み出し傾斜ＳＬＲは―１であることが容易にわかる。
　列傾斜遅延状態Ａ１、Ａ２、…、Ａ１５を表す太い実線の正方格子で示した書き込み選択位置において、白三角記号１４０５０（△）は次の列傾斜遅延状態に遷移するために選択位置を２つ先に移動することを示す。これはその列にある遅延回路５１００において図８（ａ）から図８（ｆ）の遷移動作を行って読み出し位置番号の移動を通常の増加１でなく増加２とすることを示す。黒三角記号１４０４０（▲）は次の列傾斜遅延状態に遷移するために選択位置を移動しないことを示す。これはその行にある遅延回路５１００において図８（ｂ）から図８（ｅ）の遷移動作を行って読み出し位置番号の移動を通常の増加１でなく減少１とすることを示す。白三角記号１４０５０と黒三角記号１４０４０は１対しかなく、５行の中央位置すなわちac行の中間位置に対して互いに逆の増減を取る。これらの白三角記号１４０５０と黒三角記号１４０４０は中央のａｃの行につくことはなく、（ｂｕ，ｂｄ）および（ｃｕ，ｃｄ）の組み合わせのどちらかに付くのであるが、列傾斜遅延状態Ａ１→Ａ２→…→Ａ１５と進むにつれ互いの組み合わせが必ず交番して現れるとは限らない。例えば図１４の行傾斜Ａ３、Ａ４はともに（ｃｕ，ｃｄ）の組み合わせで次の状態に遷移するが、Ａ５では（ｂｕ，ｂｄ）としている。
　書き込み傾斜ＳＬＷ、読み出し傾斜ＳＬＲは、一次回帰（回帰直線）で求められる。一次回帰に対して、キャパシタ５１－ｉの位置にはずれがあり、位置ずれの標準誤差が存在する。行傾斜Ｅ１→Ｅ２→…→Ｅ１５とした場合の書き込み傾斜ＳＬＷと標準誤差の関係を図１７に示す。同様に、列傾斜遅延状態Ａ１→Ａ２→…→Ａ１５とした場合の読み出し傾斜ＳＬＲと標準誤差の関係を図１８に示す。ぞれぞれのプロット値はグラフの左側に１５行２列の数値で付記してある。
　図１７に示すように、標準誤差が０になる行傾斜はＥ１、Ｅ５、Ｅ９、Ｅ１３であり、それ以外の状態では最大で約０．９５の標準誤差が変動する。標準誤差が０になるこれらの状態だけを選択すると、書き込み傾斜ＳＬＷは０、－２、－４、－６、…という比較的粗い間隔の傾斜状態しか実現できない。同様に、図１８に示すように、標準誤差が０になる列傾斜遅延状態はＡ１、Ａ４、Ａ７、Ａ１０、Ａ１３であり、それ以外の状態では最大で約０．７３の標準誤差が変動する。標準誤差が０になるこれらの状態だけを選択すると、読み出し傾斜ＳＬＲは０、１、２、３、４、…という比較的粗い間隔の傾斜状態しか実現できない。
　行方向遅延シーケンサ３３００、列方向遅延シーケンサ３２００の制御構造をそれぞれｆｕ行とｆｄ行の中間あるいはａｃ行の中心を基準に反対称に遅延量の増減を行う構成とする場合、標準誤差が０になる状態だけでは比較的粗い間隔の傾斜状態の間を遷移することになる。また、これらの標準誤差が０になる状態間の遷移は、図１１の行傾斜Ｅ１からＥ５への遷移、図１４の列傾斜遅延状態Ａ１からＡ４への遷移に見られるように、指定位置を３つ以上変化させる遷移であったり、同時に複数対の行で選択位置の増減を行うことになる。図８で示すような、隣接した単位キャパシタメモリ５１０１との間だけでのダイナミックな遅延量変更動作を最も簡便にできることを必要条件とするためには、選択の状態遷移を選択位置番号を遅らせるための増加０、変化させないための増加１、進めるための増加２の３つだけとすることが行方向遅延シーケンサ３３００、列方向遅延シーケンサ３２００の回路の構成を簡便にする。また、図９、図１０で例示したようなアナログ回路の時定数が特定のシステムサイクルで変動する挙動の面からも最も有利である。
　例として、図１１のＥ１の傾斜状態からＥ５と同じ傾斜状態への１サイクルでの遷移を考えれば、行方向遅延シーケンサ３３００で書き込み基準位置は一度に増加４で飛躍しなければならず、書き込み位置を進めるためにｇｕで増加７の動作が必要になる。総計で７倍の容量和となる連続した７つのキャパシタ５１０１に充電して書き込む動作が必要となる。これらのアナログ特性は最大でも２つの単位キャパシタメモリ５１０１に充電して書き込めば遷移できる図８の動作に比べれば、図９、図１０で例示したような時定数の変化が著しく大きく引き起こされる。また、選択位置番号を遅らせるための位置増加なしでの遷移、進めるための２以上の位置増加での遷移では受信信号に時間不連続な乱れを与えるので、一度に１対の組み合わせだけを変化させる制約が２次元アレイ全体での整相出力の特定のシステムサイクルで起きるアナログ信号の不連続な乱れを低減するために非常に有利である。
　このようにアナログ回路においてダイナミックな遅延量変更動作を行うことを前提にすると、行方向遅延シーケンサ３３００、列方向遅延シーケンサ３２００の制御方法は自明ではなく、素子遅延回路５１００のダイナミックな遅延量変更動作を最もアナログ回路的に望ましい構成で実現するには図１１～図１３の行傾斜、図１４～図１６の列傾斜遅延状態を任意に設定できるわけではなく、互いの状態間の遷移方法にはダイナミックな遅延量の増減を１つずつにするために明確な制約を設けることが望ましい。また、ダイナミックな遅延量の増減を複数の対で許容すると、不連続となるアナログ特性の乱れの最大幅は大きくなる。
　本実施形態では、図３にあるようにダイナミックな遅延量変更動作を行う行方向遅延シーケンサ３３００はＭ個、列方向遅延シーケンサ３２００はＮ個ある。そのため、２次元アレイ全体でみると、最も小さなアナログ特性の乱れは、ダイナミックな遅延量変更動作を行うシステムクロックサイクルでは、行方向遅延シーケンサ３３００が１対の行で２×Ｎ×ｎ個、あるいは列方向遅延シーケンサ３２００の何れかの１つだけが、１対の列で２×Ｍ×ｍ個の素子遅延回路５１００に不連続動作を生じた場合に発生する。一方、最も大きなアナログ特性の乱れは、ＭＮが両者とも偶数である場合Ｍ×ｍ×Ｎ×ｎ個の全ての素子遅延回路５１００に同時に不連続動作を生じた場合に発生する。
　Ｍ個の行方向遅延シーケンサ３３００、Ｎ個の列方向遅延シーケンサ３２００で所望の対して任意にダイナミックな遅延量変更動作を発生させた場合、アナログ特性の乱れの最大幅に大きな変化が起きる可能性がある。
　そこで、本実施形態では図６の行列傾斜遅延コントローラ３０４０が行傾斜遅延バス信号３３２０の制御により、Ｍ個の行方向遅延シーケンサ３３００のうち１つだけが１つのシステムサイクルで１対の行で２×Ｎ×ｎ個の素子遅延回路５１００にのみ同時にダイナミックな書き込み遅延量変更動作を許容するように構成する。同様に行列傾斜遅延コントローラ３０４０はＭ個の行方向遅延シーケンサ３３００のいづれも選択しない状態で列傾斜遅延バス信号３２２０の制御により、Ｎ個の列方向遅延シーケンサ３２００にのうち１つだけが１つのシステムサイクルで１対の列で２×Ｍ×ｍ個の素子遅延回路５１００にのみ同時にダイナミックな読み出し遅延量変更動作を許容する構成する。
　行列傾斜遅延コントローラ３０４０の選択的動作について図１９を用いてより詳しく説明する。
　システムクロック信号ＳＣＫは波形１９０００を持ち、クロック周期Ｔｓｃkを持つ。Ｍ個の行方向遅延シーケンサ３３００－１、３３００－２、…、３３００－Ｍのそれぞれ順に書き込み選択同期信号ＷＳ－１、ＷＳ－２、…、ＷＳ－Ｍおよび書き込み遅延更新許可信号ＷＴ－１、ＷＴ－２、…、ＷＴ－Ｍが入力される。行方向遅延シーケンサ３３００は書き込み選択同期信号ＷＳおよび書き込み遅延更新許可信号ＷＴが同時に許可されると書き込み傾斜ＳＬＷを変更する。
　同様にしてＮ個の列方向遅延シーケンサ３２００－１、３２００－２、…、３２００－Ｎのそれぞれ順に書き込み選択同期信号ＲＳ－１、ＲＳ－２、…、ＲＳ－Ｎおよび読み出し遅延更新許可信号ＲＴ－１、ＲＴ－２、…、ＲＴ－Ｎが入力される。列方向遅延シーケンサ３２００は読み出し選択同期信号ＲＳおよび読み出し遅延更新許可信号ＲＴが同時に許可されると読み出し傾斜ＳＬＲを変更する。
　書き込み選択同期信号ＷＳの選択許可はパルス１９０１０－１、１９０１０－２、…、１９０１０－Ｍの時間順序で排他的にＭサイクル期間の間に発生し、引き続き読み出し選択同期信号ＲＳの選択許可はパルス１９０１１－１、１９０１１－２、…、１９０１１－Ｎの時間順序で排他的にＮサイクル期間の間に発生する。これらの一連の（Ｍ＋Ｎ）サイクルのシーケンスが反復され、パルス１９０２０－１、１９０２０－２、…、１９０２０－Ｍ、パルス１９０２１－１、１９０２１－２、…、１９０２１－Ｎが生成される。
　書き込み選択同期信号ＷＳに同期して書き込み遅延更新許可信号ＷＴのパルス１９０１０－１、１９０１０－２、…、１９０１０－Ｍ、１９０２０－１、１９０２０－２、…、１９０２０－Ｍが、読み出し選択同期信号ＲＳに同期して読み出し遅延更新許可信号ＲＴのパルス１９１１１－１、１９１１１－２、…、１９１１１－Ｎ、１９１２１－１、１９１２１－２、…、１９１２１－Ｎが発生可能であるが、破線で示した一部のパルス１９１１０－２、１９１１０－Ｍ、１９１１１－１、１９１２０－１、１９１２０－２、１９１２１－２、１９１２１－Ｎは書き込み遅延更新が許可されていない状態を示す。
　行列傾斜遅延コントローラ３０４０は、受信を開始する前に傾斜メモリ３０４２より書き込み傾斜ＳＬＷの増減の正負符号情報と開始時点の初期傾斜状態情報を取得してＭ個の行方向遅延シーケンサ３３００に配信する。例えばある行方向遅延シーケンサ３３００の初期傾斜状態が図１１の（Ｅ３）と同じ書き込み傾斜ＳＬＷであれば、（Ｅ１）→（Ｅ２）→（Ｅ３）と進めた後、各行の位置の差を保ったままＫ－１サイクル循環を進めて受信開始まで待機する。同様に傾斜メモリ３０４２より読み出し傾斜ＳＬＲの増減の正負符号情報と開始時点の初期傾斜状態情報を取得してＮ個の列方向遅延シーケンサ３２００に配信する。例として列方向遅延シーケンサ３２００の初期傾斜状態が図１５の（Ａ８）と同じ読み出し傾斜ＳＬＲであれば、（Ａ１）→（Ａ２）、…、→（Ａ８）と進めた後、各行の位置の差を保ったままＫ－６サイクル循環を進めて受信開始まで待機する。
　受信開始後のダイナミック遅延変更は、例えば、ある行方向遅延シーケンサ３３００で受信が開始する時点で配信された書き込み傾斜ＳＬＷの増減の正負符号情報が負、書き込み遅延更新許可信号ＷＴが入力された時に、現在の行傾斜が図２０の（Ｅ３－１１－ＤＥＣ)のような状態であったとする。書き込み選択同期信号ＷＳおよび書き込み遅延更新許可信号ＷＴが同時に許可されると、書き込み傾斜ＳＬＷは減少が指示され（Ｅ４－１２）への遷移が起きる。この遷移は（Ｅ３－１１－ＤＥＣ）において正方格子の位置指定を＜行記号、位置番号＞で示す時、＜ｆｕ、１１＞にある白三角記号１１０４０（△）と＜ｆｄ、１１＞にある黒三角記号１１０５０（▲）でのみダイナミック遅延更新動作を行うことで遷移する。同様に受信が開始する時点で配信された書き込み傾斜ＳＬＷの増減の正負符号情報が正であったならば、書き込み傾斜ＳＬＷは増加が指示され、（Ｅ３－１１－ＩＮＣ）のように＜ｇｄ、９＞にある白三角記号１１０４０（△）と＜ｇu、１3＞にある黒三角記号１１０５０（▲）でのみダイナミック遅延更新動作を行うことで（Ｅ２－１２）に遷移する。
　書き込み傾斜ＳＬＷの増減の正負符号情報により黒三角記号１１０５０（▲）が（gu、ｇｄ）あるいは（ｆu、ｆｄ）のどちらかの組に対応し、順列（白三角記号１１０４０、黒三角記号１１０５０）＝（△、▲）あるいは（黒三角記号１１０５０、白三角記号１１０４０）＝（▲、△）の何れかの順序で遅延増減動作を割り当てるかによって、書き込み基準位置１１０１０が増加しながら書き込み傾斜ＳＬＷが増減する。このような遷移は列方向遅延シーケンサ３２００で読み出し傾斜ＳＬＲの増減を行う場合も同様である。
　これにより所定のＭ行、Ｎ列の選択順序に従って（Ｍ＋Ｎ）システムクロックサイクルの時分割で特定のサブビームフォーマ行での書き込み遅延量変更、または特定のサブフォーマ列での読み出し遅延量変更が起きるようにすることができる。
　＜循環周期の設定＞
　以上の動作説明では行方向遅延シーケンサ３３００、列方向遅延シーケンサ３２００は基本的に循環周期が、Ｋである場合、すなわち、搭載されている単位キャパシタメモリ５１０１－１～５１０１－Ｋを全て書き込み、読み出しに用い、アドレスをそれぞれ循環させる場合について行った。以下の説明では、循環周期をＫより小さい所定のｋに設定することにより、遅延させるべきアナログ信号の誤差をより小さくする例について説明する。
　図２１でｋ＝１４の循環の例を示す。ある行方向遅延シーケンサ３３００が最初（Ｅ２－１３）にある状態から、書き込み傾斜ＳＬＷの増減なしにシステムクロックが１０サイクル進んだ状態では（Ｅ２－９）の状態になる。同時に、ある列方向遅延シーケンサ３２００が最初（Ａ４－４）にあると、読み出し傾斜ＳＬＲの増減がなければ（Ａ３－１４）の状態になる。行方向遅延シーケンサ３３００、列方向遅延シーケンサ３２００ともに循環周期は同じでなければならない。
　図９で示したように、遅延回路５１００は平面上に配置したアナログ回路であるＫ個の単位キャパシタメモリ５１０１を含むが、これらには、配線経路による寄生インピーダンスの違いや素子レイアウトによる静電バランス特性の違いが存在する。これらのＫ個の単位キャパシタメモリ５１０１の静電バランス特性のわずかな違いに起因して、厳密には周波数特性に違いが生じる。
　例えば、ある周波数成分について着目すれば、ｋ＝１４の時の単位キャパシタメモリ５１０１についての、書き込み時の振幅、位相特性の違いとして、複素数の重みwe1～we１４が生じるとモデル化できる。また、書き込みと読み出しのシステムクロック単位の信号電荷保持（ホールド）時間差（遅延時間）、読み出し動作の特性差による読み出し時点での振幅、位相特性の違いとして、複素数の重みｒe1～ｒe１４が生じる。
　図２２に示すように、遅延回路５１００への入力の書き込み時点の複素数の重みの循環、…we６、we７、…、we１４、we１、we２、…、we１４、we１、we２、…、we１４、we１、we２、…we５…と、読み出し時点での複素数の重みの循環、…ｒe９、ｒe１０、…、ｒe１４、ｒe１、ｒe２、…、ｒe１４、ｒe１、ｒe２、…、ｒe１４、ｒe１、ｒe２、…、ｒe８…の組み合わせによって、各時刻の受信信号の瞬時周波数特性が異なる。すなわち、同じく１４サンプルを周期とする…we６・ｒe９、we７・ｒe１０、…、we１４・ｒe３、we１・ｒe４、we２・ｒe５、…、we１４・ｒe３、we１・ｒe４、we２・ｒe４、…、we１４・ｒe３、we１・ｒe４、we２・ｒe５、…we５・ｒe８…の複素数の重みの積の循環が生じる。
　本実施形態では、遅延回路５１００の単位キャパシタメモリ５１０１の循環周期の数を適切に設定することにより、単位キャパシタメモリ５１０１の周波数特性の違いがもたらすランダムな複素数の重みの積の影響を制御する。
　数値計算プログラムを用いて、一定周波数の連続正弦波信号に対する周波数スペクトル上のスプリアス成分の現れ方の違いをシミュレーションした。その一例を図２３および図２４に示す。
　図２３（１）は、上記計算プログラムの実行で用いた、長さ３２の振幅誤差変数ベクトルAmpErrの値をプロットしたものである。図２３（２）は図２５のプログラムの実行で用いた、長さ３２の位相誤差変数ベクトルPhErrの値をプロットしたものである。これらは、ランダムに生成したものである。
　遅延回路５１００の循環周期のキャパシタ５１の数ｋが１４個で、図２２の第３列で例示した１４サンプル周期で循環する場合、we１・ｒe４、we２・ｒe５、we３・ｒe６、we４・ｒe７、we５・ｒe８、we６・ｒe９、we７・ｒe１０、we８・ｒe１１、we９・ｒe１２、we１０・ｒe１３、we１１・ｒe１４、we１２・ｒe１、we１３・ｒe２、we１４・ｒe３の１４個のランダムな複素数の重みの積演算結果を、振幅誤差変数ベクトルAmpErrの第１～第１４要素と位相誤差変数ベクトルPhErrの第１～第１４要素を用いて模擬計算した。また、図２２の循環と同様に、遅延回路５１００の循環周期のキャパシタ５１の数ｋが１６個の場合についても、振幅誤差変数ベクトルAmpErrの第１～第１６要素と位相誤差変数ベクトルPhErrの第１～第１６要素を用いて模擬計算した。
　図２３（３）は、遅延回路５１００が、システムクロック周波数が３６メガヘルツであり、遅延させるべき信号が、２．２５メガヘルツの連続正弦波信号である。この正弦波信号を、システムクロック周期である約２７．７ナノ秒ごとに１４個の単位キャパシタメモリ５１０１を用いて遅延させたときに、振幅に対して振幅誤差変数ベクトルAmpErr、振幅誤差変数ベクトルAmpErrの第１～第１４要素が循環して乗算され、位相に対して位相誤差変数ベクトルPhErrの第１～第１４要素が循環して加算された結果を示す。波形の点数は５１２点である。
　図２３（４）は図２３（３）と同じシステムクロック周波数で、同じ連続正弦波信号を、遅延回路５１００で１６個の単位キャパシタメモリ５１０１を用いて遅延させたときに、振幅に対して振幅誤差変数ベクトルAmpErr振幅誤差変数ベクトルAmpErrの第１～第１６要素を循環して乗算し、位相に対して位相誤差変数ベクトルPhErrの第１～第１６要素を循環して加算した結果を示す。波形の点数は同じく５１２点である。
　図２３（３）の波形を離散フーリエ変換して得られた振幅スペクトルを図２４（１）に示す。図２３（４）の波形を離散フーリエ変換して得られた振幅スペクトルを図２４（２）に示す。１４個のキャパシタ５１を循環周期とした図２４（１）では、遅延させるべき２．２５メガヘルツの信号のスペクトルのピーク２４００１の他に、１３個のスプリアスピーク２４００２、２４００３、…、２４０１４が発生している。遅延させるべき信号のスペクトルのピーク２４００１の近傍において、６０ｄＢのスプリアスフリーダイナミックレンジ（ＳＦＤＲ）が確保できる帯域幅は、凡そ２メガヘルツ程度あるが、７０ｄＢでは、遅延させるべき信号のスペクトルのピークがほとんど確保できていないことがわかる。
　一方、わずかに２個だけ循環長を長くした、１６個のキャパシタ５１を循環周期とした図２４（２）では、遅延させるべき２．２５メガヘルツの信号スペクトルのピーク２４１０１の他に、７つのスプリアスピーク２４１０２、２４１０３、…、２４００８が発生しているのみである。遅延させるべき信号のスペクトルのピーク２４１０１の近傍においては、－３５０ｄＢ近いスプリアスフリーダイナミックレンジ（ＳＦＤＲ）が、凡そ４メガヘルツ程度の帯域幅で確保できている。
　このように、遅延回路５１００で、遅延させるべき信号の書き込み・読み出しに用いるキャパシタ５１の数ｋ（循環周期）を変更できる制御機能を、行方向遅延シーケンサ３３００、列方向遅延シーケンサ３２００に配置することにより、受信信号周波数、システムクロック周波数、間に調波関係を生じさせることができ、スプリアスフリーダイナミックレンジ（ＳＦＤＲ）とそれが確保できる周波数帯域を十分に得ることができる。特に、超音波の連続波（ＣＷ）ドプラ計測では、図２３のフルアレイ送信ビームフォーマ３１００－１～３１００－Ｎが出力する連続波の周波数を遅延回路５１００の循環数でシステムクロック周波数を割った値とすることにより、最良のスプリアスフリーダイナミックレンジ（ＳＦＤＲ）が得られることが期待できる。
　なお、ｋの値は、ユーザの操作によって設定する構成にしてもよいし、自動で最適なｋの値を演算で求めて設定する機能を探触子１０００または本体１１１０に配置することも可能である。
　上述してきた実施形態によれば、回路規模を抑制しながら、各チャンネル（振動子２１１１）に適切に遅延時間を与え、大きな遅延時間時間が得られるサブアレイビームフォーマ４０００を探触子１０００内に配置することができる。
　これにより、探触子内ビームフォーマＩＣ２０００を、高圧アナログICプロセスのもとアナログ・デジタル混載ICとして、少ないメタル配線層数、配線数で製造することができ、しかも、大きな遅延量が得られるように、多数の電荷領域デバイス（単位キャパシタメモリ５１０１）を選択駆動することができる。例えば、数メガヘルツ～数十メガヘルツの医用超音波信号を扱うアナログ回路を、効率よく構成するに適するアナログプロセスの最新配線ルールは、凡そ９０～５００ナノメートル程度の配線ルール幅であるが、この配線ルールに従って、一般的な４～６層程度で探触子内ビームフォーマＩＣ２０００を製造することが可能になる。
　また、超音波送受信素子の数が多い場合、探触子内部で許容される回路システムの消費電力を抑えるためには、多数の振動子２１１１（通常は数ピコファラドといった容量になる強誘電体素子）への配線寄生容量を最小にすることが望ましい。そのため、可能な限り少ない数のＩＣを用い、可能な限り多数の素子チャンネル回路５０００とその個々に対応する振動子２１１１をＩＣ近傍で短い配線距離で電気接続することが望ましい。本実施形態では、このような探触子内ビームフォーマＩＣ２０００を実現することができる。
　また、本体の送信ビームフォーマを用いて、遅延させた送信信号を生成し、探触子内のサブビームフォーマを駆動すると、本体のアナログ出力をサンプルする場合に基準クロックとのわずかな時間差に起因して、複数回送信する超音波信号が送信間で変動しやすい。また、探触子と本体を接続する同軸ケーブルで、送信信号と受信信号とを伝送するため、送受信の切替を行わねばならない。本実施形態では、送信信号生成部が探触子１０００内に配置されているため、このような問題が発生せず、駆動安定性が高く、送受信の切替が不要である。また、ケーブルの周波数特性とダイナミックレンジを、受信信号のみに最適化して設計することができる。
　また、受信時刻において遅延量を変更するダイナミックフォーカス処理を行うためには、１回の送受信で複数の時刻において遅延量を変化させる必要があるが、探触子内のサブビームフォーマを含む回路と本体のシステムの間での転送情報量を小さくすることが望ましい。この観点でも、本実施形態のようにダイナミックフォーカス処理を縦横のサブビームフォーマ単位で行うのが情報の圧縮の観点から優位である。特に、アナログ回路である複数の遅延回路の書き込み/読み出し位置の選択動作を空間周期で規則的に、対称性を有する部分集合群に分けて制御することできる。このため、小さな情報量で、効率よく、しかも、時間的・空間的なグレーティングローブを低減させて、ダイナミックフォーカス処理を行うことができる。
　本発明では、サブアレイビームフォーマ４０００の遅延回路５１００が、書き込み・読み出しに用いる電荷領域素子（単位キャパシタメモリ５１０１）の数（循環周期長）を変更する手段を備えたことにより、電荷領域素子ごとの周波数特性の違いがもたらす信号の誤差を抑制することができる。
５４…入力切替器、５５…出力切替器、１０００…探触子、１０１０…ケーブル、１０２０…コネクタボックス、１０２１…コネクタレセプタクル、１０３０…探触子ヘッドハウジング、１１００…超音波診断装置（超音波撮像装置）、１１１０…本体、１２００…超音波ビーム、１３００…被検体、１３０１…心臓、２０００…基板（探触子内ビームフォーマＩＣ）、２１００…振動子アレイ、２１１０…サブアレイ、２１１１…振動子、３１００…送信信号生成部（フルアレイ送信ビームフォーマ）、３２００…列方向遅延量設定部（列傾斜遅延サブシーケンサ、列方向遅延シーケンサ）、３２１０…（第２）信号線（列読み出しアドレスバス信号）、３３００…行方向遅延量設定部（行傾斜遅延サブシーケンサ、行方向遅延シーケンサ）、３３１０…（第１）信号線（行書き込みアドレスバス信号）、３４００…受信ケーブルドライバ、４０００…グループ（サブアレイビームフォーマ）、５１００…遅延回路、５１０１…電荷領域素子（単位キャパシタメモリ）、９０１０…第１スイッチ（書き込み選択スイッチ）、９０３０…第２スイッチ（読み出し選択スイッチ）。

Claims (19)

  1. 　２次元に配列された複数の振動子と、複数の前記振動子にそれぞれ接続された遅延回路および前記遅延回路に遅延量を設定する複数の信号線が搭載された基板とを内蔵する超音波探触子を有し、
    　前記遅延回路はそれぞれ、第１遅延量と第２遅延量を設定可能な構成であって、前記第１遅延量と第２遅延量を合算した遅延量だけ信号を遅延させ、
    　複数の前記遅延回路は、複数のグループに分けられ、前記グループごとに行方向および列方向に配列して前記基板上に搭載され、同一の前記行に並んだ前記遅延回路には共通の前記第１遅延量が、同一の前記列に並んだ前記遅延回路に共通の前記第２遅延量が、それぞれ前記信号線によって設定されることを特徴とする超音波撮像装置。
  2. 　請求項１に記載の超音波撮像装置において、前記信号線は、前記グループ内の前記行ごとに配置され、前記行に並んだ前記遅延回路に共通に接続されて前記第１遅延量を設定する第１信号線と、前記列ごとに配置され、前記列に並んだ前記遅延回路に共通に接続されて前記第２遅延量を設定する第２信号線とを含むことを特徴とする超音波撮像装置。
  3. 　請求項１に記載の超音波撮像装置において、前記グループ内の前記遅延回路の行方向および列方向の配列は、前記遅延回路が接続されている前記振動子の前記２次元の配列に対応していることを特徴とする超音波撮像装置。
  4. 　請求項１に記載の超音波撮像装置において、前記超音波探触子には、送信信号生成部が配置され、前記遅延回路は、前記送信信号生成部が生成した送信信号を所定の前記遅延量で遅延させて前記振動子に受け渡すことを特徴とする超音波撮像装置。
  5. 　請求項１に記載の超音波撮像装置において、前記遅延回路は、超音波を受信した前記振動子が出力する受信信号を、所定の受信焦点に対応した前記遅延量で遅延させることを特徴とする超音波撮像装置。
  6. 　請求項２に記載の超音波撮像装置において、前記遅延回路はそれぞれ、並列に順に接続されたＫ個のキャパシタと、前記キャパシタごとに一側および他側にそれぞれ配置された第１スイッチおよび第２スイッチとを有することを特徴とする超音波撮像装置。
  7. 　請求項６に記載の超音波撮像装置において、前記第１および第２信号線はそれぞれ、前記キャパシタと同数のＫ本ずつ配置され、
    　前記Ｋ本の第１信号線のうちｉ番目（１≦ｉ≦Ｋの整数）の信号線はそれぞれ、前記行方向に並んだ前記複数の遅延回路に含まれる前記Ｋ個のキャパシタのうちそれぞれｉ番目のキャパシタの前記第１および第２スイッチの一方に共通に接続されて、これらを開閉し、
    　前記Ｋ本の第２信号線のうちｊ番目（１≦ｊ≦Ｋの整数）の信号線はそれぞれ、前記列方向に並んだ前記複数の遅延回路に含まれる前記Ｋ個のキャパシタのうちそれぞれｊ番目のキャパシタの前記第１および第２スイッチの他方に共通に接続されて、これらを開閉することを特徴とする超音波撮像装置。
  8. 　請求項７に記載の超音波撮像装置において、前記Ｋ本の第１信号線に前記第１遅延量を設定する行方向遅延量設定部をさらに有し、前記行方向遅延量設定部は、前記Ｋ本の第１信号線に所定の時間間隔ｔｃで順に閉信号を出力し、所定のｋ（０＜ｋ≦Ｋ、ｋは整数）番目の前記第１信号線まで閉信号を出力したならば、１番目の前記第１信号線に戻って閉信号を出力する動作を繰り返すことを特徴とする超音波撮像装置。
  9. 　請求項８に記載の超音波撮像装置において、前記行方向遅延量設定部は、前記Ｋ本の第１信号線のうち、最初に閉信号を出力する信号線の番号（ｉ＝ｉＦ）を変更することによって、前記第１遅延量を増減することを特徴とする超音波撮像装置。
  10. 　請求項７に記載の超音波撮像装置において、前記Ｋ本の第２信号線に前記第２遅延量を設定する列方向遅延量設定部をさらに有し、前記列方向遅延量設定部は、前記Ｋ本の第２信号線に所定の時間間隔ｔで順に閉信号を出力し、所定のｋ（０＜ｋ≦Ｋ、ｋは整数）番目の前記第２信号線まで閉信号を出力したならば、１番目の前記第２信号線に戻って閉信号を出力する動作を繰り返すことを特徴とする超音波撮像装置。
  11. 　請求項１０に記載の超音波撮像装置において、前記列方向遅延量設定部は、Ｋ本の前記第２信号線のうち、最初に閉信号を出力する信号線の番号（ｊ＝ｊＦ）を変更することによって、前記第２遅延量を増減することを特徴とする超音波撮像装置。
  12. 　請求項９に記載の超音波撮像装置において、前記行方向遅延量設定部は、前記グループの前記行ごとのＫ本の前記第１信号線のうち、前記最初に閉信号を出力する信号線の番号（ｉ＝ｉＦ）が、前記行の番号の増加に伴って、徐々に増加または減少するように設定することにより、前記グループ内の前記遅延回路の前記第１遅延量を前記行番号の増加とともに増加または減少させることを特徴とする超音波撮像装置。
  13. 　請求項１１に記載の超音波撮像装置において、前記列方向遅延量設定部は、前記グループの前記列ごとのＫ本の前記第２信号線のうち、前記最初に閉信号を出力する信号線の番号（ｊ＝ｊＦ）が、前記列の番号の増加に伴って、徐々に増加または減少するように設定することにより、前記グループ内の前記遅延回路の前記第２遅延量を前記列番号の増加とともに増加または減少させることを特徴とする超音波撮像装置。
  14. 　請求項１２に記載の超音波撮像装置において、前記行方向遅延量設定部は、前記第１遅延量を変更する際に、複数の前記行のうち中央に位置する行の前記遅延回路の前記第１遅延量を基準として、他の行の前記遅延回路の前記第１遅延量を増減することを特徴とする超音波撮像装置。
  15. 　請求項１３に記載の超音波撮像装置において、前記列方向遅延量設定部は、前記第２遅延量を変更する際に、複数の前記列のうち中央に位置する列の前記遅延回路の前記第２遅延量を基準として、他の行の前記遅延回路の前記第２遅延量を増減することを特徴とする超音波撮像装置。
  16. 　請求項１４に記載の超音波撮像装置において、前記行方向遅延量設定部は、受信焦点を変更する場合、変更前後の前記受信焦点に対応する前記最初に閉信号を出力する信号線の番号ｉＦの差が、２以上である場合、前記最初に閉信号を出力する信号線の番号ｉＦを複数段階に分けて徐々に変更することを特徴とする超音波撮像装置。
  17. 　請求項８に記載の超音波撮像装置において、前記行方向遅延量設定部は、前記ｋの値を設定する設定部を備えることを特徴とする超音波撮像装置。
  18. 　請求項５に記載の超音波撮像装置において、前記グループごとに配置された、前記グループ内の複数の前記遅延回路がそれぞれ遅延させた前記受信信号を加算する加算部と、前記加算部が加算後の信号を格納するための２つの格納部と、前記２つの格納部を交互に選択して前記加算部による加算後の信号を格納させる第１選択部と、前記２つの格納部に格納された信号を交互に選択して出力させる第２選択部とを有することを特徴とする超音波撮像装置。
  19. 　２次元に配列された複数の振動子と、複数の前記振動子にそれぞれ接続された遅延回路および前記遅延回路に遅延量を設定する複数の信号線が搭載された基板とを有し、
    　前記遅延回路はそれぞれ、第１遅延量と第２遅延量を設定可能な構成であって、前記第１遅延量と第２遅延量を合算した遅延量だけ信号を遅延させ、
    　複数の前記遅延回路は、複数のグループに分けられ、前記グループごとに行方向および列方向に配列して前記基板上に搭載され、同一の前記行に並んだ前記遅延回路には共通の前記第１遅延量が、同一の前記列に並んだ前記遅延回路に共通の前記第２遅延量が、それぞれ前記信号線によって設定されることを特徴とする超音波探触子。
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