JP7426293B2 - ２次元アレイ超音波探触子および加算回路 - Google Patents

Description

本発明は、２次元アレイ超音波探触子および加算回路に関する。

超音波診断装置は、超音波探触子を体表に当てることで、例えば、心臓の脈動や胎児の動き等をリアルタイムに表示することが可能な、人体に非侵襲で安全性の高い医療診断機器である。

近年、３次元立体画像が得られる超音波診断装置が開発されている。３次元立体画像を取得するためには、超音波探触子内の振動子を、従来の１次元配列から２次元配列にする必要がある。そうすると、振動子数が従来の超音波探触子に対して２乗で増加するため、配線等を含めた装置構成が煩雑となる。

超音波探触子と本体装置とを接続するケーブルの本数を２乗で増やすことは不可能であるため、超音波探触子内で整相加算して受信信号の本数を削減する必要がある。超音波探触子内での整相加算を実現するには、例えば、送受信機能および整相加算機能をＩＣとして実現し、ＩＣ内では振動子ごとに送受信回路を配置することとなる。

具体的には、２次元アレイ超音波探触子では、数千から１万以上の送受信回路がＩＣに搭載されることがある。超音波診断装置の本体装置の受信チャネル数に応じて、ＩＣの加算回路では、整相加算により、数千から１万以上の受信信号を２００チャネル程度まで削減する場合がある。

図１６は、２次元振動子アレイにおける受信信号の加算方法の一例を示す図である。図１６には、２４×１２＝２８８振動子チャネルを持つ２次元振動子チャネルアレイＡＲＲＡＹが示されている。図１６では、２８８振動子チャネルが、２×２＝４振動子チャネルを１単位とする７２のサブアレイＳＵＢに区分けされている。そして、サブアレイごとに、各振動子チャネルの受信信号を加算した加算信号を本体装置へ伝送することで、２８８チャネルを１／４の７２チャネルに減らし、７２本のケーブルで本体装置と接続することが可能となる。

しかしながら、受信チャネル数が７２チャネルより少ない本体装置に、図１６の構成を持つ超音波探触子を接続する場合、一部の振動子チャネルの信号は利用できなくなる。このため、受信チャネル数が少ない本体装置では、信号対雑音比は劣化する。

図１７は、２次元振動子アレイにおける受信信号の加算方法の他の例を示す図である。図１７では、２８８振動子チャネルが、３×３＝９振動子チャネルを１単位とする３２のサブアレイ（２０３）に区画されている。このように、サブアレイの構成する振動子チャネルを増やすことでチャネル数を減らすことが可能である。

このように、２次元アレイ超音波探触子内に搭載されるＩＣにおいて振動子チャネルの加算単位を、接続される本体装置の受信チャネル数に応じて切り換えることができれば、本体装置の受信チャネル数に依らず広い受信開口を利用でき、受信チャネル数が少ない本体装置においても信号対雑音比を確保することが可能である。

このような振動子チャネルの加算単位の切り換え方法として、例えば、特許文献１が開示されている。特許文献１には、制御可能なスイッチを用いて振動子チャネルと本体装置受信チャネルとの接続を切り替えることが記載されている。

特許第６１６５８５５号公報

図１８は、特許文献１の図４を発明者の視点で描き直したものである。図１８のマトリックススイッチによって、２次元アレイ超音波探触子が、異なる受信チャネル数を有する本体装置にとって費用効果的なプローブケーブルで使用されることを可能にしている。図１８では、各振動子チャネルの受信回路（Ｒｘ）は、スイッチ（ＳＷ）を介して本体装置のすべての受信チャネルと接続可能な構成となっている。

この場合、２次元アレイ超音波探触子の振動子チャネル数がＮで本体装置の最大受信チャネル数がＭであるとした場合、Ｎ×Ｍ個のスイッチがＩＣに必要となる。また、１振動子チャネルの送受信回路上にＭ本の配線が設けられることとなる。

しかし、２次元アレイ超音波探触子で使用される振動子チャネルは数千から１万以上、本体装置の最大受信チャネル数は２００程度となる場合がある。この場合、多数のスイッチおよび多数の配線が設けられることとなるので、加算回路のチップ面積が増大する。

そこで、本発明は、チップ面積の増大を抑えつつ、本体装置の受信チャネルに応じて受信信号の加算単位を切り換え可能な２次元アレイ超音波探触子を提供することを目的とする。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。

本発明の代表的な実施の形態による２次元アレイ超音波探触子は、超音波振動子および超音波振動子の受信信号を伝送する受信回路を含む振動子チャネルが第１方向および第２方向に複数配置されている。複数の振動子チャネルは、受信信号の加算単位ごとに複数のサブアレイに区分けされている。２次元アレイ超音波探触子は、サブアレイごとに、サブアレイに含まれる振動子チャネルの受信信号を加算した加算信号を生成する加算回路を備えている。加算回路は、加算信号を出力する加算出力端子と振動子チャネルとの間に、サブアレイごとに、第１方向に配列された振動子チャネルで構成される振動子チャネル列ごとに設けられ、対応する振動子チャネル列の振動子チャネルと接続される振動子チャネル列配線と、振動子チャネル列配線ごとに設けられ、対応する振動子チャネル列配線と接続される第１スイッチと、第２方向に隣り合う振動子チャネル列に対応する振動子チャネル列配線を、第１スイッチを介して接続する第２スイッチと、を備えている。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

すなわち、本発明の代表的な実施の形態によれば、チップ面積の増大を抑えつつ、本体装置の受信チャネルに応じて受信信号の加算単位を切り換えることが可能となる。

本発明の実施の形態１に係る２次元アレイ超音波探触子を有する超音波診断装置の一例を示す構成図である。 送受信回路の構成の一例を示す回路ブロック図である。 加算回路の動作を説明する図である。 図３の抵抗をスイッチに置き換えた図である。 加算回路の課題を説明する図である。 図５を実現する具体的な回路構成を例示する図である。 抵抗値のばらつきを無くす加算回路を図５と対応させて示す図である。 図７を実現する具体的な回路構成を例示する図である。 図８の等価回路を示す図である。 加算単位が切り換えられた回路構成を例示する図である。 図１０の等価回路を示す図である。 図１１における信号減衰率の式を一覧にして示す図である。 スイッチのオン抵抗を切り換える方法を説明する図である。 図１３とは異なる出力スイッチの構成を例示する図である。 本発明の実施の形態２に係る回路のテスト方法を説明する図である。 ２次元振動子アレイにおける受信信号の加算方法の一例を示す図である。 ２次元振動子アレイにおける受信信号の加算方法の他の例を示す図である。 特許文献１の図４を発明者の視点で描き直したものである。

以下、本発明の実施の形態を、図面を参照しつつ説明する。以下で説明する各実施の形態は、本発明を実現するための一例であり、本発明の技術範囲を限定するものではない。なお、実施例において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は、特に必要な場合を除き省略する。

（実施の形態１）
＜超音波診断装置の構成＞
図１は、本発明の実施の形態１に係る２次元アレイ超音波探触子を有する超音波診断装置の一例を示す構成図である。図１に示すように、超音波診断装置１は、２次元アレイ超音波探触子１００、および本体装置３００を備えている。超音波診断装置１では、２次元アレイ超音波探触子１００から伝送される信号に基づき、本体装置３００において検査対象物の３次元立体画像が生成される。

〈本体装置〉
本体装置３００は、プロセッサＣＰＵ、複数の受信チャネル（アナログフロントエンド）ＡＦＥ等を備えている。

プロセッサＣＰＵは、２次元アレイ超音波探触子１００内の制御論理回路ＩＣへ制御信号を送信する。制御信号に基づき２次元アレイ超音波探触子１００の制御が行われる。制御信号には、例えば、送受信の切り換え、超音波のビームフォーミングおよびビーム走査のための遅延制御等が含まれる。特に制限されないが、送信回路がリニアアンプ方式でなくパルサ方式の場合、波形はデジタル値としてパルサに送られるため、制御論理回路ＩＣは、パルサが送波する波形データを記憶する波形メモリを含んでもよい。

受信チャネルＡＦＥには、２次元アレイ超音波探触子１００の対応するサブアレイ（詳しくは後述する）における受信信号を加算した加算信号が伝送される。伝送された加算信号に基づき、例えばプロセッサＣＰＵで信号処理が行われる。

〈２次元アレイ超音波探触子〉
図１の２次元アレイ超音波探触子１００では、例えば図１、図１７で説明したように、複数の振動子チャネルＣＨが２次元アレイ状に配置されている。図１に示すように、２次元アレイ超音波探触子１００には、複数の振動子チャネルＣＨを含むサブアレイＳＵＢが複数設けられる。それぞれのサブアレイＳＵＢは、本体装置３００が備える複数の受信チャネルＡＦＥとそれぞれ対応している。

アレイ状に配置された振動子チャネルＣＨは、複数のサブアレイＳＵＢに区分けされる。振動子チャネルＣＨの区分けは、例えば、それぞれのサブアレイＳＵＢが、互いに同数の振動子チャネルＣＨを含むよう行われる。サブアレイＳＵＢは、加算回路ＡＤＤと接続される。

それぞれの振動子チャネルＣＨは、図１に示すように、超音波振動子ＴＤおよび送受信回路ＴＲＶを備える。超音波振動子ＴＤは、対応する送受信回路ＴＲＶと接続される。すなわち、超音波振動子ＴＤおよび送受信回路ＴＲＶは、１対１で互いに接続される。なお、超音波振動子ＴＤが送受信回路ＴＲＶに含まれてもよく。この場合、超音波振動子ＴＤおよび送受信回路ＴＲＶを含めたものを、送受信回路ＴＲＶと総称する場合がある。

超音波振動子ＴＤは、対応する送受信回路ＴＲＶから供給される駆動信号により振動することで超音波を送信する。その際、それぞれの超音波振動子ＴＤに供給される駆動信号には所定の遅延がそれぞれ与えられる。これにより、複数の超音波振動子ＴＤを連携させて、検査対象物に対する超音波のビームフォーミングおよびビーム走査が行われる。

ビームフォーミングされた超音波は、検査対象物で反射する。超音波振動子ＴＤは、検査対象物からの微弱な反射信号（超音波）を受信する。超音波振動子ＴＤは、検査対象物からの微弱な反射信号を受信して振動することで、反射信号を電気信号に変換する。反射信号に対応する電気信号は、超音波振動子ＴＤの受信信号として送受信回路ＴＲＶへ伝送される。

図２は、送受信回路の構成の一例を示す回路ブロック図である。図２には、サブアレイＳＵＢの構成を示しつつ、送受信回路ＴＲＶの具体的構成が示されている。送受信回路ＴＲＶは、送信回路Ｔｘ、送受信分離スイッチＴＲＳＷ、低雑音増幅器ＬＮＡ、遅延回路ＤＬＹを備えている。

送信回路Ｔｘは、入力側が遅延回路ＤＬＹと接続され、出力側が超音波振動子ＴＤおよび送受信分離スイッチＴＲＳＷと接続されている。送信回路Ｔｘは、例えば高耐圧の素子（例えばＭＯＳＦＥＴ等）を含む構成となっている。送信回路Ｔｘは、遅延回路ＤＬＹから伝送される駆動信号に基づき高電圧の駆動信号を生成し、超音波振動子ＴＤへ伝送する。超音波振動子ＴＤは、高電圧の駆動信号に基づき振動することで超音波を送信する。

送受信分離スイッチＴＲＳＷは、高電圧の駆動信号を受けるため高耐圧の素子で構成される。送信回路Ｔｘから駆動信号が伝送されるとき、送受信分離スイッチＴＲＳＷは、オフ状態となり、受信回路を高電圧の駆動信号から保護する。そして、超音波振動子ＴＤから受信信号が伝送されるとき、送受信分離スイッチＴＲＳＷは、オン状態となり微小な受信信号を通過させて低雑音増幅器ＬＮＡへ伝送する。低雑音増幅器ＬＮＡは、受信信号の増幅を行う低雑音の回路である。低雑音増幅器ＬＮＡは、増幅後の受信信号を遅延回路ＤＬＹへ伝送する。なお、以下では、増幅後の受信信号を受信信号と称する場合がある。

遅延回路ＤＬＹは、送信回路Ｔｘへ伝送する駆動信号に所定の遅延を与える。それぞれの遅延回路ＤＬＹにおける遅延時間は、所定の値に設定される。そして、複数の遅延回路ＤＬＹにおいて駆動信号に所定の遅延が与えられることで、超音波のビームフォーミングおよびビーム走査が行われる。

また、それぞれの遅延回路ＤＬＹは、低雑音増幅器ＬＮＡから伝送された増幅後の受信信号に遅延を与える。これにより、複数の振動子チャネルＣＨ間における受信信号の整相を行う。整相された受信信号は加算回路へ伝送される。なお、以下では、整相された受信信号を受信信号と称する場合がある。

《加算回路》
次に、加算回路ＡＤＤについて詳しく説明する。加算回路ＡＤＤは、サブアレイＳＵＢに含まれるそれぞれの振動子チャネルＣＨから出力される信号を加算した加算信号を生成し、加算出力端子ＯＵＴから、対応する受信チャネルＡＦＥへ加算信号を伝送する回路である。

ここでは、まず、単純化した加算回路を例に挙げて加算回路の動作について説明する。図３は、加算回路の動作を説明する図である。図３には、単純化された加算回路ＡＤＤの構成、および対応する振動子チャネルＣＨとの接続関係が示されている。図３には、サブアレイＳＵＢがＮ個の振動子チャネルＣＨを含んだ例が示されている。それぞれの振動子チャネルＣＨの端子Ｖｉｎ０、・・・、Ｖｉｎ（Ｎ－１）は、対応する低雑音増幅器ＬＮＡから伝送される増幅後の受信信号を伝送する端子を示している。

それぞれの振動子チャネルＣＨでは、増幅された受信信号が遅延回路ＤＬＹに入力され、遅延回路ＤＬＹにおいて受信信号に遅延が与えられる。遅延が与えられた受信信号は、対応する増幅器ＢＵＦにより低インピーダンスの受信信号に変換される。インピーダンス変換後の受信信号は、抵抗ＲＥＳを介して加算点ＡＤＤ＿Ｐに伝送される。加算点ＡＤＤ＿Ｐにおいて、サブアレイＳＵＢに含まれるすべての振動子チャネルＣＨから伝送された変換後の受信信号が加算されて加算信号が生成される。加算信号は、ケーブルＣＡＢを介して、加算出力端子ＯＵＴから本体装置３００の対応する受信チャネルＡＦＥへ伝送される。

このように、抵抗ＲＥＳを介してバッファ回路ＢＵＦの出力をＮ個の振動子チャネルＣＨで接続することにより、加算点ＡＤＤ＿Ｐでは、抵抗ＲＥＳによる電圧の補間平均を受けた加算出力を加算信号として得られる。

なお、ここまでは、信号（受信信号）の加算と便宜上呼んできた。ただし、複数の信号を加算して１／Ｎの利得を掛けることは平均と等価であり、信号処理においては、加算して一定の利得を掛けることと、平均して一定の利得を掛けることに本質な違いはないため、平均を含めて加算と呼ぶこととする。

なお、バッファ回路ＢＵＦは、ケーブルＣＡＢの負荷の下で加算信号を伝送するために必要な構成要素であるので、明示的に描き加えられている。バッファ回路ＢＵＦの出力インピーダンスと、抵抗ＲＥＳの直列インピーダンスをＮ並列させたときのインピーダンスが加算回路の出力インピーダンスとなる。

図４は、図３の抵抗を出力スイッチに置き換えた図である。図４では、図３の各振動子チャネルＣＨに加え、端子ＶｉｎＢ、ＶｉｎＣを有する２個の振動子チャネルＣＨが合わせて示されている。なお、追加された振動子チャネルＣＨは、スイッチの機能を説明するための便宜的なものであり、追加される振動子チャネルＣＨの個数は、図４の例に限定されるものではない。

各振動子チャネルＣＨから遅延が与えられた受信信号が伝送されると、対応するバッファ回路ＢＵＦにより低インピーダンスの受信信号に変換される。インピーダンス変換後の受信信号は、スイッチを介して加算点ＡＤＤ＿Ｐに伝送される。

図４に示すように、図３の抵抗ＲＥＳは出力スイッチＳＷ＿ＯＵＴ＿Ａ０、・・・、ＳＷ＿ＯＵＴ＿Ａ（Ｎ－１）に置き換えられ、オンしている出力スイッチＳＷ＿ＯＵＴ＿Ａ０、・・・、ＳＷ＿ＯＵＴ＿Ａ（Ｎ－１）はオン抵抗をもつので抵抗ＲＥＳとそれぞれ等価である。

一方、図４に示すように、出力スイッチＳＷ＿ＯＵＴ＿Ｂ、ＳＷ＿ＯＵＴ＿Ｃはオフしている。オフしているスイッチは、無限大に近い抵抗値となるため、端子ＶｉｎＢ、ＶｉｎＣから伝送された受信信号は、加算点ＡＤＤ＿Ｐに伝送されない。このため、出力スイッチＳＷ＿ＯＵＴ＿Ｂ、ＳＷ＿ＯＵＴ＿Ｃに対応する振動子チャネルＣＨは、受信信号の加算には寄与しない。すなわち、図４においても、端子ＶｉｎＡ、・・・、ＶｉｎＡ（Ｎ－１）を含むそれぞれの振動子チャネルＣＨが１つのサブアレイＳＵＢを構成している。

加算点ＡＤＤ＿Ｐでは、端子ＶｉｎＡ０、・・・、ＶｉｎＡ（Ｎ－１）から伝送される受信信号のみが加算され、加算信号がケーブルＣＡＢを介して本体装置３００の対応する受信チャネルＡＦＥへ伝送される。このように、抵抗をスイッチで置き換えることにより加算信号を生成するための振動子チャネル数が適宜変更される。このように、出力スイッチＳＷ＿ＯＵＴのオン／オフによりサブアレイＳＵＢを構成する振動子チャネルＣＨが適宜選択可能である。

次に、図３、図４に関わる課題について詳しく説明する。図５は、加算回路の課題を説明する図である。図５には、それぞれの振動子チャネルＣＨの出力側にバッファ回路ＢＵＦが設けられ、隣接するバッファ回路ＢＵＦの出力間にスイッチが設けられた加算回路が示されている。

図５に示すように、出力間スイッチＳＷ＿ＩＮＴ＿Ｂ（Ｎ－１）、ＳＷ＿ＩＮＴ＿Ａ（Ｎ－１）がオフしているので、端子ＶｉｎＡ０、・・・ＶｉｎＡ（Ｎ－１）から伝送された受信信号のみが加算点ＡＤＤ＿Ｐにおいて加算される。

一方、出力間スイッチＳＷ＿ＩＮＴ＿Ｂ（Ｎ－２）はオンしているので、端子ＶｉｎＢ（Ｎ－２）、ＶｉｎＢ（Ｎ－１）から伝送される受信信号は、別のグループとして加算されることとなる。また、これと同様に、出力間スイッチＳＷ＿ＩＮＴ＿Ｃ０はオンしているので、端子ＶｉｎＣ０、ＶｉｎＣ１から伝送される受信信号は、これらとは別のグループとして加算されることとなる。

しかしながら、図５の構成によれば、加算点ＡＤＤ＿Ｐ（または加算出力端子ＯＵＴ）と各バッファ回路ＢＵＦまでに経由するスイッチの個数により、バッファ回路ＢＵＦと加算点ＡＤＤ＿Ｐ（または加算出力端子ＯＵＴ）との間の抵抗値が、振動子チャネルＣＨ間でばらつく。このため、図５における受信信号の加算は、単純な補間平均とはならず、補間平均に重みがついてしまう。例えば、端子ＶｉｎＡ０に対応するバッファ回路ＢＵＦから加算点ＡＤＤ＿Ｐまでの抵抗値は、スイッチ１個分の抵抗値（Ｒ）であるが、端子ＶｉｎＡ（Ｎ－１）に対応するバッファ回路ＢＵＦから加算点ＡＤＤ＿Ｐまでの抵抗値は、直列配置されたスイッチＮ－２個分の抵抗値（（Ｎ－２）×Ｒ）である。

抵抗補間平均の前提は、サブアレイＳＵＢ内のすべての振動子チャネルＣＨについて、バッファ回路ＢＵＦから加算点ＡＤＤ＿Ｐまでの抵抗値が等しいことである。しかし、加算信号を取り出す位置によって抵抗値が変動すると、加重平均となってしまい、振動子チャネルごとに受信信号の利得がばらついてしまう。そうすると、スイッチのオン抵抗の影響を受け、所望の加算動作を得ることができない。

図６は、図５を実現する具体的な回路構成を例示する図である。図６では、それぞれのサブアレイが２×２の４振動子チャネルＣＨを含む例が示されている。すなわち、図６の加算回路は、４振動子チャネルの受信信号を加算して加算信号を生成する。図６では、加算単位である２×２振動子チャネルからなるサブアレイが縦に４つ配置される。それぞれのサブアレイＳＵＢは、図示で縦方向（第１方向）に配列された２つの振動子チャネルＣＨで構成される振動子チャネル列が図示で横方向（第２方向）に２列配置された構成となっている。

そして、振動子チャネル列ごとに、対応する配線（振動子チャネル列配線）がそれぞれ設けられる。例えば、サブアレイＳＵＢ１～ＳＵＢ４の左側の振動子チャネル列には、配線Ｌ１～Ｌ４がそれぞれ対応している。サブアレイＳＵＢ１～ＳＵＢ４の右側の振動子チャネル列には、配線Ｌ５～Ｌ８がそれぞれ対応している。

図６に示す振動子チャネルＣＨには、送受信回路ＴＲＶの出力側に１：４のマルチプレクサＭＵＸが設けられる。各振動子チャネルＣＨは、マルチプレクサＭＵＸを介して対応するいずれかの配線と接続される。配線Ｌ１、Ｌ５は出力間スイッチＳＷ＿ＩＮＴ１を介して互いに接続されている。これにより、加算出力端子（加算点）Ｐ１に、サブアレイＳＵＢ＿１の加算信号が伝送される。

同様に、サブアレイＳＵＢ＿２の加算信号は、互いに接続される配線Ｌ２、Ｌ６を介して、加算出力端子Ｐ２へ伝送される。サブアレイＳＵＢ＿３の加算信号は、互いに接続される配線Ｌ３、Ｌ７を介して、加算出力端子Ｐ３へ伝送される。サブアレイＳＵＢ＿４の加算信号は、互いに接続される配線Ｌ４、Ｌ８を介して、加算出力端子Ｐ４へ伝送される。

しかしながら、図６に示すように、各サブアレイＳＵＢの左側の振動子チャネル列から出力される受信信号はマルチプレクサＭＵＸしか通過しないが、右側の振動子チャネル列から出力される受信信号はマルチプレクサＭＵＸおよび出力間スイッチＳＷ＿ＩＮＴ１を通過する。

すなわち、右側の振動子チャネル列は、出力間スイッチＳＷ＿ＩＮＴ１のオン抵抗分、左側の振動子チャネル列よりも加算出力端子Ｐ１と振動子チャネルＣＨとの間の抵抗値が大きい。このため、サブアレイＳＵＢ＿１に対する信号の加算は、所望の抵抗補間平均とはならず、加重平均すなわち重み付き加算となり、振動子チャネル間で受信信号利得がばらつく。このような状況は、他のサブアレイにおいても同様である。

そこで、加算出力端子（加算点）と、サブアレイの各振動子チャネルとの間の抵抗値が同じになる構成を検討する。

図７は、抵抗値のばらつきを無くす加算回路を図５と対応させて示す図である。図７では、遅延回路ＤＬＹと出力スイッチＳＷ＿ＯＵＴとの間に受信信号のインピーダンス変換を行うバッファ回路ＢＵＦが設けられている。すなわち、それぞれの振動子チャネルＣＨ（バッファ回路ＢＵＦ）の出力側に、出力スイッチＳＷ＿ＯＵＴが設けられる。

受信信号出力スイッチＳＷ＿ＯＵＴを設けることにより、加算点と、サブアレイＳＵＢとの間に、出力間スイッチ（第２スイッチ）ＳＷ＿ＩＮＴおよび出力スイッチＳＷ＿ＯＵＴによる直並列ラダースイッチがスイッチ群ＧＲＰとして構成される。そして、スイッチ群ＧＲＰまたは加算点から加算出力端子ＯＵＴは、ケーブルＣＡＢで接続されている。

出力間スイッチＳＷ＿ＩＮＴおよび出力スイッチＳＷ＿ＯＵＴのオン抵抗の抵抗値を適切に設定することにより、加算出力端子（加算点）とサブアレイＳＵＢ内の各振動子チャネルＣＨとの間の抵抗値が同じになるように構成される。これにより、振動子チャネル間における受信信号利得のばらつきが解消される。

図７では、バッファ回路ＢＵＦの出力と直列に出力スイッチ（第１スイッチ）ＳＷ＿ＯＵＴが挿入されている。ここで、出力間スイッチＳＷ＿ＩＮＴのオン抵抗値をすべてＲとする。また、端子ＶｉｎＡ０に対応する出力スイッチＳＷ＿ＯＵＴ＿Ａ０のオン抵抗をαＲ、端子ＶｉｎＡ１に対応する出力スイッチＳＷ＿ＯＵＴ＿Ａ１のオン抵抗をβＲのように設定し、振動子チャネルＣＨ間における受信信号利得がばらつかないよう、それぞれの出力スイッチＳＷ＿ＯＵＴの抵抗比を設計する。これにより、各振動子チャネルＣＨからの受信信号の加算点ＡＤＤ＿Ｐまでの抵抗分圧減衰量を等しくすることができ、各振動子チャネルＣＨから加算点ＡＤＤ＿Ｐまでの受信信号利得を等しくすることができる。

図７では、出力間スイッチＳＷ＿ＩＮＴ＿Ａ０と出力間スイッチＳＷ＿ＩＮＴ＿Ａ１との間から加算信号が取り出され、ケーブルＣＡＢを介して本体装置３００の受信チャネルＡＦＥへ伝送されている。ただし、このような構成に限定されるものではなく、加算信号の取り出し位置が他の出力間スイッチの間に設定されても、各振動子チャネルＣＨからの受信信号利得が等しくなるよう、出力スイッチＳＷ＿ＯＵＴのオン抵抗の抵抗比の組み合わせを設定することができる。

図８は、図７を実現する具体的な回路構成を例示する図である。図８は、図６に対応している。図８に示すように、配線Ｌ１～Ｌ４には出力スイッチＳＷ＿ＯＵＴ１が接続され、配線Ｌ５～Ｌ８には出力スイッチＳＷ＿ＯＵＴ２が接続されている。

図９は、図８の等価回路を示す図である。回路ＣＩＲ１は、図８の振動子チャネルＣＨ１、ＣＨ２の並列回路、回路ＣＩＲ２は、図８の振動子チャネルＣＨ３、ＣＨ４の並列回路に相当する回路である。説明を簡単のため、ここでは、回路ＣＩＲ１、ＣＩＲ２の出力インピーダンスを０Ωとし、抵抗ＲＥＳ１の抵抗値をＲ１、抵抗ＲＥＳ２の抵抗をＲとする。また、抵抗ＲＥＳ３の抵抗値をＲとする。

この場合、回路ＣＩＲ１の出力から加算出力端子Ｐ１までの信号減衰率Ａ１は、Ａ１＝２Ｒ／（Ｒ１＋２Ｒ）であり、回路ＣＩＲ２の出力から加算点ＡＤＤ＿Ｐまでの信号減衰率Ａ２は、Ａ２＝Ｒ１／（Ｒ１＋２Ｒ）である。これらの信号減衰率Ａ１、Ａ２を等しくすれば（Ａ１＝Ａ２）、各振動子チャネルＣＨから加算出力端子Ｐ１までの信号利得を等しくすることが可能である。したがって、２Ｒ／（Ｒ１＋２Ｒ）＝Ｒ１／（Ｒ１＋２Ｒ）から、Ｒ１＝２Ｒが算出される。したがって、Ｒ１を２Ｒと設定することで、各振動子チャネルから加算点ＡＤＤ＿Ｐまでの信号利得を等しくすることが可能である。

図８において、出力スイッチＳＷ＿ＯＵＴ１、ＳＷ＿ＯＵＴ２、出力間スイッチＳＷ＿ＩＮＴ１の抵抗群間におけるそれぞれのスイッチのオン抵抗の抵抗比を、前述の手法により設計することで、加算信号を加算出力端子Ｐ１～Ｐ４のいずれの端子から取り出しても、各振動子チャネルＣＨから加算点までの信号利得を等しくすることが可能となる。

図７～図９では、加算単位であるサブアレイＳＵＢが２×２の振動子チャネルＣＨで構成された例が示されているが、振動子チャネルＣＨの加算単位が他の構成に切り替えられてもよい。図１０は、加算単位が切り換えられた回路構成を例示する図である。図１０には、回路構成は図８のままで、加算単位が３×３の振動子チャネルに切り換えられている。 図１０では、加算単位である９振動子チャネルからなるサブアレイＳＵＢ＿１１、ＳＵＢ＿１２が縦に２つ配置されている。サブアレイＳＵＢ＿１２は振動子チャネルＣＨ１１～ＣＨ１９を含み、サブアレイＳＵＢ＿２１は振動子チャネルＣＨ２１～ＣＨ２９を含む。サブアレイごとに受信信号が加算され、それぞれの加算信号は２つの加算出力端子Ｐ１、Ｐ３から本体装置３００へそれぞれ伝送される。

図１０の例では、振動子チャネル列ごとに２本の配線が用いられる。具体的には、振動子チャネルＣＨ１１～ＣＨ１３、ＣＨ２１～ＣＨ２３を含む振動子チャネル列では、配線Ｌ１、Ｌ３がそれぞれ用いられる。振動子チャネルＣＨ１４～ＣＨ１６、ＣＨ２４～ＣＨ２６を含む振動子チャネル列では、配線Ｌ５、Ｌ７がそれぞれ用いられる。振動子チャネルＣＨ１７～ＣＨ１９、ＣＨ２７～ＣＨ２９を含む振動子チャネル列では、配線Ｌ９、Ｌ１１がそれぞれ用いられる。

サブアレイＳＵＢ＿１１の左列の振動子チャネルＣＨ１１～ＣＨ１３は、出力スイッチＳＷ＿ＯＵＴ１のみを介して加算点ＡＤＤ＿Ｐと接続される。中央列の振動子チャネルＣＨ１４～ＣＨ１６は、出力スイッチＳＷ＿ＯＵＴ２および出力間スイッチＳＷ＿ＩＮＴ１を介して加算点ＡＤＤ＿Ｐと接続される。右列の振動子チャネルＣＨ１７～ＣＨ１９は、出力スイッチＳＷ＿ＯＵＴ３、および出力間スイッチＳＷ＿ＩＮＴ２、ＳＷ＿ＩＮＴ１を介して加算出力端子Ｐ１と接続される。このように列によって接続されるスイッチの段数が異なるが、前述の通り、各出力スイッチのオン抵抗の抵抗比（または抵抗値）を、加算出力端子と各振動子チャネル間の信号減衰率から算出した値に設定すればよい。サブアレイＳＵＢ＿１２についても同様である。

なお、図７、図８、図１０等において、加算出力端子の個数が、本体装置３００の受信チャネルＡＦＥの個数より大きい場合、受信チャネルＡＦＥの個数分のみ、加算出力端子と受信チャネルＡＦＥとを接続してもよい。この場合、２次元アレイ超音波探触子１００は、複数の本体装置と接続されても構わない。

例えば、２次元アレイ超音波探触子１００の加算出力端子の個数をＮとし、受信チャネルＡＦＥの個数がＭの第１本体装置と、受信チャネルＡＦＥの個数がＬの本体装置があり、Ｎ≧Ｍ＞Ｌである場合、Ｎ個の加算出力端子のうち第１本体装置に対してＭ個の加算出力端子を接続し、第２本体装置に対してＬ個の加算出力端子を接続してもよい。

さらに、Ｌ個の加算出力端子はＭ個の加算出力端子の部分集合でもよく、言い換えれば、第２本体装置に接続される加算出力端子はすべて第１本体装置１も接続されてもよい。

これにより、単一の２Ｄアレイ超音波探触子と複数の本体装置との接続を可能とし、本体装置の受信チャネル数に依らず広い受信開口を利用することで、受信チャネル数が少ない本体装置においても信号対雑音比を確保することが可能となる。

図１１は、図１０の等価回路を示す図である。ＣＩＲ１１は、図１０の振動子チャネルＣＨ１１～ＣＨ１３の並列回路、回路ＣＩＲ１２は、図１０の振動子チャネルＣＨ２１～ＣＨ２３の並列回路に相当する。回路ＣＩＲ１３は、図１０の振動子チャネルＣＨ１４～ＣＨ１６の並列回路、回路ＣＩＲ１４は、図１０の振動子チャネルＣＨ２４～ＣＨ２６の並列回路に相当する。回路ＣＩＲ１５は、図１０の振動子チャネルＣＨ１７～ＣＨ１９の並列回路、回路ＣＩＲ１６は、図１０の振動子チャネルＣＨ２７～ＣＨ２９の並列回路に相当する。

ここでも、簡単のために、回路ＣＩＲ１１～ＣＩＲ１６の出力インピーダンスを０Ωとする。また、抵抗ＲＥＳ１１の抵抗値をＲ１、抵抗ＲＥＳ１２の抵抗値をＲ２、抵抗ＲＥＳ１３の抵抗値をＲ３、抵抗ＲＥＳ１４の抵抗値をＲ４とし、抵抗ＲＥＳ１５～ＲＥＳ１６の抵抗値をＲとする。また、抵抗ＲＥＳ２１～ＲＥＳ２４の抵抗値をＲとする。

図１２は、図１１における信号減衰率の式を一覧にして示す図である。このとき、回路ＣＩＲ１１の出力から加算出力端子Ｐ１までの信号減衰率Ａ１１は、図１２の式１で表される。回路ＣＩＲ１３の出力から加算出力端子Ｐ１までの信号減衰率Ａ１３は、図１２の式２で表される。回路ＣＩＲ１５の出力から加算出力端子Ｐ１までの信号減衰率Ａ１５は、図１２の式３で表される。

一方、回路ＣＩＲ１２の出力から加算出力端子Ｐ３までの信号減衰率Ａ１２は、図１２の式４で表される。回路ＣＩＲ１４の出力から加算出力端子Ｐ３までの信号減衰率Ａ１４は、図１２の式５で表される。回路ＣＩＲ１６の出力から加算出力端子Ｐ３までの信号減衰率Ａ１６は、図１２の式４で表される。

各振動子チャネルから加算出力端子Ｐ１、Ｐ３までの信号利得がすべて等しくなるためには、信号減衰率Ａ１１～Ａ１６がすべて等しくなければならない。これより、スイッチ間における各スイッチのオン抵抗の抵抗比が算出され、さらに各スイッチの抵抗値が、Ｒ１＝４Ｒ、Ｒ３＝２Ｒ、Ｒ２＝Ｒ、Ｒ４＝２Ｒとして算出される。

これらの値に基づく抵抗比で各スイッチのオン抵抗を設計すれば、加算単位が異なるサブアレイＳＵＢ＿１１、ＳＵＢ＿１２間においても、各振動子チャネルから加算点までの信号利得を等しくすることが可能である。

ところで、同一の回路構成において加算単位を切り換えに応じて、各スイッチのオン抵抗の抵抗値を切り換える必要がある。そこで、オン抵抗の切り換え方法について以下で説明する。

図１３は、スイッチのオン抵抗を切り換える方法を説明する図である。図１３は、１本の配線と接続される出力スイッチＳＷ＿ＯＵＴの構成が例示されている。図１３の出力スイッチＳＷ＿ＯＵＴでは、オン抵抗の抵抗値が同じ（例えば４Ｒ）４つのサブスイッチＳＷ＿ＳＵＢ１～ＳＷ＿ＳＵＢ４が並列に接続されている。サブスイッチＳＷ＿ＳＵＢ１～ＳＷ＿ＳＵＢ４は、それぞれＮＭＯＳＦＥＴ（以下ＮＭＯＳ）とＰＭＯＳＦＥＴ（以下ＰＭＯＳ）が並列接続された構成となっている。

サブスイッチＳＷ＿ＳＵＢ１のＮＭＯＳのゲートには、抵抗値設定信号Ｄ１Ｒが供給される。サブスイッチＳＷ＿ＳＵＢ１のＰＭＯＳのゲートには、抵抗値設定信号Ｄ１Ｒの反転信号が供給される。

サブスイッチＳＷ＿ＳＵＢ２のＮＭＯＳのゲートには、オア回路ＯＲ１の出力信号が供給される。サブスイッチＳＷ＿ＳＵＢ２のＰＭＯＳのゲートには、オア回路ＯＲ１の出力信号の反転信号が供給される。

サブスイッチＳＷ＿ＳＵＢ３のＮＭＯＳのゲートには、オア回路ＯＲ１の出力信号が供給される。サブスイッチＳＷ＿ＳＵＢ２のＰＭＯＳのゲートには、オア回路ＯＲ１の出力信号の反転信号が供給される。

サブスイッチＳＷ＿ＳＵＢ４のＮＭＯＳのゲートには、オア回路ＯＲ２の出力信号が供給される。サブスイッチＳＷ＿ＳＵＢ４のＰＭＯＳのゲートには、オア回路ＯＲ２の出力信号の反転信号が供給される。

オア回路ＯＲ１には、抵抗値設定信号Ｄ１Ｒ、Ｄ２Ｒが入力される。オア回路ＯＲ２には、抵抗値設定信号Ｄ１Ｒ、Ｄ４Ｒが入力される。

図１３の構成では、出力スイッチＳＷ＿ＯＵＴの抵抗値を３段階で切り換え可能である。例えば、抵抗値設定信号Ｄ１Ｒの論理レベルがハイレベルである場合、サブスイッチＳＷ＿ＳＵＢ１～ＳＷ＿ＳＵＢ４はオンする。この場合、出力スイッチＳＷ＿ＯＵＴのオン抵抗値はＲとなる。次に、抵抗値設定信号Ｄ２Ｒの論理レベルがハイレベル、抵抗値設定信号Ｄ１Ｒ、Ｄ４Ｒの論理レベルがローレベルである場合、サブスイッチＳＷ＿ＳＵＢ２～ＳＷ＿ＳＵＢ３のみがオンする。この場合、出力スイッチＳＷ＿ＯＵＴのオン抵抗値は２Ｒとなる。次に、抵抗値設定信号Ｄ４Ｒの論理レベルがハイレベル、抵抗値設定信号Ｄ１Ｒ、Ｄ２Ｒの論理レベルがローレベルである場合、サブスイッチＳＷ＿ＳＵＢ４のみがオンする。この場合、出力スイッチＳＷ＿ＯＵＴのオン抵抗値は４Ｒとなる。

このように、オンさせるサブスイッチにより、出力スイッチＳＷ＿ＯＵＴにおける所望のオン抵抗値が設定される。なお、ＭＯＳのオン抵抗は、閾値電圧のばらつき、電源電圧変動、温度によって変動する。しかし、図９、図１１で示したように、各振動子チャネルから加算点までの受信信号利得を等しくするために必要なのは抵抗比の精度である。ＩＣ設計においては、各ＭＯＳのオン抵抗の抵抗値を高い精度で得ることは困難であるが、並列させるＭＯＳの個数や各ＭＯＳのチャネル幅の比率により、スイッチ間における抵抗比の精度を高めることは可能である。このため、図１３の構成はＩＣとして実装するのに適している。

図１３の出力スイッチはＮＭＯＳとＰＭＯＳを並列に接続したものであり、通過させる信号の直流レベル変動に対してオン抵抗の変動が小さい。直流レベルが下がれば、ＮＭＯＳのオン抵抗が低下しＰＭＯＳのオン抵抗は高くなる。一方、直流レベルが上がれば、ＮＭＯＳのオン抵抗が高くなりＰＭＯＳのオン抵抗は低下する。

このようにＮＭＯＳとＰＭＯＳとを並列させることで、並列抵抗の増減はある程度相殺される。ただし、通過させる信号の直流レベルが電源よりもグラウンドレベルに近い場合、サブスイッチをＮＭＯＳおよびＰＭＯＳの並列とする必要はない。このような場合、出力スイッチは別の構成を持たせることが可能である。

図１４は、図１３とは異なる出力スイッチの構成を例示する図である。図１４では、サブスイッチＳＷ＿ＳＵＢ１～ＳＷ＿ＳＵＢ４がＮＭＯＳのみで構成されている。この構成によれば、出力スイッチに係る回路面積を削減可能である。

なお、通過させる信号の直流レベルが電源に近い場合は、ＰＭＯＳのみでサブスイッチを構成することも可能である。ただし、同じ素子サイズのＰＭＯＳおよびＮＭＯＳに対し、同レベルのゲート－ソース間電圧を印加する場合、ＮＭＯＳのほうがＰＭＯＳよりオン抵抗が低くなる。このため、回路の雑音やＩＣの出力インピーダンスを下げて駆動力を上げるためにはＮＭＯＳを用いたほうが有利である。

＜本実施の形態による主な効果＞
本実施の形態によれば、加算出力端子と振動子チャネルＣＨとの間に、出力スイッチＳＷ＿ＯＵＴと出力間スイッチＳＷ＿ＩＮＴとからなるラダー構造のスイッチ群が構成される。

この構成によれば、２Ｄアレイ超音波探触子１００内に搭載されるＩＣにおいて、スイッチの個数および配線本数を削減することができる。これにより、チップ面積の増大を抑えつつ、本体装置の受信チャネルに応じて受信信号の加算単位を切り換えが可能となる。

また、本実施の形態によれば、加算出力端子とそれぞれの振動子チャネルＣＨとの間の信号減衰率が等しくなるように、それぞれの出力スイッチＳＷ＿ＯＵＴおよびそれぞれの出力間スイッチＳＷ＿ＩＮＴ間におけるオン抵抗の抵抗比が設定される。この構成によれば、加算出力端子とそれぞれの振動子チャネルＣＨとの間において、受信信号の利得のばらつきを抑えることが可能となる。また、振動子チャネルＣＨの物理位置によらず、受信信号の利得を全振動子チャネル間で等しくそろえることができ、信号利得の振動子チャネル依存による虚像の発生を防ぐことが可能となる。

また、本実施の形態によれば、出力スイッチＳＷ＿ＯＵＴおよび出力間スイッチＳＷ＿ＩＮＴは、遅延回路ＤＬＹと加算出力端子Ｐ１～Ｐ４（ＯＵＴ）との間に設けられる。この構成によれば、出力スイッチＳＷ＿ＯＵＴおよび出力間スイッチＳＷ＿ＩＮＴのオン／オフ制御が遅延処理後の受信信号に与える影響が低減される。

また、本実施の形態によれば、出力スイッチＳＷ＿ＯＵＴは、加算単位の切り換えに応じてオン抵抗を切り換え可能である。具体的には、出力スイッチＳＷ＿ＯＵＴは、ＭＯＳＦＥＴからなる複数のサブスイッチ（例えばＳＷ＿ＳＵＢ１～ＳＷ＿ＳＵＢ４）が並列に接続されており、オンさせるサブスイッチによりオン抵抗を切り換える。この構成によれば、複数種類の本体装置に対応でき、汎用性を高めることが可能となる。

また、本実施の形態によれば、それぞれの遅延回路ＤＬＹと出力スイッチとの間に受信信号のインピーダンス変換を行うバッファ回路ＢＵＦが設けられている。この構成によれば、受信信号の出力経路におけるインピーダンスを低減させることができ、信号雑音比を向上させることが可能となる。

（実施の形態２）
次に、実施の形態２について説明する。各振動子チャネルにテスト用交流信号を入力し、それぞれ振動子チャネルにおいて、信号の入力から出力まで振動子チャネルが期待通り動作するかテストしたい場合がある。シリコンウェハの状態でＩＣのテストを行うＩＣテスタは、複数の受信チャネルを持っており、ＩＣからの信号が複数の受信チャネルに伝送されることで、ＩＣのテストを行うことができる。

しかしながら、ＩＣテスタの受信チャネルの多くは、デジタル信号用の受信チャネルであり、論理レベルのハイレベルかローレベルかを判定する機能しか備えていない。ＩＣテスタには、アナログ信号をサンプリングしてアナログ／デジタル変換できるアナログ信号用の受信チャネルが少ないのが実情である。このため、任意の振動子チャネルの信号をテスタのアナログ受信チャネルに接続して、受信信号の振幅の大小をアナログ値として判定できるテストが望まれる。

図１５は、本発明の実施の形態２に係る回路のテスト方法を説明する図である。図１５では、右下の振動子チャネルＣＨ＿ＴＥＳＴに含まれる送受信回路ＴＲＶ＿ＴＥＳＴを、ＩＣテスタのアナログ受信チャネルと接続される出力端子Ｐ＿ＴＥＳＴにルーティングする例が示されている。

図１５では、マルチプレクサＭＵＸ＿ＴＥＳＴにより振動子チャネルＣＨ＿ＴＥＳＴが配線Ｌ９と接続される。そして、出力スイッチＳＷ＿ＯＵＴ３、および出力間スイッチＳＷ＿ＩＮＴ２、ＳＷ＿ＩＮＴ１をオンさせることで、振動子チャネルＣＨ＿ＴＥＳＴは、配線Ｌ９等を介してアナログ受信チャネルＡＦＥ＿ＴＥＳＴと接続される。言い換えれば、加算出力端子Ｐ＿ＴＥＳＴと特定の振動子チャネルＣＨ＿ＴＥＳＴとを接続する経路上の出力スイッチＳＷ＿ＯＵＴ３、および出力間スイッチＳＷ＿ＩＮＴ２、ＳＷ＿ＩＮＴ１がオンされる。

これにより、ＩＣテスタから、振動子チャネルＣＨ＿ＴＥＳＴから伝送されるアナログの受信信号の振幅の大きさ、および各スイッチの導通判定を行うことが可能となる。

このとき、テスト用の信号パスとは関係ない各スイッチはオフされることが望ましい。これにより、テスト実行時における回路負荷が軽減され、スイッチを切り換えながら振動子チャネルごとの導通テストを容易に行うことが可能となる。

なお、本発明は上記した実施の形態に限定されるものではなく、様々な変形例が含まれる。また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加、削除、置換をすることが可能である。なお、図面に記載した各部材や相対的なサイズは、本発明を分かりやすく説明するため簡素化・理想化しており、実装上はより複雑な形状となる場合がある。

１…超音波診断装置、１００…２次元アレイ超音波探触子、３００…本体装置、ＡＤＤ…加算回路、ＢＵＦ…バッファ回路、ＣＨ…振動子チャネル、Ｌ１～Ｌ１２…配線、ＯＵＴ、Ｐ１～Ｐ４…加算出力端子、ＴＤ…超音波振動子、ＳＵＢ…サブアレイ、ＳＷ＿ＩＮＴ…出力間スイッチ、ＳＷ＿ＯＵＴ…出力スイッチ、ＳＷ＿ＳＵＢ…サブスイッチ

Claims (14)

1. 超音波振動子および前記超音波振動子の受信信号を伝送する受信回路を含む振動子チャネルが第１方向および第２方向に複数配置された２次元アレイ超音波探触子であって、
   複数の前記振動子チャネルは、前記受信信号の加算単位ごとに複数のサブアレイに区分けされ、
   前記サブアレイごとに、前記サブアレイに含まれる前記振動子チャネルの受信信号を加算した加算信号を生成する加算回路を備え、
   前記加算回路は、
   前記加算信号を出力する加算出力端子と前記振動子チャネルとの間に、
   前記サブアレイごとに、前記第１方向に配列された前記振動子チャネルで構成される振動子チャネル列ごとに設けられ、対応する前記振動子チャネル列の前記振動子チャネルと接続される振動子チャネル列配線と、
   前記振動子チャネル列配線ごとに設けられ、対応する前記振動子チャネル列配線と接続される第１スイッチと、
   前記第２方向に隣り合う前記振動子チャネル列に対応する前記振動子チャネル列配線を、前記第１スイッチを介して接続する第２スイッチと、
   を備えている、
   ２次元アレイ超音波探触子。
2. 請求項１に記載の２次元アレイ超音波探触子において、
   それぞれの前記振動子チャネルと前記加算出力端子との間の信号減衰率が等しくなるように、それぞれの前記第１スイッチおよびそれぞれの前記第２スイッチ間におけるオン抵抗の抵抗比が設定される、
   ２次元アレイ超音波探触子。
3. 請求項１に記載の２次元アレイ超音波探触子において、
   前記振動子チャネルごとに、複数の前記振動子チャネル間における前記受信信号の整相を行う遅延回路を備え、
   前記第１スイッチおよび前記第２スイッチは、前記遅延回路と前記加算出力端子との間に設けられる、
   ２次元アレイ超音波探触子。
4. 請求項１に記載の２次元アレイ超音波探触子において、
   前記第１スイッチは、前記加算単位の切り換えに応じてオン抵抗を切り換え可能である、
   ２次元アレイ超音波探触子。
5. 請求項４に記載の２次元アレイ超音波探触子において、
   前記第１スイッチは、ＭＯＳＦＥＴからなる複数のサブスイッチが並列に接続されており、オンさせる前記サブスイッチによりオン抵抗を切り換える、
   ２次元アレイ超音波探触子。
6. 請求項１に記載の２次元アレイ超音波探触子において、
   前記振動子チャネルごとに、複数の前記振動子チャネル間における前記受信信号の整相を行う遅延回路を備え、
   それぞれの前記遅延回路と前記第１スイッチとの間に前記受信信号のインピーダンス変換を行うバッファ回路を備えている、
   ２次元アレイ超音波探触子。
7. 請求項１に記載の２次元アレイ超音波探触子において、
   前記加算出力端子と特定の前記振動子チャネルとを接続する経路上の前記第１スイッチ、および前記第２スイッチがオンされる、
   ２次元アレイ超音波探触子。
8. 超音波振動子および前記超音波振動子の受信信号を伝送する受信回路を含む振動子チャネルが第１方向および第２方向に複数配置され、複数の前記振動子チャネルが、前記受信信号の加算単位ごとに複数のサブアレイに区分けされた２次元アレイ超音波探触子において、前記サブアレイごとに、前記サブアレイに含まれる前記振動子チャネルの受信信号を加算した加算信号を生成する加算回路であって、
   前記加算信号を出力する加算出力端子と前記振動子チャネルとの間に、
   前記サブアレイごとに、前記第１方向に配列された前記振動子チャネルで構成される振動子チャネル列ごとに設けられ、対応する前記振動子チャネル列の前記振動子チャネルと接続される振動子チャネル列配線と、
   前記振動子チャネル列配線ごとに設けられ、対応する前記振動子チャネル列配線と接続される第１スイッチと、
   前記第２方向に隣り合う前記振動子チャネル列に対応する前記振動子チャネル列配線を、前記第１スイッチを介して接続する第２スイッチと、
   を備えている、
   加算回路。
9. 請求項８に記載の加算回路において、
   それぞれの前記振動子チャネルと前記加算出力端子との間の信号減衰率が等しくなるように、それぞれの前記第１スイッチおよびそれぞれの前記第２スイッチ間におけるオン抵抗の抵抗比が設定される、
   加算回路。
10. 請求項８に記載の加算回路において、
    前記第１スイッチおよび前記第２スイッチは、前記振動子チャネルごとに設けられ複数の前記振動子チャネル間における前記受信信号の整相を行う遅延回路と、前記加算出力端子との間に設けられる、
    加算回路。
11. 請求項８に記載の加算回路において、
    前記第１スイッチは、前記加算単位の切り換えに応じてオン抵抗を切り換え可能である、
    加算回路。
12. 請求項１１に記載の加算回路において、
    前記第１スイッチは、ＭＯＳＦＥＴからなる複数のサブスイッチが並列に接続されており、オンさせる前記サブスイッチによりオン抵抗を切り換える、
    加算回路。
13. 請求項８に記載の加算回路において、
    前記振動子チャネルごとに設けられ複数の前記振動子チャネル間における前記受信信号の整相を行う遅延回路と、前記第１スイッチとの間に前記受信信号のインピーダンス変換を行うバッファ回路を備えている、
    加算回路。
14. 請求項８に記載の加算回路において、
    前記加算出力端子と特定の前記振動子チャネルとを接続する経路上の前記第１スイッチ、および前記第２スイッチがオンされる、
    加算回路。
    

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