JPWO2014147677A1 - 半導体装置 - Google Patents

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博茂 平野
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一裕 海原
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Abstract

半導体基板上に形成された第１の配線及び第１の絶縁膜と、第１の絶縁膜上に第１のビアを介して第１の配線と接続するように形成された第２の配線と、第２の配線上に形成された第１の有機絶縁膜と、第１の有機絶縁膜中に第２の配線と接続するように形成された第２のビアと、第１の有機絶縁膜上に第２のビアを介して第２の配線と接続するように形成された第３の配線と、第１の有機絶縁膜上に形成された第２の有機絶縁膜とを有している。第２の有機絶縁膜には、第３の配線を露出するパッド開口部が設けられている。

Description

本開示は、半導体装置に関し、特に、パッドを有する半導体装置に関する。
半導体装置のなかでも、特に大電流を要するパワーデバイスの用途においては、半導体装置に設けられた電極パッドと接続されるワイヤの径又はリボンのサイズも大きい方が望ましいため、電極パッドの平面積を小さくすることには限界がある。このため、素子の上に電極パッドを形成する、いわゆるパッドオンエレメント（ｐａｄ ｏｎ ｅｌｅｍｅｎｔ）構造が検討されている（例えば、特許文献１を参照。）。また、素子の上方に電極パッドを設けない構造ではあるが、該電極パッドとして、複数のビア（ｖｉａ）を用いて下方の配線と接続される構成とすることにより、パッドの割れ対策を行うことが検討されている（例えば、特許文献２を参照。）。
第１の従来例である特許文献１には、図２３に示すように、第１のワイヤ１８が素子の上にワイヤボンド（ｗｉｒｅ ｂｏｎｄ）された構成が記載されている。２層の配線層１２、１６における第１のワイヤ１８が接続された領域は、配線層１２、１６のほぼ全体で接続されるパッド構造を構成している。本パッド構造は、２層の配線層１２、１６の間に絶縁膜を設けないため、配線層１２、１６同士の接続性は良好である。これに対し、第２のワイヤ１７は、２層の配線層１２、１６の間のほぼ全体に絶縁膜１３を設けた構造であり、絶縁膜１３によって応力が緩和される。
また、第２の従来例である特許文献２には、図２４に示すように、基板５１の上に形成されたパッド構造として、配線５４とその上に形成されたパッド５２とが複数のビア５３によって接続された構成が記載されている。パッド５２は、複数のビア５３によって支持されることにより、その強度が向上する。本構造は、絶縁膜５５に複数のビア５３を埋め込んだ後に、平坦化処理等を実施する構造であり、絶縁膜５５には、無機系の絶縁膜が想定されている。
米国特許第５７７３８９９号明細書 特開２０００−１９５８９６号公報
特許文献１に記載された半導体装置において、第１のワイヤがボンディングされた２層の配線層からなるパッド構造では、配線層同士の接続性は良好であるものの、ボンディング時の応力が素子に印加されやすく、該素子にクラック（ｃｒａｃｋ）等が発生し易いという問題がある。また、第２のワイヤがボンディングされる２層の配線層の場合は、２層の間に絶縁膜を設けた構成により応力は緩和されるものの、第２のワイヤが引っ張られた場合には、パッドとなる上層の配線層とその下の絶縁膜とが剥がれてしまい、密着性に劣るという問題がある。
また、特許文献２に記載された半導体装置においても、複数のビアを埋め込む絶縁膜に、無機系の絶縁膜が想定されており、ワイヤボンドの際の大きな力に対して、無機系の絶縁膜にクラック等が発生し易いという問題がある。
本開示は、上記の問題を解決し、ワイヤボンド時に、層間絶縁膜等に発生するクラックを防止すると共に膜剥がれを生じない、信頼性が高い半導体装置を実現できるようにすることを目的とする。
上記の目的を達成するため、本開示に係る半導体装置の一態様は、半導体基板上に形成された第１の配線と、第１の配線上に形成された第１の絶縁膜と、第１の絶縁膜中に第１の配線と接続するように形成された第１のビアと、第１の絶縁膜上に第１のビアを介して第１の配線と接続するように形成された第２の配線と、第２の配線上に形成された第１の有機絶縁膜と、第１の有機絶縁膜中に第２の配線と接続するように形成された第２のビアと、第１の有機絶縁膜上に第２のビアを介して第２の配線と接続するように形成された第３の配線と、第１の有機絶縁膜上に形成された第２の有機絶縁膜とを備え、第２の有機絶縁膜には、第３の配線を露出するパッド開口部が設けられ、第１のビア、第２のビア、第２の配線及び第３の配線は、銅を主成分とする金属により構成されている。
本開示の一態様によると、第２の配線は第１の配線の上に第１のビアを介して設けられ、第３の配線は第１の有機絶縁の上に第２のビアを介して設けられている。これにより、ワイヤボンド時に、パッド開口部から露出する第３の配線に印加される応力を確実に緩和することができるので、信頼性が高い半導体装置を得ることができる。
本開示の一態様において、第２の配線と第１の絶縁膜との境界部、及び第３の配線と第１の有機絶縁膜との境界部には、シード層が形成されていてもよい。
このようにすると、銅を主成分とする金属により構成された第１のビア、第２のビア、第２の配線及び第３の配線の形成が容易となる。
この場合に、シード層は、第１のビアと第２の配線との接続部、及び第２のビアと第３の配線との接続部には形成されていなくてもよい。
このようにすると、第１のビアは第２の配線形成時に同時に埋め込むことができ、また、第２のビアは第３の配線形成時に同時に埋め込むことができるので、生産性を高めることができる。
本開示の一態様において、第２の配線及び第３の配線の少なくとも一方には、バリア膜が形成されていてもよい。
本開示の一態様において、第３の配線の上面における第２のビアの上側部分に窪みが形成されていてもよい。
このようにすると、窪みが形成された領域には、ワイヤボンド時に印加される応力が掛かりにくく、また、引っ張り応力も掛かりにくいため、クラックの防止と密着性の向上との両立が可能となる。
本開示の一態様において、第１の配線は、パッド開口部の下側の領域において、複数で且つ互いに並行する線状に配置されており、第１のビアは、それぞれ線状に設けられたラインビア（ｌｉｎｅ ｖｉａ）であって、平面視で第１の配線の上に該第１の配線に沿って配置されていてもよい。
このようにすると、クラックの防止と密着性の向上との両立が可能となる。
この場合に、ラインビアは、平面視で複数の第１の配線の上に１本おきに配置されていてもよい。
このようにすると、ワイヤボンドの応力をさらに緩和することができる。
また、この場合に、第２のビアは、線状に設けられたラインビアであってもよい。
このようにすると、第２の配線と第３の配線との密着性が向上する。
この場合に、第１のビアと第２のビアとは、平面視で互いに並行して配置されていてもよい。
このようにすると、クラックの防止と密着性の向上との両立が可能な構造とすることができる。また、第２のビアの延伸方向とワイヤボンド時に付与される超音波パワーの印加方向とを同一の方向とすると、ワイヤボンドの信頼性が向上する。
また、この場合に、第１のビアと第２のビアとは、平面視で互いに重なる領域が存在するように配置されていてもよい。
このようにしても、クラックの防止と密着性の向上との両立が可能な構造とすることができる。また、第２のビアの延伸方向とワイヤボンド時に付与される超音波パワーの印加方向とを同一の方向とすると、ワイヤボンドの信頼性が向上する。
第１のビアがラインビアであって、平面視で第１の配線の上に該第１の配線に沿って配置されている場合に、第２のビアは、島状に設けられたドットビア（ｄｏｔ ｖｉａ）であってもよい。
このようにすると、第２の配線と第３の配線との密着性が向上する。その上、ドットビア以外の領域では、第１の有機絶縁膜によってワイヤボンドの応力が緩和される。
この場合に、第２のビアは、平面視で第１のビアと互いに重なるように配置されていてもよい。
このようにすると、クラックの発生を抑制することができる。
この場合に、第２のビアは、第１のビアの上方に、互いに間隔をおいて複数個設けられると共に、第１のビアの延伸方向と交差する方向にも、互いに間隔をおいて複数個設けられていてもよい。
また、この場合に、複数の第２のビアは、第１のビアが設けられていない第１の配線上を通る第１の仮想線と、第１のビアが設けられている第１の配線上の第２のビア上を通り且つ第１の仮想線と交差する第２の仮想線との交点上を除いて配置されていてもよい。
このようにすると、ワイヤボンドの応力をさらに緩和することができる。
本開示の一態様において、第１の配線は、パッド開口部の下側の領域において、複数で且つ互いに並行する線状に配置されており、第１のビア及び第２のビアは、平面視で第１の配線の上に互いに重ならないように島状に設けられたドットビアであり、第１のビアは、第１の配線の上に１本おきに配置されており、第２のビアは、第１のビアが設けられていない第１の配線上を通る第１の仮想線と、第１のビアが設けられている第１の配線上の第２のビアを通り且つ第１の仮想線と交差する第２の仮想線との交点上を除いて配置されていてもよい。
このようにすると、クラックの防止と密着性の向上との両立が可能な構造とすることができる。
このようにしても、ワイヤボンドの応力をさらに緩和することができる。
本開示の一態様において、第１の配線は、パッド開口部の下側の領域において、複数で且つ互いに並行する線状に配置されており、第２の配線は、平面視で第１の配線と交差する方向に線状に複数配置され、第１のビアは、島状に設けられたドットビアであり、第１の配線と第２の配線とが互いに重なる領域に配置されていてもよい。
このようにしても、クラックの防止と密着性の向上との両立が可能な構造とすることができる。
この場合に、第２のビアは、島状に設けられたドットビアであり、第１の配線と第２の配線とが互いに重なる領域に配置され、且つ、第１のビアとは重ならない領域に配置されていてもよい。
このようにすると、ワイヤボンド時の応力をさらに緩和することができる。
本開示の一態様において、半導体基板には、半導体素子が形成されており、第２の有機絶縁膜におけるパッド開口部は、半導体素子の上方に設けられていてもよい。
本開示に係る半導体装置によると、ワイヤボンド時に、層間絶縁膜等に発生するクラックが防止されると共に膜剥がれを生じない、信頼性が高い半導体装置を実現することができる。
図１は、第１の実施形態に係る半導体装置の要部であるパッド構造を示す平面図である。 図２は、図１のＩＩ−ＩＩ線における断面図である。 図３Ａは、第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。 図３Ｂは、第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。 図３Ｃは、第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。 図４Ａは、第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。 図４Ｂは、第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。 図４Ｃは、第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。 図５Ａは、第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。 図５Ｂは、第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。 図５Ｃは、第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。 図６は、第１の実施形態の第１変形例に係る半導体装置の要部であるパッド構造を示す平面図である。 図７は、図６のＶＩＩ−ＶＩＩ線における断面図である。 図８は、第１の実施形態の第２変形例に係る半導体装置の要部であるパッド構造を示す平面図である。 図９は、図８のＩＸ−ＩＸ線における断面図である。 図１０は、図８のＸ−Ｘ線における断面図である。 図１１は、第１の実施形態の第３変形例に係る半導体装置の要部であるパッド構造を示す断面図である。 図１２は、第１の実施形態の第３変形例に係る半導体装置のパッド構造における表面のレーザー段差測定機による段差測定結果の３次元表示図である。 図１３は、第１の実施形態の第３変形例に係る半導体装置のパッド構造における表面の平坦部率とワイヤボンドの接続性との関係を示すグラフである。 図１４は、第２の実施形態に係る半導体装置の要部であるパッド構造を示す平面図である。 図１５は、図１４のＸＶ−ＸＶ線における断面図である。 図１６は、第２の実施形態の第１変形例に係る半導体装置の要部であるパッド構造を示す平面図である。 図１７は、図１６のＸＶＩＩ−ＸＶＩＩ線における断面図である。 図１８は、第３の実施形態に係る半導体装置の要部であるパッド構造を示す平面図である。 図１９は、図１８のＸＩＸ−ＸＩＸ線における断面図である。 図２０は、図１８のＸＸ−ＸＸ線における断面図である。 図２１は、第４の実施形態に係る半導体装置の要部であるパッド構造を示す断面図である。 図２２は、第４の実施形態に係る半導体装置のパッド構造における表面の平坦部率とワイヤボンドの接続性との関係を示すグラフである。 図２３は、第１の従来例に係る半導体装置を示す断面図である。 図２４は、第２の従来例に係る半導体装置の要部であるパッド構造を示す断面図である。
（第１の実施形態）
第１の実施形態に係る半導体装置について、図１及び図２を参照しながら説明する。
図１及び図２は、本半導体装置の要部であるパッド構造１００を表している。図１及び図２に示すように、本実施形態に係るパッド構造１００は、例えばシリコン（Ｓｉ）からなる半導体基板１０１の上に形成された酸化シリコン（ＳｉＯ２）等の無機材料からなる層間絶縁膜１２０と、層間絶縁膜１２０の上に選択的に形成された複数の第１の配線１０２と、層間絶縁膜１２０の上に複数の第１の配線１０２を覆うように形成された無機材料からなる第１の絶縁膜１０８と、複数の第１の配線１０２の上方に形成され、複数の第１のビア１０３を介して接続された銅（Ｃｕ）又は銅を主成分とする金属からなる板状（膜状）の第２の配線１０４と、第２の配線１０４の上方に形成され、複数の第２のビア１０５を介して接続された銅（Ｃｕ）又は銅を主成分とする金属からなる板状（膜状）の第３の配線１０６とを有している。
なお、図示はしていないが、半導体基板１０１には、所望の配置領域にトランジスタ等の半導体素子（図示せず）が形成されている。該半導体素子は、パッド構造１００の下方の領域に設けられていてもよい。
また、本明細書においては、例えば、第１の構成部材が第２の構成部材の上に形成されているとは、第１の構成部材が第２の構成部材の上に直接に接するように形成されていてもよく、また、第１の構成部材が第２の構成部材の上に第３の構成部材を介して形成されていてもよい。
第２の配線１０４は、第１の絶縁膜１０８の上に形成され、その上面及び周囲を有機材料からなる第２の絶縁膜１１１により覆われている。
複数の第１のビア１０３は、第１の絶縁膜１０８の上部に選択的に設けられ、第１の配線１０２を露出する複数の孔部（溝部）に、第２の配線１０４を構成する金属が埋め込まれて形成されている。
また、第２の配線１０４及び第１のビア１０３を連続して形成できるように、第１の絶縁膜１０８との境界部であって、第２の配線１０４及び第１のビア１０３の形成領域には、銅又は銅を主成分とする金属を埋め込むための第１のシード層１０９が選択的に形成されている。
第３の配線１０６は、第２の絶縁膜１１１の上に形成され、その上面の周縁部及び周囲を有機材料からなる第３の絶縁膜１１４により覆われている。第３の配線１０６は、実質上のパッド電極であり、第３の絶縁膜１１４に形成されたパッド開口部１１４ａから露出している。
複数の第２のビア１０５は、第２の絶縁膜１１１の上部に選択的に設けられ、第２の配線１０４を露出する複数の孔部に、第３の配線１０６を構成する金属が埋め込まれて形成されている。
また、第３の配線１０６及び第２のビア１０５を連続して形成できるように、第２の絶縁膜１１１との境界部であって、第３の配線１０６及び第２のビア１０５の形成領域には、銅又は銅を主成分とする金属を埋め込むための第２のシード層１１２が選択的に形成されている。
図１に示すように、本実施形態では、複数の第１の配線１０２は、それぞれが互いに間隔をおいて並行して配置されている。また、複数の第１のビア１０３は、それぞれが第１の配線１０２が延びる方向（以下、延伸方向と呼ぶ。）に線状（ライン状）で、且つ１本おきに配置されている。また、複数の第２のビア１０５は、それぞれが島状（ドット状）で、且つ複数の第１の配線１０２の上方に、すなわち平面視で第１の配線１０２とそれぞれ重なるように配置されている。さらに、複数の第２のビア１０５は、複数の第１の配線１０２の上方において、第１の配線１０２の延伸方向と該延伸方向に対して垂直な方向のいずれにも等間隔に配置されている。すなわち、複数の第２のビア１０５は、図１に示すように、例えばメッシュ（ｍｅｓｈ）状又は格子状に配置され、そのすべての交点に配置されている。
第２の絶縁膜１１１及び第３の絶縁膜１１４を構成する有機材料には、例えば、ポリベンゾオキサゾール（ＰＢＯ）等がある。
第２の配線１０４及び第１のビア１０３を同一工程で形成する際の第１のシード層１０９は、チタン（Ｔｉ）と銅（Ｃｕ）との積層構造を用いている。なお、このようなデュアルダマシン（ｄｕａｌ ｄａｍａｓｃｅｎｅ）法と同等の形成方法を用いるため、第２の配線１０４と第１のビア１０３との接続部には、第１のシード層１０９は形成されない。また、第２の配線１０４の領域側面にも、第１のシード層１０９は形成されない。
これと同様に、第３の配線１０６及び第２のビア１０５を同一工程で形成する際の第２のシード層１１２にも、チタンと銅との積層構造を用いている。なお、この場合にも、第３の配線１０６と第２のビア１０５との接続部、及び第３の配線１０６の領域側面には、第２のシード層１１２は形成されない。
以下、上記のように構成された半導体装置、特にパッド構造１００の製造方法について図３Ａ〜図３Ｃ、図４Ａ〜図４Ｃ及び図５Ａ〜図５Ｃを参照しながら説明する。
まず、図示はしていないが、半導体基板１０１の上部及び該半導体基板１０１の上の所定の領域に、半導体素子を形成する。その後、図３Ａに示すように、半導体基板１０１の上に、例えば化学気相堆積（ＣＶＤ：ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法により、無機材料からなる層間絶縁膜１２０を半導体素子を覆うように形成する。続いて、層間絶縁膜１２０の上に金属膜を成膜し、その後、成膜した金属膜をパターニングして、互いに並行して延びる複数の第１の配線１０２を形成する。第１の配線１０２は、例えばスパッタ法によるアルミニウム（Ａｌ）等からなり、その厚さは１μｍ程度である。続いて、層間絶縁膜１２０の上に、複数の第１の配線１０２を覆うように、例えば無機材料からなる第１の絶縁膜１０８を形成する。その後、リソグラフィ法及びエッチング法により、第１の絶縁膜１０８の上部に、第１の配線１０２を１本おきに露出する溝状の複数の第１のビアホール（ｖｉａ ｈｏｌｅ）１０８ａを形成する。該第１のビアホール１０８ａの幅は、例えば１０μｍ〜３０μｍ程度であり、その長さは、例えば１００μｍ〜４００ｍ程度である。
次に、図３Ｂに示すように、例えばスパッタ法により、複数の第１のビアホール１０８ａの底面及び側面を含む第１の絶縁膜１０８の上の全面に第１のシード層１０９を形成する。第１のシード層１０９は、膜厚が約２００ｎｍのチタン（Ｔｉ）膜と、該チタン膜上の膜厚が約２００ｎｍの銅（Ｃｕ）膜とから構成される。続いて、リソグラフィ法により、第１の絶縁膜１０８の上に、銅めっきの形成領域に開口パターンを有するレジスト膜１１０を形成する。
次に、図３Ｃに示すように、レジスト膜１１０を形成した状態で、第１のシード層１０９に所定の電界を印加して銅（Ｃｕ）の電界めっきを行う。これにより、第１の絶縁膜１０８におけるレジスト膜１１０の開口パターンに、Ｃｕからなる第２の配線１０４と、第１の絶縁膜１０８の各第１のビアホール１０８ａにＣｕが埋め込まれてなる第１のビア１０３とが１つの工程によって形成される。なお、銅めっきの後に、第２の配線１０４の上に、必要に応じてニッケル（Ｎｉ）めっきからなるバリア膜等を、銅原子の拡散に対するバリア性を向上させる等の目的で設けてもよい。特に、高耐圧デバイスの場合、高電界による信頼性の向上を図るには、銅原子に対するバリア性を向上させる構造とすることが好ましい。ここでは、銅のめっき膜を約５μｍ〜１０μｍの厚さとし、ニッケルからなるバリア膜を２μｍ程度の厚さとしている。
次に、図４Ａに示すように、レジスト膜１１０を除去し、その後、第１の絶縁膜１０８上に露出する第１のシード層１０９を構成するＣｕ膜及びＴｉ膜をエッチングにより除去する。
次に、図４Ｂに示すように、例えば、回転塗布法により、第１の絶縁膜１０８の上に、第２の配線１０４を覆うように、例えば、感光性を有する有機材料からなる第２の絶縁膜１１１を形成する。その後、リソグラフィ法により、第２の絶縁膜１１１の上部に、第２の配線１０４を露出するドット状の複数の第２のビアホール１１１ａを形成する。ここでは、第２の絶縁膜１１１の膜厚を１０μｍ程度としている。
次に、図４Ｃに示すように、例えばスパッタ法により、複数の第２のビアホール１１１ａの底面及び側面を含む第２の絶縁膜１１１の上の全面に第２のシード層１１２を形成する。第２のシード層１１２は、第１のシード層１０９と同様に、膜厚が約２００ｎｍのチタン膜と、該チタン膜上の膜厚が約２００ｎｍの銅膜とから構成する。続いて、リソグラフィ法により、第２の絶縁膜１１１の上に、銅めっきの形成領域に開口パターンを有するレジスト膜１１３を形成する。
次に、図５Ａに示すように、レジスト膜１１３を形成した状態で、第２のシード層１１２に所定の電界を印加して銅（Ｃｕ）の電界めっきを行う。これにより、第２の絶縁膜１１１におけるレジスト膜１１３の開口パターンに、Ｃｕからなる第３の配線１０６と、第２の絶縁膜１１１の各第２のビアホール１１１ａにＣｕが埋め込まれてなる第２のビア１０５とが１つの工程によって形成される。ここでも、パッド構造１００に対するワイヤボンドの長期信頼性を考慮して、Ｎｉめっきを行っている。
次に、図５Ｂに示すように、レジスト膜１１３を除去し、その後、第２の絶縁膜１１１に露出する第２のシード層１１２を構成するＣｕ膜及びＴｉ膜をエッチングにより除去する。
次に、図５Ｃに示すように、例えば、回転塗布法により、第２の絶縁膜１１１の上に、第３の配線１０６を覆うように、例えば、感光性を有する有機材料からなる第３の絶縁膜１１４を形成する。その後、リソグラフィ法により、第３の絶縁膜１１４に、第３の配線１０６を露出するパッド開口部１１４ａを形成する。
上述のように、第１の実施形態においては、パッド電極となる第３の配線１０６の表面に、Ｎｉ膜が形成されている。Ｎｉを表面とするパッド電極には、アルミニウム（Ａｌ）からなるワイヤ、又はＡｌからなるリボン等によってワイヤボンドすることができる。この場合、Ｎｉは、Ａｌに対して密着性、バリア性及び信頼性に優れる。
また、図１に示すように、本実施形態に係るパッド構造１００は、Ｃｕからなる第２の配線１０４とＣｕからなる第３の配線１０６とが、複数のドット状の第２のビア１０５によって電気的且つ機械的に接続されている。さらに、第２の配線１０４と第３の配線１０６との層間膜である第２の絶縁膜１１１として、有機材料からなる絶縁膜を用いている。このように、複数のドット状の第２のビア１０５は、第２の配線１０４と第３の配線１０６とが機械的に確実に接続されるため、ワイヤボンド工程の後のワイヤに引っ張り応力が生じたとしても、第３の配線１０６が第２の配線１０４から剥がれることがない。
また、ドット状の第２のビア１０５同士の間の領域には、有機材料からなる第２の絶縁膜１１１が充填されている。このため、第２のビア１０５が配置されない領域に充填された有機材料からなる第２の絶縁膜１１１が、ワイヤボンド工程において、通常印加される超音波による応力を緩和する効果を持つ。これにより、例えば、パッド構造１００の下方にトランジスタ等の半導体素子が配置されている場合に、該半導体素子又は無機材料からなる絶縁膜に生じるクラックの発生を防止することができる。
ところで、上述した特許文献２に記載された半導体装置は、硬度が比較的に高いビアを複数個埋め込むことにより、パッド構造の強度を高めて、その破断を抑制する構成を採る。これに対し、本実施形態に係る半導体装置を構成するパッド構造１００は、有機材料からなる層間絶縁膜による応力の緩和によってクラック等の抑制又はクラック等を防止する構成を採る。
また、複数のドット状の第２のビア１０５として、第３の配線１０６によって埋め込み、且つ、その表面を平坦とする、いわゆるビアフィリングめっき（ｖｉａ ｆｉｌｌｉｎｇ ｐｌａｔｉｎｇ）法が可能な銅（Ｃｕ）を用いることにより、ワイヤボンド時の接続性が良好となる。また、第３の配線１０６の表面の光沢性を増すことにより、接続されるワイヤと第３の配線１０６との接続性が向上する。このように、第３の配線１０６は、その表面の光沢性を増すようにしてもよい。
本実施形態においては、有機材料からなる絶縁膜として、ポリベンゾオキサゾール（ＰＢＯ）を挙げたが、ＰＢＯの他に、ポリイミド、ベンゾシクロブテン（ＢＣＢ）、エポキシ系の感光性樹脂（例えば、化薬マイクロケム社製の「ＳＵ−８」）、又はフッ素系の感光性樹脂（例えば、旭硝子社製の「ＡＬ−Ｘ２」）等の有機膜を用いてもよい。また、無機材料からなる絶縁膜としては、窒化シリコン（ＳｉＮ）又は酸化シリコン（ＳｉＯ２）等がある。
また、本実施形態においては、第２の配線１０４と第３の配線１０６とは、同電位となる例を示したが、これに限られず、一部の電位が異なる構造とすることもできる。
また、第２の配線１０４と第３の配線１０６との双方の表面上に、Ｎｉからなるバリア膜を形成したが、いずれか一方の表面に形成してもよい。
（第１の実施形態の第１変形例）
以下、第１の実施形態の第１変形例について、図６及び図７を参照しながら説明する。
図６及び図７に示すように、本変形例は、第１の実施形態に対して、第２のビア１０５の配置とその配置数とが異なっている。第１の実施形態においてはメッシュ状の各交点に配置されていた複数の第２のビア１０５を、本変形例においては、いわゆる千鳥配置として、その配置数を減らすことにより、例えばその配置数を約２分の１としている。
具体的には、複数の第２のビア１０５は、第１のビア１０３が設けられていない第１の配線１０２の上を通る第１の仮想線ａ１と、第１のビア１０３が設けられている第１の配線１０２の上の第２のビア１０５を通り且つ第１の仮想線ａ１と交差する第２の仮想線ａ２との交点上を除いて配置される。
本変形例は、第２のビア１０５の配置数を減らし、有機材料からなる第２の絶縁膜１１１の第２のビア１０５に対する割合を増やしている。これにより、ワイヤボンド時に印加される応力がより緩和され、半導体素子又は無機材料からなる第１の絶縁膜１０８に生じるクラックの発生を防止する構造とすることができる。
また、後述する第３変形例等で示すように、第２のビア１０５の埋め込み特性がやや悪い場合は、該第２のビア１０５の配置数を減らしたことにより、第２の絶縁膜１１１の平坦部の面積が増えるので、ワイヤボンドの接続性が向上するという効果もある。
（第１の実施形態の第２変形例）
以下、第１の実施形態の第２変形例について、図８〜図１０を参照しながら説明する。
図８〜図１０に示すように、本変形例の第１変形例との違いは、板状の第２の配線１０４を、第１の配線１０２と交差する複数のライン状の配線とし、且つ、第１のビア１０３と第２のビア１０５とを、平面視で互いに異なる領域に配置している点である。また、第１のビア１０３及び第２のビア１０５は、第１の配線１０２と第２の配線１０４とが、平面視で互いに交差する領域にそれぞれ島状、すなわちドット状に形成されている。
より具体的には、それぞれがドット状ビアである複数の第１のビア１０３は、第１の配線１０２と第２の配線１０４とが互いに重なる領域に配置されている。また、それぞれがドット状ビアである第２のビア１０５は、第１の配線１０２と第２の配線１０４とが互いに重なる領域で、且つ第１のビア１０３とは重ならない領域に配置されている。ここでは、第２のビア１０５は、第１変形例と同様に、千鳥配置として配置されている。
本変形例によると、第１のビア１０３と第２のビア１０５とを共にドット状とし、それぞれの配置位置をずらしている。このようにすると、ワイヤボンド時における応力が、第１の配線１０２及びその下方のトランジスタ素子等に直接に影響しない構造を得ることができる。すなわち、ワイヤボンド時の第１の配線１０２及びトランジスタ素子等に対する応力を緩和できる構造を得ることができる。従って、ワイヤボンド時に、第３の配線１０６によって直接に押圧されることなく、しかも、有機材料からなる第２の絶縁膜１１１を第３の配線１０６と第２の配線１０４との間に介在させることにより、大きな応力低減が可能となる。
（第１の実施形態の第３変形例）
以下、第１の実施形態の第３変形例について、図１１〜図１３を参照しながら説明する。なお、図１３におけるグラフの縦軸は相対強度を表している。
図１１及び図１２に示すように、本変形例の第１の実施形態との違いは、複数のドット状の第２のビア１０５の各埋め込み状態をやや悪い状態、すなわち不完全な状態としている点である。このように、ドット状の第２のビア１０５の各埋め込み状態をそれぞれ不完全な状態とすることにより、実質上のパッド電極である第３の配線１０６の表面におけるドット状の第２のビア１０５の上側部分にそれぞれ窪みを設けている。なお、本変形例に係る半導体装置のパッド構造１００における平面構成は、図１と同等である。
このようにすると、第３の配線１０６にワイヤボンドを行う際の応力が、該第３の配線１０６の下方に直接に伝達しない構成とすることができる。すなわち、ワイヤボンド時の第１の配線１０２及びトランジスタ素子等に対する応力を緩和できる構造を得ることができる。従って、応力の緩和効果によって、半導体素子又は無機材料からなる第１の絶縁膜１０８に生じるクラックの発生を防止する構造とすることができる。
但し、図１３に示すように、第３の配線１０６の表面に複数の窪みを設けると、該第３の配線１０６における表面の平坦部率が小さくなるため、ワイヤボンドの信頼性が低下する。従って、第３の配線１０６における表面の平坦部率は、所定のシェア（ｓｈａｒｅ）強度を得られる３０％以上としてもよい。具体的には、第２のビア１０５の配置数を第１の実施形態の第１変形例のように間引くことによって、ワイヤボンド時の応力の低減効果と、ワイヤボンドの信頼性をより向上させる構造とすることができる。
（第２の実施形態）
以下、第２の実施形態について、図１４及び図１５を参照しながら説明する。
図１４及び図１５に示すように、本実施形態の第１の実施形態との違いは、複数の第２のビア１０５がドット状ではなく、互いに並行して延びる複数のライン状に形成された第１の配線１０２に沿って、複数のライン状に形成されている点である。すなわち、本実施形態においては、第１のビア１０３と第２のビア１０５とが、第１の配線１０２の上方で重なるように、すなわち、平面視で同一の領域に配置されている点である。
このように、銅（Ｃｕ）からなる第２の配線１０４及び第３の配線１０６がそれぞれ埋め込まれてなるライン状の第１のビア１０３及び第２のビア１０５が、半導体基板１０１に対して同一の方向に延びるように配置されている。これにより、ライン状の第１のビア１０３及び第２のビア１０５の延伸方向がワイヤボンド時にパッド構造１００に付与される超音波の印加方向と同一の方向となるように設計すれば、該パッド構造１００のワイヤボンド時に印加される応力に対する耐性が高くなるという効果を生じる。従って、ワイヤボンド時におけるワイヤの接続特性を確保しながら、その応力に対しても強固となり、ワイヤの接続特性及び耐応力性を両立した構造とすることができる。
（第２の実施形態の第１変形例）
以下、第２の実施形態の第１変形例について、図１６及び図１７を参照しながら説明する。
図１６及び図１７に示すように、本変形例の第２の実施形態との違いは、第１のビア１０３と第２のビア１０５とが、平面視で互いに異なる領域に配置されている点である。言い換えれば、第１のビア１０３と第２のビア１０５とは、複数のライン状の第１の配線１０２の上方に交互に配置されている。
本変形例においては、第１のビア１０３と第２のビア１０５とが、平面視で互いに異なる領域に配置されることにより、第１のビア１０３の上方には有機材料からなる第２の絶縁膜１１１が配置される。このため、第２の実施形態の効果に加え、より応力の緩和効果が高い構造となる。
（第３の実施形態）
以下、第３の実施形態について、図１８〜図２０を参照しながら説明する。
図１８〜図２０に示すように、本実施形態の第２の実施形態との違いは、複数のライン状の第１のビア１０３の上方に配置される複数の第２のビア１０５が、第１の配線１０２の延伸方向に対して垂直な方向に配置されている点である。ライン状の第１のビア１０３は第１の配線１０２に沿って配置されていることから、各第１のビア１０３と各第２のビア１０５とは互いに交差する。
このように、本実施形態においては、第１のビア１０３及び第２のビア１０５をそれぞれ互いに交差するように配置している。この構成により、実質上のパッド電極である銅（Ｃｕ）からなる第３の配線１０６からその下地層である無機材料からなる第１の絶縁膜１０８及び半導体素子等に印加される応力が、第１のビア１０３及び第２のビア１０５の各交点のみを介して印加される構造となるので、応力の緩和効果を高めることができる。
（第４の実施形態）
以下、第４の実施形態について、図２１及び図２２を参照しながら説明する。なお、図２２におけるグラフの縦軸は相対強度を表している。
図２１に示すように、本実施形態は第２の実施形態に対して、複数のライン状の第２のビア１０５の各埋め込み状態をやや悪い状態、すなわち不完全な状態としている。このように、ドット状の第２のビア１０５の各埋め込み状態をそれぞれ不完全な状態とすることにより、実質上のパッド電極である第３の配線１０６の表面におけるライン状の第２のビア１０５の上側部分にそれぞれ窪みを設けている。なお、本実施形態に係る半導体装置のパッド構造１００における平面構成は、図１４と同等である。
このようにすると、第３の配線１０６にワイヤボンドを行う際の応力が、該第３の配線１０６の下方に直接に伝達しない構成とすることができる。これにより、半導体基板１０１に形成された半導体素子等又はその上の無機材料からなる第１の絶縁膜１０８に生じるクラックの発生を防止することができる。
なお、ライン状の窪みの形成方向を、ワイヤボンド時に付与される超音波の印加方向と一致させることにより、第１の絶縁膜１０８又はその下の半導体素子等に印加される応力をより低減することが可能となる。
すなわち、図２２に示すように、ライン状の窪みの形成方向がワイヤボンド時の超音波の印加方向に対して垂直な方向（図２１の矢印Ａの方向）の場合は、ワイヤボンドにおける接続性は高いとはいえない。しかし、ライン状の窪みの形成方向がワイヤボンド時の超音波の印加方向に対して平行な方向（図２１のＢの方向）の場合は、ワイヤボンドにおける接続性が良好となる。従って、第２のビア１０５の埋め込み性とワイヤボンド時の超音波の印加方向とを適切に設定することにより、応力の低減とワイヤボンドの接続の信頼性とをより向上させる構造とすることができる。
以上説明したように、本開示に係る半導体装置によると、ワイヤボンド時に生じるクラックを防止し且つ膜剥がれを防止することができる。このため、半導体基板１０１に形成された半導体素子の上方に、本開示のパッド構造を設けることにより、半導体基板（半導体チップ）の平面サイズを小さく、且つ、オン抵抗を低く抑えた半導体装置を実現することが可能となる。
なお、本明細書においては、４つの実施形態とその各変形例とを説明したが、各実施形態とその変形例とは、可能な組み合わせであれば、応力の低減とワイヤボンドの接続の信頼性の向上という効果を得られ、本開示に含まれる。
本発明に係る半導体装置は、特に民生機器の電源回路等において、高耐圧デバイスとして用いる半導体装置等として有用である。
１００ パッド構造
１０１ 半導体基板
１０２ 第１の配線
１０３ 第１のビア
１０４ 第２の配線
１０５ 第２のビア
１０６ 第３の配線
１０８ 第１の絶縁膜
１０８ａ 第１のビアホール
１０９ 第１のシード層
１１０ レジスト膜
１１１ 第２の絶縁膜
１１１ａ 第２のビアホール
１１２ 第２のシード層
１１３ レジスト膜
１１４ 第３の絶縁膜
１１４ａ パッド開口部
１２０ 層間絶縁膜
本開示の一態様によると、第２の配線は第１の配線の上に第１のビアを介して設けられ、第３の配線は第１の有機絶縁膜の上に第２のビアを介して設けられている。これにより、ワイヤボンド時に、パッド開口部から露出する第３の配線に印加される応力を確実に緩和することができるので、信頼性が高い半導体装置を得ることができる。
まず、図示はしていないが、半導体基板１０１の上部及び該半導体基板１０１の上の所定の領域に、半導体素子を形成する。その後、図３Ａに示すように、半導体基板１０１の上に、例えば化学気相堆積（ＣＶＤ：ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法により、無機材料からなる層間絶縁膜１２０を半導体素子を覆うように形成する。続いて、層間絶縁膜１２０の上に金属膜を成膜し、その後、成膜した金属膜をパターニングして、互いに並行して延びる複数の第１の配線１０２を形成する。第１の配線１０２は、例えばスパッタ法によるアルミニウム（Ａｌ）等からなり、その厚さは１μｍ程度である。続いて、層間絶縁膜１２０の上に、複数の第１の配線１０２を覆うように、例えば無機材料からなる第１の絶縁膜１０８を形成する。その後、リソグラフィ法及びエッチング法により、第１の絶縁膜１０８の上部に、第１の配線１０２を１本おきに露出する溝状の複数の第１のビアホール（ｖｉａ ｈｏｌｅ）１０８ａを形成する。該第１のビアホール１０８ａの幅は、例えば１０μｍ〜３０μｍ程度であり、その長さは、例えば１００μｍ〜４００μｍ程度である。
次に、図３Ｃに示すように、レジスト膜１１０を形成した状態で、第１のシード層１０９に所定の電界を印加して銅（Ｃｕ）の電解めっきを行う。これにより、第１の絶縁膜１０８におけるレジスト膜１１０の開口パターンに、Ｃｕからなる第２の配線１０４と、第１の絶縁膜１０８の各第１のビアホール１０８ａにＣｕが埋め込まれてなる第１のビア１０３とが１つの工程によって形成される。なお、銅めっきの後に、第２の配線１０４の上に、必要に応じてニッケル（Ｎｉ）めっきからなるバリア膜等を、銅原子の拡散に対するバリア性を向上させる等の目的で設けてもよい。特に、高耐圧デバイスの場合、高電界による信頼性の向上を図るには、銅原子に対するバリア性を向上させる構造とすることが好ましい。ここでは、銅のめっき膜を約５μｍ〜１０μｍの厚さとし、ニッケルからなるバリア膜を２μｍ程度の厚さとしている。
次に、図５Ａに示すように、レジスト膜１１３を形成した状態で、第２のシード層１１２に所定の電界を印加して銅（Ｃｕ）の電解めっきを行う。これにより、第２の絶縁膜１１１におけるレジスト膜１１３の開口パターンに、Ｃｕからなる第３の配線１０６と、第２の絶縁膜１１１の各第２のビアホール１１１ａにＣｕが埋め込まれてなる第２のビア１０５とが１つの工程によって形成される。ここでも、パッド構造１００に対するワイヤボンドの長期信頼性を考慮して、Ｎｉめっきを行っている。
但し、図１３に示すように、第３の配線１０６の表面に複数の窪みを設けると、該第３の配線１０６における表面の平坦部率が小さくなるため、ワイヤボンドの信頼性が低下する。従って、第３の配線１０６における表面の平坦部率は、所定のシェア（ｓｈｅａｒ）強度を得られる３０％以上としてもよい。具体的には、第２のビア１０５の配置数を第１の実施形態の第１変形例のように間引くことによって、ワイヤボンド時の応力の低減効果と、ワイヤボンドの信頼性をより向上させる構造とすることができる。
図２１に示すように、本実施形態は第２の実施形態に対して、複数のライン状の第２のビア１０５の各埋め込み状態をやや悪い状態、すなわち不完全な状態としている。このように、ライン状の第２のビア１０５の各埋め込み状態をそれぞれ不完全な状態とすることにより、実質上のパッド電極である第３の配線１０６の表面におけるライン状の第２のビア１０５の上側部分にそれぞれ窪みを設けている。なお、本実施形態に係る半導体装置のパッド構造１００における平面構成は、図１４と同等である。

Claims (18)

  1. 半導体基板上に形成された第１の配線と、
    前記第１の配線上に形成された第１の絶縁膜と、
    前記第１の絶縁膜中に、前記第１の配線と接続するように形成された第１のビアと、
    前記第１の絶縁膜上に、前記第１のビアを介して前記第１の配線と接続するように形成された第２の配線と、
    前記第２の配線上に形成された第１の有機絶縁膜と、
    前記第１の有機絶縁膜中に、前記第２の配線と接続するように形成された第２のビアと、
    前記第１の有機絶縁膜上に、前記第２のビアを介して前記第２の配線と接続するように形成された第３の配線と、
    前記第１の有機絶縁膜上に形成された第２の有機絶縁膜とを備え、
    前記第２の有機絶縁膜には、前記第３の配線を露出するパッド開口部が設けられ、
    前記第１のビア、前記第２のビア、前記第２の配線及び前記第３の配線は、銅を主成分とする金属により構成されている半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第２の配線と前記第１の絶縁膜との境界部、及び前記第３の配線と前記第１の有機絶縁膜との境界部には、シード層が形成されている半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記シード層は、前記第１のビアと前記第２の配線との接続部、及び前記第２のビアと前記第３の配線との接続部には形成されていない半導体装置。
  4. 請求項１〜３のいずれか１項に記載の半導体装置において、
    前記第２の配線及び前記第３の配線の少なくとも一方には、バリア膜が形成されている半導体装置。
  5. 請求項１〜４のいずれか１項に記載の半導体装置において、
    前記第３の配線の上面における前記第２のビアの上側部分に窪みが形成されている半導体装置。
  6. 請求項１〜５のいずれか１項に記載の半導体装置において、
    前記第１の配線は、前記パッド開口部の下側の領域において、複数で且つ互いに並行する線状に配置されており、
    前記第１のビアは、それぞれ線状に設けられたラインビアであって、平面視で前記第１の配線の上に該第１の配線に沿って配置されている半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記ラインビアは、平面視で前記複数の第１の配線の上に１本おきに配置されている半導体装置。
  8. 請求項６又は７に記載の半導体装置において、
    前記第２のビアは、線状に設けられたラインビアである半導体装置。
  9. 請求項８に記載の半導体装置において、
    前記第１のビアと前記第２のビアとは、平面視で互いに並行して配置されている半導体装置。
  10. 請求項８に記載の半導体装置において、
    前記第１のビアと前記第２のビアとは、平面視で互いに重なる領域が存在するように配置されている半導体装置。
  11. 請求項６又は７に記載の半導体装置において、
    前記第２のビアは、島状に設けられたドットビアである半導体装置。
  12. 請求項１１に記載の半導体装置において、
    前記第２のビアは、平面視で前記第１のビアと互いに重なるように配置されている半導体装置。
  13. 請求項１２に記載の半導体装置において、
    前記第２のビアは、前記第１のビアの上方に、互いに間隔をおいて複数個設けられると共に、前記第１のビアの延伸方向と交差する方向にも、互いに間隔をおいて複数個設けられている半導体装置。
  14. 請求項１３に記載の半導体装置において、
    前記複数の第２のビアは、前記第１のビアが設けられていない前記第１の配線上を通る第１の仮想線と、前記第１のビアが設けられている前記第１の配線上の第２のビアを通り且つ前記第１の仮想線と交差する第２の仮想線との交点上を除いて配置されている半導体装置。
  15. 請求項１〜５のいずれか１項に記載の半導体装置において、
    前記第１の配線は、前記パッド開口部の下側の領域において、複数で且つ互いに並行する線状に配置されており、
    前記第１のビア及び前記第２のビアは、平面視で前記第１の配線の上に互いに重ならないように島状に設けられたドットビアであり、
    前記第１のビアは、前記第１の配線の上に１本おきに配置されており、
    前記第２のビアは、前記第１のビアが設けられていない前記第１の配線上を通る第１の仮想線と、前記第１のビアが設けられている前記第１の配線上の第２のビアを通り且つ前記第１の仮想線と交差する第２の仮想線との交点上を除いて配置されている半導体装置。
  16. 請求項１〜５のいずれか１項に記載の半導体装置において、
    前記第１の配線は、前記パッド開口部の下側の領域において、複数で且つ互いに並行する線状に配置されており、
    前記第２の配線は、平面視で前記第１の配線と交差する方向に線状に複数配置され、
    前記第１のビアは、島状に設けられたドットビアであり、前記第１の配線と前記第２の配線とが互いに重なる領域に配置されている半導体装置。
  17. 請求項１６に記載の半導体装置において、
    前記第２のビアは、島状に設けられたドットビアであり、前記第１の配線と前記第２の配線とが互いに重なる領域に配置され、且つ、前記第１のビアとは重ならない領域に配置されている半導体装置。
  18. 請求項１〜１７のいずれか１項に記載の半導体装置において、
    前記半導体基板には、半導体素子が形成されており、
    前記第２の有機絶縁膜における前記パッド開口部は、前記半導体素子の上方に設けられている半導体装置。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9711478B2 (en) * 2015-10-19 2017-07-18 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device with an anti-pad peeling structure and associated method
JP7085417B2 (ja) * 2018-06-25 2022-06-16 ルネサスエレクトロニクス株式会社 半導体装置
US10707228B2 (en) * 2018-08-21 2020-07-07 Sandisk Technologies Llc Three-dimensional memory device having bonding structures connected to bit lines and methods of making the same

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05343466A (ja) * 1992-06-11 1993-12-24 Mitsubishi Electric Corp 半導体装置のパッド構造
JP2004119969A (ja) * 2002-09-03 2004-04-15 Toshiba Corp 半導体装置
JP2005085939A (ja) * 2003-09-08 2005-03-31 Renesas Technology Corp 半導体装置およびその製造方法
JP2006095916A (ja) * 2004-09-30 2006-04-13 Daiwa House Ind Co Ltd 凹凸化粧型枠及び凹凸化粧成形品の製造方法
JP2009188228A (ja) * 2008-02-07 2009-08-20 Nippon Telegr & Teleph Corp <Ntt> 多層配線用パッド構造およびその製造方法
JP2010278053A (ja) * 2009-05-26 2010-12-09 Renesas Electronics Corp 半導体装置
JP2012191123A (ja) * 2011-03-14 2012-10-04 Renesas Electronics Corp 半導体集積回路装置およびその製造方法ならびにそれを用いた電子システム

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6439035A (en) * 1987-08-04 1989-02-09 Nec Corp Semiconductor device
EP0646959B1 (en) 1993-09-30 2001-08-16 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno Metallization and bonding process for manufacturing power semiconductor devices
US6215130B1 (en) * 1998-08-20 2001-04-10 Lucent Technologies Inc. Thin film transistors
JP2000195896A (ja) 1998-12-25 2000-07-14 Nec Corp 半導体装置
JP2001267323A (ja) * 2000-03-21 2001-09-28 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP4979154B2 (ja) * 2000-06-07 2012-07-18 ルネサスエレクトロニクス株式会社 半導体装置
US7692315B2 (en) 2002-08-30 2010-04-06 Fujitsu Microelectronics Limited Semiconductor device and method for manufacturing the same
JP2004095916A (ja) * 2002-08-30 2004-03-25 Fujitsu Ltd 半導体装置及びその製造方法
US6958542B2 (en) * 2002-09-03 2005-10-25 Kabushiki Kaisha Toshiba Semiconductor device
JP3970150B2 (ja) * 2002-10-16 2007-09-05 三洋電機株式会社 ボンディングパッド及びその形成方法
US9318378B2 (en) * 2004-08-21 2016-04-19 Globalfoundries Singapore Pte. Ltd. Slot designs in wide metal lines
JP4236201B2 (ja) * 2005-08-30 2009-03-11 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
JP5007250B2 (ja) * 2008-02-14 2012-08-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2010093161A (ja) * 2008-10-10 2010-04-22 Panasonic Corp 半導体装置
US8446006B2 (en) * 2009-12-17 2013-05-21 International Business Machines Corporation Structures and methods to reduce maximum current density in a solder ball
JP2011146563A (ja) * 2010-01-15 2011-07-28 Panasonic Corp 半導体装置
JP5610905B2 (ja) * 2010-08-02 2014-10-22 パナソニック株式会社 半導体装置
JP5952032B2 (ja) * 2012-03-07 2016-07-13 新光電気工業株式会社 配線基板及び配線基板の製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05343466A (ja) * 1992-06-11 1993-12-24 Mitsubishi Electric Corp 半導体装置のパッド構造
JP2004119969A (ja) * 2002-09-03 2004-04-15 Toshiba Corp 半導体装置
JP2005085939A (ja) * 2003-09-08 2005-03-31 Renesas Technology Corp 半導体装置およびその製造方法
JP2006095916A (ja) * 2004-09-30 2006-04-13 Daiwa House Ind Co Ltd 凹凸化粧型枠及び凹凸化粧成形品の製造方法
JP2009188228A (ja) * 2008-02-07 2009-08-20 Nippon Telegr & Teleph Corp <Ntt> 多層配線用パッド構造およびその製造方法
JP2010278053A (ja) * 2009-05-26 2010-12-09 Renesas Electronics Corp 半導体装置
JP2012191123A (ja) * 2011-03-14 2012-10-04 Renesas Electronics Corp 半導体集積回路装置およびその製造方法ならびにそれを用いた電子システム

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