JPWO2013001566A1 - 表示装置及びその製造方法 - Google Patents

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Abstract

保持容量素子がリペアされても容量減少を抑制でき省面積対応可能な表示装置を提供する。表示装置の有する保持容量素子（２３）は、電源線（１６）に接続されＳＤ電極層（１１２）に設けられた第１容量電極（２３Ａ１）及びＧＭ電極層（１１１）に設けられた第２容量電極（２３Ａ２）を有する容量素子（２３Ａ）と、ＴＭ電極層（１１０）に設けられた予備容量電極（２３Ｐ２）と、第１容量電極（２３Ａ１）と電源線（１６）との接続を切断し得る切断可能部（２３Ｄ）と、予備容量電極（２３Ｐ２）と電源線（１６）とを接続し得る接続可能部（２３Ｃ）とを含み、切断可能部（２３Ｄ）と接続可能部（２３Ｃ）とは積層方向において重畳する。

Description

本発明は、表示装置及びその製造方法に関し、特に修正可能な画素構造を有する表示装置及びその製造方法に関する。
電流駆動型の発光素子を用いた画像表示装置として、有機エレクトロルミネッセンス素子（以下、有機ＥＬ素子と記す。）を用いた有機ＥＬディスプレイが知られている。この有機ＥＬディスプレイは、視野角特性が良好で、消費電力が少ないという利点を有するため、次世代のＦＰＤ（Ｆｌａｔ Ｐａｎｅｌ Ｄｉｓｐｌａｙ）候補として注目されている。
通常、画素を構成する有機ＥＬ素子はマトリクス状に配置される。例えば、アクティブマトリクス型の有機ＥＬディスプレイでは、複数の走査線と複数のデータ線との交点に薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）が設けられ、このＴＦＴに保持容量素子（コンデンサ）及び駆動トランジスタのゲートが接続されている。そして、選択した走査線を通じてこのＴＦＴをオンさせ、データ線からのデータ信号を駆動トランジスタ及び保持容量素子に入力し、その駆動トランジスタ及び保持容量素子によって有機ＥＬ素子の発光タイミングを制御する。この画素駆動回路の構成により、アクティブマトリクス型の有機ＥＬディスプレイでは、次の走査（選択）まで有機ＥＬ素子を発光させることが可能であるため、デューティ比が上がってもディスプレイの輝度減少を招くようなことはない。しかしながら、アクティブマトリクス型の有機ＥＬディスプレイに代表されるように、発光画素の駆動回路構成が複雑になるほど、また、発光画素数が増加するほど、微細加工を必要とする製造工程において、回路素子や配線の短絡や開放といった電気的な不具合が発生してしまう。
特に、有機ＥＬパネルでは、画素駆動回路を構成する保持容量素子の素子面積が相対的に広い。従って、この保持容量素子は、電極間に存在するパーティクルなどの影響を受けやすく、ショート不良を発生させることにより画素不良率を高くする要因となっている。
このショート不良の保持容量素子を、レーザー照射や電流供給により他の正常部位と切断することで、当該ショート不良を解消することができる。しかも、不良の保持容量素子の切り離しによる容量低下が画素特性を変えてしまうことを回避するため、予備の保持容量素子が配置された画素回路が提案されている。
図１３は、特許文献１に記載された液晶表示装置の画面の一部分の回路図である。同図には、複数の画素がマトリクス配置された表示部の回路構成が表されている。この表示部は、画素行ごとに配置された走査線５０１及び容量線５０２と、画素列ごとに配置された信号線５０３とを有する。各画素は、画素ＴＦＴ５０４と、互いに並列接続された保持容量素子５０５ａ及び５０５ｂ（５０５ａと５０５ｂとはほぼ同じ容量値である）と、画素電極５２０と、対向電極５０６と、液晶素子５０７とを備え、さらに、保持容量素子５０５ａ及び５０５ｂと併設して修復用の保持容量素子５０８が配置されている。保持容量素子５０８は、保持容量素子５０５ａ（あるいは５０５ｂ）とほぼ同じ容量値となるように配置されており、通常は画素電極５２０とは分離されている。
上記構成において、例えば、図１３に記載された中央の画素のように、保持容量素子５０５ｂが、製造工程のダストによりショートした場合、そのままでは画素電極５２０は容量線５０２と直結され、液晶素子５０７に電圧が印加されず画素欠陥となってしまう。そこで切断可能部５１０ではレーザー照射による切断を行ない、接続可能部５１１ではレーザーコンタクトを実行する。接続可能部５１１では、層間絶縁膜を介して対向する２種の配線が重畳されており、当該重畳部へのレーザー照射により２種の配線が接続される。これにより、保持容量素子５０５ｂにショート不良があっても、保持容量素子５０５ｂを切り離し、修復用の保持容量素子５０８を接続することが可能となる。
上記切断可能部５１０及び接続可能部５１１の構成及びこれらへのレーザー照射により、画素回路を構成する保持容量素子の一部にショート不良があっても、リペア後の画素の保持容量を減少させずに、当該画素を正常化させることが可能となる。
特開２００３−１５５４９号公報
しかしながら、特許文献１に開示されたリペア可能な表示装置では、修復用の保持容量素子を画素回路内に設け、さらに、当該保持容量素子を接続するための接続可能部と、ショート不良の保持容量素子を切断するための接続可能部とを別個に設けるスペースを確保する必要がある。つまり、レーザー照射により周辺の回路素子及び配線が損傷を受けないよう、接続のためのレーザー照射領域と切断のためのレーザー照射領域とを独立に確保する必要がある。このため、表示部の高精細化を実現するための画素回路の省面積化が困難となる。
また、導通箇所の切断及び絶縁箇所の接続という２種類の異なるリペア工程を要するので、製造工数がかかるといった課題を有する。
本発明は、上記の課題に鑑みてなされたものであり、保持容量素子がリペアされても容量減少を抑制でき、リペア工数が簡略化された省面積対応可能な表示装置及びその製造方法を提供することを目的とする。
上記の課題を解決するために、本発明の表示装置は、表示素子層と該表示素子層を駆動する駆動回路層とが積層された複数の表示画素が二次元状に配列された表示装置であって、前記駆動回路層は、積層方向において対向するよう配置された第１電極層及び第２電極層と、前記第１電極層及び第２電極層で挟まれた領域以外の領域に形成され前記第１電極層又は第２電極層と積層方向において対向するよう配置された第３電極層と、前記第１電極層、第２電極層及び前記第３電極層の間に介在された複数の絶縁層とを有する平行平板型の容量部を備え、前記容量部は、第１の配線に電気的に接続され、前記第１電極層に設けられた第１容量電極と、第２の配線に電気的に接続され、積層方向において前記第１容量電極と対向するよう前記第２電極層に設けられた第２容量電極と、前記絶縁層とで構成された容量素子と、前記第３電極層に設けられた予備容量電極と、前記第１容量電極と前記第１の配線との電気的接続を切断し得る切断可能部と、前記予備容量電極と前記第１の配線とを電気的に接続し得る接続可能部とを含み、前記切断可能部と前記接続可能部とは、積層方向において重畳する位置に設けられていることを特徴とする。
本発明の表示装置及びその製造方法によれば、不良が発生している一部の保持容量素子の接続部にレーザーを照射することにより、不良の保持容量素子を構成する容量電極を画素回路から切断すると同時に、予備容量電極を画素回路に接続できる。即ち、１箇所のレーザー加工で、不良容量素子の切断と予備容量素子の接続が可能となり、加工領域及び加工工数を低減できるので、保持容量を確保しつつ、製造工程の簡略化及び省面積化が可能となる。
図１は、本発明の実施の形態に係る表示装置の構成を示すブロック図である。 図２は、本発明の実施の形態に係る発光画素の主要な回路構成図の一例である。 図３Ａは、実施の形態１に係るリペア不要の発光画素が有する保持容量素子の電極構成を表す上面透視図である。 図３Ｂは、実施の形態１に係るリペア後の発光画素が有する保持容量素子の電極構成の第１例を表す上面透視図である。 図３Ｃは、実施の形態１に係るリペア後の発光画素が有する保持容量素子の電極構成の第２例を表す上面透視図である。 図４Ａは、実施の形態１に係るリペア不要の発光画素が有する保持容量素子の等価回路図である。 図４Ｂは、実施の形態１に係るリペア後の発光画素が有する保持容量素子の第１例を表す等価回路図である。 図４Ｃは、実施の形態１に係るリペア後の発光画素が有する保持容量素子の第２例を表す等価回路図である。 図５は、レーザー照射による容量電極及び配線の再構成を表す容量接続部の斜視図である。 図６は、レーザー照射による容量電極及び配線の再構成を表す容量接続部の変形例を示す斜視図である。 図７Ａは、実施の形態１に係るリペア不要の発光画素が有する保持容量素子の変形例を示す等価回路図である。 図７Ｂは、実施の形態１に係るリペア後の発光画素が有する保持容量素子の第３例を表す等価回路図である。 図７Ｃは、実施の形態１に係るリペア後の発光画素が有する保持容量素子の第４例を表す等価回路図である。 図８は、レーザー照射により形状変化する電極層を表す概略断面図である。 図９は、実施の形態２に係る表示装置の製造方法を示す動作フローチャートである。 図１０Ａは、実施の形態３に係る表示装置が有する発光画素の回路構成図である。 図１０Ｂは、実施の形態３に係る表示装置が有する発光画素のレイアウト図である。 図１１Ａは、実施の形態４に係る表示装置が有する発光画素の回路構成図である。 図１１Ｂは、実施の形態４に係る表示装置が有する発光画素のレイアウト図である。 図１２は、本発明の画像表示装置を内蔵した薄型フラットＴＶの外観図である。 図１３は、特許文献１に記載された液晶表示装置の画面の一部分の回路図である。
本発明の一態様に係る表示装置は、表示素子層と該表示素子層を駆動する駆動回路層とが積層された複数の表示画素が二次元状に配列された表示装置であって、前記駆動回路層は、積層方向において対向するよう配置された第１電極層及び第２電極層と、前記第１電極層及び第２電極層で挟まれた領域以外の領域に形成され前記第１電極層又は第２電極層と積層方向において対向するよう配置された第３電極層と、前記第１電極層、第２電極層及び前記第３電極層の間に介在された複数の絶縁層とを有する平行平板型の容量部を備え、前記容量部は、第１の配線に電気的に接続され、前記第１電極層に設けられた第１容量電極と、第２の配線に電気的に接続され、積層方向において前記第１容量電極と対向するよう前記第２電極層に設けられた第２容量電極と、前記絶縁層とで構成された容量素子と、前記第３電極層に設けられた予備容量電極と、前記第１容量電極と前記第１の配線との電気的接続を切断し得る切断可能部と、前記予備容量電極と前記第１の配線とを電気的に接続し得る接続可能部とを含み、前記切断可能部と前記接続可能部とは、積層方向において重畳する位置に設けられていることを特徴とする。
容量素子に不良が発見され、当該容量素子から予備容量素子に電気的接続を変更するようなリペアを行う際、本発明では、切断可能部と接続可能部とが、積層方向において重畳する位置に設けられているので、１箇所の加工で容量素子の切断及び予備容量素子の接続を行うことができる。よって、加工領域の面積を最小限に抑えることができ、また、リペア加工工数が低減されるので、保持容量を確保しつつ製造工程の簡略化及び省面積化が可能となる。
加えて、本発明では、容量素子と予備容量素子とが積層方向に設けられているので、容量素子に不良が発生した場合であっても、容量電極の面積を最大限に維持することが可能となる。
また、本発明の一態様に係る表示装置において、前記切断可能部は、前記第１容量電極と前記第１の配線とを接続する配線上に設けられ、レーザー照射されることにより、前記第１容量電極と前記第１の配線との接続を溶断し得る形状を有し、前記接続可能部は、前記予備容量電極から前記切断可能部に重畳する位置まで延設された接続用配線を備え、レーザー照射されることにより、前記接続用配線と前記第１容量電極から切断された前記第１の配線とを溶接し得る形状を有することが好ましい。
これにより、切断可能部及び接続可能部に対し、１回のレーザー照射で切断可能部の切断及び接続可能部の接続が可能となる。また、予備容量電極から延設された接続用配線と容量電極同士を接続する第１の配線とに対してレーザー照射されるので、予備容量電極及び容量電極にはレーザー照射による損傷を与えることなく、高精度なリペア加工を実現できる。
また、本発明の一態様に係る表示装置において、前記接続用配線は、前記切断可能部の上方に、積層方向に平行な端面を有することが好ましい。
これにより、接続用配線の端部がレーザー照射されて溶融した場合、第１の配線との溶接部となる接続用配線の端面の面積が確保されるので、予備容量電極と第１の配線とを、当該接続用配線を介して確実に溶接することが可能となる。
また、本発明の一態様に係る表示装置において、前記容量部は、２個の前記容量素子と、２個の前記予備容量電極とを含んでもよい。
１個の容量素子と１個の予備容量素子とで構成された容量部の場合、第１容量電極、第２容量電極及び予備容量電極の３層にわたりショート不良となっている発光画素に対しては、本発明に係る構成により当該発光画素をリペアすることが困難となる。これに対し、２個の容量素子と２個の予備容量素子とで構成された容量部の場合、一方の容量素子において３層にわたりショート不良が発生していても、他方の容量素子により発光動作を維持させることが可能となる。
また、本発明の一態様に係る表示装置において、前記容量素子は、前記表示画素ごとに与えられた信号電圧に応じた電圧を保持電圧として保持する保持容量素子であり、前記駆動回路層は、ゲート電極と前記容量素子の一方の端子とが接続され、前記ゲート電極に前記保持電圧が印加されることにより、前記保持電圧をソース電極−ドレイン電極間電流である信号電流に変換する駆動トランジスタを備え、前記表示素子層は、前記信号電流が流れることにより発光する発光素子を備えてもよい。
これにより、信号電圧を印加するタイミングと発光タイミングとを独立に制御可能なアクティブマトリクス型の表示装置に適用できる。
また、本発明の一態様に係る表示装置において、前記第１電極層及び前記第２電極層の一方は、前記駆動トランジスタのソース・ドレイン電極層に設けられ、前記第１電極層及び前記第２電極層の他方は、前記駆動トランジスタのゲート電極層及び前記ソース・ドレイン電極層または前記ゲート電極層を補助するための補助電極層の一方に設けられ、前記第３電極層は、前記ゲート電極層及び前記補助電極層の他方に設けられていることが好ましい。
これにより、本発明に係る表示装置が有する平行平板型の容量部を構成するにあたり、別途、電極層を積層する必要がなく、既存の構成要素である駆動トランジスタに使用されるソース・ドレイン電極層、ゲート電極層及び補助電極層が利用されるので、画素回路の省面積化及び製造工程の簡素化に貢献できる。
また、本発明は、このような特徴的な手段を備える表示装置として実現することができるだけでなく、表示装置に含まれる特徴的な手段をステップとする表示装置の製造方法として実現することができる。
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の実施の形態および各図面において、同じ構成要素には同じ符号を付し説明する。また、以下では、上面発光方式の陽極（アノード）を下面に、また、陰極（カソード）を上面とする有機ＥＬ素子からなる表示装置を例に説明するが、これに限られない。
（実施の形態１）
本実施の形態における表示装置は、表示素子層と該表示素子層を駆動する駆動回路層とが積層された複数の表示画素が二次元状に配列されている。駆動回路層は、積層方向において対向するよう配置された第１電極層及び第２電極層と、第１電極層及び第２電極層で挟まれた領域以外の領域に形成され第１電極層及び第２電極層と積層方向において対向するよう配置された第３電極層と、当該３層間に介在された絶縁層とを有する平行平板型の容量部を備える。容量部は、第１の配線に電気的に接続され第１電極層に設けられた第１容量電極と、第２の配線に電気的に接続され第２電極層に設けられた第２容量電極とで構成された容量素子、第３電極層に設けられた予備容量電極、第１容量電極と第１の配線との電気的接続を切断し得る切断可能部、ならびに、予備容量電極と第１の配線とを電気的に接続し得る接続可能部を有する。また、切断可能部と接続可能部とは、積層方向において重畳する位置に設けられている。これにより、レーザー照射による容量素子の切断及び予備容量素子の接続を同時に行うことができ、リペア加工領域の面積を最小限に抑えることができる。
以下、本発明の実施の形態１について、図面を参照しながら説明する。
図１は、本発明の実施の形態に係る表示装置の構成を示すブロック図である。同図における表示装置１は、表示パネル１０と、制御回路２０とを備える。表示パネル１０は、複数の発光画素１１と、発光画素列ごとに配置された複数の信号線１２と、発光画素行ごとに配置された複数の走査線１３と、走査線駆動回路１４と、信号線駆動回路１５とを備える。
発光画素１１は、表示パネル１０上に、マトリクス状に配置された表示画素である。
走査線駆動回路１４は、各走査線１３へ走査信号を出力することにより、発光画素の有する回路素子を駆動する。
信号線駆動回路１５は、信号線１２へ信号電圧及び基準電圧を出力することにより、輝度信号に対応した発光画素の発光を実現する。
制御回路２０は、走査線駆動回路１４から出力される走査信号の出力タイミングを制御する。また、制御回路２０は、信号線駆動回路１５から出力される信号電圧を出力するタイミングを制御する。
図２は、本発明の実施の形態に係る発光画素の主要な回路構成図の一例である。同図に記載された発光画素１１は、駆動回路層１１Ａ及び表示素子層１１Ｂで構成されている。駆動回路層１１Ａは、例えば、スイッチングトランジスタ２１と、駆動トランジスタ２２と、保持容量素子２３とを備える。そして、スイッチングトランジスタ２１のソース電極は信号線１２に、スイッチングトランジスタ２１のゲート電極は走査線１３に、さらに、スイッチングトランジスタ２１のドレイン電極は、保持容量素子２３及び駆動トランジスタ２２のゲート電極に接続されている。また、駆動トランジスタ２２のソース電極は接続点Ｂを介して電源線１６に接続され、ドレイン電極は接続点Ａを介して有機ＥＬ素子２４のアノードに接続されている。接続点Ａ及びＢは、例えば、異なる電極層間で電気的接続を行うために、層間絶縁膜に設けられたコンタクトホールである。
この構成において、走査線１３に走査信号が入力され、スイッチングトランジスタ２１をオン状態にすると、信号線１２を介して供給された信号電圧が保持容量素子２３に書き込まれる。そして、保持容量素子２３に書き込まれた保持電圧は、１フレーム期間を通じて保持され、この保持電圧により、駆動トランジスタ２２のコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流が有機ＥＬ素子２４のアノードに供給される。さらに、有機ＥＬ素子２４のアノードに供給された駆動電流は、有機ＥＬ素子２４のカソードへと流れる。これにより、表示素子層１１Ｂの有機ＥＬ素子２４が発光し画像として表示される。
なお、駆動回路層１１Ａは、上述した回路構成に限定されない。つまり、スイッチングトランジスタ２１、駆動トランジスタ２２及び保持容量素子２３は、信号電圧の電圧値に応じた駆動電流を表示素子層１１Ｂに流すために必要な回路構成要素であるが、上述した形態に限定されない。また、上述した回路構成要素に、別の回路構成要素が付加される場合も、本発明に係る駆動回路層１１Ａに含まれる。
駆動回路層１１Ａと表示素子層１１Ｂとは、例えば、ガラス基板上に積層されており、複数の表示画素が二次元状に配列されている。表示装置１がトップエミッション構造である場合、つまり、表示素子層１１Ｂに電圧を印加すると、有機ＥＬ素子２４で光が生じ、透明陰極及び封止膜を通じて光が上方に出射する。また、有機ＥＬ素子２４で生じた光のうち下方に向かったものは、陽極で反射され、透明陰極及び封止膜を通じて光が上方に出射する。
次に、本発明の主要な構成要素である保持容量素子２３の構造及び機能について説明する。
保持容量素子２３は、積層方向において対向するよう配置された第１電極層及び第２電極層と、第１電極層及び第２電極層で挟まれた領域以外の領域に形成され第１電極層及び第２電極層と積層方向において対向するよう配置された第３電極層と、上記３層間に介在された絶縁層とを有する平行平板型の容量部である。
図３Ａは、実施の形態１に係るリペア不要の発光画素が有する保持容量素子の電極構成を表す上面透視図である。図３Ａには、発光画素１１ごとに配置された保持容量素子２３の構成の一例が表されている。保持容量素子２３は、容量素子２３Ａ及び２３Ｂならびに予備容量素子２３Ｐ及び２３Ｑで構成される。つまり、保持容量素子２３は、２個の容量素子と、２個の予備容量素子とを含む。
保持容量素子が１個の容量素子と１個の予備容量素子とで構成された容量部の場合、対向するように積層された３層の電極層にわたりショート不良となっている発光画素に対しては、本発明の表示装置１に係る構成により当該発光画素をリペアすることが困難な場合がある。これに対し、２個の容量素子と２個の予備容量素子とで構成された本実施の形態に係る保持容量素子２３の場合、容量素子２３Ａ及び２３Ｂの一方において３層にわたりショート不良が発生していても、容量素子２３Ａ及び２３Ｂの他方により発光動作を維持させることが可能となる。
保持容量素子２３を構成する容量素子２３Ａは、第１電極層であるＳＤ（中間）電極層１１２に設けられた第１容量電極２３Ａ１と、第２電極層であるＧＭ電極層（下側）１１１に設けられた第２容量電極２３Ａ２とで構成されている。第１容量電極２３Ａ１と第２容量電極２３Ａ２とは、積層方向において対向している。また、容量素子２３Ｂは第１電極層であるＳＤ電極層１１２に設けられた第１容量電極２３Ｂ１と、第２電極層であるＧＭ電極層１１１に設けられた第２容量電極２３Ｂ２とで構成されている。第１容量電極２３Ｂ１と第２容量電極２３Ｂ２とは、積層方向において対向している。また、予備容量素子２３Ｐは、第１容量電極２３Ａ１と、第３電極層であるＴＭ（上側）電極層１１０に設けられた予備容量電極２３Ｐ２とで構成されている。第１容量電極２３Ａ１と予備容量電極２３Ｐ２とは、積層方向において対向している。また、予備容量素子２３Ｑは、第１容量電極２３Ｂ１と、第３電極層であるＴＭ（上側）電極層１１０に設けられた予備容量電極２３Ｑ２とで構成されている。第１容量電極２３Ｂ１と予備容量電極２３Ｑ２とは、積層方向において対向している。
ここで、ＳＤ電極層１１２は、図２に記載された駆動トランジスタ２２のソース・ドレイン電極層であり、ＧＭ電極層１１１は、図２に記載された駆動トランジスタ２２のゲート電極層である。また、ＴＭ電極層１１０は、ソース・ドレイン電極層またはゲート電極層を補助するための補助電極層である。これにより、本実施の形態に係る保持容量素子２３を構成するにあたり、別途、電極層を積層する必要がなく、既存の構成要素である駆動トランジスタに使用される電極層が利用されるので、画素回路の省面積化及び製造工程の簡素化に貢献できる。
また、第１容量電極２３Ａ１及び２３Ｂ１は、それぞれ、配線１１２Ｌ及び１１２Ｍを介して、第１の配線である電源線１６に電気的に接続され、第２容量電極２３Ａ２及び２３Ｂ２は、第２の配線である配線１１１Ｎに電気的に接続されている。
また、領域ＤＡは、第１容量電極２３Ａ１と電源線１６との電気的接続を切断し得る切断可能部と、予備容量電極２３Ｐ２と電源線１６とを電気的に接続し得る接続可能部とを含む。また、上記切断可能部と上記接続可能部とは、領域ＤＡ内で積層方向において重畳する位置に設けられている。
また、領域ＤＢは、第１容量電極２３Ｂ１と電源線１６との電気的接続を切断し得る切断可能部と、予備容量電極２３Ｑ２と電源線１６とを電気的に接続し得る接続可能部とを含む。また、上記切断可能部と上記接続可能部とは、領域ＤＢ内で積層方向において重畳する位置に設けられている。
なお、ＴＭ電極層１１０、ＳＤ電極層１１２及びＧＭ電極層１１１の材料としては、例えば、モリブデン（Ｍｏ）とタングステン（Ｗ）との合金、または、ＭｏとＷとの合金／アルミニウム（Ａｌ）／ＭｏとＷとの合金の積層構造であり、膜厚は、例えば、１５０ｎｍである。また、ＴＭ電極層１１０とＳＤ電極層１１２との間、及び、ＳＤ電極層１１２とＧＭ電極層１１１との間には、層間絶縁膜が形成されているが、当該層間絶縁膜は、例えば、シリコン酸化膜（ＳｉＯｘ）、または、シリコン窒化膜（ＳｉＮ）などが挙げられる。なお、絶縁層は、所望の静電容量を確保するため、誘電体材料であってもよい。
なお、上述したように、ＳＤ電極層１１２−ＴＭ電極層１１０の層間距離は、ＳＤ電極層１１２−ＧＭ電極層１１１の層間距離よりも厚く設定されているので、ＳＤ電極層１１２−ＧＭ電極層１１１間にショート欠陥が発生しても、当該ショート不良の原因である導電性異物がＳＤ電極層１１２−ＴＭ電極層１１０まで貫通する確率は極めて低いので、相互に対向するＧＭ電極層１１１、ＳＤ電極層１１２及びＴＭ電極層１１０により容量素子の構成をリペアする本発明は有効である。
図４Ａは、実施の形態１に係るリペア不要の発光画素が有する保持容量素子の等価回路図である。容量素子２３Ａ及び２３Ｂがショートしていない場合には、保持容量素子２３の静電容量は、並列接続された容量素子２３Ａ及び２３Ｂの静電容量を加算した値（ＣＡ＋ＣＢ）となっている。ここで、予備容量素子２３Ｐ及び２３Ｑについては、予備容量電極２３Ｐ２及び２３Ｑ２がいずれの配線及び電極とも接続されていない。よって、リペア不要の発光画素では、予備容量素子２３Ｐ及び２３Ｑは容量素子として機能していない。
ここで、本実施の形態では、容量素子２３Ａ及び２３Ｂがショートしている場合には、ショート箇所を含む容量素子を無機能化させることが可能である。具体的には、切断可能部及び接続可能部に対し、膜面に対して略垂直な方向からレーザーを照射する。
図３Ｂは、実施の形態１に係るリペア後の発光画素が有する保持容量素子の電極構成の第１例を表す上面透視図である。図３Ｂでは、容量素子２３Ａがショートしている場合を想定しており、保持容量素子２３の基本的な構成は、図３Ａに記載されたリペア不要の発光画素が有する保持容量素子のそれと同じである。この場合には、領域ＤＡにおける切断可能部及び接続可能部（図３ＢのＸ）にレーザーを照射することにより、第１容量電極２３Ａ１と電源線１６との接続を遮断し、かつ、予備容量電極２３Ｐ２と電源線１６とを接続させる。
図４Ｂは、本発明の実施の形態１に係るリペア後の発光画素が有する保持容量素子の第１例を表す等価回路図である。容量素子２３Ａがショートしている場合には、領域ＤＡへのレーザー照射により、保持容量素子２３の静電容量は、容量素子２３Ｂ及び２３Ｐの静電容量を加算した値（ＣＢ＋ＣＰ）となっている。ここで、予備容量素子２３Ｐの予備容量電極２３Ｐ２が電源線１６に接続されている。一方、容量素子２３Ａの第１容量電極２３Ａ１は、電源線１６から切断されているが、第２容量電極２３Ａ２と短絡接続されている。よって、リペア後の発光画素では、容量素子２３Ａは容量素子として機能していない。
以上により、リペアされた保持容量素子２３の静電容量は、本来有すべき静電容量（ＣＡ＋ＣＢ）から静電容量（ＣＢ＋ＣＰ）となる。ここで、予備容量素子の静電容量と容量素子の静電容量とを同一に設定しておくことにより、リペア後の発光画素１１は、信号線１２からの信号電圧に対応した電圧を保持し、正常な発光タイミングで表示素子層１１Ｂを発光させることが可能となる。
図３Ｃは、実施の形態１に係るリペア後の発光画素が有する保持容量素子の電極構成の第２例を表す上面透視図である。図３Ｃでは、容量素子２３Ｂがショートしている場合を想定しており、保持容量素子２３の基本的な構成は、図３Ａに記載されたリペア不要の発光画素が有する保持容量素子のそれと同じである。この場合には、領域ＤＢにおける切断可能部及び接続可能部（図３ＣのＹ）にレーザーを照射することにより、第１容量電極２３Ｂ１と電源線１６との接続を遮断し、かつ、予備容量電極２３Ｑ２と電源線１６とを接続させる。
図４Ｃは、本発明の実施の形態１に係るリペア後の発光画素が有する保持容量素子の第２例を表す等価回路図である。容量素子２３Ｂがショートしている場合には、領域ＤＢへのレーザー照射により、保持容量素子２３の静電容量は、容量素子２３Ａ及び２３Ｑの静電容量を加算した値（ＣＡ＋ＣＱ）となっている。ここで、予備容量素子２３Ｑの予備容量電極２３Ｑ２が電源線１６に接続されている。一方、容量素子２３Ｂの第１容量電極２３Ｂ１は、電源線１６から切断されているが、第２容量電極２３Ｂ２と短絡接続されている。よって、リペア後の発光画素では、容量素子２３Ｂは容量素子として機能していない。
以上により、リペアされた保持容量素子２３の静電容量は、本来有すべき静電容量（ＣＡ＋ＣＢ）から静電容量（ＣＡ＋ＣＱ）となる。ここで、予備容量素子の静電容量と容量素子の静電容量とを同一に設定しておくことにより、リペア後の発光画素１１は、信号線１２からの信号電圧に対応した電圧を保持し、正常な発光タイミングで表示素子層１１Ｂを発光させることが可能となる。
図５は、レーザー照射による容量電極及び配線の再構成を表す容量接続部の斜視図である。同図には、図３Ｂに記載された、リペアが必要な発光画素における容量素子及び予備容量素子を接続する部分が描かれている。
図５の（ｂ）に示されるように、予備容量電極２３Ｐ２から延設された接続用配線の端部である接続可能部２３Ｃ及び接続可能部２３Ｃと積層方向において重畳する配線１１２Ｌ上の切断可能部２３Ｄに、略垂直にレーザー照射する。ここで、切断可能部２３Ｄは、第１容量電極２３Ａ１と配線１１２Ｌとを接続する配線上に設けられ、レーザー照射されることにより、第１容量電極２３Ａ１と配線１１２Ｌとの接続を溶断し得る形状を有している。また、接続可能部２３Ｃは、予備容量電極２３Ｐ２から切断可能部２３Ｄに重畳する位置まで延設された接続用配線を有し、レーザー照射されることにより、第１容量電極２３Ａ１と切断された配線１１２Ｌと、上記接続用配線とを溶接し得る形状を有している。
これにより、図５の（ｃ）に示されるように、接続可能部２３Ｃにおいて接続用配線の一部が溶融して配線１１２Ｌと溶接され、一方、配線１１２Ｌの切断可能部２３Ｄは溶断され、第１容量電極２３Ａ１と配線１１２Ｌとは切断される。また、切断可能部２３Ｄ及び接続可能部２３Ｃに対し、１回のレーザー照射で切断可能部２３Ｄの切断及び接続可能部２３Ｃの接続が可能となる。
また、予備容量電極２３Ｐ２から延設された接続用配線と配線１１２Ｌとにのみレーザー照射されるので、予備容量電極及び容量電極に対してレーザー照射による損傷を与えることなく、高精度なリペア加工を実現できる。
なお、上記接続用配線の端面は、切断可能部２３Ｄの上方において、積層方向に平行であることが好ましい。これにより、接続用配線の端部がレーザー照射されて溶融した場合、配線１１２Ｌとの溶接部となる接続用配線の端面の面積が確保されるので、予備容量電極２３Ｐ２と配線１１２Ｌとを、当該接続用配線を介して確実に溶接することが可能となる。
以上、容量素子２３Ａに不良が発見され、容量素子２３Ａから予備容量素子２３Ｐに電気的接続を変更するようなリペアを行う際、本発明の表示装置１では、切断可能部２３Ｄと接続可能部２３Ｃとが、積層方向において重畳する位置に設けられているので、１箇所の加工で容量素子２３Ａの切断及び予備容量素子２３Ｐの接続を行うことができる。よって、加工領域の面積を最小限に抑えることができ、また、リペア加工工数が低減されるので、保持容量を確保しつつ製造工程の簡略化及び省面積化が可能となる。
なお、接続可能部２３Ｃの接続用配線及び切断可能部２３Ｄの配線１１２Ｌは、例えば、線幅が４μｍであり、レーザー照射により溶接及び溶断可能な形状を有している。ここで、上記溶接及び溶断可能な形状は、使用されるレーザーの仕様と密接な関係があり、例えば、ＹＡＧ（Ｙｔｔｒｉｕｍ Ａｌｕｍｉｎｉｕｍ Ｇａｒｎｅｔ）レーザーを光源としたレーザー発振器を用いて、例えば、波長５３２ｎｍ、パルス幅１０ｎｓ、パワー０．５ｍＷを出力パラメータとしたレーザーが使用される。この場合、上記接続用配線及び配線１１２Ｌの形状が上述した形状であれば、他の正常な容量素子及び配線を損傷させることなく、上記接続用配線及び配線１１２Ｌは溶接及び溶断される。
また、容量素子２３Ｂに不良が発見され、容量素子２３Ｂから予備容量素子２３Ｑに電気的接続を変更するようなリペアを行う場合においても、容量素子２３Ｂ及び予備容量素子２３Ｑの接続部は、図５に示された容量素子２３Ａ及び予備容量素子２３Ｐの接続部と同様の構造を有しており、同様のリペアが可能である。
図６は、レーザー照射による容量電極及び配線の再構成を表す容量接続部の変形例を示す斜視図である。同図に記載された保持容量素子は、図３Ａ〜図３Ｃに記載された保持容量素子２３に対して、ＧＭ電極層１１１及びＳＤ電極層１１２の層構成が逆となっている。具体的には、第１容量電極２３Ａ１、２３Ｂ１及び電源線１６がＧＭ電極層１１１に設けられ、第２容量電極２３Ａ２及び２３Ｂ２がＳＤ電極層１１２に設けられている。以下、このような構成においても本発明が適用できることを説明する。
図６の（ｂ）に示されるように、予備容量電極２３Ｐ２は、容量素子２３Ａと積層方向において対向する領域では、ＴＭ電極層１１０に形成されているが、切断可能部及び接続可能部を有する領域ＤＡでは、ＳＤ電極層１１２に形成されている。
予備容量電極２３Ｐ２から延設された接続用配線の端部である接続可能部２３Ｃ及び接続可能部２３Ｃと積層方向において重畳する配線１１２Ｌ上の切断可能部２３Ｄに、略垂直にレーザー照射する。ここで、切断可能部２３Ｄは、第１容量電極２３Ａ１と配線１１１Ｌとを接続する配線上に設けられ、レーザー照射されることにより、第１容量電極２３Ａ１と配線１１１Ｌとの接続を溶断し得る形状を有している。また、接続可能部２３Ｃは、予備容量電極２３Ｐ２から切断可能部２３Ｄに重畳する位置まで延設された接続用配線を有し、レーザー照射されることにより、第１容量電極２３Ａ１と切断された配線１１１Ｌと、上記接続用配線とを溶接し得る形状を有している。
これにより、図６の（ｃ）に示されるように、接続可能部２３Ｃにおいて接続用配線の一部が溶融して配線１１１Ｌと溶接され、一方、配線１１１Ｌの切断可能部２３Ｄは溶断され、第１容量電極２３Ａ１と配線１１１Ｌとは切断される。また、切断可能部２３Ｄ及び接続可能部２３Ｃに対し、１回のレーザー照射で切断可能部２３Ｄの切断及び接続可能部２３Ｃの接続が可能となる。
また、予備容量電極２３Ｐ２から延設された接続用配線と配線１１１Ｌとにのみレーザー照射されるので、予備容量電極及び容量電極に対してレーザー照射による損傷を与えることなく、高精度なリペア加工を実現できる。
なお、上記接続用配線の端面は、切断可能部２３Ｄの上方において、積層方向に平行であることが好ましい。これにより、接続用配線の端部がレーザー照射されて溶融した場合、配線１１１Ｌとの溶接部となる接続用配線の端面の面積が確保されるので、予備容量電極２３Ｐ２と配線１１１Ｌとを、当該接続用配線を介して確実に溶接することが可能となる。
また、容量素子２３Ｂに不良が発見され、容量素子２３Ｂから予備容量素子２３Ｑに電気的接続を変更するようなリペアを行う場合においても、容量素子２３Ｂ及び予備容量素子２３Ｑの接続部は、図６に示された容量素子２３Ａ及び予備容量素子２３Ｐの接続部と同様の構造を有しており、同様のリペアが可能である。
図７Ａは、実施の形態１に係るリペア不要の発光画素が有する保持容量素子の変形例を示す等価回路図である。同図には、図６に記載された保持容量素子の電極構造が等価回路として表されている。容量素子２３Ａ及び２３Ｂがショートしていない場合には、保持容量素子２３の静電容量は、並列接続された容量素子２３Ａ及び２３Ｂの静電容量を加算した値（ＣＡ＋ＣＢ）となっている。ここで、予備容量素子２３Ｐ及び２３Ｑについては、予備容量電極２３Ｐ２及び２３Ｑ２がいずれの配線及び電極とも接続されていない。よって、リペア不要の発光画素では、予備容量素子２３Ｐ及び２３Ｑは容量素子として機能していない。
ここで、本実施の形態では、容量素子２３Ａ及び２３Ｂがショートしている場合には、ショート箇所を含む容量素子を無機能化させることが可能である。具体的には、切断可能部及び接続可能部に対し、膜面に対して略垂直な方向からレーザーを照射する。
図７Ｂは、実施の形態１に係るリペア後の発光画素が有する保持容量素子の第３例を表す等価回路図である。容量素子２３Ａがショートしている場合には、領域ＤＡへのレーザー照射により、保持容量素子２３の静電容量は、容量素子２３Ｂ及び２３Ｐの静電容量を加算した値（ＣＢ＋ＣＰ）となっている。ここで、予備容量素子２３Ｐの予備容量電極２３Ｐ２が電源線１６に接続されている。一方、容量素子２３Ａの第１容量電極２３Ａ１は、電源線１６から切断されている。よって、リペア後の発光画素では、容量素子２３Ａは容量素子として機能していない。
以上により、リペアされた保持容量素子２３の静電容量は、本来有すべき静電容量（ＣＡ＋ＣＢ）から静電容量（ＣＢ＋ＣＰ）となる。ここで、予備容量素子の静電容量と容量素子の静電容量とを同一に設定しておくことにより、リペア後の発光画素１１は、信号線１２からの信号電圧に対応した電圧を保持し、正常な発光タイミングで表示素子層１１Ｂを発光させることが可能となる。
図７Ｃは、実施の形態１に係るリペア後の発光画素が有する保持容量素子の第４例を表す等価回路図である。容量素子２３Ｂがショートしている場合には、領域ＤＢへのレーザー照射により、保持容量素子２３の静電容量は、容量素子２３Ａ及び２３Ｑの静電容量を加算した値（ＣＡ＋ＣＱ）となっている。ここで、予備容量素子２３Ｑの予備容量電極２３Ｑ２が電源線１６に接続されている。一方、容量素子２３Ｂの第１容量電極２３Ｂ１は、電源線１６から切断されている。よって、リペア後の発光画素では、容量素子２３Ｂは容量素子として機能していない。
以上により、リペアされた保持容量素子２３の静電容量は、本来有すべき静電容量（ＣＡ＋ＣＢ）から静電容量（ＣＡ＋ＣＱ）となる。ここで、予備容量素子の静電容量と容量素子の静電容量とを同一に設定しておくことにより、リペア後の発光画素１１は、信号線１２からの信号電圧に対応した電圧を保持し、正常な発光タイミングで表示素子層１１Ｂを発光させることが可能となる。
次に、レーザー照射による上記切断可能部及び上記接続可能部の形状変化について説明する。
図８は、レーザー照射により形状変化する電極層を表す概略断面図である。図８の（ａ）〜（ｃ）には、駆動回路層１１Ａにおける領域ＤＡ及びその周辺の概略断面構造が示されている。同図に示されるように、予備容量素子２３Ｐは、例えば、ガラス基板１１４の上に、ＳＤ電極層１１２、層間絶縁膜１１３、ＴＭ電極層１１０がこの順で積層されることにより形成される。ここで、ＴＭ電極層１１０の端部は接続可能部２３Ｃを構成し、接続可能部２３Ｃと積層方向において重畳するＳＤ電極層１１２の重畳部は切断可能部２３Ｄを構成する。
図８の（ｂ）に示されるように、領域ＤＡに対して、膜面に略垂直にレーザー照射する。そうすると、図８の（ｃ）に示されるように、ＴＭ電極層１１０の端部が溶融してＳＤ電極層１１２と溶接され、一方、ＳＤ電極層１１２からなる配線は溶断される。
このように、切断可能部２３Ｄ及び接続可能部２３Ｃへのレーザー照射によれば、１回のレーザー照射により、接続可能部２３Ｃにおける接続と切断可能部２３Ｄにおける切断とを実行できる。
なお、図８では、レーザー照射によりＴＭ電極層１１０とＳＤ電極層１１２とを接続する構造を説明したが、レーザー照射によりＴＭ電極層１１０とＧＭ電極層１１１とを接続する場合にも同様の構造によりＧＭ電極層１１１の切断及び接続を実現できる。さらには、接続対象の２層間に、当該２層とは異なる１層が中間の層として介在する場合であっても、当該中間の層を変形させることなく、上記２層を接続させることが可能である。但し、この場合には、上記中間の層は、切断可能部及び接続可能部と積層方向において重複する位置に形成されていないことが望ましい。
以上、容量素子２３Ａに不良が発見され、容量素子２３Ａから予備容量素子２３Ｐに電気的接続を変更するようなリペアを行う際、または、容量素子２３Ｂに不良が発見され、容量素子２３Ｂから予備容量素子２３Ｑに電気的接続を変更するようなリペアを行う際、本発明の表示装置１では、切断可能部２３Ｄと接続可能部２３Ｃとが、積層方向において重畳する位置に設けられているので、１箇所の加工で容量素子２３Ａの切断及び予備容量素子２３Ｐの接続、または、容量素子２３Ｂの切断及び予備容量素子２３Ｑの接続を行うことができる。よって、加工領域の面積を最小限に抑えることができ、また、リペア加工工数が低減されるので、保持容量を確保しつつ製造工程の簡略化及び省面積化が可能となる。
（実施の形態２）
本実施の形態では、本発明の表示装置の製造方法について説明する。本発明の表示装置の製造方法は、駆動回路層の形成工程、表示素子層の形成工程、及び画素回路の検査工程、及び保持容量素子のリペア工程を含む。ここでは、従来の表示装置の製造方法と異なる工程、つまり、駆動回路層の有する保持容量素子２３の形成工程及び画素回路の検査工程及びリペア工程を中心に説明する。
図９は、本発明の実施の形態２に係る表示装置の製造方法を示す動作フローチャートである。
まず、保持容量素子２３、及びその周辺素子であるスイッチングトランジスタ２１、駆動トランジスタ２２、及び回路配線などを適宜配置させた駆動回路層１１Ａを形成する（Ｓ０１）。
具体的には、図２に記載された駆動回路層１１Ａの一層として、メタルマスク製膜、リフトオフ及びエッチングなどの手法を用いて、例えば、ＭｏとＷとの合金からなるＧＭ電極層１１１を、図３Ａに記載された形状に形成する。次に、ＧＭ電極層１１１の上に、例えば、ＳｉＯｘまたはＳｉＮなどからなる層間絶縁膜を、ＧＭ電極層１１１を覆うように形成する。このとき、必要に応じて、上記層間絶縁膜の表面を平坦化することが好ましい。次に、上記層間絶縁膜の上に、メタルマスク製膜、リフトオフ及びエッチングなどの手法を用いて、例えば、ＭｏとＷとの合金／Ａｌ／ＭｏとＷとの合金の積層構造からなるＳＤ電極層１１２を、図３Ａに記載された形状に形成する。次に、ＳＤ電極層１１２の上に、例えば、ＳｉＯｘまたはＳｉＮなどからなる層間絶縁膜を、ＳＤ電極層１１２を覆うように形成する。このとき、必要に応じて、上記層間絶縁膜の表面を平坦化することが好ましい。次に、上記層間絶縁膜の上に、メタルマスク製膜、リフトオフ及びエッチングなどの手法を用いて、例えば、ＭｏとＷとの合金からなるＴＭ電極層１１０を、図３Ａに記載された形状に形成する。上記ステップＳ０１は、駆動回路形成ステップに相当する。
次に、駆動回路層１１Ａの上に、駆動回路層１１Ａの平坦化工程を経た後、有機ＥＬ素子２４を有する表示素子層１１Ｂを形成する（Ｓ０２）。
具体的には、表示素子層１１Ｂは、例えば、陽極、正孔注入層、正孔輸送層、有機発光層、バンク層、電子注入層、及び透明陰極を有する。上記ステップＳ０２は、表示素子形成ステップに相当する。
次に、全ての発光画素１１について、保持容量素子２３の電気特性を検査し、短絡状態にある保持容量素子２３を有する発光画素１１を特定する（Ｓ０３）。
具体的には、例えば、信号線１２にアレイテスタ（Ａｇｉｌｅｎｔ社：ＨＳ１００）を接続し、信号線１２を介して各発光画素１１へ順次テスト電圧を出力して保持容量素子２３に当該電圧を書き込む。その後、アレイテスタは、保持容量素子２３に書き込まれた電圧を、所定のタイミングにて、信号線１２を介し読み込む。これにより、読み込まれた電圧が所定の電圧に満たない発光画素１１を特定する。これにより、異常な保持容量素子２３を有する発光画素の画素限定プロセスが完了する。
次に、特定した発光画素１１の保持容量素子２３を観察し、異常箇所の領域を特定する（Ｓ０４）。
具体的には、例えば、保持容量素子２３が形成された領域の表面凹凸形状を顕微鏡観察する。導電性パーティクルが偏在した領域は、凸形状となる場合が多い。これにより、異常な保持容量素子２３のエリア限定プロセスが完了し、異常な容量素子が特定される。なお、このエリア限定プロセスは、検査員が実行してもよいし、また、画像認識機能を有する自動測定で実行してもよい。上記ステップＳ０３及びＳ０４は、検査ステップに相当する。
次に、特定した異常な容量素子を含む保持容量素子２３の所定の切断可能部２３Ｄ及び接続可能部２３Ｃにレーザーを照射し、当該容量素子を画素回路素子から電気絶縁させるとともに、予備容量素子を画素回路素子に接続する（Ｓ０５）。上記ステップＳ０５は、修復ステップに相当する。
最後に、上述したレーザー照射を実施した発光画素１１の動作確認を行う（Ｓ０６）。
以上の製造方法により、容量素子に不良が発見され、当該容量素子から予備容量素子に電気的接続を変更するようなリペアを行う際、切断可能部２３Ｄと接続可能部２３Ｃとが、積層方向において重畳する位置に設けられているので、１箇所の加工で容量素子の切断及び予備容量素子の接続を行うことができる。よって、製造工数の削減及びリペア加工領域の面積を最小限に抑えることができる。
なお、検査ステップＳ０３及びＳ０４、ならびに修復ステップＳ０５は、表示素子形成ステップＳ０２の前に実施してもよい。つまり、ＴＭ電極層１１０が形成された段階、または、駆動回路層１１Ａの平坦化処理がなされた段階で実施されてもよく、また、表示素子層１１Ｂ及びその後の封止工程がなされた段階で実施されてもよい。
また、修復ステップＳ０５の後、接続可能部２３Ｃに低抵抗の金属材料を補填して、接続可能部２３Ｃによる接続を強化する補強ステップを含んでもよい。低抵抗の金属材料を補填する方法としては、例えば、接続可能部２３Ｃに、インクジェット方式により金粒子を吹きつけ、当該吹きつけの後に接続可能部２３Ｃをレーザーアニールすることが挙げられる。
これにより、接続可能部２３Ｃにレーザー照射して実現された予備容量電極と第１の配線との接続について、導電率を高めることができるのでリペアの確実性が高まり、製造歩留まりが向上する。
（実施の形態３）
本実施の形態では、実施の形態１に係る発光画素１１のレイアウト構成、及びその効果について説明する。
図１０Ａは、実施の形態３に係る表示装置が有する発光画素の回路構成図である。同図に記載された発光画素１１の回路構成は、図２に記載された発光画素１１の回路構成と同じであるので、回路構成の説明は省略する。
図１０Ｂは、実施の形態３に係る表示装置が有する発光画素のレイアウト図である。同図に記載されたレイアウトは、一発光画素のレイアウトであり、信号線１２と、走査線１３と、電源線１６と、スイッチングトランジスタ２１と、駆動トランジスタ２２と、容量素子２３Ａ及び２３Ｂと、予備容量素子２３Ｐとが描かれている。また、スイッチングトランジスタ２１と駆動トランジスタ２２とはボトムゲート型であり、ゲート電極が形成された層はＧＭ（下側）電極層１１１であり、ソース電極及びドレイン電極が形成された層はＳＤ（中間）電極層１１２となっている。
保持容量素子２３は、２個の容量素子（２３Ａ及び２３Ｂ）と１個の予備容量素子２３Ｐとで構成されている。
保持容量素子２３を構成する容量素子２３Ａは、第２電極層であるＧＭ電極層１１１に設けられた第２容量電極２３Ａ２と、第１電極層であるＳＤ電極層１１２に設けられた第１容量電極２３Ａ１とで構成されている。第１容量電極２３Ａ１と第２容量電極２３Ａ２とは、積層方向において対向している。また、容量素子２３Ｂは、第２電極層であるＧＭ電極層１１１に設けられた第２容量電極２３Ｂ２と、第１電極層であるＳＤ電極層１１２に設けられた第１容量電極２３Ｂ１とで構成されている。第１容量電極２３Ｂ１と第２容量電極２３Ｂ２とは、積層方向において対向している。また、予備容量素子２３Ｐは、第１電極層であるＳＤ電極層１１２に設けられた第１容量電極２３Ａ１及び２３Ｂ１と、第３電極層であるＴＭ電極層１１０に設けられた予備容量電極２３Ｐ２とで構成されている。第１容量電極２３Ａ１及び２３Ｂ１と予備容量電極２３Ｐ２とは、積層方向において対向している。
また、第１容量電極２３Ａ１及び２３Ｂ１は、第１の配線である電源線１６に電気的に接続され、第２容量電極２３Ａ２及び２３Ｂ２は第２の配線である駆動トランジスタ２２のＧＭ電極層１１１に電気的に接続されている。また、予備容量電極２３Ｐ２は、いずれの電極及び配線とも接続されていない。
また、領域ＤＡは、第１容量電極２３Ａ１と電源線１６との電気的接続を切断し得る切断可能部と、予備容量電極２３Ｐ２と電源線１６とを電気的に接続し得る接続可能部とを含む。また、領域ＤＢは、第１容量電極２３Ｂ１と電源線１６との電気的接続を切断し得る切断可能部と、予備容量電極２３Ｐ２と電源線１６とを電気的に接続し得る接続可能部とを含む。つまり、上記切断可能部と上記接続可能部とは、積層方向において重畳する位置に設けられている。
ここで、駆動回路層１１Ａの製造工程において、容量素子２３Ａがショート不良となった場合、領域ＤＡにおける切断可能部及び接続可能部にレーザーを照射することにより、第１容量電極２３Ａ１と電源線１６との接続を遮断し、かつ、予備容量電極２３Ｐ２と電源線１６とを接続させる。
上記レイアウトにより、リペアされた保持容量素子２３の静電容量は、本来有すべき静電容量（ＣＡ＋ＣＢ）から静電容量（ＣＢ＋ＣＰ）となる。ここで、予備容量電極２３Ｐ２は、第１容量電極２３Ａ１及び２３Ｂ１の双方と対向しているが、容量素子２３Ａがショート不良となり領域ＤＡにおける切断可能部及び接続可能部にレーザーが照射された場合には、予備容量素子２３Ｐは、予備容量電極２３Ｐ２及び第１容量電極２３Ａ１による静電容量ＣＰを有する容量素子として機能する。よって、予備容量素子の静電容量と容量素子の静電容量とを同一に設定することが可能となり、リペア後の発光画素１１は、信号線１２からの信号電圧に対応した電圧を保持し、正常な発光タイミングで表示素子層１１Ｂを発光させることが可能となる。
以上、本実施の形態に係る画素回路のレイアウトによれば、容量素子２３Ａに不良が発見され、容量素子２３Ａから予備容量素子２３Ｐに電気的接続を変更するようなリペアを行う際、または、容量素子２３Ｂに不良が発見され、容量素子２３Ｂから予備容量素子２３Ｐに電気的接続を変更するようなリペアを行う際、本発明の表示装置の保持容量素子構成では、切断可能部と接続可能部とが、積層方向において重畳する位置に設けられているので、１箇所の加工で容量素子２３Ａの切断及び予備容量素子２３Ｐの接続、または、容量素子２３Ｂの切断及び予備容量素子２３Ｐの接続を行うことができる。よって、加工領域の面積を最小限に抑えることができ、また、リペア加工工数が低減されるので、保持容量を確保しつつ製造工程の簡略化及び省面積化が可能となる。
（実施の形態４）
本実施の形態では、実施の形態１と異なる発光画素３１のレイアウト構成、及びその効果について説明する。
図１１Ａは、実施の形態４に係る表示装置が有する発光画素の回路構成図である。同図に記載された発光画素３１の回路構成は、駆動回路層３１Ａ及び表示素子層３１Ｂで構成されている。駆動回路層１１Ａは、例えば、スイッチングトランジスタ３５、３６及び３７と、駆動トランジスタ３２と、保持容量素子３３とを備える。そして、スイッチングトランジスタ３７のドレイン電極は信号線１２に、スイッチングトランジスタ３７のゲート電極は走査線１３に、さらに、スイッチングトランジスタ３７のソース電極は、保持容量素子３３及びスイッチングトランジスタ３６のドレイン電極に接続されている。また、駆動トランジスタ３２のソース電極は接続点Ａを介して有機ＥＬ素子３４のアノードに接続されている。また、駆動トランジスタ３２のゲート電極は保持容量素子３３及びスイッチングトランジスタ３５のソース電極に接続されている。
上記回路構成によれば、保持容量素子３３の両端電極に、信号電圧に対応した正確な電位を記録することが可能となる。
図１１Ｂは、実施の形態４に係る表示装置が有する発光画素のレイアウト図である。同図に記載されたレイアウトは、一発光画素のレイアウトであり、信号線１２と、走査線１３及び１８と、電源線１６と、参照電源線１７と、スイッチングトランジスタ３５、３６及び３７と、駆動トランジスタ３２と、容量素子３３Ａ及び３３Ｂと、予備容量素子３３Ｐとが描かれている。また、スイッチングトランジスタ３５、３６及び３７と駆動トランジスタ３２とはボトムゲート型であり、ゲート電極が形成された層はＧＭ電極層１１１であり、ソース電極及びドレイン電極が形成された層はＳＤ電極層１１２となっている。
保持容量素子３３は、２個の容量素子３３Ａ及び３３Ｂと、１個の予備容量素子３３Ｐとで構成されている。
保持容量素子３３を構成する容量素子３３Ａは、ＧＭ電極層１１１に設けられた第１容量電極３３Ａ１と、ＳＤ電極層１１２に設けられた第２容量電極３３Ａ２とで構成されている。第１容量電極３３Ａ１と第２容量電極３３Ａ２とは、積層方向において対向している。また、容量素子３３Ｂは、ＧＭ電極層１１１に設けられた第１容量電極３３Ｂ１と、ＳＤ電極層１１２に設けられた第２容量電極３３Ｂ２とで構成されている。第１容量電極３３Ｂ１と第２容量電極３３Ｂ２とは、積層方向において対向している。また、予備容量素子３３Ｐは、第３電極層であるＴＭ電極層１１０に設けられた予備容量電極３３Ｐ２と、第２容量電極３３Ｂ２とで構成されている。予備容量電極３３Ｐ２と第２容量電極３３Ｂ２とは、積層方向において対向している。
また、第１容量電極３３Ａ１及び３３Ｂ１は、駆動トランジスタ３２のＧＭ電極層１１１に電気的に接続され、第２容量電極３３Ａ２及び３３Ｂ２は、スイッチングトランジスタ３６及び３７のＳＤ電極層１１２に電気的に接続されている。また、第１容量電極３３Ａ１は、コンタクトホールを介してスイッチングトランジスタ３５のＳＤ電極層１１２に電気的に接続されている。
また、領域ＤＡは、第１電極層として機能する第１容量電極３３Ａ１と第１容量電極３３Ｂ１との電気的接続を切断し得る切断可能部と、予備容量電極３３Ｐ２と第１容量電極３３Ｂ１とを電気的に接続し得る接続可能部とを含む。ここで、上記切断可能部と上記接続可能部とは、積層方向において重畳する位置に設けられている。
また、領域ＤＢは、第１電極層として機能する第２容量電極３３Ｂ２と第２容量電極３３Ａ２との電気的接続を切断し得る切断可能部と、予備容量電極３３Ｐ２と第２容量電極３３Ａ２とを電気的に接続し得る接続可能部とを含む。ここで、上記切断可能部と上記接続可能部とは、積層方向において重畳する位置に設けられている。
ここで、駆動回路層１１Ａの製造工程において、容量素子３３Ａがショート不良となった場合、領域ＤＡにおける切断可能部にレーザーを照射することにより、第１容量電極３３Ａ１と第１容量電極３３Ｂ１との接続を遮断し、かつ、予備容量電極３３Ｐ２と第１容量電極３３Ｂ１とを接続する。これにより、保持容量素子３３は、第１容量電極３３Ｂ１と第２容量電極３３Ｂ２とで形成される容量素子３３Ｂと、予備容量電極３３Ｐ２と第２容量電極３３Ｂ２とで形成される予備容量素子３３Ｐとが並列接続された構成となる。よって、保持容量素子３３としての静電容量は（ＣＢ＋ＣＰ）となり、少なくともリペア前の保持容量素子を維持できる。
一方、駆動回路層１１Ａの製造工程において、容量素子３３Ｂがショート不良となった場合、領域ＤＢにおける切断可能部かつ接続可能部にレーザーを照射することにより、第２容量電極３３Ｂ２と第２容量電極３３Ａ２との接続を遮断し、かつ、予備容量電極３３Ｐ２と第２容量電極３３Ａ２とを電気的に接続する。これにより、保持容量素子３３は、第１容量電極３３Ａ１と第２容量電極３３Ａ２とで形成される容量素子３３Ａと、予備容量電極３３Ｐ２と第２容量電極３３Ｂ２とで形成される予備容量素子３３Ｐとが並列接続された構成となる。よって、保持容量素子３３としての静電容量は（ＣＡ＋ＣＰ）となり、少なくともリペア前の保持容量素子を維持できる。
ここで、予備容量素子３３Ｐが配置されていない従来のレイアウトと比較する。この場合、容量素子３３Ａまたは３３Ｂにショート不良があった場合には、いずれかの容量素子を切断することにより、リペア後の静電容量は１／２となる。
これに対し、本実施の形態に係るレイアウトを用いることにより、従来のレイアウトによる発光画素の面積と同じ面積で、かつ、１回のレーザー照射により、リペア前の静電容量を確保できる。
これにより、リペア後の発光画素３１は、画素面積を増大させることなく、リペア後の静電容量の減少を抑制することが可能となる。
なお、容量素子の電極間に発生するショート不良が、完全にショート状態とならず抵抗成分を有する場合や結合状態が経時変化する場合においては、リペア後の保持容量素子の静電容量が不安定となることが想定される。これに対し、図１０Ｂに記載されたＫ点のように、ショート不良が発生した容量素子の容量電極から、双方の容量電極が延設され重複する配線部にレーザーを照射して当該双方の容量電極を短絡させることにより、不安定であったショート不良を完全なショート不良へと改質させることが可能である。
以上、本発明の表示装置及びその製造方法について、実施の形態に基づいて説明してきたが、本発明に係る表示装置及びその製造方法は、上記実施の形態に限定されるものではない。実施の形態１〜４における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態１〜４に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る表示装置を内蔵した各種機器も本発明に含まれる。
また、実施の形態１〜４では、ボトムゲート型のトランジスタを画素回路の構成要素とした場合の保持容量素子の構成を説明したが、本発明は、トップゲート型のトランジスタを画素回路の構成要素とした場合にも適用できる。
また、レーザーの照射方向は、表示パネル１０の上面からではなく、下部基板を介した下面からであってもよい。下面からのレーザー照射方式は、上面からのレーザー照射方式と比較して、表示素子層１１Ｂが駆動回路層１１Ａの上に形成された後になされる保持容量素子のリペアにおいて有利である。なぜなら、下面からのレーザー照射方式は、表示素子層１１Ｂをレーザーが通過しないという点で、表示素子層１１Ｂを、レーザーの通過により損傷させる可能性を排除できるからである。
また、実施の形態１〜４では、保持容量素子を構成する容量素子を２個設けた例を示したが、容量素子の配置数は、発光画素１１の不良率、要求される画素面積及び静電容量に応じ、３以上であってもよい。
また、実施の形態１〜４では、保持容量素子の不良要因として、電極間に偏在するパーティクルなどによる電極間ショートを挙げたが、上記実施の形態におけるショートとは、完全短絡に限定されない。例えば、パーティクル同士の点接触のように微小な抵抗値及び容量値を有するものもショートに含まれる。
また、例えば、本発明に係る表示装置は、図１２に記載されたような薄型フラットＴＶに内蔵される。これにより、正常発光タイミングで発光しない発光画素が修正され、表示パネルの品質が向上した高精細の薄型フラットＴＶが実現される。
本発明の表示装置及びその製造方法は、大画面及び高解像度が要望される、薄型テレビ、パーソナルコンピュータのディスプレイなどの技術分野に有用である。
１ 表示装置
１０ 表示パネル
１１、３１ 発光画素
１１Ａ、３１Ａ 駆動回路層
１１Ｂ、３１Ｂ 表示素子層
１２、５０３ 信号線
１３、１８、５０１ 走査線
１４ 走査線駆動回路
１５ 信号線駆動回路
１６ 電源線
１７ 参照電源線
２０ 制御回路
２１、３５、３６、３７ スイッチングトランジスタ
２２、３２ 駆動トランジスタ
２３、３３、５０５ａ、５０５ｂ、５０８ 保持容量素子
２３Ａ、２３Ｂ、３３Ａ、３３Ｂ 容量素子
２３Ａ１、２３Ｂ１、３３Ａ１、３３Ｂ１ 第１容量電極
２３Ａ２、２３Ｂ２、３３Ａ２、３３Ｂ２ 第２容量電極
２３Ｃ、５１１ 接続可能部
２３Ｄ、５１０ 切断可能部
２３Ｐ、２３Ｑ、３３Ｐ 予備容量素子
２３Ｐ２、２３Ｑ２、３３Ｐ２ 予備容量電極
２４、３４ 有機ＥＬ素子
１１０ ＴＭ電極層
１１１ ＧＭ電極層
１１１Ｌ、１１１Ｍ、１１１Ｎ、１１２Ｌ 配線
１１２ ＳＤ電極層
１１３ 層間絶縁膜
１１４ ガラス基板
５０２ 容量線
５０４ 画素ＴＦＴ
５０６ 対向電極
５０７ 液晶素子
５２０ 画素電極

Claims (9)

  1. 表示素子層と該表示素子層を駆動する駆動回路層とが積層された複数の表示画素が二次元状に配列された表示装置であって、
    前記駆動回路層は、積層方向において対向するよう配置された第１電極層及び第２電極層と、前記第１電極層及び第２電極層で挟まれた領域以外の領域に形成され前記第１電極層又は第２電極層と積層方向において対向するよう配置された第３電極層と、前記第１電極層、第２電極層及び前記第３電極層の間に介在された複数の絶縁層とを有する平行平板型の容量部を備え、
    前記容量部は、
    第１の配線に電気的に接続され、前記第１電極層に設けられた第１容量電極と、第２の配線に電気的に接続され、積層方向において前記第１容量電極と対向するよう前記第２電極層に設けられた第２容量電極と、前記絶縁層とで構成された容量素子と、
    前記第３電極層に設けられた予備容量電極と、
    前記第１容量電極と前記第１の配線との電気的接続を切断し得る切断可能部と、
    前記予備容量電極と前記第１の配線とを電気的に接続し得る接続可能部とを含み、
    前記切断可能部と前記接続可能部とは、積層方向において重畳する位置に設けられている
    表示装置。
  2. 前記切断可能部は、前記第１容量電極と前記第１の配線とを接続する配線上に設けられ、レーザー照射されることにより、前記第１容量電極と前記第１の配線との接続を溶断し得る形状を有し、
    前記接続可能部は、前記予備容量電極から前記切断可能部に重畳する位置まで延設された接続用配線を備え、レーザー照射されることにより、前記接続用配線と前記第１容量電極から切断された前記第１の配線とを溶接し得る形状を有する
    請求項１に記載の表示装置。
  3. 前記接続用配線は、前記切断可能部の上方に、積層方向に平行な端面を有する
    請求項２に記載の表示装置。
  4. 前記容量部は、２個の前記容量素子と、２個の前記予備容量電極とを含む
    請求項１に記載の表示装置。
  5. 前記容量素子は、前記表示画素ごとに与えられた信号電圧に応じた電圧を保持電圧として保持する保持容量素子であり、
    前記駆動回路層は、
    ゲート電極と前記容量素子の一方の端子とが接続され、前記ゲート電極に前記保持電圧が印加されることにより、前記保持電圧をソース電極−ドレイン電極間電流である信号電流に変換する駆動トランジスタを備え、
    前記表示素子層は、前記信号電流が流れることにより発光する発光素子を備える
    請求項１に記載の表示装置。
  6. 前記第１電極層及び前記第２電極層の一方は、前記駆動トランジスタのソース・ドレイン電極層に設けられ、
    前記第１電極層及び前記第２電極層の他方は、前記駆動トランジスタのゲート電極層及び前記ソース・ドレイン電極層または前記ゲート電極層を補助するための補助電極層の一方に設けられ、
    前記第３電極層は、前記ゲート電極層及び前記補助電極層の他方に設けられている
    請求項５に記載の表示装置。
  7. 表示素子層と該表示素子層を駆動する駆動回路層とが積層された複数の表示画素が二次元状に配列された表示装置の製造方法であって、
    積層方向において互いに対向するよう配置された第１電極層及び第２電極層と、前記第１電極層及び第２電極層で挟まれた領域以外の領域に形成され前記第１電極層又は第２電極層と積層方向において対向するよう配置された第３電極層と、前記第１電極層、前記第２電極層及び前記第３電極層の間に介在された複数の絶縁層とを有する平行平板型の容量部を備え、該容量部は、第１の配線に電気的に接続され前記第１電極層に設けられた第１容量電極と第２の配線に電気的に接続され前記第２電極層に設けられた第２容量電極とを有する容量素子と、前記第３電極層に設けられた予備容量電極と、前記第２容量電極と前記第１の配線との電気的接続を切断し得る切断可能部と、前記予備容量電極と前記第１の配線とを電気的に接続し得る接続可能部とを含み、前記切断可能部と前記接続可能部とは、積層方向において重畳する位置に設けられている駆動回路層を形成する駆動回路形成ステップと、
    前記表示素子層を形成する表示素子形成ステップと、
    前記駆動回路形成ステップにて形成された前記容量素子を検査する検査ステップと、
    前記検査ステップにて、前記容量素子が不良であると判断された前記容量部について、前記切断可能部で切断し、前記接続可能部で接続する修復ステップとを含む
    表示装置の製造方法。
  8. 前記修復ステップでは、前記切断可能部及び前記接続可能部に同時にレーザー照射を行う
    請求項７に記載の表示装置の製造方法。
  9. 前記修復ステップの後、前記接続可能部に低抵抗の金属材料を補填して、前記接続可能部による接続を強化する補強ステップを含む
    請求項８に記載の表示装置の製造方法。
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