JP2013190579A - 表示装置及びその製造方法 - Google Patents

Abstract

【課題】容量素子のショート不良に対し自由度の高いリペアが可能な表示装置を提供する。
【解決手段】第１電極層に設けられた第１電極５１と、第１電極層の上方に第１絶縁層を介して配置された第２電極層に設けられ、第１電極と対向する第２電極５２とで構成される保持容量素子３３（第１容量部）を備え、第２電極層の上方に第２絶縁層を介して配置された第３電極層には電源配線１１６が設けられ、電源配線１１６は、第３電極層のうち表示画素と対向する領域で２以上の配線に分割され、分割された２以上の配線のそれぞれは、第２電極と積層方向において対向する第３電極５３を備える。
【選択図】図２Ａ

Description

本発明は、表示装置及びその製造方法に関し、特にリペア可能な画素構造を有する表示装置及びその製造方法に関する。

近年、液晶パネル、または有機エレクトロルミネッセンス素子（以下、有機ＥＬ素子と記す）を用いた表示装置の開発が盛んに行われている。特に、電流駆動型の発光素子を用いた画像表示装置として、有機ＥＬ素子を用いた有機ＥＬディスプレイは、視野角特性が良好で、消費電力が少ないという利点を有するため、次世代のＦＰＤ（Ｆｌａｔ Ｐａｎｅｌ Ｄｉｓｐｌａｙ）候補として注目されている。

上記液晶パネル、または有機ＥＬ素子を用いた表示装置において、表示画素が備える画素回路の容量素子のショート不良をリペアする方法が提案されている（例えば、特許文献１参照）。

特開平２−１６５１２５号公報

特許文献１に記載の容量素子のショート不良のリペアにおいては、レーザー照射により容量素子を構成する電極を切断（絶縁）する。しかしながら、表示装置の高精細化にともない、配線構造が複雑になるなどの理由で、容量素子のうちレーザー照射によって切断可能な部位が制限されることが課題である。

そこで本発明は、容量素子のショート不良に対し自由度の高いリペアが可能な表示装置、及び表示装置の製造方法を提供することを目的とする。

上記の課題を解決するために、本発明の一態様に係る表示装置は、二次元状に配列された複数の表示画素を備える表示装置であって、前記複数の表示画素のそれぞれは、第１電極層に設けられた第１電極と、前記第１電極層の上方に第１絶縁層を介して積層された第２電極層に設けられ、前記第１電極と積層方向において対向する第２電極とで構成される第１容量部を備え、前記第２の電極層の上方であって第２絶縁層を介して積層された第３電極層には配線が設けられ、前記配線は、前記複数の表示画素のそれぞれにおいて２以上の配線に分割され、前記分割された２以上の配線のそれぞれは、当該分割された２以上の配線上に設けられた切断可能部と、前記第２電極と積層方向において対向し、前記切断可能部が切断されることにより前記配線から絶縁される第３電極とを備えることを特徴とする。

本発明によれば、容量素子のショート不良に対し自由度の高いリペアが可能な表示装置、及び表示装置の製造方法が実現される。

図１は、実施の形態１に係る表示装置の構成を示す模式図である。 図２Ａは、実施の形態１に係る表示画素の主要な回路構成図の一例である。 図２Ｂは、実施の形態１に係る表示装置の動作のタイミングチャートである。 図３は、実施の形態１に係る表示装置のゲート電極層の配線構造を示す上面図である。 図４は、実施の形態１に係る表示装置のソース・ドレイン電極層の配線構造を示す上面図である。 図５は、実施の形態１に係る表示装置の補助配線層の配線構造を示す上面図である。 図６は、本発明を適用しない場合の表示装置の補助配線層の配線構造を示す上面図である。 図７は、実施の形態１に係る容量素子の断面構造を模式的に示す図である。 図８は、実施の形態１に係る容量素子においてショート不良が発生した場合の断面構造を模式的に示す図である。 図９は、実施の形態１に係る表示装置の製造方法のフローチャートである。 図１０は、本発明の表示装置を内蔵した薄型フラットＴＶの外観図である。

（本発明の基礎となった知見）
液晶パネル、または有機ＥＬ素子を用いた表示装置では、表示装置の高精細化と、表示装置の生産性とを両立させる必要がある。

例えば、アクティブマトリクス型の有機ＥＬディスプレイでは、複数の走査線と複数のデータ線との交点に有機ＥＬ素子を発光させるための薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）が設けられる。

ＴＦＴを用いた画素回路においては、発光素子に電流を流して発光させるための駆動トランジスタを設け、駆動トランジスタのゲートに発光させたい輝度に応じた信号電圧を印加する構成が一般的である。駆動トランジスタのゲートには、上記信号電圧を保持するための容量素子（第１容量部）が設けられる。第１容量部は、一般的には、駆動トランジスタのゲートが設けられるゲート電極層に設けられた電極（第１電極）と、当該ゲート電極層の上方に設けられた、駆動トランジスタのソース及びドレインが設けられるソース・ドレイン電極層に設けられた電極（第２電極）とで構成される。

本発明者らは、まず、ソース・ドレイン電極層の上方に積層される補助配線層に設けられる配線を、電極としても用いることで、第１容量部に直列に第２の容量部を構成し、第２電極の電位を安定させることで第１容量部がより正確な信号電圧を保持することが可能な構成を考案した。これにより、表示装置の高精細化が可能となる。

上記のようなＴＦＴを用いた画素回路においては、第２容量部を構成する第２電極及び配線の面積が比較的大きく、第２電極及び配線の間に導電性の異物が混入することで生じる第２容量部のショート不良が多い。

また、第２電極及び配線の間に導電性の異物が混入した場合、補助配線層に設けられる配線を、電極として用いない構成においても、第２電極及び配線とがショートすることにより、第１容量部が正常に動作しない場合がある。

このような容量部のショート不良は、レーザー照射や電流供給により、上記配線のうち第２容量部を構成する部分（第３電極）を配線から切断する（絶縁する）ことでリペアする方法が考えられる。これにより、表示装置の生産性を高めることができる。

しかしながら、上記配線は、表示画素に電源または信号を供給する配線本来の機能を維持する必要があり、切断可能な箇所が制限される。したがって、表示装置において、第２容量部（第１容量部）を自由にリペアすることが可能な表示装置が求められる。

そこで、本発明の一態様に係る表示装置は、二次元状に配列された複数の表示画素を備える表示装置であって、前記複数の表示画素のそれぞれは、第１電極層に設けられた第１電極と、前記第１電極層の上方に第１絶縁層を介して積層された第２電極層に設けられ、前記第１電極と積層方向において対向する第２電極とで構成される第１容量部を備え、前記第２の電極層の上方であって第２絶縁層を介して積層された第３電極層には配線が設けられ、前記配線は、前記複数の表示画素のそれぞれにおいて２以上の配線に分割され、前記分割された２以上の配線のそれぞれは、当該分割された２以上の配線上に設けられた切断可能部と、前記第２電極と積層方向において対向し、前記切断可能部が切断されることにより前記配線から絶縁される第３電極とを備えることを特徴とする。

また、前記第２電極と、前記第３電極とは、第２容量部を構成してもよい。

上記構成においては、２以上の分割された配線のうち、ショート不良が発生した第３電極を有する分割された配線のみを、切断可能部をレーザー照射することにより切断する。

これにより、２以上の分割された配線のうち、切断されなかった配線によって、配線本来の機能が維持される。したがって、第２容量部を自由にリペアすることが可能な表示装置が実現される。

また、前記第１容量部は、各々が電気的に接続された複数の前記第１電極と、前記複数の前記第１電極にそれぞれ対向し、各々が電気的に接続された複数の前記第２電極とで構成され、前記第２容量部は、前記複数の前記第２電極と、前記複数の前記第２電極のそれぞれと積層方向において対向する複数の前記第３電極とで構成される、であってもよい。

これにより、一部の第３電極でショート不良が発生し、リペアを行ったとしても、他の第３電極により第２容量部の容量値を維持することができる。

また、前記配線は、前記表示画素に電力、または信号を供給する配線であってもよい。

つまり、配線は、既存の電源配線または信号配線を利用することで構成される。これにより、表示画素の画素回路の省面積化を実現するとともに、容量部のリペアが容易な表示装置が実現される。

また、前記切断可能部は、前記分割された２以上の配線のうち、前記第３電極層以外の層に設けられた配線と積層方向において対向しない部分であってもよい。

これにより、切断可能部は他の配線と重ならないため、レーザー照射により切断可能部を切断することが容易となる。

また、前記第１容量部は、前記表示画素ごとに与えられた信号電圧に応じた電圧を保持する容量であり、前記第２容量部は、前記第１容量部が前記信号電圧に応じた電圧を安定して保持するために、前記第１容量部の前記第２電極の電位を安定させるための容量であってもよい。

また、前記表示画素は、前記第１電極とゲート電極とが接続され、前記ゲート電極に前記信号電圧に応じた電圧が印加されることにより、前記保持電圧をソース電極−ドレイン電極間電流である信号電流に変換する駆動トランジスタと、前記信号電流が流れることにより発光する発光素子とを備えてもよい。

つまり、本発明の一態様に係る表示装置は、信号電圧を印加するタイミングと発光タイミングとを独立に制御可能なアクティブマトリクス型の表示装置に適用できる。

また、前記第１電極層は、前記駆動トランジスタのゲート電極層またはソース・ドレイン電極層であり、前記第２電極層は、前記駆動トランジスタのソース・ドレイン電極層またはゲート電極層であり、前記第３電極層は、前記ゲート電極層または前記ソース・ドレイン電極層を補助するための補助電極層であってもよい。

つまり、第１容量部及び第２容量部を構成するにあたり、別途、電極層を積層する必要がなく、既存の構成要素である駆動トランジスタに使用されるソース・ドレイン電極層、ゲート電極層及び補助電極層が利用可能である。

また、本発明一態様に係る表示装置の製造方法は、前記第２電極と短絡した前記第３電極を特定し、前記切断可能部を切断することで、前記第２電極と短絡した前記第３電極を前記配線から絶縁する。

以下、本発明の実施の形態について、図面を参照しながら説明する。

なお、以下で説明する実施の形態は、いずれも本発明の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。

（実施の形態１）
図１は、本発明の実施の形態１に係る表示装置の構成を示す模式図である。

表示装置１は、表示パネル１０と、制御回路２０とを備える。表示パネル１０は、複数の表示画素１１と、表示画素列ごとに配置された複数の信号線１２と、表示画素行ごとに配置された複数の走査線１３と、表示画素行ごとに配置された複数のマージ線１８と、走査線駆動回路１４と、信号線駆動回路１５とを備える。

表示画素１１は、表示パネル１０上に、２次元状（マトリクス状）に配置される。なお、以下の実施の形態１において、表示画素１１は、Ｒ（赤）、Ｇ（緑）、Ｂ（青）のそれぞれに対応する最小単位の画素として説明される。

走査線駆動回路１４は、各走査線１３及びマージ線１８へ走査信号を出力することにより、表示画素の有する回路素子を駆動する。

信号線駆動回路１５は、信号線１２へ信号電圧及び基準電圧を出力することにより、輝度信号に対応した表示画素の発光を実現する。

制御回路２０は、走査線駆動回路１４から出力される走査信号の出力タイミングを制御する。また、制御回路２０は、信号線駆動回路１５から出力される信号電圧を出力するタイミングを制御する。

図２Ａは、本発明の実施の形態１に係る表示画素の主要な回路構成の一例を示す図である。

表示画素１１は、スイッチングトランジスタ３７、スイッチングトランジスタ３５、及びスイッチングトランジスタ３６と、保持容量素子３３（第１容量部）と、駆動トランジスタ３２と、発光素子３４と、容量素子２３（第２容量部）と、走査線１３と、信号線１２と、マージ線１８と、参照電源線１７と、正電源線１６と、負電源線１９とを備える。

スイッチングトランジスタ３７は、ゲートが接続点Ｅを介して走査線１３に接続され、ソース及びドレインの一方が信号線１２に接続され、ソース及びドレインの他方が保持容量素子３３の第２電極５２に接続される。スイッチングトランジスタ３７は、信号線１２の信号電圧を保持容量素子３３の第２電極５２に印加するタイミングを決定する機能を有する。

スイッチングトランジスタ３５は、ゲートが接続点Ｅを介して走査線１３に接続され、ソース及びドレインの一方が接続点Ｃを介して参照電源線１７に接続され、ソース及びドレインの他方が接続点Ｆを介して保持容量素子３３の第１電極５１（駆動トランジスタ３２のゲート）に接続される。スイッチングトランジスタ３５は、参照電源線１７の参照電圧ＶＭを保持容量素子３３の第１電極５１に印加するタイミングを決定する機能を有する。スイッチングトランジスタ３７及び３５は、実施の形態１では、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）である。

保持容量素子３３は、第１電極５１が駆動トランジスタ３２のゲートに接続され、第２電極５２がスイッチングトランジスタ３６を介して駆動トランジスタ３２のソースに接続された平行平板型の容量部である。保持容量素子３３は、信号線１２から供給された信号電圧に対応した電圧を保持する。例えば、スイッチングトランジスタ３７及び３５がオフ状態となった後に、駆動トランジスタ３２のゲート・ソース電極間電位を安定的に保持し、駆動トランジスタ３２から発光素子３４へ供給する電流を安定化する機能を有する。

駆動トランジスタ３２は、ドレインが接続点Ｂを介して正電源線１６に接続され、ソースが接続点Ａを介して発光素子３４のアノードに接続された駆動素子である。駆動トランジスタ３２は、ゲート−ソース間に印加された信号電圧に対応した電圧を、当該信号電圧に対応したドレイン電流に変換する。そして、このドレイン電流を信号電流として発光素子３４に供給する。駆動トランジスタ３２は、実施の形態１では、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）である。

発光素子３４は、カソードが負電源線１９に接続され、駆動トランジスタ３２により上記信号電流が流れることにより発光する。発光素子３４は、実施の形態１では、有機ＥＬ素子であるが、無機ＥＬ素子やＬＥＤなどであってもよい。

スイッチングトランジスタ３６は、ゲートが接続点Ｄを介してマージ線１８に接続され、ソース及びドレインの一方が駆動トランジスタ３２のソースに接続され、ソース及びドレインの他方が保持容量素子３３の第２電極５２に接続される。スイッチングトランジスタ３６は、保持容量素子３３に保持された電位を駆動トランジスタ３２のゲート・ソース電極間に印加するタイミングを決定する機能を有する。スイッチングトランジスタ３６は、実施の形態１では、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）である。

容量素子２３は、保持容量素子３３の第２電極５２と、正電源線１６を構成する配線のうちの第３電極５３とで構成される容量部である。ここで、第３電極５３は、正電源線１６を構成する配線のうちの一部の領域である。容量素子２３は、保持容量素子３３の第２電極５２の電位を安定させ、保持容量素子３３が、信号線１２から供給された信号電圧に対応した電圧をさらに正確に保持する目的で設けられる平行平板型の容量部である。

信号線１２は、信号線駆動回路１５に接続され、表示画素１１を含む画素列に属する各発光画素へ接続され、発光強度を決定する信号電圧を供給する機能を有する。

走査線１３は、走査線駆動回路１４に接続され、表示画素１１を含む画素行に属する各発光画素に接続されている。これにより、走査線１３は、表示画素１１を含む画素行に属する各発光画素へ上記信号電圧を書き込むタイミングを供給する機能、及び当該発光画素の有する駆動トランジスタ３２のゲートに参照電圧ＶＭを印加するタイミングを供給する機能を有する。

マージ線１８は、走査線駆動回路１４に接続されている。これにより、マージ線１８は、保持容量素子３３の第２電極５２の電位を駆動トランジスタ３２のソースに印加するタイミングを供給する機能を有する。

なお、図２Ａには記載されていないが、図１に示されるように、参照電源線１７、正電源線１６、及び負電源線１９は、それぞれ、他の発光画素にも接続されている。

次に、実施の形態１に係る表示装置１の通常の動作について図２Ｂを用いて説明する。

図２Ｂは、実施の形態１に係る表示装置１の動作のタイミングチャートである。

図２Ｂにおいて、横軸は時間を表している。また縦方向には、上から順に、走査線１３、マージ線１８、及び信号線１２に発生する電圧の波形図が示されている。

まず、時刻ｔ０において、走査線駆動回路１４は、マージ線１８の電圧レベルをＨＩＧＨからＬＯＷに変化させ、スイッチングトランジスタ３６をオフ状態とする。これにより、駆動トランジスタ３２のソースと保持容量素子３３の第２電極５２とは非導通となる。実施の形態１では、例えば、マージ線１８の電圧レベルのＨＩＧＨは＋２０Ｖ、ＬＯＷは−１０Ｖに設定されている。

次に、時刻ｔ１において、走査線駆動回路１４は、走査線１３の電圧レベルをＬＯＷからＨＩＧＨに変化させ、スイッチングトランジスタ３７及び３５をオン状態とする。このとき、保持容量素子３３の第１電極５１には参照電源線１７の参照電圧ＶＭが印加され、第２電極５２には信号線１２より信号電圧Ｖｄａｔａが印加される。つまり、表示画素１１に印加すべき信号電圧に対応した電荷を保持容量素子３３に保持させている。

また、このとき、駆動トランジスタ３２のソースと保持容量素子３３の第２電極５２とは、非導通となっている。さらに、参照電源線１７の参照電圧ＶＭは、駆動トランジスタ３２のゲートに印加されるが、駆動トランジスタ３２がオフ状態となる電位に設定されている。よって、このとき、駆動トランジスタ３２のソース−ドレイン電流は流れないので、発光素子３４は発光しない。

時刻ｔ１〜時刻ｔ２の期間、走査線１３の電圧レベルがＨＩＧＨであるので、表示画素１１の第２電極５２には信号線１２から信号電圧Ｖｄａｔａが印加され、同様に、表示画素１１を含む画素行に属する各発光画素に対し信号電圧が供給される。

この期間において、参照電源線１７には容量性負荷のみが接続されているので、定常電流による電圧降下は発生しない。またスイッチングトランジスタ３５のドレイン−ソース間に発生する電位差は、保持容量素子３３の充電が完了した際は０Ｖとなる。信号線１２とスイッチングトランジスタ３７についても同様である。よって、保持容量素子３３の第１電極５１及び第２電極５２には、それぞれ、信号電圧Ｖｄａｔａ、及び参照電圧ＶＭに対応した正確な電位が書き込まれる。

次に、時刻ｔ２において、走査線駆動回路１４は、走査線１３の電圧レベルをＨＩＧＨからＬＯＷに変化させ、スイッチングトランジスタ３７及び３５をオフ状態とする。これにより、保持容量素子３３の第１電極５１と参照電源線１７とは非導通となり、かつ、保持容量素子３３の第２電極５２と信号線１２とは非導通となる。

次に、時刻ｔ３において、走査線駆動回路１４は、マージ線１８の電圧レベルをＬＯＷからＨＩＧＨに変化させ、スイッチングトランジスタ３６をオン状態とする。このとき、駆動トランジスタ３２のソースと保持容量素子３３の第２電極５２とは導通する。また、保持容量素子３３の第１電極５１は、参照電源線１７と遮断され、第２電極５２は信号線１２と遮断されている。よって、駆動トランジスタ３２のゲート電位はソース電位の変動と共に変化し、かつ、ゲート−ソース間には、保持容量素子３３の両端電圧である（ＶＭ−Ｖｄａｔａ）が印加されるので、この（ＶＭ−Ｖｄａｔａ）に対応した信号電流が発光素子３４に流れる。なお、実施の形態１において、例えば、駆動トランジスタ３２のソース電位はスイッチングトランジスタ３６の導通により、０Ｖから１０Ｖに変化する。また、正電源線の電圧ＶＴは＋２０Ｖ、負電源線１９の電圧ＶＳＳは０Ｖに設定されている。

時刻ｔ３〜時刻ｔ４の期間、ゲート−ソース間には、保持容量素子３３の両端電圧である（ＶＭ−Ｖｄａｔａ）が印加され続け、上記信号電流が流れることにより発光素子３４は発光を持続する。

なお、表示画素１１の構成は、上述した回路構成に限定されない。例えば、マージ線１８、スイッチングトランジスタ３６、及びスイッチングトランジスタ３７は、省略可能である。

次に、実施の形態１に係る表示装置１の構造について説明する。

本発明の実施の形態１に係る表示装置１は、発光素子３４が設けられた表示素子層と、画素回路（図２Ａの発光素子３４以外の回路部分）が設けられた駆動回路層とがガラス基板上に積層された構造である。なお、実施の形態１において、積層方向とはガラス基板に垂直な方向である。

表示素子層は、駆動素子層の上方に配置され、表示素子層には、発光素子３４と負電源線１９に対応する負電源配線が設けられる。

なお、表示装置１がトップエミッション構造である場合、表示素子層に電圧を印加すると、発光素子３４で光が生じ、透明陰極及び封止膜を通じて光が上方に出射する。また、発光素子３４で生じた光のうち下方に向かったものは、陽極で反射され、透明陰極及び封止膜を通じて光が上方に出射する。

駆動回路層は、３層構造であり、ゲート電極層（第１電極層）と、ゲート電極層の上方に層間絶縁膜（第１絶縁層）を介して設けられたソース・ドレイン電極層（第２電極層）と、ソース・ドレイン電極層の上方に層間絶縁膜（第２絶縁層）を介して設けられた補助電極層（第３電極層）とで構成される。

まず、ゲート電極層について説明する。

図３は、表示画素のゲート電極層の配線構造を示す上面図である。

なお、図３（及び後述する図４〜図６）では、赤色に対応する表示画素１１Ｒ、緑色に対応する表示画素１１Ｇ、及び青色に対応する表示画素１１Ｂの３つの画素の配線について図示するが、いずれの画素においても配線構造は同様である。したがって、表示画素１１Ｒのみに符号を付し、各構成について説明し、表示画素１１Ｇ、及び表示画素１１Ｂの構成については説明を省略する。また、表示画素１１Ｒは、図２Ａの表示画素１１に対応するものとして説明される。

図３に示されるように、ゲート電極層には、駆動トランジスタ３２、スイッチングトランジスタ３５、３６、及び３７のゲート電極、及びこれらを接続する配線が設けられる。

また、ゲート電極層には、保持容量素子３３を構成する第１電極５１が設けられる。第１電極５１は、実施の形態１では、複数の電極５１ａ、５１ｂ、及び５１ｃで構成される。

図３に示される接続点Ｄは、スイッチングトランジスタ３６のゲート電極に接続され、かつ後述する補助電極層に設けられたマージ配線１１８（マージ線１８）に接続される層間コンタクト部である。同様に、接続点Ｅは、スイッチングトランジスタ３５、及び３７のゲート電極に接続され、かつ後述する補助電極層に設けられた走査配線１１３（走査線１３）に接続される層間コンタクト部である。

接続点Ｆは、駆動トランジスタ３２のゲート電極と、ソース・ドレイン電極層に設けられたスイッチングトランジスタ３５のソース電極またはドレイン電極とを接続する層間コンタクト部である。

切断可能部４３ａは、レーザー照射によって切断されることで、電極５１ａを駆動トランジスタ３２のゲート、電極５１ｂ、及び電極５１ｃから絶縁するための配線である。切断可能部４３ａは、ゲート電極層以外の配線と積層方向において対向しない。すなわち、補助電極層の側から見た場合に、切断可能部４３ａは、他の層（ソース・ドレイン電極層、及び補助電極層）に設けられた配線と重ならない。したがって、補助電極層の側から切断可能部４３ａをレーザー照射することにより切断することは容易である。なお、切断可能部４３ａの配線幅を他の配線よりも狭く形成することで、切断可能部４３ａをレーザー照射により切断しやすい構成としてもよい。

次に、ソース・ドレイン電極層について説明する。

図４は、表示画素のソース・ドレイン電極層の配線構造を示す上面図である。

なお、ソース・ドレイン電極層は、図３のゲート電極層の上方に設けられるが、説明のために、ゲート電極層の配線は、図４中では点線で示される。

図４に示されるように、ソース・ドレイン電極層には、駆動トランジスタ３２、スイッチングトランジスタ３５、３６、及び３７のソース電極、ゲート電極、信号配線１１２（信号線１２）、及びこれらを接続する配線が設けられる。

また、ソース・ドレイン電極層には、保持容量素子３３を構成する第２電極５２が設けられる。第２電極５２は、複数の電極５２ａ、５２ｂ、及び５２ｃで構成される。

第１電極と第２電極とは、積層方向において対向する。つまり、第１電極を構成する電極５１ａは、第２電極を構成する電極５２ａと積層方向において対向し、第１電極を構成する電極５１ｂは、第２電極を構成する電極５２ｂと積層方向において対向する。同様に、第１電極を構成する電極５１ｃは、第２電極を構成する電極５２ｃと積層方向において対向する。言い換えれば、ソース・ドレイン電極層と垂直な方向から上面視した場合に、第１電極５１と第２電極５２とは、重畳する領域を有する。

つまり、保持容量素子３３（第１容量部）は、ゲート電極層（第１電極層）に設けられた第１電極５１と、ゲート電極層の上方に層間絶縁膜（第１絶縁層）を介して配置されたソース・ドレイン電極層（第２電極層）に設けられ、第１電極５１と積層方向において対向する第２電極とで構成される。

なお、保持容量素子３３は、第１電極５１と第２電極５２とで構成される平行平板型の容量部である。

信号配線１１２は、図２Ａの信号線１２に対応し、信号線駆動回路１５から信号電圧が印加される配線である。

図４に示される接続点Ａは、駆動トランジスタ３２のソース電極（スイッチングトランジスタ３６のソース電極またはドレイン電極）と、前述の表示素子層に設けられた発光素子３４のアノードとを接続する層間コンタクト部である。

接続点Ｂは、駆動トランジスタ３２のドレイン電極と、後述する補助電極層に設けられた電源配線１１６（正電源線１６）とを接続する層間コンタクト部である。同様に、接続点Ｃは、スイッチングトランジスタ３５のソース電極またはドレイン電極と、補助電極層に設けられた参照電源配線１１７（参照電源線１７）とを接続する層間コンタクト部である。

接続点Ｆは、スイッチングトランジスタ３５のソース電極またはドレイン電極と、ゲート電極層に設けられた駆動トランジスタ３２のゲート電極とを接続する層間コンタクト部である。

切断可能部４４ａは、レーザー照射によって切断されることで、電極５２ｂを電極５２ａ及び５２ｃから絶縁するための配線である。また、切断可能部４４ａは、レーザー照射によって切断されることで、切断可能部４４ａが接続されているスイッチングトランジスタ３６のソース及びドレインのいずれか一方から絶縁される。また、切断可能部４４ａは、レーザー照射によって切断されることで、切断可能部４４ａが接続されているスイッチングトランジスタ３７のソース及びドレインのいずれか一方から絶縁される。

切断可能部４４ａは、ソース・ドレイン電極層以外の配線と積層方向において対向しない。すなわち、補助電極層の側から見た場合に、切断可能部４４ａは、他の層（ゲート電極層、及び補助配線層）に設けられた配線と重ならない。したがって、補助電極層の側から切断可能部４４ａをレーザー照射することにより切断することは容易である。なお、切断可能部４４ａの配線幅を他の配線よりも狭く形成することで、切断可能部４４ａをレーザー照射により切断しやすい構成としてもよい。

切断可能部４４ｂは、レーザー照射によって切断されることで、電極５２ｃを電極５２ａ及び５２ｂから絶縁するための配線である。また、切断可能部４４ｂは、レーザー照射によって切断されることで、切断可能部４４ｂが接続されているスイッチングトランジスタ３６のソース及びドレインのいずれか一方から絶縁される。また、切断可能部４４ｂは、レーザー照射によって切断されることで、切断可能部４４ｂが接続されているスイッチングトランジスタ３７のソース及びドレインのいずれか一方から絶縁される。

切断可能部４４ｂは、ソース・ドレイン電極層以外の配線と積層方向において対向しない。すなわち、補助電極層の側から見た場合に、切断可能部４４ｂは、他の層（ゲート電極層、及び補助配線層）に設けられた配線と重ならない。したがって、補助電極層の側から切断可能部４４ｂをレーザー照射することにより切断することは容易である。なお、切断可能部４４ｂの配線幅を他の配線よりも狭く形成することで、切断可能部４４ｂをレーザー照射により切断しやすい構成としてもよい。

次に、補助電極層について説明する。

図５は、表示画素の補助電極層の配線構造を示す上面図である。

補助電極層は、図４のソース・ドレイン電極層の上方に設けられる。

図５に示されるように、補助電極層には、走査配線１１３と、電源配線１１６と、参照電源配線１１７と、マージ配線１１８が設けられる。つまり、補助電極層は、ゲート電極層及びソース・ドレイン電極層に電力または信号を共有するための配線が設けられる電極層である。また、補助電極層は、ゲート電極層とソース・ドレイン電極層とを電気的に接続するために介在する電極層としても機能する。すなわち、補助電極層は、ゲート電極層またはソース・ドレイン電極層を補助するための電極層である。

走査配線１１３は、走査線駆動回路１４から走査信号が入力される配線である。走査配線１１３は、接続点Ｅ（層間コンタクト部）によってゲート電極層に設けられたスイッチングトランジスタ３５及び３７のゲート電極に接続される。

電源配線１１６は、表示画素１１に正電源線の電圧ＶＴを印加するための配線である。電源配線１１６は、接続点Ｂ（層間コンタクト部）によってソース・ドレイン電極層に設けられた駆動トランジスタ３２のドレイン電極と接続される。

参照電源配線１１７は、表示画素１１に参照電圧ＶＭを印加するための配線である。参照電源配線１１７は、接続点Ｃ（層間コンタクト部）によってソース・ドレイン電極層に設けられたスイッチングトランジスタ３５のソース電極またはドレイン電極に接続される。

マージ配線１１８は、走査線駆動回路１４からスイッチングトランジスタ３６を制御するための電圧が印加される配線である。マージ配線１１８は、接続点Ｄ（層間コンタクト部）によってゲート電極層に設けられたスイッチングトランジスタ３６のゲート電極に接続される。

次に、電源配線１１６について、さらに詳細に説明する。

図６は、本発明を適用しない場合の補助電極層の配線構造を示す上面図である。

なお、図６において図５と異なるのは、電源配線１１６ａの形状のみである。

図６では、複数の表示画素（表示画素１１Ｒ、１１Ｇ、及び１１Ｂ）の上方に一の電源配線１１６ａが設けられている。

これに対し、実施の形態１に係る電源配線１１６は、補助電極層のうち複数の表示画素のそれぞれにおいて２以上の配線に分割されることを特徴とする。換言すれば、表示装置１の表示画素に対応する領域において３つの配線に分割されることを特徴とする。分割された配線同士は電気的に接続され、及び分割された配線と電源配線１１６とは電気的に接続されている。なお、電源配線１１６は、表示画素外（表示画素に対応しない領域）では、一の配線である。

これにより、後述のように、容量素子２３のショート不良に対する自由度の高いリペアが実現可能である。

なお、ここで分割とは、例えば、表示画素の行ごとに配線された電源配線を、レーザーリペアを前提として電源配線よりも配線幅の狭い複数の配線に分割する意味である。換言すれば、表示装置１は、表示画素の上方において、切断可能部によって電源配線１１６に接続された、電源配線１１６よりも配線幅の狭い複数の配線を備える。

まず、実施の形態１に係る電源配線１１６の構成について詳細に説明する。

上述のように、実施の形態１に係る電源配線１１６は、複数の表示画素の上方を複数の電源配線が横切る（横断する）構成になっている。言い換えれば、一の電源配線１１６が複数の表示画素の上方で２以上の配線に分岐している。

また、分岐した（分割された）３つの配線のそれぞれは、第２電極５２と積層方向において対向する第３電極５３（図５中の点線枠で示される第３電極５３ａ、５３ｂ、及び５３ｃ）を備える。

具体的には、第２電極を構成する電極５２ａは、電源配線１１６における第３電極５３ａと積層方向において対向し、第２電極を構成する電極５２ｂは、電源配線１１６における第３電極５３ｂと積層方向において対向する。同様に、第２電極を構成する電極５２ｃは、電源配線１１６における第３電極５３ｃと積層方向において対向する。言い換えれば、補助電極層と垂直な方向から上面視した場合に、第２電極５２と電源配線１１６の第３電極５３とは、重畳する領域を有する。

ここで、第２電極５２と電源配線１１６の第３電極５３とは容量素子２３（第２の容量部）を構成する。つまり、電極５２ａと第３電極５３ａとは一の容量素子を構成し、電極５２ｂと第３電極５３ｂとは、一の容量素子を構成する。同様に、電極５２ｃと第３電極５３ｃとは、一の容量素子を構成する。

以上のように、実施の形態１では、電源配線１１６は、複数の表示画素に電源を供給する配線としても、容量素子２３を構成する電極としても機能する。

これにより、容量素子２３を構成するにあたり、別途、電極層を積層する必要がなく、画素回路の省面積化及び製造工程の簡素化が実現できる。

次に、実施の形態１に係る表示装置１のリペア方法について、図７及び図８を用いて説明する。

図７及び図８は容量素子２３の断面を模式的に示す図である。

図７は、容量素子２３にショート不良がない場合を模式的に示した図であり、図８は容量素子２３にショート不良が発生した場合を模式的に示した図である。

図７及び図８で示される表示装置１は、上述のように、積層構造である。具体的には、ゲート電極層１０９の上方には、層間絶縁膜１２０を介してソース・ドレイン電極層１１０が配置される。ソース・ドレイン電極層１１０の上方には、層間絶縁膜１３０を介して補助電極層１１１が配置される。

ゲート電極層１０９には、保持容量素子３３を構成する第１電極５１（電極５１ａ、５１ｂ、及び５１ｃ）が設けられ、ソース・ドレイン電極層には、保持容量素子３３を構成する第２電極５２（電極５２ａ、５２ｂ、及び５２ｃ）が設けられる。第２電極５２（電極５２ａ、５２ｂ、及び５２ｃ）は、さらに、補助電極層１１１に設けられる電源配線の第３電極５３（第３電極５３ａ、５３ｂ、及び５３ｃ）と容量素子２３を構成している。

図７で示されるように、容量素子２３にショート不良がない場合、容量素子２３の容量は、電極５２ａ及び第３電極５３ａで構成される容量と、電極５２ｂ及び第３電極５３ｂで構成される容量と、電極５２ｃ及び第３電極５３ｃで構成される容量との合成容量である。

ここで図８の（ａ）のように、電極５２ａ及び第３電極５３ａが異物１４０によりショートした場合、表示画素１１は正常動作しない。したがって、図８の（ｂ）のようにレーザー照射により切断可能部４１を切断して、第３電極５３ａのみを第３電極５３ｂ及び５３ｃを含む電源配線から絶縁する。これにより、容量素子２３の容量は、電極５２ｂ及び第３電極５３ｂで構成される容量と、電極５２ｃ及び第３電極５３ｃで構成される容量との合成容量となり、リペア前から容量値は減少するが、表示画素１１の正常動作は確保される。

ここで、第３電極５３ａを電源配線から絶縁する場合、図６で示される電源配線１１６ａでは切断可能部４１ｄ及び４２ｄをレーザー照射により切断する必要がある。しかしながら、切断可能部４１ｄ及び４２ｄをレーザー照射により切断したとしても、第３電極５３ａを第３電極５３ｂ及び第３電極５３ｃから絶縁することができない。したがって、切断可能部４１ｄ及び４２ｄをレーザー照射により切断したとしても、表示画素１１における容量素子２３の容量値を確保することができない。また、切断可能部４１ｄ及び４２ｄをレーザー照射により切断した場合、電源配線１１６ａは、配線の途中で切断されてしまうため、電源配線として機能しない。

一方、図５で示される電源配線１１６では、第３電極５３ａを電源配線１１６から絶縁する場合、切断可能部４１ａ及び４２ａをレーザー照射によって切断することにより、第３電極５３ａのみを第３電極５３ｂ及び５３ｃを含む電源配線１１６から絶縁することが可能である。この場合において、電源配線１１６と、表示画素１１Ｒ、１１Ｇ、及び１１Ｂそれぞれの接続点Ｂとの電気的な接続は維持される。つまり、電源配線１１６を備える表示装置１によれば、電源配線１１６の表示画素に電源を供給する機能を維持したまま、容量素子２３のショート不良をリペアすることが容易にできる。

電極５２ｂ及び第３電極５３ｂが異物１４０によりショートした場合も同様である。切断可能部４１ｂ及び４２ｂをレーザー照射によって切断することにより、第３電極５３ｂのみを第３電極５３ａ及び５３ｃを含む電源配線１１６から絶縁することが可能である。

電極５２ｃ及び第３電極５３ｃが異物１４０によりショートした場合も同様である。切断可能部４１ｃ及び４２ｃをレーザー照射によって切断することにより、第３電極５３ｃのみを第３電極５３ａ及び５３ｂを含む電源配線１１６から絶縁することが可能である。

以上のように、電源配線１１６を備える表示装置１は、自由度の高いリペアが可能である。また、電源配線が容量素子の電極として機能する場合においても、容量素子のショート不良を容易にリペアすることができる。

なお、電源配線１１６は、複数の表示画素の上方において複数の表示画素にまたがる形状の開口部を備えるというように考えることもできる。このように、配線に開口部を設けることで、ゲート電極層上の配線、及びソース・ドレイン電極層上の配線をレーザー照射によって切断することが容易となる。したがって、例えば、保持容量素子３３のショート不良のリペアも容易となる。

保持容量素子３３は、第１電極５１と第２電極５２とが異物によりショートした場合に、ショートが発生した電極５１ａ、５１ｂ、及び５１ｃ、もしくは電極５２ａ、５２ｂ、及び５２ｃを絶縁することでリペア可能である。

例えば、電極５１ａと電極５２ａとがショートした場合、図３で示されるゲート電極層上の切断可能部４３ａをレーザー照射により切断することで、電極５１ａは駆動トランジスタ３２のゲート、電極５１ｂ、及び電極５１ｃから絶縁される。ここで、電源配線１１６に開口部が設けられていることにより、ゲート電極層に垂直な方向であって補助電極層の側から見た場合に、切断可能部４３ａは、電源配線１１６と重ならない。したがって、補助電極層の側から切断可能部４３ａをレーザー照射することにより切断することは容易である。つまり、電極５１ａと電極５２ａとのショート不良は容易にリペア可能である。

同様に、例えば、電極５１ｂと電極５２ｂとがショートした場合、図４で示されるソース・ドレイン電極層上の切断可能部４４ａをレーザー照射により切断することで、電極５２ｂは、電極５２ａ及び５２ｃから絶縁される。電源配線１１６に開口部が設けられていることにより、補助電極層の側から見た場合に、切断可能部４４ａは、電源配線１１６と重ならない。したがって、補助電極層の側から切断可能部４４ａをレーザー照射することにより切断することは容易である。つまり、電極５１ｂと電極５２ｂとのショート不良は容易にリペア可能である。

また、同様に、例えば、電極５１ｃと電極５２ｃとがショートした場合、図４で示されるソース・ドレイン電極層上の切断可能部４４ｂをレーザー照射により切断することで、電極５２ｃは、電極５２ａ及び５２ｃから絶縁される。電源配線１１６に開口部が設けられていることにより、補助電極層の側から見た場合に、切断可能部４４ｂは、電源配線１１６と重ならない。したがって、補助電極層の側から切断可能部４４ｂをレーザー照射することにより切断することは容易である。つまり、電極５１ｂと電極５２ｂとのショート不良は容易にリペア可能である。

以上、説明したように、本発明の実施の形態１に係る表示装置１では、容量素子２３を構成する電源配線１１６は、補助電極層のうち複数の表示画素と積層方向において対向する領域で２以上の配線に分割される。これにより、容量素子２３のショート不良に対して自由度の高いリペアが可能な表示装置が実現される。また、上記構成により、保持容量素子３３のショート不良に対してもリペアの自由度を高めることができる。

なお、実施の形態１では、電源配線１１６は、補助電極層のうち複数の表示画素と積層方向において対向する領域で３つの配線に分割されたが、３つ以上の配線に分割されてもよい。配線を細かく分割することで、レーザーリペアにより分割された配線の本数が減少した場合の配線の高抵抗化を防止することが可能である。

なお、ゲート電極層、ソース・ドレイン電極層及び補助電極層の材料は、例えば、モリブデン（Ｍｏ）とタングステン（Ｗ）との合金、または、ＭｏとＷとの合金／アルミニウム（Ａｌ）／ＭｏとＷとの合金の積層構造である。ゲート電極層、ソース・ドレイン電極層及び補助電極層の膜厚は、実施の形態１では、１５０ｎｍである。

また、ゲート電極層と、ソース・ドレイン電極層との間、及びソース・ドレイン電極層と、補助電極層との間には、上述のように、層間絶縁膜が形成されている。層間絶縁膜は、例えば、シリコン酸化膜（ＳｉＯｘ）、または、シリコン窒化膜（ＳｉＮ）などが挙げられる。なお、絶縁層は、所望の静電容量を確保するため、誘電体材料であってもよい。

（実施の形態２）
実施の形態２として、実施の形態１で説明した表示装置１の製造方法について説明する。本発明の表示装置の製造方法は、駆動回路層の形成工程、表示素子層の形成工程、及び画素回路の検査工程、及び容量素子２３のリペア工程を含む。ここでは、従来の表示装置の製造方法と異なる工程、つまり、駆動回路層の有する容量素子２３の形成工程及び画素回路の検査工程及びリペア工程を中心に説明する。したがって、以下の説明においてショート不良は、容量素子２３のショート不良として説明される。

図９は、本発明の実施の形態２に係る表示装置の製造方法を示す動作フローチャートである。

まず、容量素子２３、及びその周辺素子であるスイッチングトランジスタ３５、３６、及び３７、駆動トランジスタ３２、保持容量素子３３、及び回路配線などを適宜配置させた駆動回路層を形成する（Ｓ９０１）。

具体的には、駆動回路層の一層として、メタルマスク製膜、リフトオフ及びエッチングなどの手法を用いて、例えば、ＭｏとＷとの合金からなるゲート電極層を、図３に記載された形状に形成する。

次に、ゲート電極層の上方に、例えば、ＳｉＯｘまたはＳｉＮなどからなる層間絶縁膜を、ゲート電極層を覆うように形成する。このとき、必要に応じて、上記層間絶縁膜の表面を平坦化することが好ましい。

次に、上記層間絶縁膜の上に、メタルマスク製膜、リフトオフ及びエッチングなどの手法を用いて、例えば、ＭｏとＷとの合金／Ａｌ／ＭｏとＷとの合金の積層構造からなるソース・ドレイン電極層を、図４に記載された形状に形成する。

次に、ソース・ドレイン電極層の上方に、例えば、ＳｉＯｘまたはＳｉＮなどからなる層間絶縁膜を、ソース・ドレイン電極層を覆うように形成する。このとき、必要に応じて、上記層間絶縁膜の表面を平坦化することが好ましい。

次に、上記層間絶縁膜の上に、メタルマスク製膜、リフトオフ及びエッチングなどの手法を用いて、例えば、ＭｏとＷとの合金からなる補助電極層を、図５に記載された形状に形成する。

次に、駆動回路層の上方に、駆動回路層の平坦化工程を経た後、発光素子３４を有する表示素子層を形成する（Ｓ９０２）。

具体的には、表示素子層は、例えば、陽極、正孔注入層、正孔輸送層、有機発光層、バンク層、電子注入層、及び透明陰極を有する。

次に、全ての表示画素１１について、容量素子２３の電気特性を検査し、短絡状態にある容量素子２３を有する表示画素１１を特定する（Ｓ９０３）。

具体的には、例えば、信号線１２にアレイテスタ（Ａｇｉｌｅｎｔ社：ＨＳ１００）を接続し、信号線１２を介して各表示画素１１へ順次テスト電圧を出力して保持容量素子３３に当該テスト電圧を書き込む。その後、アレイテスタは、保持容量素子３３に書き込まれた電圧を、所定のタイミングにて、信号線１２を介し読み込む。これにより、読み込まれた電圧が所定の電圧に満たない表示画素１１を特定する。

次に、特定した表示画素１１の容量素子２３を観察し、短絡箇所を特定する（Ｓ９０４）。

具体的には、例えば、電源配線１１６のうち容量素子２３を構成する第３電極５３の表面凹凸形状を顕微鏡観察する。導電性パーティクルが偏在した領域は、凸形状となる場合が多い。なお、このようなステップＳ９０４は、検査員が実行してもよいし、また、画像認識機能を有する自動測定で実行してもよい。

以上のように、ステップＳ９０３及びＳ９０４により、第３電極５３のうち第２電極５２と短絡した箇所が特定される。

次に、特定した異常な容量素子２３のうち短絡した箇所が含まれる第３電極５３を、切断可能部を切断することにより、電源配線１１６から絶縁する（Ｓ９０５）。

絶縁される第３電極５３ａ、５３ｂ、及び５３ｃと切断すべき切断可能部４１ａ、４１ｂ、４１ｃ、４２ａ、４２ｂ、及び４２ｃとの関係は、実施の形態１で説明した通りである。

最後に、上述したレーザー照射を実施した容量素子２３を有する表示画素１１の動作確認を行う（Ｓ９０６）。

なお、ステップＳ９０３、Ｓ９０４、及びステップＳ９０５は、ステップＳ９０２の前に実施してもよい。つまり、補助電極層が形成された段階、または、駆動回路層の平坦化処理がなされた段階で実施されてもよく、また、表示素子層及びその後の封止工程がなされた段階で実施されてもよい。

また、実施の形態１及び２では、ボトムゲート型のトランジスタを画素回路の構成要素とした場合の容量素子の構成を説明したが、本発明は、トップゲート型のトランジスタを画素回路の構成要素とした場合にも適用できる。つまり、第１電極５１がソース・ドレイン電極層に設けられ、ソース・ドレイン電極層の上方に絶縁層を介して設けられたゲート電極層に第２電極５２が設けられてもよい。

また、レーザーの照射方向は、表示装置１の上面からではなく、下部基板を介した下面からであってもよい。下面からのレーザー照射方式は、上面からのレーザー照射方式と比較して、表示素子層が駆動回路層の上に形成された後になされる容量素子のリペアにおいて有利である。なぜなら、下面からのレーザー照射方式は、表示素子層をレーザーが通過しないという点で、表示素子層を、レーザーの通過により損傷させる可能性を排除できるからである。

また、実施の形態１及び２では、容量素子の不良要因として、電極間に偏在するパーティクルなどによる電極間ショートを挙げたが、上記実施の形態におけるショートとは、完全短絡に限定されない。例えば、パーティクル同士の点接触のように微小な抵抗値及び容量値を有するものもショートに含まれる。

以上、本発明の一態様に係る表示装置について、実施の形態に基づいて説明した。

本発明の一態様に係る表示装置では、容量部を構成する配線は、補助電極層のうち複数の表示画素と積層方向において対向する領域で２以上の配線に分割される。これにより、容量部のショート不良に対して自由度の高いリペアが可能な表示装置が実現される。

また、例えば、本発明に係る表示装置１は、図１０に記載されたような薄型フラットＴＶに内蔵される。これにより、正常発光タイミングで発光しない発光画素が修正され、表示パネルの品質が向上した高精細の薄型フラットＴＶが実現される。

なお、本発明は、これらの実施の形態またはその変形例に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態またはその変形例に施したもの、あるいは異なる実施の形態またはその変形例における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。

本発明の表示装置及びそのリペア方法は、大画面及び高解像度が要望される、薄型テレビ、パーソナルコンピュータのディスプレイなどの技術分野に有用である。

１ 表示装置
１０ 表示パネル
１１、１１Ｒ、１１Ｇ、１１Ｂ 表示画素
１２ 信号線
１３ 走査線
１４ 走査線駆動回路
１５ 信号線駆動回路
１６ 正電源線
１７ 参照電源線
１８ マージ線
１９ 負電源線
２０ 制御回路
２３ 容量素子
３２ 駆動トランジスタ
３３ 保持容量素子
３４ 発光素子
３５、３６、３７ スイッチングトランジスタ
４１、４１ａ、４１ｂ、４１ｃ、４１ｄ、４２ａ、４２ｂ、４２ｃ、４２ｄ、４３ａ、４４ａ、４４ｂ 切断可能部
５１ 第１電極
５１ａ、５１ｂ、５１ｃ 電極
５２ 第２電極
５２ａ、５２ｂ、５２ｃ 電極
５３、５３ａ、５３ｂ、５３ｃ 第３電極
１０９ ゲート電極層
１１０ ソース・ドレイン電極層
１１１ 補助電極層
１１２ 信号配線
１１３ 走査配線
１１６、１１６ａ 電源配線
１１７ 参照電源配線
１１８ マージ配線
１４０ 異物

Claims (9)

1. 二次元状に配列された複数の表示画素を備える表示装置であって、
   前記複数の表示画素のそれぞれは、
   第１電極層に設けられた第１電極と、前記第１電極層の上方に第１絶縁層を介して積層された第２電極層に設けられ、前記第１電極と積層方向において対向する第２電極とで構成される第１容量部を備え、
   前記第２の電極層の上方であって第２絶縁層を介して積層された第３電極層には配線が設けられ、
   前記配線は、前記複数の表示画素のそれぞれにおいて２以上の配線に分割され、
   前記分割された２以上の配線のそれぞれは、
   当該分割された２以上の配線上に設けられた切断可能部と、
   前記第２電極と積層方向において対向し、前記切断可能部が切断されることにより前記配線から絶縁される第３電極とを備える
   表示装置。
2. 前記第２電極と、前記第３電極とは、第２容量部を構成する
   請求項１に記載の表示装置。
3. 前記第１容量部は、各々が電気的に接続された複数の前記第１電極と、前記複数の前記第１電極にそれぞれ対向し、各々が電気的に接続された複数の前記第２電極とで構成され、
   前記第２容量部は、前記複数の前記第２電極と、前記複数の前記第２電極のそれぞれと積層方向において対向する複数の前記第３電極とで構成される、
   請求項２に記載の表示装置。
4. 前記配線は、前記表示画素に電力、または信号を供給する配線である
   請求項１〜３のいずれか１項に記載の表示装置。
5. 前記切断可能部は、前記分割された２以上の配線のうち、前記第３電極層以外の層に設けられた配線と積層方向において対向しない部分である
   請求項１〜４のいずれか１項に記載の表示装置。
6. 前記第１容量部は、前記表示画素ごとに与えられた信号電圧に応じた電圧を保持する容量であり、
   前記第２容量部は、前記第１容量部が前記信号電圧に応じた電圧を安定して保持するために、前記第１容量部の前記第２電極の電位を安定させるための容量である
   請求項２〜４のいずれか１項に記載の表示装置。
7. 前記表示画素は、
   前記第１電極とゲート電極とが接続され、前記ゲート電極に前記信号電圧に応じた電圧が印加されることにより、前記信号電圧をソース電極−ドレイン電極間電流である信号電流に変換する駆動トランジスタと、
   前記信号電流が流れることにより発光する発光素子とを備える
   請求項６に記載の表示装置。
8. 前記第１電極層は、前記駆動トランジスタのゲート電極層またはソース・ドレイン電極層であり、
   前記第２電極層は、前記駆動トランジスタのソース・ドレイン電極層またはゲート電極層であり、
   前記第３電極層は、前記ゲート電極層または前記ソース・ドレイン電極層を補助するための補助電極層である、
   請求項７に記載の表示装置。
9. 請求項１に記載の表示装置の製造方法であって、
   前記第２電極と短絡した前記第３電極を特定し、
   前記切断可能部を切断することで、前記第２電極と短絡した前記第３電極を前記配線から絶縁する
   製造方法。

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