KR20140044566A - 박막 트랜지스터 기판, 박막 트랜지스터 기판 리페어 방법, 유기 발광 표시 장치 및 유기 발광 표시 장치 리페어 방법 - Google Patents

박막 트랜지스터 기판, 박막 트랜지스터 기판 리페어 방법, 유기 발광 표시 장치 및 유기 발광 표시 장치 리페어 방법 Download PDF

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Abstract

전기적 특성을 향상하도록 본 발명은 기판, 상기 기판 상에 형성되고, 활성층, 상기 활성층과 절연된 게이트 전극, 상기 게이트 전극과 이격되고 상기 활성층과 연결된 소스 전극 및 드레인 전극을 구비하는 박막 트랜지스터, 상기 기판 상에 형성되고 제1 캐패시터 전극 및 제2 캐패시터 전극을 구비하는 캐패시터, 상기 제1 캐패시터 전극에 전압을 인가하도록 상기 제1 캐패시터 전극과 연결된 제1 배선, 상기 제2 캐패시터 전극에 전압을 인가하도록 상기 제2 캐패시터 전극과 연결된 제2 배선, 상기 제1 캐패시터 전극 및 제2 캐패시터 전극과 이격된 제1 도전 패턴층, 상기 제1 도전 패턴층과 이격되고 상기 제1 도전 패턴층과 중첩되도록 형성된 제2 도전 패턴층, 상기 제1 도전 패턴층과 연결되고 상기 제2 도전 패턴층과 이격되고 상기 제2 배선과 적어도 일 영역에서 중첩되는 제1 도선 패턴 및 상기 제2 도전 패턴층과 연결되고 상기 제1 도전 패턴층 및 상기 제1 도선 패턴과 이격되고 상기 제1 배선과 적어도 일 영역에서 중첩되는 제2 도전 패턴을 구비하는 박막 트랜지스터 기판을 제공한다.

Description

박막 트랜지스터 기판, 박막 트랜지스터 기판 리페어 방법, 유기 발광 표시 장치 및 유기 발광 표시 장치 리페어 방법{Thin film transistor substrate, method for repairing the same, organic light emitting display apparatus and method for repairing the same}
본 발명은 박막 트랜지스터 기판, 박막 트랜지스터 기판 리페어 방법, 유기 발광 표시 장치 및 유기 발광 표시 장치 리페어 방법에 관한 것으로 더 상세하게는 전기적 특성을 향상하는 박막 트랜지스터 기판, 박막 트랜지스터 기판 리페어 방법, 유기 발광 표시 장치 및 유기 발광 표시 장치 리페어 방법에 관한 것이다.
근래에 표시 장치는 휴대가 가능한 박형의 평판 표시 장치로 대체되는 추세이다. 평판 표시 장치 중에서도 유기 발광 표시 장치는 자발광형 표시 장치로서 시야각이 넓고 콘트라스트가 우수할 뿐만 아니라 응답속도가 빠르다는 장점을 가져서 차세대 디스플레이 장치로 주목 받고 있다.
유기 발광 표시 장치는 중간층, 제1 전극 및 제2 전극을 구비한다. 중간층은 유기 발광층을 구비하고, 제1 전극 및 제2 전극에 전압을 가하면 유기 발광층에서 가시광선을 발생하게 된다.
또한 유기 발광 표시 장치는 하나 이상의 박막 트랜지스터를 구비하는 박막트랜지스터 기판을 이용하여 제조할 수 있다. 이러한 박막 트랜지스터 기판은 박막 트랜지스터 외에 다양한 전기적 특성 구현을 위하여 하나 이상의 캐패시터를 구비한다.
그러나 이러한 캐패시터에 파티클 기타 이물이 유입되는 경우 캐패시터에 쇼트 불량이 발생하고, 이로 인하여 박막 트랜지스터 기판의 전기적 특성이 저하된다. 결과적으로 유기 발광 표시 장치의 전기적 특성을 향상하는데 한계가 있다.
본 발명은 전기적 특성을 용이하게 향상하는 박막 트랜지스터 기판, 박막 트랜지스터 기판 리페어 방법, 유기 발광 표시 장치 및 유기 발광 표시 장치 리페어 방법을 제공할 수 있다.
본 발명은 기판, 상기 기판 상에 형성되고, 활성층, 상기 활성층과 절연된 게이트 전극, 상기 게이트 전극과 이격되고 상기 활성층과 연결된 소스 전극 및 드레인 전극을 구비하는 박막 트랜지스터, 상기 기판 상에 형성되고 제1 캐패시터 전극 및 제2 캐패시터 전극을 구비하는 캐패시터, 상기 제1 캐패시터 전극에 전압을 인가하도록 상기 제1 캐패시터 전극과 연결된 제1 배선, 상기 제2 캐패시터 전극에 전압을 인가하도록 상기 제2 캐패시터 전극과 연결된 제2 배선, 상기 제1 캐패시터 전극 및 제2 캐패시터 전극과 이격된 제1 도전 패턴층, 상기 제1 도전 패턴층과 이격되고 상기 제1 도전 패턴층과 중첩되도록 형성된 제2 도전 패턴층, 상기 제1 도전 패턴층과 연결되고 상기 제2 도전 패턴층과 이격되고 상기 제2 배선과 적어도 일 영역에서 중첩되는 제1 도선 패턴 및 상기 제2 도전 패턴층과 연결되고 상기 제1 도전 패턴층 및 상기 제1 도선 패턴과 이격되고 상기 제1 배선과 적어도 일 영역에서 중첩되는 제2 도전 패턴을 구비하는 박막 트랜지스터 기판을 개시한다.
본 발명에 있어서 상기 제1 도전 패턴층은 상기 제1 캐패시터 전극과 동일한 층에 상기 제1 캐패시터 전극과 동일한 재료로 형성될 수 있다.
본 발명에 있어서 상기 제2 도전 패턴층은 상기 제2 캐패시터 전극과 동일한 층에 상기 제2 캐패시터 전극과 동일한 재료로 형성될 수 있다.
본 발명에 있어서 상기 제1 도전 패턴층은 상기 게이트 전극과 동일한 층에 상기 게이트 전극과 동일한 재료로 형성될 수 있다.
본 발명에 있어서 상기 제2 도전 패턴층은 상기 소스 전극 또는 드레인 전극과 동일한 층에 상기 소스 전극 또는 드레인 전극과 동일한 재료로 형성될 수 있다.
본 발명에 있어서 상기 제1 캐패시터 전극과 상기 제2 캐패시터 전극 사이에 파티클 기타 이물이 배치되어 상기 캐패시터에 쇼트 불량이 발생한 경우, 상기 캐패시터로의 전압 인가를 차단하고, 상기 제1 도전 패턴층 및 상기 제2 도전 패턴층이 상기 캐패시터의 기능을 대신하여 리페어 캐패시터를 형성할 수 있다.
본 발명에 있어서 상기 제1 배선의 영역 중 상기 제2 도선 패턴과 중첩되는 영역보다 상기 제1 캐패시터 전극과 가까운 영역에 제1 절단부가 형성되고, 상기 제2 배선의 영역 중 상기 제1 도선 패턴과 중첩되는 영역보다 상기 제2 캐패시터 전극과 가까운 영역에 제2 절단부가 형성될 수 있다.
본 발명에 있어서 상기 제1 도선 패턴과 상기 제2 배선이 중첩되는 영역에 상기 제1 도선 패턴과 상기 제2 배선을 연결하도록 형성된 제1 웰딩부 및 상기 제2 도선 패턴과 상기 제1 배선이 중첩되는 영역에 상기 제2 도선 패턴과 상기 제1 배선을 연결하도록 형성된 제2 웰딩부를 포함할 수 있다.
본 발명에 있어서 상기 제1 도전 패턴층 또는 상기 제2 도전 패턴층은 상기 캐패시터에 쇼트 불량이 발생하지 않은 경우 더미 패턴의 기능을 수행할 수 있다.
본 발명의 다른 측면에 따르면 기판, 상기 기판 상에 형성되는 박막 트랜지스터, 상기 기판 상에 형성되고 제1 캐패시터 전극 및 제2 캐패시터 전극을 구비하는 캐패시터, 상기 제1 캐패시터 전극 및 제2 캐패시터 전극과 이격된 제1 도전 패턴층, 상기 제1 도전 패턴층과 이격되고 상기 제1 도전 패턴층과 중첩되도록 형성된 제2 도전 패턴층, 상기 제1 도전 패턴층과 연결되고 상기 제2 도전 패턴층과 이격되는 제1 도선 패턴 및 상기 제2 도전 패턴층과 연결되고 상기 제1 도전 패턴층 및 상기 제1 도선 패턴과 이격되는 제2 도전 패턴을 구비하는 박막 트랜지스터 기판 리페어 방법에 관한 것으로서, 상기 제1 캐패시터 전극과 상기 제2 캐패시터 전극 사이에 파티클 기타 이물이 배치되어 상기 캐패시터에 쇼트 불량이 발생한 경우, 상기 캐패시터로의 전압 인가를 차단하고, 상기 제1 도전 패턴층 및 상기 제2 도전 패턴층이 상기 캐패시터의 기능을 대신하도록 상기 제1 도전 패턴층 및 상기 제2 도전 패턴층을 리페어 캐패시터로 이용하는 박막 트랜지스터 기판 리페어 방법을 개시한다.
본 발명에 있어서 상기 캐패시터로의 전압 인가를 차단하는 단계는, 상기 제1 캐패시터 전극으로 전압을 인가하도록 형성된 제1 배선의 영역 중 상기 제2 도선 패턴과 중첩되는 영역보다 상기 제1 캐패시터 전극과 가까운 영역을 절단 부재를 이용하여 절단하여 제1 절단부를 형성하고, 상기 제2 캐패시터 전극으로 전압을 인가하도록 형성된 제2 배선의 영역 중 상기 제1 도선 패턴과 중첩되는 영역보다 상기 제2 캐패시터 전극과 가까운 영역을 절단 부재를 이용하여 절단하여 제2 절단부를 형성하는 단계를 포함할 수 있다.
본 발명에 있어서 상기 제1 도선 패턴과 상기 제2 배선이 중첩되는 영역에 상기 제1 도선 패턴과 상기 제2 배선을 연결하도록 에너지를 조사하여 제1 웰딩부를 형성하는 단계 및 상기 제2 도선 패턴과 상기 제1 배선이 중첩되는 영역에 상기 제2 도선 패턴과 상기 제1 배선을 연결하도록 에너지를 조사하여 제2 웰딩부를 형성하는 단계를 포함할 수 있다.
본 발명의 또 다른 측면에 따르면 기판, 상기 기판 상에 형성되고 제1 전극, 제2 전극 및 상기 제1 전극과 제2 전극 사이에 배치되고 적어도 유기 발광층을 구비하는 중간층을 포함하는 유기 발광 소자, 상기 기판 상에 형성되고 제1 캐패시터 전극 및 제2 캐패시터 전극을 구비하는 캐패시터, 상기 제1 캐패시터 전극에 전압을 인가하도록 상기 제1 캐패시터 전극과 연결된 제1 배선, 상기 제2 캐패시터 전극에 전압을 인가하도록 상기 제2 캐패시터 전극과 연결된 제2 배선, 상기 제1 캐패시터 전극 및 제2 캐패시터 전극과 이격된 제1 도전 패턴층, 상기 제1 도전 패턴층과 이격되고 상기 제1 도전 패턴층과 중첩되도록 형성된 제2 도전 패턴층, 상기 제1 도전 패턴층과 연결되고 상기 제2 도전 패턴층과 이격되고 상기 제2 배선과 적어도 일 영역에서 중첩되는 제1 도선 패턴 및 상기 제2 도전 패턴층과 연결되고 상기 제1 도전 패턴층 및 상기 제1 도선 패턴과 이격되고 상기 제1 배선과 적어도 일 영역에서 중첩되는 제2 도전 패턴을 구비하는 유기 발광 표시 장치를 개시한다.
본 발명에 있어서 상기 제1 도전 패턴층은 상기 제1 캐패시터 전극과 동일한 층에 상기 제1 캐패시터 전극과 동일한 재료로 형성될 수 있다.
본 발명에 있어서 상기 제2 도전 패턴층은 상기 제2 캐패시터 전극과 동일한 층에 상기 제2 캐패시터 전극과 동일한 재료로 형성될 수 있다.
본 발명에 있어서 상기 기판 상에 형성된 활성층, 상기 활성층과 절연된 게이트 전극, 상기 게이트 전극과 이격되고 상기 활성층과 연결된 소스 전극 및 드레인 전극을 구비하는 박막 트랜지스터를 더 포함하고, 상기 제1 도전 패턴층은 상기 게이트 전극과 동일한 층에 상기 게이트 전극과 동일한 재료로 형성될 수 있다.
본 발명에 있어서 상기 기판 상에 형성된 활성층, 상기 활성층과 절연된 게이트 전극, 상기 게이트 전극과 이격되고 상기 활성층과 연결된 소스 전극 및 드레인 전극을 구비하는 박막 트랜지스터를 더 포함하고, 상기 제2 도전 패턴층은 상기 소스 전극 또는 드레인 전극과 동일한 층에 상기 소스 전극 또는 드레인 전극과 동일한 재료로 형성될 수 있다.
본 발명에 있어서 상기 제1 캐패시터 전극과 상기 제2 캐패시터 전극 사이에 파티클 기타 이물이 배치되어 상기 캐패시터에 쇼트 불량이 발생한 경우, 상기 캐패시터로의 전압 인가를 차단하고, 상기 제1 도전 패턴층 및 상기 제2 도전 패턴층이 상기 캐패시터의 기능을 대신하여 리페어 캐패시터를 형성할 수 있다.
본 발명에 있어서 상기 제1 배선의 영역 중 상기 제2 도선 패턴과 중첩되는 영역보다 상기 제1 캐패시터 전극과 가까운 영역에 제1 절단부가 형성되고, 상기 제2 배선의 영역 중 상기 제1 도선 패턴과 중첩되는 영역보다 상기 제2 캐패시터 전극과 가까운 영역에 제2 절단부가 형성될 수 있다.
본 발명에 있어서 상기 제1 도선 패턴과 상기 제2 배선이 중첩되는 영역에 상기 제1 도선 패턴과 상기 제2 배선을 연결하도록 형성된 제1 웰딩부 및 상기 제2 도선 패턴과 상기 제1 배선이 중첩되는 영역에 상기 제2 도선 패턴과 상기 제1 배선을 연결하도록 형성된 제2 웰딩부를 포함할 수 있다.
본 발명에 있어서 상기 캐패시터는 상기 유기 발광 표시 장치의 화상이 구현되는 표시 영역 또는 상기 표시 영역 주변의 회로 영역에 배치된 것을 특징으로 할 수 있다.
본 발명의 또 다른 측면에 따르면 기판, 상기 기판 상에 형성되고 제1 전극, 제2 전극 및 상기 제1 전극과 제2 전극 사이에 배치되고 적어도 유기 발광층을 구비하는 중간층을 포함하는 유기 발광 소자, 상기 기판 상에 형성되고 제1 캐패시터 전극 및 제2 캐패시터 전극을 구비하는 캐패시터, 상기 제1 캐패시터 전극 및 제2 캐패시터 전극과 이격된 제1 도전 패턴층, 상기 제1 도전 패턴층과 이격되고 상기 제1 도전 패턴층과 중첩되도록 형성된 제2 도전 패턴층, 상기 제1 도전 패턴층과 연결되고 상기 제2 도전 패턴층과 이격되는 제1 도선 패턴 및 상기 제2 도전 패턴층과 연결되고 상기 제1 도전 패턴층 및 상기 제1 도선 패턴과 이격되는 제2 도전 패턴을 구비하는 유기 발광 표시 장치 리페어 방법에 관한 것으로서, 상기 제1 캐패시터 전극과 상기 제2 캐패시터 전극 사이에 파티클 기타 이물이 배치되어 상기 캐패시터에 쇼트 불량이 발생한 경우, 상기 캐패시터로의 전압 인가를 차단하고, 상기 제1 도전 패턴층 및 상기 제2 도전 패턴층이 상기 캐패시터의 기능을 대신하도록 상기 제1 도전 패턴층 및 상기 제2 도전 패턴층을 리페어 캐패시터로 이용하는 유기 발광 표시 장치 리페어 방법을 개시한다.
본 발명에 있어서 상기 캐패시터로의 전압 인가를 차단하는 단계는, 상기 제1 캐패시터 전극으로 전압을 인가하도록 형성된 제1 배선의 영역 중 상기 제2 도선 패턴과 중첩되는 영역보다 상기 제1 캐패시터 전극과 가까운 영역을 절단 부재를 이용하여 절단하여 제1 절단부를 형성하고, 상기 제2 캐패시터 전극으로 전압을 인가하도록 형성된 제2 배선의 영역 중 상기 제1 도선 패턴과 중첩되는 영역보다 상기 제2 캐패시터 전극과 가까운 영역을 절단 부재를 이용하여 절단하여 제2 절단부를 형성하는 단계를 포함할 수 있다.
본 발명에 있어서 상기 제1 도선 패턴과 상기 제2 배선이 중첩되는 영역에 상기 제1 도선 패턴과 상기 제2 배선을 연결하도록 에너지를 조사하여 제1 웰딩부를 형성하는 단계 및 상기 제2 도선 패턴과 상기 제1 배선이 중첩되는 영역에 상기 제2 도선 패턴과 상기 제1 배선을 연결하도록 에너지를 조사하여 제2 웰딩부를 형성하는 단계를 포함할 수 있다.
본 발명에 관한 박막 트랜지스터 기판, 박막 트랜지스터 기판 리페어 방법, 유기 발광 표시 장치 및 유기 발광 표시 장치 리페어 방법은 전기적 특성을 용이하게 향상할 수 있다.
도 1은 본 발명의 일 실시예에 관한 박막 트랜지스터 기판을 도시한 개략적인 단면도이다.
도 2는 도 1의 A 영역을 도 1의 상부에서 본 평면도이다.
도 3은 도 1 및 도 2의 캐패시터에 쇼트 불량이 발생한 것으로 도시하는 도면이다.
도 4는 도 3의 Ⅳ-Ⅳ선을 따라 절취한 단면도이다.
도 5 및 도 6은 도 3의 박막 트랜지스터 기판을 리페어 하는 방법을 순차적으로 도시한 도면들이다.
도 7은 도 6의 Ⅶ-Ⅶ선을 따라 절취한 단면도이다.
도 8 내지 도 10은 도 1의 박막 트랜지스터 기판에 쇼트 불량이 발생한 후 이를 리페어 하는 방법을 순차적으로 도시한 개략적인 회로도들이다.
도 11은 본 발명의 일 실시예에 관한 유기 발광 표시 장치를 도시한 개략적인 단면도이다.
도 12는 도 11의 A 영역을 도 11의 상부에서 본 평면도이다.
도 13은 도 11의 유기 발광 표시 장치를 리페어 하는 방법을 도시한 평면도이다.
본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다. 또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 때, 이는 다른 부분 "바로 상에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서 전체에서, "~상에"라 함은 대상 부분의 위 또는 아래에 위치함을 의미하는 것이며, 반드시 중력 방향을 기준으로 상 측에 위치하는 것을 의미하는 것은 아니다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다
도 1은 본 발명의 일 실시예에 관한 박막 트랜지스터 기판을 도시한 개략적인 단면도이고, 도 2는 도 1의 A 영역을 도 1의 상부에서 본 평면도이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시예에 관한 박막 트랜지스터 기판(100)은 기판(101), 박막 트랜지스터(TFT), 캐패시터(110), 제1 배선(115a), 제2 배선(117a), 제1 도전 패턴층(125), 제2 도전 패턴층(127), 제1 도선 패턴(125a) 및 제2 도선 패턴(127a)을 포함한다.
박막 트랜지스터(TFT)는 활성층(103), 게이트 전극(105), 소스 전극(107) 및 드레인 전극(108)을 포함하고, 캐패시터(110)는 제1 캐패시터 전극(115) 및 제2 캐패시터 전극(117)을 구비한다.
본 실시예에서는 하나의 박막 트랜지스터(TFT) 및 캐패시터(110)가 도시되어 있으나 이는 설명의 편의를 위한 것으로서 복수의 박막 트랜지스터(TFT) 및 캐패시터(110)를 구비할 수 있음은 물론이다. 이와 마찬가지로 하나씩만 도시된 제1 도전 패턴층(125) 및 제2 도전 패턴층(127)도 복수 개로 구비될 수 있음은 물론이다.
각 부재에 대하여 구체적으로 설명하기로 한다.
기판(101)은 SiO2를 주성분으로 하는 투명한 유리 재질로 이루어질 수 있다. 기판(101)은 반드시 이에 한정되는 것은 아니며 투명한 플라스틱 재질로 형성할 수도 있다. 이 때 기판(101)을 형성하는 플라스틱 재질은 다양한 유기물들 중 선택된 하나 이상일 수 있다.
버퍼층(102)이 기판(101)상에 형성된다. 버퍼층(102)은 기판(101)을 통한 불순 원소의 침투를 방지하며 기판(101)상부에 평탄한 면을 제공하는 것으로서, 이러한 역할을 수행할 수 있는 다양한 물질로 형성될 수 있다. 버퍼층(102)은 본 발명의 필수 구성 요소는 아니므로 생략할 수도 있다.
활성층(103)이 기판(101)의 버퍼층(102)상에 형성된다. 활성층(103)은 다양한 반도체 물질을 함유하는데, 구체적인 예로서 실리콘 계열의 무기 반도체 물질, 유기 반도체 물질 또는 산화물 반도체 물질을 함유할 수 있다.
활성층(103)상에 게이트 절연막(104)이 형성된다. 게이트 절연막(104)을 통하여 활성층(103)은 게이트 전극(105)과 절연된다.
게이트 전극(105)은 게이트 절연막(104)상에 형성되고, 활성층(103)과 중첩되도록 배치된다. 게이트 전극(105)은 Au, Ag, Cu, Ni, Pt, Pd, Al, Mo를 함유할 수 있고, Al:Nd, Mo:W 합금 등과 같은 합금을 포함할 수 있으나 이에 한정되지 않고 인접한 층과의 밀착성, 평탄성, 전기 저항 및 가공성 등을 고려하여 다양한 재질로 형성할 수 있다.
캐패시터(110)의 제1 캐패시터 전극(115)이 게이트 절연막(104)에 형성된다. 제1 캐패시터 전극(115)은 게이트 전극(105)과 동일한 재질로 형성될 수 있고, 게이트 전극(105)과 동시에 패터닝될 수 있다. 제1 캐패시터 전극(115)에 전압을 인가하도록 제1 캐패시터 전극(115)에 연결되도록 제1 배선(115a)이 배치된다. 이에 대한 구체적인 내용은 후술한다.
제1 도전 패턴층(125)은 게이트 절연막(104)상에 형성된다. 제1 도전 패턴층(125)은 제1 캐패시터 전극(115)과 이격되도록 배치된다. 제1 도전 패턴층(125)은 게이트 전극(105)과 동일한 재질로 형성될 수 있고, 게이트 전극(105)과 동시에 패터닝될 수 있다.
제1 도전 패턴층(125)에 연결되도록 제1 도선 패턴(125a)이 배치된다. 이에 대한 구체적인 내용은 후술한다.
층간 절연막(106)이 게이트 전극(105), 제1 캐패시터 전극(115) 및 제1 도전 패턴층(125)상에 형성된다. 또한, 층간 절연막(106)은 제1 배선(115a) 및 제1 도선 패턴(125a)상에도 형성된다.
소스 전극(107) 및 드레인 전극(108)이 층간 절연막(106)에 형성된다. 소스 전극(107) 및 드레인 전극(108)은 게이트 전극(105)과 이격되고 활성층(103)과 연결되도록 형성된다.
캐패시터(110)의 제2 캐패시터 전극(117)이 층간 절연막(106)상에 형성된다. 제2 캐패시터 전극(117)은 소스 전극(107) 또는 드레인 전극(108)과 동일한 재질로 형성될 수 있고, 소스 전극(107) 또는 드레인 전극(108)과 동시에 패터닝될 수 있다. 제2 캐패시터 전극(117)에 전압을 인가하도록 제2 캐패시터 전극(117)에 연결되도록 제2 배선(117a)이 배치된다. 이에 대한 구체적인 내용은 후술한다.
제2 도전 패턴층(127)이 층간 절연막(106)상에 제1 도전 패턴층(125)과 중첩되도록 형성된다. 제2 도전 패턴층(127)은 제2 캐패시터 전극(117)과 이격되도록 배치된다. 제2 도전 패턴층(127)은 소스 전극(107) 또는 드레인 전극(108)과 동일한 재질로 형성될 수 있고, 소스 전극(107) 또는 드레인 전극(108)과 동시에 패터닝될 수 있다.
제2 도전 패턴층(127)에 연결되도록 제2 도선 패턴(127a)이 배치된다. 이에 대한 구체적인 내용은 후술한다.
도 2를 참조하면서, 캐패시터(110), 제1 도전 패턴층(125) 및 제2 도전 패턴층(127)에 관하여 더 구체적으로 설명하기로 한다. 도 2는 도 1의 A 영역을 도 1의 상부에서 본 평면도이다.
캐패시터(110)는 다양한 위치에 배치될 수 있다. 즉, 박막 트랜지스터 기판(100)의 박막 트랜지스터(TFT)에 인접하도록 배치될 수 있고, 특히 박막 트랜지스터(TFT)에 전기적으로 연결될 수도 있다. 또한, 본 발명은 이에 한정되지 않고 캐패시터(110)가 박막 트랜지스터(TFT)와 멀리 떨어지도록 배치될 수도 있다.
도 2를 참고하면, 캐패시터(110)의 제1 캐패시터 전극(115)과 제2 캐패시터 전극(117)은 서로 중첩되고 이격되도록 배치된다. 제1 캐패시터 전극(115)은 제1 배선(115a)에 연결되어 제1 배선(115a)을 통하여 전압을 인가 받는다. 제2 캐패시터 전극(117)은 제2 배선(117a)에 연결되어 제2 배선(117a)을 통하여 전압을 인가 받는다. 즉, 제1 배선(115a) 및 제2 배선(117a)을 통하여 전압이 인가되면, 제1 캐패시터 전극(115) 및 제2 캐패시터 전극(117) 사이에 전하가 저장된다.
제1 도전 패턴층(125)과 제2 도전 패턴층(127)은 서로 이격되고 서로 중첩되도록 배치된다. 또한, 제1 도선 패턴(125a)은 제1 도전 패턴층(125)에 연결되고, 제2 도선 패턴(127a)은 제2 도전 패턴층(127)에 연결된다.
제1 도선 패턴(125a)은 제1 배선(115a) 및 제2 배선(117a)과 이격되고, 적어도 제2 배선(117a)과 중첩되도록 형성된다.
제2 도선 패턴(127a)은 제1 배선(115a) 및 제2 배선(117a)과 이격되고, 적어도 제1 배선(115a)과 중첩되도록 형성된다.
즉, 제1 도전 패턴층(125), 제2 도전 패턴층(127), 제1 도선 패턴(125a) 및 제2 도선 패턴(127a)은 전압을 인가 받을 수 없는 상태, 즉 플로팅된 상태이다. 특히, 제1 도전 패턴층(125) 및 제2 도전 패턴층(127)은 캐패시터(110)와 전기적으로 완전히 플로팅된 상태이다.
그러므로, 박막 트랜지스터 기판(100)이 정상적으로 작동 시, 특히 캐패시터(110)에 아무 불량이 발생하지 않는 상태에서는 제1 도전 패턴층(125), 제2 도전 패턴층(127), 제1 도선 패턴(125a) 및 제2 도선 패턴(127a)은 전기적인 기능을 수행하지 않고 더미 패턴의 기능을 한다. 예를들면 제1 도전 패턴층(125), 제2 도전 패턴층(127), 제1 도선 패턴(125a) 및 제2 도선 패턴(127a)은 박막 트랜지스터 기판(100)에 구비되는 다양한 박막의 패터닝 시 패터닝 특성을 측정하는 측정 패턴, 특히 에치(etch)특성 패턴으로 사용될 수 있다.
그러나, 박막 트랜지스터 기판(100)에 불량, 특히 캐패시터(110)에 불량이 발생할 경우 제1 도전 패턴층(125), 제2 도전 패턴층(127), 제1 도선 패턴(125a) 및 제2 도선 패턴(127a)은 이러한 불량을 리페어하는 데 사용될 수 있다.
이러한 리페어 공정에 대하여 구체적으로 설명하기로 한다.
도 3은 도 1 및 도 2의 캐패시터에 쇼트 불량이 발생한 것으로 도시하는 도면이고, 도 4는 도 3의 Ⅳ-Ⅳ선을 따라 절취한 단면도이다.
도 3 및 도 4를 참조하면, 박막 트랜지스터 기판(100)의 캐패시터(110)에 불량, 구체적으로 쇼트 불량이 발생한 것이 도시되어 있다. 쇼트 불량은 다양한 원인으로 발생하는데, 예를들면 캐패시터(110)의 제1 캐패시터 전극(115)과 제2 캐패시터 전극(117)사이에 파티클(P)이 삽입되어 쇼트 불량이 발생할 수 있다. 이러한 파티클(P)은 외부에서 유입되거나, 박막 트랜지스터 기판(100)의 제조 중 각 부재, 예를들면 제1 캐패시터 전극(115) 또는 제2 캐패시터 전극(117)의 패터닝 시 잔존하는 물질로부터 유입될 수 있다.
캐패시터(110)에 이러한 쇼트 불량이 발생하면, 캐패시터(110)는 더 이상 그 기능을 수행할 수 없으므로 캐패시터(110)의 불량으로 인하여 박막 트랜지스터 기판(100)의 전기적 특성이 저하되거나 전기적으로 오작동하게 된다.
박막 트랜지스터 기판(100)의 전기적 특성이 저하되거나 전기적으로 오작동을 방지하도록, 제1 도전 패턴층(125), 제2 도전 패턴층(127), 제1 도선 패턴(125a) 및 제2 도선 패턴(127a)을 이용한다.
도 5 및 도 6은 도 3의 박막 트랜지스터 기판을 리페어 하는 방법을 순차적으로 도시한 도면들이다.
먼저, 도 5를 참조하면 절단 부재(미도시)를 이용하여 절단부(CL)을 형성한다.
절단부(CL)은 제1 절단부(CL1) 및 제2 절단부(CL2)를 구비한다. 절단 부재(미도시)를 이용하여 제2 배선(117a)에 제1 절단부(CL1)을 형성하고, 제1 배선(115a)에 제2 절단부(CL2)를 형성한다.
제1 절단부(CL1) 및 제2 절단부(CL2)를 통하여, 쇼트 불량이 발생한 제1 캐패시터 전극(115) 및 제2 캐패시터 전극(117)에 제1 배선(115a) 및 제2 배선(117a)을 통하여 전압이 인가되는 것이 차단된다.
구체적으로 제1 절단부(CL1)는 제2 배선(117a)의 영역 중 제1 도선 패턴(125a)과 중첩되는 영역보다 제2 캐패시터 전극(117)에 더 가깝게 형성된다.
또한, 제2 절단부(CL2)는 제1 배선(115a)의 영역 중 제2 도선 패턴(127a)과 중첩되는 영역보다 제1 캐패시터 전극(115)에 더 가깝게 형성된다.
그리고 나서, 도 6을 참조하면, 웰딩부(WL)를 이용하여 리페어 공정을 완료한다.
웰딩부(WL)는 레이저 조사 장치 기타 다양한 에너지 조사 장치를 이용하여 형성할 수 있다.
웰딩부(WL)는 제1 웰딩부(WL1) 및 제2 웰딩부(WL2)를 구비하고, 제1 웰딩부(WL1)는 제2 배선(117a)과 제1 도선 패턴(125a)이 중첩되는 위치에 형성되고, 제2 웰딩부(WL2)는 제1 배선(115a)과 제2 도선 패턴(127a)이 중첩되는 위치에 형성된다.
제1 웰딩부(WL1)를 통하여 제2 배선(117a)과 제1 도선 패턴(125a)이 전기적으로 연결되고, 제2 웰딩부(WL2)를 통하여 제1 배선(115a)과 제2 도선 패턴(127a)이 전기적으로 연결된다.
제1 웰딩부(WL1) 및 제2 웰딩부(WL2)에 대하여 도 7을 참조하면서 더 구체적으로 설명하기로 한다. 도 7은 도 6의 Ⅶ-Ⅶ선을 따라 절취한 단면도이다.
도 7을 참조하면, 제1 웰딩부(WL1)는 레이저 조사 장치등을 통하여 제2 배선(117a)상부에 에너지를 조사하여 용융되고, 이러한 용융된 성분이 층간 절연막(106)을 관통하여 제1 도선 패턴(125a)에 연결되어 형성된다. 결과적으로 제2 배선(117a)은 제1 도선 패턴(125a)을 통하여 제1 도전 패턴층(125)과 전기적으로 연결된다.
또한, 제2 웰딩부(WL2)는 레이저 조사 장치등을 통하여 제2 도선 패턴(127a)상부에 에너지를 조사하여 용융되고, 이러한 용융된 성분이 층간 절연막(106)을 관통하여 제1 배선(115a)에 연결되어 형성된다. 결과적으로 제1 배선(115a)은 제2 도선 패턴(127a)을 통하여 제2 도전 패턴층(127)과 전기적으로 연결된다.
그러므로 제1 배선(115a)으로부터 제2 웰딩부(WL2) 및 제2 도선 패턴(127a)을 통하여 제2 도전 패턴층(127)에 전압이 인가될 수 있고, 제2 배선(117a)으로부터 제1 웰딩부(WL1) 및 제1 도선 패턴(125a)을 통하여 제1 도전 패턴층(125)에 전압이 인가될 수 있다. 결과적으로 제1 도전 패턴층(125) 및 제2 도전 패턴층(127)사이에 전하가 저장될 수 있어 제1 도전 패턴층(125) 및 제2 도전 패턴층(127)는 리페어 캐패시터(120)를 구성한다.
즉, 정상적으로 작동하던 캐패시터(110)에 쇼트 불량이 발생한 경우 불량의 캐패시터(110)를 절단 공정 등을 통한 절단부(CL)형성으로 전기적으로 고립시킨 후에 레이저 조사 등과 같은 에너지 조사를 통한 웰딩부(WL)를 형성하여 리페어 캐패시터(120)를 형성하게 된다. 리페어 캐패시터(120)가 캐패시터(110)를 회로적으로 대신하므로 박막 트랜지스터 기판(100)의 전기적 특성이 저하되지 않는다. 보다 효율적인 리페어 캐패시터(120)구현을 위해서는 리페어 캐패시터(120)가 캐패시터(110)의 전기 용량(capacitance)이 유사하도록 제1 도전 패턴층(125) 및 제2 도전 패턴층(127)의 중첩 면적을 제1 캐패시터 전극(115) 및 제2 캐패시터 전극(117)의 중첩 면적과 유사하도록 하는 것이 바람직하다.
도 8 내지 10을 참조하면서, 상기의 리페어 공정을 간략하게 설명하기로 한다. 도 8 내지 도 10은 도 1의 박막 트랜지스터 기판에 쇼트 불량이 발생한 후 이를 리페어 하는 방법을 순차적으로 도시한 개략적인 회로도들이다.
도 8을 참조하면, 캐패시터(110)는 정상적으로 동작하고 있고, 제1 도전 패턴층(125), 제2 도전 패턴층(127), 제1 도선 패턴(125a) 및 제2 도선 패턴(127a)은 전기적으로 플로팅되어 있다. 즉 제1 도전 패턴층(125), 제2 도전 패턴층(127), 제1 도선 패턴(125a) 및 제2 도선 패턴(127a)은 전기적으로 고립된 더미 패턴의 기능을 하고 있다.
도 9를 참조하면 캐패시터(110)의 제1 캐패시터 전극(115) 및 제2 캐패시터 전극(117)사이에 파티클(P)이 발생하여 쇼트 불량이 발생한 것이 도시되어 있다. 이로 인하여 캐패시터(110)는 정상적 기능을 상실한다.
도 10을 참조하면, 정상적 기능을 상실한 캐패시터(110)에 인가되는 전압을 차단하도록 절단 부재를 이용하여 제1 배선(115a)에 제2 절단부(CL2)를 형성하고 제2 배선(117a)에 제1 절단부(CL1)를 형성한다. 그리고, 제1 웰딩부(WL1)를 형성하여 제1 도선 패턴(125a)와 제2 배선(117a)을 전기적으로 연결하고, 제2 웰딩부(WL2)를 형성하여 제2 도선 패턴(127a)와 제1 배선(115a)을 전기적으로 연결한다. 이를 통하여 제1 도선 패턴(125a) 및 제2 도선 패턴(127a)은 일종의 캐패시터 전극들의 기능을 수행하게 되어 리페어 캐패시터(120)를 구성한다.
최종적으로 불량이 발생한 캐패시터(110)의 기능을 리페어 캐패시터(120)가 대신하게 되어 박막 트랜지스터 기판(100)의 전기적 특성을 균일하게 유지할 수 있다.
도 11은 본 발명의 일 실시예에 관한 유기 발광 표시 장치를 도시한 개략적인 단면도이고, 도 12는 도 11의 A 영역을 도 11의 상부에서 본 평면도이고, 도 13은 도 11의 유기 발광 표시 장치를 리페어 하는 방법을 도시한 평면도이다.
설명의 편의를 위하여 전술한 실시예와 상이한 점을 중심으로 설명하고, 전술한 실시예와 중복된 구성에 대해서도 일부 설명을 생략한다.
도 11 및 도 12를 참조하면, 본 발명의 일 실시예에 관한 유기 발광 표시 장치(1000)은 기판(1101), 유기 발광 소자(1150), 박막 트랜지스터(TFT), 캐패시터(1110), 제1 배선(1115a), 제2 배선(1117a), 제1 도전 패턴층(1125), 제2 도전 패턴층(1127), 제1 도선 패턴(1125a) 및 제2 도선 패턴(1127a)을 포함한다.
유기 발광 소자(1150)는 제1 전극(1151), 중간층(1153) 및 제2 전극(1152)을 포함한다.
박막 트랜지스터(TFT)는 활성층(1103), 게이트 전극(1105), 소스 전극(1107) 및 드레인 전극(1108)을 포함하고, 캐패시터(1110)는 제1 캐패시터 전극(1115) 및 제2 캐패시터 전극(1117)을 구비한다.
각 부재에 대하여 구체적으로 설명하기로 한다.
버퍼층(1102)이 기판(1101)상에 형성된다. 버퍼층(1102)은 본 발명의 필수 구성 요소는 아니므로 생략할 수도 있다.
활성층(1103)이 기판(1101)의 버퍼층(1102)상에 형성되고, 활성층(1103)상에 게이트 절연막(1104)이 형성된다. 전술한 실시예와 마찬가지로 활성층(1103)은 다양한 재료, 즉 예를들면 무기 반도체, 유기 반도체 또는 산화물 반도체 등을 함유할 수 있다.
게이트 전극(1105)은 게이트 절연막(1104)상에 형성되고, 활성층(1103)과 중첩되도록 배치된다.
캐패시터(1110)의 제1 캐패시터 전극(1115)이 게이트 절연막(1104)에 형성된다. 제1 캐패시터 전극(1115)은 게이트 전극(1105)과 동일한 재질로 형성될 수 있고, 게이트 전극(1105)과 동시에 패터닝될 수 있다. 제1 캐패시터 전극(1115)에 전압을 인가하도록 제1 캐패시터 전극(1115)에 연결되도록 제1 배선(1115a)이 배치된다. 이에 대한 구체적인 내용은 후술한다.
제1 도전 패턴층(1125)은 게이트 절연막(1104)상에 형성된다. 제1 도전 패턴층(1125)은 제1 캐패시터 전극(1115)과 이격되도록 배치된다. 제1 도전 패턴층(1125)은 게이트 전극(1105)과 동일한 재질로 형성될 수 있고, 게이트 전극(1105)과 동시에 패터닝될 수 있다.
제1 도전 패턴층(1125)에 연결되도록 제1 도선 패턴(1125a)이 배치된다. 이에 대한 구체적인 내용은 후술한다.
층간 절연막(1106)이 게이트 전극(1105), 제1 캐패시터 전극(1115) 및 제1 도전 패턴층(1125)상에 형성된다. 또한, 층간 절연막(1106)은 제1 배선(1115a) 및 제1 도선 패턴(1125a)상에도 형성된다.
소스 전극(1107) 및 드레인 전극(1108)이 층간 절연막(1106)에 형성된다. 소스 전극(1107) 및 드레인 전극(1108)은 게이트 전극(1105)과 이격되고 활성층(1103)과 연결되도록 형성된다.
캐패시터(1110)의 제2 캐패시터 전극(1117)이 층간 절연막(1106)상에 형성된다. 제2 캐패시터 전극(1117)은 소스 전극(1107) 또는 드레인 전극(1108)과 동일한 재질로 형성될 수 있고, 소스 전극(1107) 또는 드레인 전극(1108)과 동시에 패터닝될 수 있다. 제2 캐패시터 전극(1117)에 전압을 인가하도록 제2 캐패시터 전극(1117)에 연결되도록 제2 배선(1117a)이 배치된다. 이에 대한 구체적인 내용은 후술한다.
제2 도전 패턴층(1127)이 층간 절연막(1106)상에 형성된다. 제2 도전 패턴층(1127)은 제2 캐패시터 전극(1117)과 이격되도록 배치된다. 제2 도전 패턴층(1127)은 소스 전극(1107) 또는 드레인 전극(1108)과 동일한 재질로 형성될 수 있고, 소스 전극(1107) 또는 드레인 전극(1108)과 동시에 패터닝될 수 있다.
제2 도전 패턴층(1127)에 연결되도록 제2 도선 패턴(1127a)이 배치된다. 이에 대한 구체적인 내용은 후술한다.
패시베이션막(1130)이 소스 전극(1107) 및 드레인 전극(1108)상부에 형성된다. 이 때 패시베이션막(1130)은 제2 캐패시터 전극(1117) 및 제2 도전 패턴층(1127)상에도 형성되는 것이 바람직하다.
제1 전극(1151)이 패시베이션막(1130)상에 형성된다. 패시베이션막(1130)은 드레인 전극(1108)의 전체를 덮지 않고 소정의 영역을 노출하도록 형성되고, 노출된 드레인 전극(1108)의 영역과 연결되도록 제1 전극(1151)이 형성된다.
제1 전극(1151)은 애노드 기능을 하고, 제2 전극(1152)은 캐소드 기능을 할 수 있는 데, 물론, 이러한 극성의 순서는 서로 반대로 되어도 무방하다.
제1 전극(1151)이 애노드 기능을 할 경우, 제1 전극(1151)은 일함수가 높은 ITO, IZO, ZnO, 또는 In2O3 등을 포함하여 구비될 수 있다. 또한 목적 및 설계 조건에 따라서 제1 전극(1151)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Yb 또는 Ca 등으로 형성된 반사막을 더 포함할 수 있다.
제1 전극(1151)상에 절연물을 이용하여 화소 정의막(1140)이 형성된다. 이 때 화소 정의막(1140)은 제1 전극(1151)의 적어도 상면을 일부를 노출하도록 형성되고, 노출된 제1 전극(1151)의 상면상에 중간층(1153)이 형성된다.
중간층(1153)은 가시 광선을 구현하도록 유기 발광층을 구비한다. 또한, 중간층(1153)은 유기 발광층 외에, 정공 주입층(HIL: Hole Injection Layer), 정공 수송층(HTL: Hole Transport Layer), 전자 수송층(ETL: Electron Transport Layer) 및 전자 주입층(EIL: Electron Injection Layer)중 어느 하나 이상을 선택적으로 구비할 수 있다.
중간층(1153)상에 제2 전극(1152)이 형성된다. 제2 전극(1152)이 캐소드 전극의 기능을 할 경우, 제2 전극(1152)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, 또는 Ca의 금속으로 형성될 수 있다. 또한 제2 전극(1152)이 광투과가 가능하도록 ITO, IZO, ZnO, 또는 In2O3 등을 포함할 수도 있다.
도시하지 않았으나, 제2 전극(1152)상에 봉지 부재가 형성될 수 있다. 봉지 부재(미도시)는 다양한 소재를 이용하여 형성할 수 있는데, 유리 소재의 기판을 이용할 수 있고, 또 다른 예로서 유기막과 무기막을 이용하여 형성할 수 있는데, 유기막과 무기막을 교대로 적층하여 형성하는 것도 가능하다.
도 12를 참조하면서, 캐패시터(1110), 제1 도전 패턴층(1125) 및 제2 도전 패턴층(1127)에 관하여 더 구체적으로 설명하기로 한다. 도 12는 도 11의 A 영역을 도 1의 상부에서 본 평면도이다.
캐패시터(1110)는 다양한 위치에 배치될 수 있다. 즉, 유기 발광 표시 장치(1000)의 박막 트랜지스터(TFT)에 인접하도록 배치될 수 있고, 특히 박막 트랜지스터(TFT)에 전기적으로 연결될 수도 있다.
또한, 본 발명은 이에 한정되지 않고 캐패시터(1110)가 박막 트랜지스터(TFT)와 멀리 떨어지도록 배치될 수도 있다. 구체적인 예로서, 캐패시터(1110)는 유기 발광 표시 장치(1000)의 화상이 구현되는 영역의 외곽에 배치된 회로 영역에 배치될 수 있다.
도 12를 참고하면, 캐패시터(1110)의 제1 캐패시터 전극(1115)과 제2 캐패시터 전극(1117)은 서로 중첩되고 이격되도록 배치된다. 제1 캐패시터 전극(1115)은 제1 배선(1115a)에 연결되어 제1 배선(1115a)을 통하여 전압을 인가 받는다. 제2 캐패시터 전극(1117)은 제2 배선(1117a)에 연결되어 제2 배선(1117a)을 통하여 전압을 인가 받는다. 즉, 제1 배선(1115a) 및 제2 배선(1117a)을 통하여 전압이 인가되면, 제1 캐패시터 전극(1115) 및 제1 캐패시터 전극(1117) 사이에 전하가 저장된다.
제1 도전 패턴층(1125)과 제2 도전 패턴층(1127)은 서로 이격되고 서로 중첩되도록 배치된다. 또한, 제1 도선 패턴(1125a)은 제1 도전 패턴층(1125)에 연결되고, 제2 도선 패턴(1127a)은 제2 도전 패턴층(1127)에 연결된다.
제1 도선 패턴(1125a)은 제1 배선(1115a) 및 제2 배선(1117a)과 이격되고, 적어도 제2 배선(1117a)과 중첩되도록 형성된다.
제2 도선 패턴(1127a)은 제1 배선(1115a) 및 제2 배선(1117a)과 이격되고, 적어도 제1 배선(1115a)과 중첩되도록 형성된다.
즉, 제1 도전 패턴층(1125), 제2 도전 패턴층(1127), 제1 도선 패턴(1125a) 및 제2 도선 패턴(1127a)은 전압을 인가 받을 수 없는 상태, 즉 플로팅된 상태이다. 특히, 제1 도전 패턴층(1125) 및 제2 도전 패턴층(1127)은 캐패시터(1110)와 전기적으로 완전히 플로팅된 상태이다.
그러므로, 유기 발광 표시 장치(1000)가 전체적으로 정상적으로 작동 시, 특히 캐패시터(1110)에 아무 불량이 발생하지 않는 상태에서는 제1 도전 패턴층(1125), 제2 도전 패턴층(1127), 제1 도선 패턴(1125a) 및 제2 도선 패턴(1127a)은 전기적인 기능을 수행하지 않고 더미 패턴의 기능을 한다. 예를들면 제1 도전 패턴층(1125), 제2 도전 패턴층(1127), 제1 도선 패턴(1125a) 및 제2 도선 패턴(1127a)은 유기 발광 표시 장치(1000)의 다양한 박막의 패터닝 시 패터닝 특성을 측정하는 측정 패턴, 특히 에치(etch)특성 패턴으로 사용될 수 있다.
그러나, 캐패시터(1110)에 불량이 발생할 경우 제1 도전 패턴층(1125), 제2 도전 패턴층(1127), 제1 도선 패턴(1125a) 및 제2 도선 패턴(1127a)은 이러한 불량을 리페어하는 데 사용될 수 있다.
이러한 리페어 공정에 대하여 구체적으로 설명하기로 한다.
도 13은 도 11의 유기 발광 표시 장치를 리페어 하는 방법을 도시한 평면도이다.
도 13을 참조하면, 캐패시터(1110)에 불량, 구체적으로 쇼트 불량이 발생하여 이를 리페어 하는 방법이 도시되어 있다.
캐패시터(1110)의 제1 캐패시터 전극(1115)과 제2 캐패시터 전극(1117)사이에 파티클(P)이 삽입되어 쇼트 불량이 발생한 것이 도시되어 있다.
절단 부재(미도시)를 이용하여 절단부(CL)을 형성한다. 절단부(CL)는 제1 절단부(CL1) 및 제2 절단부(CL2)를 구비한다. 절단 부재(미도시)를 이용하여 제2 배선(1117a)에 제1 절단부(CL1)을 형성하고, 제1 배선(1115a)에 제2 절단부(CL2)를 형성한다.
제1 절단부(CL1) 및 제2 절단부(CL2)를 통하여, 쇼트 불량이 발생한 제1 캐패시터 전극(1115) 및 제2 캐패시터 전극(1117)에 제1 배선(1115a) 및 제2 배선(1117a)을 통하여 전압이 인가되는 것이 차단된다.
구체적으로 제1 절단부(CL1)는 제2 배선(1117a)의 영역 중 제1 도선 패턴(1125a)과 중첩되는 영역보다 제2 캐패시터 전극(1117)에 더 가깝게 형성된다.
또한, 제2 절단부(CL2)는 제1 배선(1115a)의 영역 중 제2 도선 패턴(1127a)과 중첩되는 영역보다 제1 캐패시터 전극(1115)에 더 가깝게 형성된다.
레이저 조사 장치 기타 다양한 에너지 조사 장치를 이용하여 웰딩부(WL)를 형성한다.
웰딩부(WL)는 제1 웰딩부(WL1) 및 제2 웰딩부(WL2)를 구비하고, 제1 웰딩부(WL1)는 제2 배선(1117a)과 제1 도선 패턴(1125a)이 중첩되는 위치에 형성되고, 제2 웰딩부(WL2)는 제1 배선(1115a)과 제2 도선 패턴(1127a)이 중첩되는 위치에 형성된다.
제1 웰딩부(WL1)를 통하여 제2 배선(1117a)과 제1 도선 패턴(1125a)이 전기적으로 연결되고, 제2 웰딩부(WL2)를 통하여 제1 배선(1115a)과 제2 도선 패턴(1127a)이 전기적으로 연결된다.
구체적으로, 제1 웰딩부(WL1)는 레이저 조사 장치등을 통하여 제2 배선(1117a)상부에 에너지를 조사하여 용융되고, 이러한 용융된 성분이 층간 절연막(1106)을 관통하여 제1 도선 패턴(1125a)에 연결되어 형성된다. 결과적으로 제2 배선(1117a)은 제1 도선 패턴(1125a)을 통하여 제1 도전 패턴층(1125)과 전기적으로 연결된다.
또한, 제2 웰딩부(WL2)는 레이저 조사 장치등을 통하여 제2 도선 패턴(1127a)상부에 에너지를 조사하여 용융되고, 이러한 용융된 성분이 층간 절연막(1106)을 관통하여 제1 배선(1115)에 연결되어 형성된다. 결과적으로 제1 배선(1115a)은 제2 도선 패턴(1127a)을 통하여 제2 도전 패턴층(1127)과 전기적으로 연결된다.
그러므로 제1 배선(1115a)으로부터 제2 웰딩부(WL2) 및 제2 도선 패턴(1127a)을 통하여 제2 도전 패턴층(1127)에 전압이 인가될 수 있고, 제2 배선(1117a)으로부터 제1 웰딩부(WL1) 및 제1 도선 패턴(1125a)을 통하여 제1 도전 패턴층(1125)에 전압이 인가될 수 있다. 결과적으로 제1 도전 패턴층(1125) 및 제2 도전 패턴층(1127)사이에 전하가 저장될 수 있어 제1 도전 패턴층(1125) 및 제2 도전 패턴층(1127)는 리페어 캐패시터(1120)를 구성한다.
즉, 정상적으로 작동하던 캐패시터(1110)에 쇼트 불량이 발생한 경우 불량의 캐패시터(1110)를 절단 공정 등을 통한 절단부(CL)형성으로 전기적으로 고립시킨 후에 레이저 조사 등과 같은 에너지 조사를 통한 웰딩부(WL)를 형성하여 리페어 캐패시터(1120)를 형성하게 된다. 리페어 캐패시터(1120)가 캐패시터(1110)를 회로적으로 대신하므로 박막 트랜지스터 기판(1100)의 전기적 특성이 저하되지 않는다. 보다 효율적인 리페어 캐패시터(1120)구현을 위해서는 리페어 캐패시터(1120)가 캐패시터(1110)의 전기 용량(capacitance)이 유사하도록 제1 도전 패턴층(1125) 및 제2 도전 패턴층(1127)의 중첩 면적을 제1 캐패시터 전극(1115) 및 제2 캐패시터 전극(1117)의 중첩 면적과 유사하도록 하는 것이 바람직하다.
본 실시예의 유기 발광 표시 장치(1000)는 캐패시터(1110)에 쇼트 불량과 같은 불량이 발생한 경우에도 불량이 발생한 캐패시터(1110)의 기능을 리페어 캐패시터(1120)가 대신하게 되어 박막 트랜지스터 기판(1100)의 전기적 특성을 균일하게 유지할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100: 박막 트랜지스터 기판
101, 1101: 기판
110, 1110: 캐패시터
115, 1115: 제1 캐패시터 전극
117, 1117: 제2 캐패시터 전극
115a, 1115a: 제1 배선
117a, 1117a: 제2 배선
125, 1125: 제1 도전 패턴층
127, 1127: 제2 도전 패턴층
125a, 1125a: 제1 도선 패턴
127a, 1127a: 제2 도선 패턴
CL: 절단부
WL: 웰딩부
1000: 유기 발광 표시 장치
TFT: 박막 트랜지스터

Claims (26)

  1. 기판;
    상기 기판 상에 형성되고, 활성층, 상기 활성층과 절연된 게이트 전극, 상기 게이트 전극과 이격되고 상기 활성층과 연결된 소스 전극 및 드레인 전극을 구비하는 박막 트랜지스터;
    상기 기판 상에 형성되고 제1 캐패시터 전극 및 제2 캐패시터 전극을 구비하는 캐패시터;
    상기 제1 캐패시터 전극에 전압을 인가하도록 상기 제1 캐패시터 전극과 연결된 제1 배선;
    상기 제2 캐패시터 전극에 전압을 인가하도록 상기 제2 캐패시터 전극과 연결된 제2 배선;
    상기 제1 캐패시터 전극 및 제2 캐패시터 전극과 이격된 제1 도전 패턴층;
    상기 제1 도전 패턴층과 이격되고 상기 제1 도전 패턴층과 중첩되도록 형성된 제2 도전 패턴층;
    상기 제1 도전 패턴층과 연결되고 상기 제2 도전 패턴층과 이격되고 상기 제2 배선과 적어도 일 영역에서 중첩되는 제1 도선 패턴; 및
    상기 제2 도전 패턴층과 연결되고 상기 제1 도전 패턴층 및 상기 제1 도선 패턴과 이격되고 상기 제1 배선과 적어도 일 영역에서 중첩되는 제2 도전 패턴을 구비하는 박막 트랜지스터 기판.
  2. 제1 항에 있어서,
    상기 제1 도전 패턴층은 상기 제1 캐패시터 전극과 동일한 층에 상기 제1 캐패시터 전극과 동일한 재료로 형성되는 박막 트랜지스터 기판.
  3. 제1 항에 있어서,
    상기 제2 도전 패턴층은 상기 제2 캐패시터 전극과 동일한 층에 상기 제2 캐패시터 전극과 동일한 재료로 형성되는 박막 트랜지스터 기판.
  4. 제1 항에 있어서,
    상기 제1 도전 패턴층은 상기 게이트 전극과 동일한 층에 상기 게이트 전극과 동일한 재료로 형성되는 박막 트랜지스터 기판.
  5. 제1 항에 있어서,
    상기 제2 도전 패턴층은 상기 소스 전극 또는 드레인 전극과 동일한 층에 상기 소스 전극 또는 드레인 전극과 동일한 재료로 형성되는 박막 트랜지스터 기판.
  6. 제1 항에 있어서,
    상기 제1 캐패시터 전극과 상기 제2 캐패시터 전극 사이에 파티클 기타 이물이 배치되어 상기 캐패시터에 쇼트 불량이 발생한 경우,
    상기 캐패시터로의 전압 인가를 차단하고,
    상기 제1 도전 패턴층 및 상기 제2 도전 패턴층이 상기 캐패시터의 기능을 대신하여 리페어 캐패시터를 형성하는 박막 트랜지스터 기판.
  7. 제6 항에 있어서,
    상기 제1 배선의 영역 중 상기 제2 도선 패턴과 중첩되는 영역보다 상기 제1 캐패시터 전극과 가까운 영역에 제1 절단부가 형성되고,
    상기 제2 배선의 영역 중 상기 제1 도선 패턴과 중첩되는 영역보다 상기 제2 캐패시터 전극과 가까운 영역에 제2 절단부가 형성되는 박막 트랜지스터 기판.
  8. 제7 항에 있어서,
    상기 제1 도선 패턴과 상기 제2 배선이 중첩되는 영역에 상기 제1 도선 패턴과 상기 제2 배선을 연결하도록 형성된 제1 웰딩부; 및
    상기 제2 도선 패턴과 상기 제1 배선이 중첩되는 영역에 상기 제2 도선 패턴과 상기 제1 배선을 연결하도록 형성된 제2 웰딩부를 포함하는 박막 트랜지스터 기판.
  9. 제1 항에 있어서,
    상기 제1 도전 패턴층 또는 상기 제2 도전 패턴층은 상기 캐패시터에 쇼트 불량이 발생하지 않은 경우 더미 패턴의 기능을 수행하는 박막 트랜지스터 기판.
  10. 기판, 상기 기판 상에 형성되는 박막 트랜지스터, 상기 기판 상에 형성되고 제1 캐패시터 전극 및 제2 캐패시터 전극을 구비하는 캐패시터, 상기 제1 캐패시터 전극 및 제2 캐패시터 전극과 이격된 제1 도전 패턴층, 상기 제1 도전 패턴층과 이격되고 상기 제1 도전 패턴층과 중첩되도록 형성된 제2 도전 패턴층, 상기 제1 도전 패턴층과 연결되고 상기 제2 도전 패턴층과 이격되는 제1 도선 패턴 및 상기 제2 도전 패턴층과 연결되고 상기 제1 도전 패턴층 및 상기 제1 도선 패턴과 이격되는 제2 도전 패턴을 구비하는 박막 트랜지스터 기판 리페어 방법에 관한 것으로서,
    상기 제1 캐패시터 전극과 상기 제2 캐패시터 전극 사이에 파티클 기타 이물이 배치되어 상기 캐패시터에 쇼트 불량이 발생한 경우,
    상기 캐패시터로의 전압 인가를 차단하고,
    상기 제1 도전 패턴층 및 상기 제2 도전 패턴층이 상기 캐패시터의 기능을 대신하도록 상기 제1 도전 패턴층 및 상기 제2 도전 패턴층을 리페어 캐패시터로 이용하는 박막 트랜지스터 기판 리페어 방법.
  11. 제10 항에 있어서,
    상기 캐패시터로의 전압 인가를 차단하는 단계는,
    상기 제1 캐패시터 전극으로 전압을 인가하도록 형성된 제1 배선의 영역 중 상기 제2 도선 패턴과 중첩되는 영역보다 상기 제1 캐패시터 전극과 가까운 영역을 절단 부재를 이용하여 절단하여 제1 절단부를 형성하고,
    상기 제2 캐패시터 전극으로 전압을 인가하도록 형성된 제2 배선의 영역 중 상기 제1 도선 패턴과 중첩되는 영역보다 상기 제2 캐패시터 전극과 가까운 영역을 절단 부재를 이용하여 절단하여 제2 절단부를 형성하는 단계를 포함하는 박막 트랜지스터 기판 리페어 방법.
  12. 제11 항에 있어서,
    상기 제1 도선 패턴과 상기 제2 배선이 중첩되는 영역에 상기 제1 도선 패턴과 상기 제2 배선을 연결하도록 에너지를 조사하여 제1 웰딩부를 형성하는 단계; 및
    상기 제2 도선 패턴과 상기 제1 배선이 중첩되는 영역에 상기 제2 도선 패턴과 상기 제1 배선을 연결하도록 에너지를 조사하여 제2 웰딩부를 형성하는 단계를 포함하는 박막 트랜지스터 기판 리페어 방법.
  13. 기판;
    상기 기판 상에 형성되고 제1 전극, 제2 전극 및 상기 제1 전극과 제2 전극 사이에 배치되고 적어도 유기 발광층을 구비하는 중간층을 포함하는 유기 발광 소자;
    상기 기판 상에 형성되고 제1 캐패시터 전극 및 제2 캐패시터 전극을 구비하는 캐패시터;
    상기 제1 캐패시터 전극에 전압을 인가하도록 상기 제1 캐패시터 전극과 연결된 제1 배선;
    상기 제2 캐패시터 전극에 전압을 인가하도록 상기 제2 캐패시터 전극과 연결된 제2 배선;
    상기 제1 캐패시터 전극 및 제2 캐패시터 전극과 이격된 제1 도전 패턴층;
    상기 제1 도전 패턴층과 이격되고 상기 제1 도전 패턴층과 중첩되도록 형성된 제2 도전 패턴층;
    상기 제1 도전 패턴층과 연결되고 상기 제2 도전 패턴층과 이격되고 상기 제2 배선과 적어도 일 영역에서 중첩되는 제1 도선 패턴; 및
    상기 제2 도전 패턴층과 연결되고 상기 제1 도전 패턴층 및 상기 제1 도선 패턴과 이격되고 상기 제1 배선과 적어도 일 영역에서 중첩되는 제2 도전 패턴을 구비하는 유기 발광 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 도전 패턴층은 상기 제1 캐패시터 전극과 동일한 층에 상기 제1 캐패시터 전극과 동일한 재료로 형성되는 유기 발광 표시 장치.
  15. 제13 항에 있어서,
    상기 제2 도전 패턴층은 상기 제2 캐패시터 전극과 동일한 층에 상기 제2 캐패시터 전극과 동일한 재료로 형성되는 유기 발광 표시 장치.
  16. 제13 항에 있어서,
    상기 기판 상에 형성된 활성층, 상기 활성층과 절연된 게이트 전극, 상기 게이트 전극과 이격되고 상기 활성층과 연결된 소스 전극 및 드레인 전극을 구비하는 박막 트랜지스터를 더 포함하고,
    상기 제1 도전 패턴층은 상기 게이트 전극과 동일한 층에 상기 게이트 전극과 동일한 재료로 형성되는 유기 발광 표시 장치.
  17. 제13 항에 있어서,
    상기 기판 상에 형성된 활성층, 상기 활성층과 절연된 게이트 전극, 상기 게이트 전극과 이격되고 상기 활성층과 연결된 소스 전극 및 드레인 전극을 구비하는 박막 트랜지스터를 더 포함하고,
    상기 제2 도전 패턴층은 상기 소스 전극 또는 드레인 전극과 동일한 층에 상기 소스 전극 또는 드레인 전극과 동일한 재료로 형성되는 유기 발광 표시 장치.
  18. 제13 항에 있어서,
    상기 제1 캐패시터 전극과 상기 제2 캐패시터 전극 사이에 파티클 기타 이물이 배치되어 상기 캐패시터에 쇼트 불량이 발생한 경우,
    상기 캐패시터로의 전압 인가를 차단하고,
    상기 제1 도전 패턴층 및 상기 제2 도전 패턴층이 상기 캐패시터의 기능을 대신하여 리페어 캐패시터를 형성하는 유기 발광 표시 장치.
  19. 제18 항에 있어서,
    상기 제1 배선의 영역 중 상기 제2 도선 패턴과 중첩되는 영역보다 상기 제1 캐패시터 전극과 가까운 영역에 제1 절단부가 형성되고,
    상기 제2 배선의 영역 중 상기 제1 도선 패턴과 중첩되는 영역보다 상기 제2 캐패시터 전극과 가까운 영역에 제2 절단부가 형성되는 유기 발광 표시 장치.
  20. 제19 항에 있어서,
    상기 제1 도선 패턴과 상기 제2 배선이 중첩되는 영역에 상기 제1 도선 패턴과 상기 제2 배선을 연결하도록 형성된 제1 웰딩부; 및
    상기 제2 도선 패턴과 상기 제1 배선이 중첩되는 영역에 상기 제2 도선 패턴과 상기 제1 배선을 연결하도록 형성된 제2 웰딩부를 포함하는 유기 발광 표시 장치.
  21. 제13 항에 있어서,
    상기 캐패시터는 상기 유기 발광 표시 장치의 화상이 구현되는 표시 영역 또는 상기 표시 영역 주변의 회로 영역에 배치된 것을 특징으로 하는 유기 발광 표시 장치.
  22. 제13 항에 있어서,
    상기 캐패시터는 상기 유기 발광 표시 장치의 화상이 구현되는 표시 영역 또는 상기 표시 영역 주변의 회로 영역에 배치된 것을 특징으로 하는 유기 발광 표시 장치.
  23. 제13 항에 있어서,
    상기 제1 도전 패턴층 또는 상기 제2 도전 패턴층은 상기 캐패시터에 쇼트 불량이 발생하지 않은 경우 더미 패턴의 기능을 수행하는 유기 발광 표시 장치.
  24. 기판, 상기 기판 상에 형성되고 제1 전극, 제2 전극 및 상기 제1 전극과 제2 전극 사이에 배치되고 적어도 유기 발광층을 구비하는 중간층을 포함하는 유기 발광 소자, 상기 기판 상에 형성되고 제1 캐패시터 전극 및 제2 캐패시터 전극을 구비하는 캐패시터, 상기 제1 캐패시터 전극 및 제2 캐패시터 전극과 이격된 제1 도전 패턴층, 상기 제1 도전 패턴층과 이격되고 상기 제1 도전 패턴층과 중첩되도록 형성된 제2 도전 패턴층, 상기 제1 도전 패턴층과 연결되고 상기 제2 도전 패턴층과 이격되는 제1 도선 패턴 및 상기 제2 도전 패턴층과 연결되고 상기 제1 도전 패턴층 및 상기 제1 도선 패턴과 이격되는 제2 도전 패턴을 구비하는 유기 발광 표시 장치 리페어 방법에 관한 것으로서,
    상기 제1 캐패시터 전극과 상기 제2 캐패시터 전극 사이에 파티클 기타 이물이 배치되어 상기 캐패시터에 쇼트 불량이 발생한 경우,
    상기 캐패시터로의 전압 인가를 차단하고,
    상기 제1 도전 패턴층 및 상기 제2 도전 패턴층이 상기 캐패시터의 기능을 대신하도록 상기 제1 도전 패턴층 및 상기 제2 도전 패턴층을 리페어 캐패시터로 이용하는 유기 발광 표시 장치 리페어 방법.
  25. 제24 항에 있어서,
    상기 캐패시터로의 전압 인가를 차단하는 단계는,
    상기 제1 캐패시터 전극으로 전압을 인가하도록 형성된 제1 배선의 영역 중 상기 제2 도선 패턴과 중첩되는 영역보다 상기 제1 캐패시터 전극과 가까운 영역을 절단 부재를 이용하여 절단하여 제1 절단부를 형성하고,
    상기 제2 캐패시터 전극으로 전압을 인가하도록 형성된 제2 배선의 영역 중 상기 제1 도선 패턴과 중첩되는 영역보다 상기 제2 캐패시터 전극과 가까운 영역을 절단 부재를 이용하여 절단하여 제2 절단부를 형성하는 단계를 포함하는 유기 발광 표시 장치 리페어 방법.
  26. 제25 항에 있어서,
    상기 제1 도선 패턴과 상기 제2 배선이 중첩되는 영역에 상기 제1 도선 패턴과 상기 제2 배선을 연결하도록 에너지를 조사하여 제1 웰딩부를 형성하는 단계; 및
    상기 제2 도선 패턴과 상기 제1 배선이 중첩되는 영역에 상기 제2 도선 패턴과 상기 제1 배선을 연결하도록 에너지를 조사하여 제2 웰딩부를 형성하는 단계를 포함하는 유기 발광 표시 장치 리페어 방법.
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