CN113066845A - 一种阵列基板及其测试方法、制作方法及显示装置 - Google Patents

一种阵列基板及其测试方法、制作方法及显示装置 Download PDF

Info

Publication number
CN113066845A
CN113066845A CN202110316081.6A CN202110316081A CN113066845A CN 113066845 A CN113066845 A CN 113066845A CN 202110316081 A CN202110316081 A CN 202110316081A CN 113066845 A CN113066845 A CN 113066845A
Authority
CN
China
Prior art keywords
electrode
test
layer
substrate
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202110316081.6A
Other languages
English (en)
Other versions
CN113066845B (zh
Inventor
何亮亮
张文莉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Mianyang BOE Optoelectronics Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Mianyang BOE Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Mianyang BOE Optoelectronics Technology Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN202110316081.6A priority Critical patent/CN113066845B/zh
Publication of CN113066845A publication Critical patent/CN113066845A/zh
Priority to US17/514,392 priority patent/US20220310758A1/en
Application granted granted Critical
Publication of CN113066845B publication Critical patent/CN113066845B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/70—Testing, e.g. accelerated lifetime tests
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/88—Dummy elements, i.e. elements having non-functional features
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/122—Pixel-defining structures or layers, e.g. banks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/006—Electronic inspection or testing of displays and display drivers, e.g. of LED or LCD displays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供了一种阵列基板及其测试方法、制作方法及显示装置，涉及显示技术领域。本发明通过在位于测试区的阵列基板中设置多个并联的测试电容、第一连接线、第二连接线、第一测试端子和第二测试端子，每个测试电容包括层叠设置在基底上的第一电极、第一绝缘层和第二电极，每个测试电容与显示区内设置的存储电容的膜层结构相同。通过将测试区内设置的各个测试电容中的第一电极通过第一连接线与第一测试端子连接，各个测试电容的第二电极通过第二连接线与第二测试端子连接，从而实现多个测试电容并联，后续可使用测试区内设置的多个并联的测试电容来进行测试，实现对显示区内设置的存储电容进行有效的监控。

Description

一种阵列基板及其测试方法、制作方法及显示装置
技术领域
本发明涉及显示技术领域，特别是涉及一种阵列基板及其测试方法、制作方法及显示装置。
背景技术
随着显示技术的不断发展，对显示产品的品质和良率的要求也越来越高，而显示区内设置的存储电容作为显示产品中的重要组成部分，其性能直接决定了显示产品的质量，而有效的监控存储电容的变化，对存储电容中的两极板之间设置的绝缘层的成膜质量的评价起到重要的作用。
目前，主要是在阵列基板的测试区内设置一个测试电容，通过对该测试电容进行测试，以表征显示区内设置的存储电容的性能。
但是，在对测试区内的这一个测试电容进行测试时，其检测到的电容值的变化不明显，且检测误差较大，无法对显示区内的存储电容进行准确、有效的监控。
发明内容
本发明一些实施例提供了如下技术方案：
第一方面，提供了一种阵列基板，包括：显示区和围绕所述显示区的周边区，所述周边区包括测试区；
位于所述测试区的所述阵列基板包括：多个并联的测试电容、第一连接线、第二连接线、第一测试端子和第二测试端子；
每个所述测试电容包括层叠设置在基底上的第一电极、第一绝缘层和第二电极，所述第一电极在所述基底上的正投影与所述第二电极在所述基底上的正投影存在重合区域；
所述显示区内设置的存储电容包括层叠设置的第三电极、所述第一绝缘层和第四电极，所述第三电极与所述第一电极同层设置，所述第四电极与所述第二电极同层设置，且所述第三电极在所述基底上的正投影与所述第四电极在所述基底上的正投影存在重合区域；
其中，各个所述测试电容中的所述第一电极通过所述第一连接线与所述第一测试端子连接，各个所述测试电容的所述第二电极通过所述第二连接线与所述第二测试端子连接。
第二方面，提供了一种阵列基板的测试方法，应用于上述的阵列基板，所述方法包括：
通过第二测试端子向各个测试电容中的第二电极输入扫描信号；
接收各个所述测试电容中的第一电极通过第一测试端子输出的感应信号；
将所述感应信号对应的实际电容值与所述测试电容的数量的比值，确定为每个所述测试电容的电容值。
第三方面，提供了一种阵列基板的制作方法，包括：
提供基底；所述基底包括显示区和围绕所述显示区的周边区，所述周边区包括测试区；
在位于所述测试区的所述基底上形成多个第一电极；
形成覆盖所述第一电极和所述基底的第一绝缘层；
在位于所述测试区的所述第一绝缘层上形成多个第二电极，以得到多个并联的测试电容；
其中，每个所述第一电极在所述基底上的正投影与所述第二电极在所述基底上的正投影存在重合区域；所述显示区内设置的存储电容包括层叠设置的第三电极、所述第一绝缘层和第四电极，所述第三电极与所述第一电极同层设置，所述第四电极与所述第二电极同层设置，且所述第三电极在所述基底上的正投影与所述第四电极在所述基底上的正投影存在重合区域；各个所述测试电容中的所述第一电极通过第一连接线与第一测试端子连接，各个所述测试电容的所述第二电极通过第二连接线与第二测试端子连接。
第四方面，提供了一种显示装置，包括上述的阵列基板。
在本发明实施例中，通过在阵列基板的测试区内设置多个测试电容，每个测试电容与显示区内设置的存储电容的膜层结构相同，并且，各个测试电容中的第一电极通过第一连接线与第一测试端子连接，各个测试电容的第二电极通过第二连接线与第二测试端子连接，从而实现多个测试电容并联。后续可使用测试区内设置的多个并联的测试电容来进行测试，其检测到的电容值变化更明显且检测结果更精确，相应的也更容易、更准确地检测到存储电容的性能，从而可实现对显示区内设置的存储电容进行有效的监控。
附图说明
图1示出了本发明实施例的一种位于测试区的阵列基板的结构示意图；
图2示出了图1所示的阵列基板沿截面A-A’的剖视图；
图3示出了图1所示的阵列基板沿截面B-B’的剖视图；
图4示出了本发明实施例的另一种位于测试区的阵列基板的结构示意图；
图5示出了本发明实施例的再一种位于测试区的阵列基板的结构示意图；
图6示出了本发明实施例中的一种阵列基板的测试方法的流程图；
图7示出了本发明实施例中的一种阵列基板的制作方法的流程图；
图8示出了在基底上形成第一电极层后的一种结构示意图；
图9示出了在图8的基础上形成第二电极层后的结构示意图；
图10示出了在图9的基础上形成第二绝缘层后的示意图；
图11示出了在基底上形成第一电极层后的另一种结构示意图；
图12示出了在图11的基础上形成一种第二电极层后的结构示意图；
图13示出了在图12的基础上形成第二绝缘层后的示意图；
图14示出了在图11的基础上形成另一种第二电极层后的结构示意图；
图15示出了在图14的基础上形成第二绝缘层后的示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
实施例一
参照图1，示出了本发明实施例的一种位于测试区的阵列基板的结构示意图，图2示出了图1所示的阵列基板沿截面A-A’的剖视图，图3示出了图1所示的阵列基板沿截面B-B’的剖视图，图4示出了本发明实施例的另一种位于测试区的阵列基板的结构示意图，图5示出了本发明实施例的再一种位于测试区的阵列基板的结构示意图。
本发明实施例提供了一种阵列基板，包括：显示区和围绕显示区的周边区，周边区包括测试区101；位于测试区101的阵列基板包括：多个并联的测试电容20、第一连接线31、第二连接线32、第一测试端子33和第二测试端子34。每个测试电容20包括层叠设置在基底10上的第一电极21、第一绝缘层22和第二电极23，第一电极21在基底10上的正投影与第二电极23在基底10上的正投影存在重合区域；显示区内设置的存储电容包括层叠设置的第三电极、第一绝缘层22和第四电极，第三电极与第一电极21同层设置，第四电极与第二电极23同层设置，且第三电极在基底10上的正投影与第四电极在基底10上的正投影存在重合区域；其中，各个测试电容20中的第一电极21通过第一连接线31与第一测试端子33连接，各个测试电容20的第二电极23通过第二连接线32与第二测试端子34连接。
在实际产品中，阵列基板包括显示区和围绕显示区的周边区，显示区内设置有多个像素单元，每个像素单元包括多个子像素，而子像素包括层叠设置的阳极层、有机发光层和阴极层；此外，显示区内还设置有与每个子像素连接的像素驱动电路，该像素驱动电路具体是与子像素中的阳极层连接，用于控制子像素进行发光，其中，像素驱动电路包括开关晶体管、驱动晶体管和存储电容，存储电容与驱动晶体管连接，用于将信号端输入的电压进行存储，并通过存储的电压控制驱动晶体管打开，进而使得驱动晶体管可以向子像素的阳极层输入驱动信号以控制子像素发光。
周边区指的是非显示区，在周边区内设置有测试区101，如该测试区101指的是TEG(Test Element Group，测试元件组)区域。在测试区101内设置有多个测试电容20。其中，每个测试电容20包括层叠设置的第一电极21、第一绝缘层22和第二电极23，第一电极21为测试电容20的下极板，第二电极23为测试电容20的上极板。
而显示区内设置的存储电容包括层叠设置的第三电极、第一绝缘层22和第四电极，由于需要通过检测测试电容20的电容值，来实现对显示区内设置的存储电容的性能进行检测，因此，测试电容20与显示区内设置的存储电容的膜层结构需要相同，即第三电极与第一电极21同层设置，第四电极与第二电极23同层设置，且第三电极与第四电极之间设置的是第一绝缘层22，而第一绝缘层22也设置在第一电极21与第二电极23之间。
此外，测试区101内还设置有第一连接线31、第二连接线32、第一测试端子33和第二测试端子34，各个测试电容20中的第一电极21通过第一连接线31与第一测试端子33连接，各个测试电容20的第二电极23通过第二连接线32与第二测试端子34连接，从而通过第一连接线31和第二连接线32，实现多个测试电容20的并联，即各个测试电容20中的第一电极21都连接至第一测试端子33，各个测试电容20中的第二电极23都连接至第二测试端子34。
后续在对阵列基板中的存储电容的性能进行检测时，可使用测试区101内设置的多个并联的测试电容20来进行测试。具体的，是向第二测试端子34输入扫描信号，则扫描信号通过第二测试端子34和第二连接线32输入至各个测试电容20的第二电极23，则各个测试电容20的第一电极21生成感应信号，各个测试电容20中的第一电极21通过第一连接线31向第一测试端子33输出感应信号。
由于各个测试电容20并联，因此，输出至第一测试端子33的感应信号对应的实际电容值，是各个测试电容20的电容值之和，则检测到的实际电容值远大于现有技术中测试区内设置的一个测试电容的电容值。因此，当阵列基板中存储电容的膜层质量出现变化时，本发明实施例检测到的实际电容值的变化更加明显，相应的也更容易检测到存储电容的性能，提高了检测效率和检测的时效性；并且，本发明实施例是通过多个并联的测试电容20来进行检测，则检测到的实际电容值也更精确，即测量精度高，从而可实现对显示区内设置的存储电容进行有效的监控。
在本发明实施例中，各个测试电容20中的第一电极21均位于第一电极层，各个测试电容20中的第二电极23均位于第二电极层；位于测试区101的阵列基板还包括：设置在第二电极层远离第一绝缘层22一侧的第二绝缘层41，以及设置在第二绝缘层41远离第二电极层一侧的第三电极层。
也就是说，各个测试电容20中的第一电极21均同层设置，各个测试电容20中的第二电极23也均同层设置。
通过在第二绝缘层41远离第二电极层的一侧设置第三电极层的目的在于，是为了能够实现将各个测试电容20中的第一电极21通过第一连接线31与第一测试端子33连接，以及将各个测试电容20的第二电极23通过第二连接线32与第二测试端子34连接。
在本发明一种可选的实施方式中，如图1所示，第一连接线31、第一测试端子33和第二测试端子24均位于第三电极层，第二连接线32位于第二电极层；其中，第一连接线31通过贯穿第二绝缘层41和第一绝缘层22的第一过孔与各个测试电容20中的第一电极21连接，第一连接线31还与第一测试端子33同层设置且相互连接；第二连接线32与各个测试电容20中的第二电极23同层设置且相互连接，第二测试端子34通过贯穿第二绝缘层41的第二过孔与第二连接线32连接。
此时，第一电极层包括各个测试电容20中的第一电极21，第二电极层包括各个测试电容20中的第二电极23，以及与各个第二电极23均连接的第二连接线32，第三电极层包括第一连接线31、第一测试端子33和第二测试端子34。
在检测测试电容20的电容值时，第二测试端子34用于接收测试设备输入的扫描信号，以通过第二连接线32向各个第二电极23输入扫描信号，第一测试端子33用于接收各个第一电极21通过第一连接线31输出的感应信号，以将感应信号输出至测试设备。
在实际产品中，如图1所示，第一连接线31包括多条沿列方向分布的第一子连接线以及将各条第一子连接线均连接至第一测试端子33的第二子连接线，并且，每条第一子连接线通过贯穿第二绝缘层41和第一绝缘层22的第一过孔，与同一列的各个第一电极21均连接，此时，第一子连接线的数量与第一电极21的列数相同。
第二连接线32包括多条沿列方向分布的第三子连接线以及将各条第三子连接线均连接至第二测试端子34的第四子连接线，并且，每条第三子连接线与第N列的各个第二电极23和第N+1列的各个第二电极23均连接，N为正奇数。若第二电极23的列数为偶数，则第二电极23的列数是第三子连接线的数量的2倍；若第二电极23的列数为奇数，则还需增加一条第三子连接线与最后一列的各个第二电极23均连接。
需要说明的是，第一连接线31和第二连接线32的分布不局限于上述方式，例如，第一连接线31包括的第一子连接线还可以沿行方向分布，每条第一子连接线是与同一行的各个第一电极21连接，第二连接线32包括的第三子连接线也沿行方向分布，每条第三子连接线是与同一行的各个第二电极23连接，或者与相邻两行的各个第二电极23连接。
此外，在实际产品中，第一电极层还包括第一连接端子和第二连接端子，第二电极层还包括第三连接端子和第四连接端子，且第一连接端子、第三连接端子和第一测试端子33在基底10上的正投影均存在重合区域，第二连接端子、第四连接端子和第二测试端子34在基底10上的正投影也均存在重合区域。其中，第四连接端子是与第二连接线32连接的，因此，如图3所示，第二测试端子34是通过贯穿第二绝缘层41的第二过孔与第四连接端子27连接，从而通过第四连接端子27将第二测试端子34与第二连接线32连接，图3中的25指的是第一电极层中的第二连接端子。
值得注意的是，由于第一连接线31通过贯穿第二绝缘层41和第一绝缘层22的第一过孔与各个测试电容20中的第一电极21连接，第一连接线31位于第三电极层，第一电极21位于第一电极层，在第三电极层与第一电极层之间还设置有第二电极23，为了避免第二电极23与第一连接线31接触，在实际产品中，每个第二电极23具有贯穿的第七过孔，第一过孔位于第七过孔所围成的区域内，且第一过孔与第二电极23之间通过第二绝缘层41间隔。
也就是说，在形成第二电极23时，每个第二电极23具有沿垂直于基底10方向上贯穿的第七过孔，因此，在形成第二绝缘层41时，第二绝缘层41会覆盖第七过孔，后续再对第二绝缘层41和第一绝缘层22进行图案化处理形成贯穿的第一过孔时，第一过孔需要位于第七过孔所围成的区域内，即第一过孔在基底10上的正投影位于第七过孔在基底10上的正投影内，使得第一过孔的尺寸小于第七过孔的尺寸，则第一过孔与第二电极23之间通过第二绝缘层41间隔。
其中，第一过孔和第七过孔在基底10上的正投影形状为环状，如圆环状或矩形环状。也就是说，在第一过孔和第七过孔的内外两侧均有第二电极23的材料分布。
当然，第一过孔和第七过孔在基底10上的正投影形状也可以为一个封闭图形，如圆形、矩形等，但是，相对于第一过孔和第七过孔在基底10上的正投影形状为封闭图形，第一过孔和第七过孔在基底10上的正投影形状为环状，可使得第二电极23的面积相对减少得更少，从而提高第一电极21与第二电极23的重叠面积，提高测试电容20测试的准确性。
在本发明另一种可选的实施方式中，如图4所示，第一连接线31位于第一电极层，第二连接线32、第一测试端子33和第二测试端子34均位于第三电极层；其中，第一连接线31与各个测试电容20中的第一电极21同层设置且相互连接，第一测试端子33通过贯穿第二绝缘层41和第一绝缘层22的第三过孔与第一连接线31连接；第二连接线32通过贯穿第二绝缘层41的第四过孔与各个测试电容20中的第二电极23连接，且第二连接线32还与第二测试端子34同层设置且相互连接。
此时，第一电极层包括各个测试电容20中的第一电极21，以及与各个第一电极21均连接的第一连接线31，第二电极层包括各个测试电容20中的第二电极23，第三电极层包括第二连接线32、第一测试端子33和第二测试端子34。
在实际产品中，如图4所示，第一连接线31包括多条沿列方向分布的第一子连接线以及将各条第一子连接线均连接至第一测试端子33的第二子连接线，并且，每条第一子连接线与第N列的各个第一电极21和第N+1列的各个第一电极21均连接，N为正奇数。若第一电极21的列数为偶数，则第一电极21的列数是第一子连接线的数量的2倍；若第一电极21的列数为奇数，则还需要再增加一条第一子连接线与最后一列的各个第一电极21均连接。
第二连接线32包括多条沿列方向分布的第三子连接线以及将各条第三子连接线均连接至第二测试端子34的第四子连接线，并且，每条第三子连接线通过贯穿第二绝缘层41的第四过孔与同一列的各个第二电极23均连接，此时，第三子连接线的数量与第二电极23的列数相同。
由于第二连接线32通过贯穿第二绝缘层41的第四过孔与各个测试电容20中的第二电极23连接，因此，沿图4所示的截面C-C’得到的剖视图与图3所示的剖视图类似，只是将图3中的第二测试端子34替换成第二连接线32，将第二电极层中的第四连接端子27替换成第二电极23，将第一电极层中的第二连接端子25替换成第一电极21。
在实际产品中，第一电极层还包括第一连接端子和第二连接端子，第二电极层还包括第三连接端子和第四连接端子。其中，第一连接端子是与第一连接线31连接的，因此，第一测试端子33是通过贯穿第二绝缘层41和第一绝缘层22的第三过孔与第一连接端子连接，从而通过第一连接端子将第一测试端子33与第一连接线31连接。
值得注意的是，由于第一测试端子33是通过贯穿第二绝缘层41和第一绝缘层22的第三过孔与第一连接端子连接，第一测试端子33位于第三电极层，第一连接端子位于第一电极层，在第一测试端子33与第一连接端子之间还设置有第三连接端子，为了避免第三连接端子与第一测试端子33接触，在实际产品中，第三连接端子具有贯穿的第八过孔，第三过孔位于第八过孔所围成的区域内，且第三过孔与第三连接端子之间通过第二绝缘层41间隔。
因此，沿图4所示的截面D-D’得到的剖视图与图2所示的剖视图类似，只是将图2中的第一连接线31替换成第一测试端子33，将第二电极23替换成第三连接端子，将第一电极21替换成第一连接端子。其中，第三过孔和第八过孔在基底10上的正投影形状可以为环状，可以为封闭图形。
在本发明再一种可选的实施方式中，如图5所示，第一连接线31位于第一电极层，第二连接线32位于第二电极层，第一测试端子33和第二测试端子34位于第三电极层；其中，第一连接线31与各个测试电容20中的第一电极21同层设置且相互连接，第一测试端子33通过贯穿第二绝缘层41和第一绝缘层22的第五过孔与第一连接线31连接；第二连接线32与各个测试电容20中的第二电极23同层设置且相互连接，第二测试端子34通过贯穿第二绝缘层41的第六过孔与第二连接线32连接。
此时，第一电极层包括各个测试电容20中的第一电极21，以及与各个第一电极21均连接的第一连接线31，第二电极层包括各个测试电容20中的第二电极23，以及与各个第二电极23均连接的第二连接线32，第三电极层包括第一测试端子33和第二测试端子34。
在实际产品中，如图5所示，第一连接线31包括多条沿列方向分布的第一子连接线以及将各条第一子连接线均连接至第一测试端子33的第二子连接线，并且，每条第一子连接线与第N列的各个第一电极21和第N+1列的各个第一电极21均连接，N为正奇数。
第二连接线32包括多条沿列方向分布的第三子连接线以及将各条第三子连接线均连接至第二测试端子34的第四子连接线，并且，每条第三子连接线与第N+1列的各个第二电极23和第N+2列的各个第二电极23均连接，N为正奇数。若第二电极23的列数为偶数，还需要再增加两条第三子连接线，分别与第一列的各个第二电极23和最后一列的各个第二电极23连接；若第二电极23的列数为奇数，还需要再增加一条第三子连接线与第一列的各个第二电极23连接。
在实际产品中，第一电极层还包括第一连接端子和第二连接端子，第二电极层还包括第三连接端子和第四连接端子。其中，第一连接端子是与第一连接线31连接的，因此，第一测试端子33是通过贯穿第二绝缘层41和第一绝缘层22的第五过孔与第一连接端子连接，从而通过第一连接端子将第一测试端子33与第一连接线31连接；第四连接端子27是与第二连接线32连接的，因此，第二测试端子34是通过贯穿第二绝缘层41的第六过孔与第四连接端子27连接，从而通过第四连接端子27将第二测试端子34与第二连接线32连接。
值得注意的是，为了避免第三连接端子与第一测试端子33接触，在实际产品中，第三连接端子具有贯穿的第八过孔，第五过孔位于第八过孔所围成的区域内，且第五过孔与第三连接端子之间通过第二绝缘层41间隔。
因此，沿图5所示的截面F-F’得到的剖视图与图2所示的剖视图类似，只是将图2中的第一连接线31替换成第一测试端子33，将第二电极23替换成第三连接端子，将第一电极21替换成第一连接端子；沿图5所示的截面E-E’得到的剖视图与图3所示的剖视图一致。
在本发明实施例中，如图1、图4和图5所示，在测试区101，第一连接线31在基底10上的正投影与第二连接线32在基底10上的正投影不存在重合区域。
若第一连接线31在基底10上的正投影与第二连接线32在基底10上的正投影存在重合区域时，第一连接线31与第二连接线32之间会产生寄生电容，从而影响测试电容20测试的准确性，因此，通过合理设置第一连接线31和第二连接线32的分布，使得第一连接线31在基底10上的正投影与第二连接线32在基底10上的正投影不存在重合区域，可防止第一连接线31与第二连接线32之间产生寄生电容，从而提高测试电容20测试的准确性。
在实际产品中，第一电极21和第二电极23的数量相同，且第一电极21、第二电极23、第一连接线31、第二连接线32、第一测试端子33和第二测试端子33的材料均为导电材料，如均为金属材料等。
在本发明实施例中，如图1、图4和图5所示，周边区还包括围绕测试区101的虚设区102；位于虚设区102的阵列基板包括多个虚设电容50，且多个虚设电容50围绕测试区101内设置的测试电容20；其中，每个虚设电容50包括层叠设置的第五电极、第一绝缘层22和第六电极，第五电极与第一电极21同层设置，第六电极与第二电极23同层设置，且第五电极在基底10上的正投影与第六电极在基底10上的正投影存在重合区域。
也就是说，虚设电容50与测试电容20的膜层结构相同，即第五电极与第一电极21同层设置，第六电极与第二电极23同层设置，且第五电极与第六电极之间设置的是第一绝缘层22，而第一绝缘层22也设置在第一电极21与第二电极23之间。
由于在通过构图工艺形成测试电容20中的第一电极21和第二电极23，以及通过刻蚀形成图1中贯穿第二绝缘层41和第一绝缘层22的第一过孔或图2中贯穿第二绝缘层41的第四过孔时，在测试区101的边缘区域极易发生过刻的问题，导致测试区101内的边缘区域的测试电容20发生偏差，使得测试区101内，边缘区域和内部区域的测试电容20会存在性能不均一的问题，从而导致测试电容20的测试结果不准确，因此，本发明实施例在围绕测试区101的虚设区102内设置多个虚设电容50，后续在刻蚀测试电容20时，过刻的位置会转移至虚设区102，从而保证测试区101内的测试电容20性能的一致性，进而提高测试电容20的测试结果准确性。
需要说明的是，测试区101内的测试电容20在对应位置形成过孔时，虚设电容50的对应膜层也形成有过孔，例如，测试电容20中存在贯穿第二绝缘层41和第一绝缘层22的第一过孔，该第一过孔用于将第一连接线31与各个测试电容20中的第一电极21连接，则虚设电容50对应的位置处，也存在贯穿第二绝缘层41和第一绝缘层22的过孔，且该过孔暴露出虚设电容50的第五电极。
在本发明实施例中，位于测试区101的多个测试电容20呈阵列分布，每个测试电容20与存储电容的形状和尺寸一致。
由于显示区内设置的存储电容通常是呈阵列分布的，因此，将位于测试区101的多个测试电容20也设置成阵列分布，通过测试电容20模拟显示区内的存储电容的排布方式，使得测试电容20可以真实、有效地反映存储电容的变化。而测试区101内设置的测试电容20的数量根据实际产品设定，本发明实施例对此不作限制。
并且，将每个测试电容20与存储电容的形状和尺寸设置成一致，也可以通过测试电容20模拟显示区内的存储电容的形状和尺寸，使得测试电容20可以进一步真实、有效地反映存储电容的变化。
例如，测试电容20中的第一电极21和第二电极23在基底10上的正投影形状均为矩形，存储电容中的第三电极和第四电极在基底10上的正投影形状也均为矩形；并且，沿着行方向和列方向上，第一电极21的尺寸与第三电极的尺寸相等，第二电极23的尺寸与第四电极的尺寸相等。
在本发明实施例中，在沿着阵列基板的行方向，相邻两个测试电容20的第一尺寸d1为30μm至40μm，在沿着阵列基板的列方向，相邻两个测试电容20的第二尺寸d2为60μm至70μm。
行方向上相邻两个测试电容20的第一尺寸d1指的是这两个测试电容20的中心点沿行方向上的直线距离，第一尺寸d1可以为31.9μm、35μm等；列方向上相邻两个测试电容20的第二尺寸d2指的是这两个测试电容20的中心点沿列方向上的直线距离，第二尺寸d2可以为63.8μm、65μm等。
在实际产品中，第一电极层为第一栅极层，第二电极层为第二栅极层，第一绝缘层为第一栅绝缘层，第二绝缘层为层间介质层，第三电极层为源漏电极层；如图2和图3所示，在基底10与第一栅极层之间还设置有有源层42和第二栅绝缘层43，第二栅绝缘层43位于有源层42远离基底10的一侧；位于测试区101的阵列基板还包括：覆盖源漏电极层和层间介质层的平坦层、设置在平坦层上的阳极层和像素界定层，以及设置在像素界定层上的支撑层。
由于显示区内设置的存储电容的第三电极通常位于第一栅极层，存储电容的第四电极位于第二栅极层，因此，第一电极层为第一栅极层，第二电极层为第二栅极层，即测试电容20的第一电极21位于第一栅极层，测试电容20的第二电极23位于第二栅极层。
当然，可以理解的是，第一电极层、第二电极层和第一绝缘层也可以为阵列基板中的其他膜层，不局限于上述的第一栅极层、第二栅极层和第一栅绝缘层。
其中，基底10包括衬底、设置在衬底上的柔性层，以及设置在柔性层远离衬底一侧的缓冲层；在缓冲层远离柔性层的一侧设置有有源层42，有源层42远离缓冲层的一侧设置有第二栅绝缘层43，则后续形成的测试电容20中的第一电极21是位于第二栅绝缘层43远离有源层42的一侧的。
此外，位于测试区101的阵列基板还包括：覆盖源漏电极层和层间介质层的平坦层、设置在平坦层远离测试电容20一侧的阳极层和像素界定层，像素界定层部分覆盖阳极层，且具有暴露出阳极层的像素开口，在像素界定层远离平坦层的一侧设置有支撑层。
在本发明实施例中，通过在阵列基板的测试区内设置多个测试电容，每个测试电容与显示区内设置的存储电容的膜层结构相同，并且，各个测试电容中的第一电极通过第一连接线与第一测试端子连接，各个测试电容的第二电极通过第二连接线与第二测试端子连接，从而实现多个测试电容并联。后续可使用测试区内设置的多个并联的测试电容来进行测试，其检测到的电容值变化更明显且检测结果更精确，相应的也更容易、更准确地检测到存储电容的性能，从而可实现对显示区内设置的存储电容进行有效的监控。
实施例二
参照图6，示出了本发明实施例中的一种阵列基板的测试方法的流程图，应用于上述的阵列基板，具体可以包括如下步骤：
步骤601，通过第二测试端子向各个测试电容中的第二电极输入扫描信号。
在本发明实施例中，当需要对显示区内设置的存储电容的性能进行检测时，测试设备可向第二测试端子34输入扫描信号，该扫描信号为电压扫描信号，则扫描信号通过第二测试端子34和第二连接线32输入至各个测试电容20的第二电极23。
步骤602，接收各个所述测试电容中的第一电极通过第一测试端子输出的感应信号。
在本发明实施例中，各个测试电容20的第二电极23在接收到扫描信号之后，各个测试电容20的第一电极21会生成感应信号，该感应信号为电流感应信号，则各个测试电容20中的第一电极21通过第一连接线31向第一测试端子33输出感应信号，第一测试端子33将感应信号输出至测试设备，则测试设备接收各个测试电容20中的第一电极21通过第一测试端子33输出的感应信号。
步骤603，将所述感应信号对应的实际电容值与所述测试电容的数量的比值，确定为每个所述测试电容的电容值。
在本发明实施例中，测试设备在接收到第一测试端子33输出的感应信号之后，该感应信号为一条C-V曲线，横坐标表示扫描信号的电压值，纵坐标表示测试电容20的电容值，对纵坐标取平均值，可得到感应信号对应的实际电容值。
接着，确定测试区101内设置的测试电容20的数量，将感应信号对应的实际电容值除以测试电容的数量，得到每个测试电容的电容值，基于每个测试电容的电容值，来评价显示区内设置的存储电容的性能。
在本发明实施例中，通过在阵列基板的测试区内设置多个测试电容，每个测试电容与显示区内设置的存储电容的膜层结构相同，并且，各个测试电容中的第一电极通过第一连接线与第一测试端子连接，各个测试电容的第二电极通过第二连接线与第二测试端子连接，从而实现多个测试电容并联。后续可使用测试区内设置的多个并联的测试电容来进行测试，其检测到的电容值变化更明显且检测结果更精确，相应的也更容易、更准确地检测到存储电容的性能，从而可实现对显示区内设置的存储电容进行有效的监控。
实施例三
参照图7，示出了本发明实施例中的一种阵列基板的制作方法的流程图，具体可以包括如下步骤：
步骤701，提供基底；所述基底包括显示区和围绕所述显示区的周边区，所述周边区包括测试区。
在本发明实施例中，首先，制作基底10，具体的，是先在衬底上形成柔性层，接着在柔性层上形成缓冲层，衬底可以为玻璃衬底。其中，基底10包括显示区和围绕显示区的周边区，周边区包括测试区101。
步骤702，在位于所述测试区的所述基底上形成多个第一电极。
在本发明实施例中，在形成基底10之后，采用一次构图工艺在位于测试区101的基底10上形成多个第一电极21，每个第一电极21为一个测试电容20的下极板，各个测试电容20中的第一电极21均位于第一电极层。
如图8所示，第一电极层还包括第一连接端子24和第二连接端子25，并且，在围绕测试区101的虚设区102内还设置有各个虚设电容50的第五电极51；第一电极21、第一连接端子24、第二连接端子25和第五电极51同层设置，且采用同一构图工艺同时形成。
如图11所示，第一电极层还包括第一连接线31、第一连接端子24和第二连接端子25，第一连接线31与各个第一电极21均连接，第一连接端子24与第一连接线31连接；并且，在虚设区102内还设置有各个虚设电容50的第五电极51。第一电极21、第一连接线31、第一连接端子24、第二连接端子25和第五电极51同层设置，且采用同一构图工艺同时形成。
需要说明的是，第一电极层为第一栅极层，在基底10与第一栅极层之间还设置有有源层42和第二栅绝缘层43。因此，在形成基底10之后，先在基底10上沉积一层有源层薄膜，对有源层薄膜进行Vth掺杂(Doping)，改变有源层薄膜的电学特性Vth，并在有源层薄膜上涂覆光刻胶，经曝光、显影、刻蚀等工艺制作得到有源层42，该有源层42的材料为多晶硅；接着，形成覆盖有源层42和基底10的第二栅绝缘层43，第二栅绝缘层43的材料为氮化硅和氧化硅中的至少一者；然后在第二栅绝缘层43上采用构图工艺形成多个第一电极21。此外，在形成第一电极之后，还需要对有源层42中未被第一电极21覆盖的区域处进行P-Doping，减少有源层42中未被第一电极21覆盖的区域处的电阻值以形成导电线路。
步骤703，形成覆盖所述第一电极和所述基底的第一绝缘层。
在本发明实施例中，在位于测试区101的基底10上形成多个第一电极21之后，形成覆盖第一电极21和基底10的第一绝缘层22，第一绝缘层22的材料为氮化硅和氧化硅中的至少一者。
具体的，当第一电极21、第一连接端子24、第二连接端子25和第五电极51同层设置时，第一绝缘层22还覆盖第一连接端子24、第二连接端子25和第五电极51；当第一电极21、第一连接线31、第一连接端子24、第二连接端子25和第五电极51同层设置时，第一绝缘层22还覆盖第一连接线31、第一连接端子24、第二连接端子25和第五电极51。
步骤704，在位于所述测试区的所述第一绝缘层上形成多个第二电极，以得到多个并联的测试电容。
在本发明实施例中，在形成覆盖第一电极21和基底10的第一绝缘层22之后，采用一次构图工艺在位于测试区101的第一绝缘层22上形成多个第二电极23，每个第二电极23为一个测试电容20的上极板，各个测试电容20中的第二电极23均位于第二电极层。
其中，每个第一电极21在基底10上的正投影与第二电极23在基底10上的正投影存在重合区域；显示区内设置的存储电容包括层叠设置的第三电极、第一绝缘层22和第四电极，第三电极与第一电极21同层设置，第四电极与第二电极23同层设置，且第三电极在基底10上的正投影与第四电极在基底10上的正投影存在重合区域；各个测试电容20中的第一电极21通过第一连接线31与第一测试端子33连接，各个测试电容20的第二电极23通过第二连接线32与第二测试端子34连接。
为了实现各个测试电容20中的第一电极21通过第一连接线31与第一测试端子33连接，各个测试电容20的第二电极23通过第二连接线32与第二测试端子34连接，在位于测试区101的第一绝缘层22上形成多个第二电极23之后，还需要形成覆盖每个第二电极23和第一绝缘层22的第二绝缘层41，然后在第二绝缘层41上采用构图工艺形成第三电极层。
在本发明一种可选的实施方式中，如图9所示，第二电极层还包括第二连接线32、第三连接端子26和第四连接端子27，第二连接线32与各个测试电容20中的第二电极23均连接，第四连接端子27与第二连接线32连接；并且，在围绕测试区101的虚设区102内还设置有各个虚设电容50的第六电极52；第二电极23、第二连接线32、第三连接端子26、第四连接端子27和第六电极52同层设置，且采用同一构图工艺同时形成。
其中，为了避免第二电极23与后续形成的第一连接线31接触，每个第二电极23具有贯穿的第七过孔231，该第七过孔231暴露出部分的第一绝缘层22；相应的，每个虚设电容50的第六电极52也具有贯穿的第九过孔521，该第九过孔521也暴露出部分的第一绝缘层22。
在形成第二电极层和第六电极52之后，形成覆盖第二电极层、第六电极52和第一绝缘层22的第二绝缘层41，如图10所示，该第二绝缘层41和第一绝缘层22具有贯穿的第一过孔401，第一过孔401暴露出部分的第一电极21，第二绝缘层41具有贯穿的第二过孔402，第二过孔402暴露出部分的第四连接端子27。并且，虚设电容20的对应位置处，也具有贯穿第二绝缘层41和第一绝缘层22的第十过孔522，该第十过孔522暴露出部分的第五电极51，第十过孔522位于第九过孔521所围成的区域内。
最后，在第二绝缘层41上采用构图工艺形成第三电极层，可得到如图1所示的阵列基板。此时，第三电极层包括第一连接线31、第一测试端子33和第二测试端子34，第一测试端子33与第一连接线31连接，且第一连接线31通过第一过孔401与各个第一电极21连接，第二测试端子34通过第二过孔402与第四连接端子27连接，第四连接端子27还与第二连接线32连接，第二连接线32与各个测试电容20中的第二电极23均连接。
在本发明另一种可选的实施方式中，如图12所示，第二电极层还包括第三连接端子26和第四连接端子27，并且，在围绕测试区101的虚设区102内还设置有各个虚设电容50的第六电极52；第二电极23、第三连接端子26、第四连接端子27和第六电极52同层设置，且采用同一构图工艺同时形成。
其中，为了避免第三连接端子26与后续形成的第一测试端子33接触，第三连接端子26具有贯穿的第八过孔261，该第八过孔261暴露出部分的第一绝缘层22。
在形成第二电极层和第六电极52之后，形成覆盖第二电极层、第六电极52和第一绝缘层22的第二绝缘层41，如图13所示，该第二绝缘层41和第一绝缘层22具有贯穿的第三过孔403，第三过孔403暴露出部分的第一连接端子24，第三过孔403位于第八过孔261所围成的区域内，第二绝缘层41具有贯穿的第四过孔404，第四过孔404暴露出部分的第二电极23。并且，虚设电容20的对应位置处，也具有贯穿第二绝缘层41的第十一过孔523，该第十一过孔523暴露出部分的第六电极52。
最后，在第二绝缘层41上采用构图工艺形成第三电极层，可得到如图4所示的阵列基板。此时，第三电极层包括第二连接线32、第一测试端子33和第二测试端子34，第二测试端子34与第二连接线32连接，第二连接线32通过第四过孔404与各个第二电极23连接，第一测试端子33通过第三过孔403与第一连接端子24连接，第一连接端子24与第一连接线31连接，第一连接线31与各个第一电极21连接。
在本发明再一种可选的实施方式中，如图14所示，第二电极层还包括第二连接线32、第三连接端子26和第四连接端子27，第二连接线32与各个测试电容20中的第二电极23均连接，第四连接端子27与第二连接线32连接；并且，在围绕测试区101的虚设区102内还设置有各个虚设电容50的第六电极52；第二电极23、第二连接线32、第三连接端子26、第四连接端子27和第六电极52同层设置，且采用同一构图工艺同时形成。其中，为了避免第三连接端子26与后续形成的第一测试端子33接触，第三连接端子26具有贯穿的第八过孔261，该第八过孔261暴露出部分的第一绝缘层22。
在形成第二电极层和第六电极52之后，形成覆盖第二电极层、第六电极52和第一绝缘层22的第二绝缘层41，如图15所示，该第二绝缘层41和第一绝缘层22具有贯穿的第五过孔405，该第五过孔405暴露出部分的第一连接端子24，第五过孔405位于第八过孔261所围成的区域内，第二绝缘层41具有贯穿的第六过孔406，第六过孔406暴露出部分的第四连接端子27。
最后，在第二绝缘层41上采用构图工艺形成第三电极层，可得到如图5所示的阵列基板。此时，第三电极层包括第一测试端子33和第二测试端子34，第一测试端子33通过第五过孔405与第一连接端子24连接，第一连接端子24与第一连接线31连接，第一连接线31与各个第一电极21连接，第二测试端子34通过第六过孔406与第四连接端子27连接，第四连接端子27与第二连接线32连接，第二连接线32与各个第二电极23连接。
在本发明实施例中，通过在阵列基板的测试区内设置多个测试电容，每个测试电容与显示区内设置的存储电容的膜层结构相同，并且，各个测试电容中的第一电极通过第一连接线与第一测试端子连接，各个测试电容的第二电极通过第二连接线与第二测试端子连接，从而实现多个测试电容并联。后续可使用测试区内设置的多个并联的测试电容来进行测试，其检测到的电容值变化更明显且检测结果更精确，相应的也更容易、更准确地检测到存储电容的性能，从而可实现对显示区内设置的存储电容进行有效的监控。
本发明实施例还提供了一种显示装置，包括上述的阵列基板。
在实际应用中，显示装置为OLED(Organic Light-Emitting Diode，有机发光二极管)显示装置，其可以为手机、平板电脑、显示器、笔记本电脑、导航仪等任何具有显示功能的产品或部件。
对于前述的各方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本发明并不受所描述的动作顺序的限制，因为依据本发明，某些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作和模块并不一定是本发明所必须的。
本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、商品或者设备中还存在另外的相同要素。
以上对本发明所提供的一种阵列基板及其测试方法、制作方法及显示装置，进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (15)

1.一种阵列基板，其特征在于，包括：显示区和围绕所述显示区的周边区，所述周边区包括测试区；
位于所述测试区的所述阵列基板包括：多个并联的测试电容、第一连接线、第二连接线、第一测试端子和第二测试端子；
每个所述测试电容包括层叠设置在基底上的第一电极、第一绝缘层和第二电极，所述第一电极在所述基底上的正投影与所述第二电极在所述基底上的正投影存在重合区域；
所述显示区内设置的存储电容包括层叠设置的第三电极、所述第一绝缘层和第四电极，所述第三电极与所述第一电极同层设置，所述第四电极与所述第二电极同层设置，且所述第三电极在所述基底上的正投影与所述第四电极在所述基底上的正投影存在重合区域；
其中，各个所述测试电容中的所述第一电极通过所述第一连接线与所述第一测试端子连接，各个所述测试电容的所述第二电极通过所述第二连接线与所述第二测试端子连接。
2.根据权利要求1所述的阵列基板，其特征在于，各个所述测试电容中的所述第一电极均位于第一电极层，各个所述测试电容中的所述第二电极均位于第二电极层；
位于所述测试区的所述阵列基板还包括：设置在所述第二电极层远离所述第一绝缘层一侧的第二绝缘层，以及设置在所述第二绝缘层远离所述第二电极层一侧的第三电极层。
3.根据权利要求2所述的阵列基板，其特征在于，所述第一连接线、所述第一测试端子和所述第二测试端子均位于所述第三电极层，所述第二连接线位于所述第二电极层；
其中，所述第一连接线通过贯穿所述第二绝缘层和所述第一绝缘层的第一过孔与各个所述测试电容中的所述第一电极连接，所述第一连接线还与所述第一测试端子同层设置且相互连接；
所述第二连接线与各个所述测试电容中的所述第二电极同层设置且相互连接，所述第二测试端子通过贯穿所述第二绝缘层的第二过孔与所述第二连接线连接。
4.根据权利要求2所述的阵列基板，其特征在于，所述第一连接线位于所述第一电极层，所述第二连接线、所述第一测试端子和所述第二测试端子均位于所述第三电极层；
其中，所述第一连接线与各个所述测试电容中的所述第一电极同层设置且相互连接，所述第一测试端子通过贯穿所述第二绝缘层和所述第一绝缘层的第三过孔与所述第一连接线连接；
所述第二连接线通过贯穿所述第二绝缘层的第四过孔与各个所述测试电容中的所述第二电极连接，且所述第二连接线还与所述第二测试端子同层设置且相互连接。
5.根据权利要求2所述的阵列基板，其特征在于，所述第一连接线位于所述第一电极层，所述第二连接线位于所述第二电极层，所述第一测试端子和所述第二测试端子位于所述第三电极层；
其中，所述第一连接线与各个所述测试电容中的所述第一电极同层设置且相互连接，所述第一测试端子通过贯穿所述第二绝缘层和所述第一绝缘层的第五过孔与所述第一连接线连接；
所述第二连接线与各个所述测试电容中的所述第二电极同层设置且相互连接，所述第二测试端子通过贯穿所述第二绝缘层的第六过孔与所述第二连接线连接。
6.根据权利要求3所述的阵列基板，其特征在于，每个所述第二电极具有贯穿的第七过孔，所述第一过孔位于所述第七过孔所围成的区域内，且所述第一过孔与所述第二电极之间通过所述第二绝缘层间隔。
7.根据权利要求6所述的阵列基板，其特征在于，所述第一过孔和所述第七过孔在所述基底上的正投影形状为环状。
8.根据权利要求1所述的阵列基板，其特征在于，在所述测试区，所述第一连接线在所述基底上的正投影与所述第二连接线在所述基底上的正投影不存在重合区域。
9.根据权利要求1所述的阵列基板，其特征在于，所述周边区还包括围绕所述测试区的虚设区；
位于所述虚设区的所述阵列基板包括多个虚设电容，且所述多个虚设电容围绕所述测试区内设置的所述测试电容；
其中，每个所述虚设电容包括层叠设置的第五电极、所述第一绝缘层和第六电极，所述第五电极与所述第一电极同层设置，所述第六电极与所述第二电极同层设置，且所述第五电极在所述基底上的正投影与所述第六电极在所述基底上的正投影存在重合区域。
10.根据权利要求1所述的阵列基板，其特征在于，位于所述测试区的多个所述测试电容呈阵列分布，每个所述测试电容与所述存储电容的形状和尺寸一致。
11.根据权利要求1所述的阵列基板，其特征在于，在沿着所述阵列基板的行方向，相邻两个所述测试电容的第一尺寸为30μm至40μm；
在沿着所述阵列基板的列方向，相邻两个所述测试电容的第二尺寸为60μm至70μm。
12.根据权利要求2所述的阵列基板，其特征在于，所述第一电极层为第一栅极层，所述第二电极层为第二栅极层，所述第一绝缘层为所述第一栅绝缘层，所述第二绝缘层为层间介质层，所述第三电极层为源漏电极层；
在所述基底与所述第一栅极层之间还设置有有源层和第二栅绝缘层，所述第二栅绝缘层位于所述有源层远离所述基底的一侧；
位于所述测试区的所述阵列基板还包括：覆盖所述源漏电极层和所述层间介质层的平坦层、设置在所述平坦层上的阳极层和像素界定层，以及设置在所述像素界定层上的支撑层。
13.一种阵列基板的测试方法，其特征在于，应用于如权利要求1至12中任一项所述的阵列基板，所述方法包括：
通过第二测试端子向各个测试电容中的第二电极输入扫描信号；
接收各个所述测试电容中的第一电极通过第一测试端子输出的感应信号；
将所述感应信号对应的实际电容值与所述测试电容的数量的比值，确定为每个所述测试电容的电容值。
14.一种阵列基板的制作方法，其特征在于，包括：
提供基底；所述基底包括显示区和围绕所述显示区的周边区，所述周边区包括测试区；
在位于所述测试区的所述基底上形成多个第一电极；
形成覆盖所述第一电极和所述基底的第一绝缘层；
在位于所述测试区的所述第一绝缘层上形成多个第二电极，以得到多个并联的测试电容；
其中，每个所述第一电极在所述基底上的正投影与所述第二电极在所述基底上的正投影存在重合区域；所述显示区内设置的存储电容包括层叠设置的第三电极、所述第一绝缘层和第四电极，所述第三电极与所述第一电极同层设置，所述第四电极与所述第二电极同层设置，且所述第三电极在所述基底上的正投影与所述第四电极在所述基底上的正投影存在重合区域；各个所述测试电容中的所述第一电极通过第一连接线与第一测试端子连接，各个所述测试电容的所述第二电极通过第二连接线与第二测试端子连接。
15.一种显示装置，其特征在于，包括如权利要求1至12中任一项所述的阵列基板。
CN202110316081.6A 2021-03-24 2021-03-24 一种阵列基板及其测试方法、制作方法及显示装置 Active CN113066845B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202110316081.6A CN113066845B (zh) 2021-03-24 2021-03-24 一种阵列基板及其测试方法、制作方法及显示装置
US17/514,392 US20220310758A1 (en) 2021-03-24 2021-10-29 Array substrate, testing method and manufacturing method thereof, and displaying device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110316081.6A CN113066845B (zh) 2021-03-24 2021-03-24 一种阵列基板及其测试方法、制作方法及显示装置

Publications (2)

Publication Number Publication Date
CN113066845A true CN113066845A (zh) 2021-07-02
CN113066845B CN113066845B (zh) 2024-07-26

Family

ID=76562391

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110316081.6A Active CN113066845B (zh) 2021-03-24 2021-03-24 一种阵列基板及其测试方法、制作方法及显示装置

Country Status (2)

Country Link
US (1) US20220310758A1 (zh)
CN (1) CN113066845B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030218473A1 (en) * 2002-05-27 2003-11-27 Matsushita Electric Industrial Co., Ltd. Semiconductor device and capacitance measurement method
CN102959604A (zh) * 2011-06-27 2013-03-06 松下电器产业株式会社 显示装置及其制造方法
CN203774313U (zh) * 2014-03-26 2014-08-13 中芯国际集成电路制造(北京)有限公司 一种互连金属电容测试结构
CN104022101A (zh) * 2013-02-28 2014-09-03 中芯国际集成电路制造(上海)有限公司 晶体管重叠电容的测试结构及其测试方法
US20190326311A1 (en) * 2018-04-20 2019-10-24 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200019309A (ko) * 2018-08-13 2020-02-24 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030218473A1 (en) * 2002-05-27 2003-11-27 Matsushita Electric Industrial Co., Ltd. Semiconductor device and capacitance measurement method
CN102959604A (zh) * 2011-06-27 2013-03-06 松下电器产业株式会社 显示装置及其制造方法
CN104022101A (zh) * 2013-02-28 2014-09-03 中芯国际集成电路制造(上海)有限公司 晶体管重叠电容的测试结构及其测试方法
CN203774313U (zh) * 2014-03-26 2014-08-13 中芯国际集成电路制造(北京)有限公司 一种互连金属电容测试结构
US20190326311A1 (en) * 2018-04-20 2019-10-24 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same

Also Published As

Publication number Publication date
US20220310758A1 (en) 2022-09-29
CN113066845B (zh) 2024-07-26

Similar Documents

Publication Publication Date Title
US11374065B2 (en) Flexible display panel and display apparatus
US10599277B2 (en) Touch panel and display device
US10860159B2 (en) Display substrate, display panel and display device
EP3472693B1 (en) Touch display substrate, touch display apparatus having the same, pixel arrangement, and fabricating method thereof
US10332811B2 (en) Film test structure and array substrate
US20220102456A1 (en) Display panel and preparation method, detection method and display device thereof
US11075227B2 (en) Display substrate and method of manufacturing same, and display device
CN112183398B (zh) 显示基板及其制作方法、显示装置
CN112020699B (zh) 触摸屏、触摸显示屏和显示装置
US11893178B2 (en) Display panel, display device and method for fabricating the display panel
CN112310181A (zh) 显示基板及其制备方法、显示装置
EP3528286A1 (en) Display device and manufacturing method therefor
US10510782B2 (en) Array substrate and manufacturing method thereof, and display device
CN113078203A (zh) 显示母板及显示面板
CN113066845B (zh) 一种阵列基板及其测试方法、制作方法及显示装置
CN110335560B (zh) 阵列基板、显示面板以及阵列基板的电性测试方法
CN111933066A (zh) Oled显示基板、显示模组、显示面板
CN110649045B (zh) 有机发光显示面板及显示装置
US20210382601A1 (en) Display apparatus, display panel, manufacturing method and driving method thereof
CN112802770B (zh) 刻蚀量检测方法和显示面板母板
CN111952348A (zh) 一种显示基板及其制作方法
CN115377319A (zh) 显示面板及显示装置
CN112768499B (zh) 有机发光二极管显示基板及制备方法、显示面板
CN113785402B (zh) 显示面板及其制作方法、开孔精度检测方法和显示装置
US9804491B1 (en) Systems and methods for forming contact definitions

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant