JPWO2008111199A1 - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】エッチング時に発生する導電性微粒子による強誘電体キャパシタの短絡を防止でき、特性が良好であるとともに高集積化が可能な半導体装置及びその製造方法を提供する。【解決手段】半導体基板１１０に形成されたトランジスタを覆う絶縁膜の上に、下部電極膜１３１、強誘電体膜１３２及び上部電極膜１３３を形成し、更にその上にキャップ層としてＰｔ膜１３４を形成する。そして、Ｐｔ膜１３４の上に所定のパターンのハードマスク（ＴｉＮ膜１３５及びＳｉＯ2膜１３６）を形成し、Ｐｔ膜１３４及び上部電極膜１３３をエッチングする。その後、全面に絶縁性保護膜１３８を形成し、上部電極膜１３３の側面を絶縁性保護膜１３８で覆う。次いで、強誘電体膜１３２及び下部電極膜１３１をエッチングして、強誘電体キャパシタを形成する。【選択図】図１６

Description

本発明は、一対の電極間に強誘電体膜を挟んで構成された強誘電体キャパシタを備えた半導体装置及びその製造方法に関する。
近年、強誘電体のヒステリシス特性を利用して情報を記憶する強誘電体キャパシタを備えた半導体装置（Ferroelectric Random Access Memory：以下、「ＦｅＲＡＭ」という）の開発が進められている。ＦｅＲＡＭは電源を切っても情報が消失しない不揮発性メモリであり、高集積度、高速駆動、高耐久性及び低消費電力を実現できるという優れた特性を有している。ＦｅＲＡＭに使用される強誘電体キャパシタは、残留分極量が大きなＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）やＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）などの強誘電体酸化物からなる膜（強誘電体膜）を一対の電極で挟んだ構造を有している。
図１，図２は、従来のＦｅＲＡＭの製造方法の一例を工程順に示す模式断面図である。
まず、図１（ａ）に示すように、半導体基板（図示せず）上にトランジスタ（図示せず）を形成した後、そのトランジスタを覆う層間絶縁膜１１を形成し、その上にＳｉＮ膜１２を形成する。その後、フォトリソグラフィ法を用いてＳｉＮ膜１２の表面からトランジスタに通じるコンタクトホールを形成し、当該コンタクトホール内にＷ（タングステン）を埋め込んでプラグ１３を形成する。
次に、図１（ｂ）に示すように、ＳｉＮ膜１２及びプラグ１３の上に、Ｉｒ（イリジウム）からなる下部電極膜１４と、強誘電体膜（ＰＺＴ膜）１５と、ＩｒＯｘ（酸化イリジウム）からなる上部電極膜１６とを形成する。その後、図１（ｃ）に示すように、上部電極膜１６の上にキャップ層となるＰｔ（白金）膜１７を形成する。なお、ここでは上部電極膜１６の上にキャップ層を設けているが、キャップ層を設けないこともある。
次に、図１（ｄ）に示すように、Ｐｔ膜１７の上にＴｉＮ膜１８を形成し、その上にＳｉＯ2膜（ＴＥＯＳ（Tetra-Ethyl-Ortho-Silicate）膜）１９を形成する。そして、図１（ｅ）に示すように、ＳｉＯ2膜１９の上にフォトレジスト膜２０を形成し、このフォトレジスト膜２０を所定の形状にパターニングする。
次に、図１（ｆ）に示すように、フォトレジスト膜２０をマスクとしてＳｉＯ2膜１９をエッチングする。その後、図２（ａ）に示すように、ＴｉＮ膜１８をエッチングした後、フォトレジスト膜２０を除去する。
次いで、図２（ｂ）に示すように、残存するＳｉＯ2膜１９及びＴｉＮ膜１８をハードマスクとしてＰｔ膜１７、上部電極膜１６、強誘電体膜１５及び下部電極膜１４を一括エッチングする。これにより、下部電極膜１４と上部電極膜１６との間に強誘電体膜１５を挟んで構成される強誘電体キャパシタ２５が形成される。その後、図２（ｃ）に示すように、ハードマスク（ＳｉＯ2膜１９及びＴｉＮ膜１８）をドライエッチング及びウェットエッチングにより除去する。このようにして、強誘電体キャパシタ２５を備えた半導体装置が完成する。
ところで、図１，図２に示すように、スタック型強誘電体キャパシタを製造する場合、上部電極膜１６から下部電極膜１４まで（キャップ層があるときはキャップ層から下部電極膜まで）を一括エッチングしている。この一括エッチング時の反応性を向上させるために半導体基板は高温（例えば、４００℃）に加熱され、酸化しやすい状態となる。また、強誘電体膜の結晶化工程や回復アニール工程においても上部電極膜１６及び下部電極膜１４は高温に晒される。このため、上部電極膜１６及び下部電極膜１４の材料には酸化しない、又は酸化しても導電性が低下しないという性質が要求され、上述したようにＩｒ等の貴金属が使用される。しかし、貴金属は反応性が乏しいため、エッチングにより発生した導電性微粒子がエッチングチャンバから排出されにくく、図３に示すように導電性微粒子２１が強誘電体膜１５の側面に付着して、下部電極膜１４と上部電極膜１６との間が短絡してしまうことがある。
また、エッチングマスクにも耐熱性が要求され、フォトレジスト（樹脂）を使用することはできない。そのため、一括エッチング時には、前述したようにＳｉＯ2膜及びＴｉＮ膜により構成されるハードマスクを使用するが、エッチング終了後のハードマスクを除去する工程においても導電性微粒子２１が発生して強誘電体膜１５の側面に付着することがある。強誘電体膜１５の側面に付着した導電性微粒子２１は、例えばハイドロキシアミンや酸溶液等の薬液を用いても除去することは困難である。
特許文献１には、積層型キャパシタを備えた半導体装置が記載されている。この半導体装置では、金属膜のエッチングにより生じる導電性微粒子がキャパシタ絶縁膜の側面に付着してキャパシタ電極間が短絡することを防止するために、キャパシタ絶縁膜及び上部電極膜の側部にサイドウォールを形成している。このサイドウォールは、上部電極膜及びキャパシタ絶縁膜をパターニングした後、ＣＶＤ（Chemical Vapor Deposition ）法により全面にＳｉＯ2、Ｓｉ3Ｎ4、Ａｌ2Ｏ3、ＴｉＯ3又はＴａ2Ｏ5等の絶縁物からなる絶縁膜を厚く形成し、その絶縁膜をエッチバックして形成される。特許文献１では、サイドウォールの頂部のテーパー角を７５度以下とすることにより、導電性微粒子の付着が防止されるとしている。
しかしながら、特許文献１に記載された方法では、基板上に絶縁膜を厚く形成し、その絶縁膜をエッチバックしてサイドウォールを形成するので、エッチング終了時の判定が難しく、オーバーエッチングによりサイドウォールや上部電極膜の削れや剥れが発生するおそれがある。また、特許文献１に記載された方法では、サイドウォールの頂部のテーパー角を７５度以下にする必要があり、そのためにサイドウォールの厚さが厚くなって半導体装置の高集積化が困難であるという問題もある。
更に、特許文献１では、ＣＶＤ法により形成した絶縁膜で強誘電体キャパシタを覆い、この絶縁膜をエッチバックしてサイドウォールを形成している。しかし、強誘電体キャパシタを覆う絶縁膜を通常のＣＶＤ法（プラズマＣＶＤ法及び熱ＣＶＤ法等）により形成すると、ＣＶＤガス中に含まれる水素ガス及び加熱あるいはプラズマＣＶＤ法でのプラズマダメージによって強誘電体キャパシタの特性が劣化することがある。また、特許文献１ではサイドウォールをＳｉＯ2又はＴｉＯ2により形成した例が開示されているが、ＳｉＯ2からなるサイドウォールでは水素や水分に対するバリア性が低く、エッチング加工時にキャパシタが劣化しやすいという問題もある。更にまた、強誘電体キャパシタをＴｉＯ2の膜で覆うと、ＰＺＴ中にＴｉが拡散してＰＺＴの特性が劣化してしまうことがあるという問題もある。
その他、本発明に関係すると思われる従来技術として、特許文献２に記載されたものがある。この特許文献２には、ハードマスクを用いてＦｅＲＡＭのキャパシタを形成する際に、高温ＢＣｌ3を用いた特定の条件で強誘電体膜をエッチングすることが記載されている。この特許文献２では、高温ＢＣｌ3を用いた特定の条件でエッチングすることにより、下部電極膜のエッチングにより発生する導電性微粒子が強誘電体膜の側面に堆積するのを防止し、強誘電体キャパシタのリーク及び短絡が防止できると記載されている。
また、本願出願人による特願２００４−５５３１９号には、複数の下部電極を一括して強誘電体膜で覆い、その強誘電体膜の上に各下部電極に対向する上部電極をそれぞれ形成し、それらの下部電極、強誘電体膜及び上部電極により構成される複数のキャパシタを保護膜で被覆した構造のＦｅＲＡＭが開示されている。
特許第３６６６８７７号公報 特開２００３−３１８３７１号公報
本発明の目的は、エッチング時に発生する導電性微粒子による強誘電体キャパシタの短絡を防止でき、特性が良好であるとともに高集積化が可能な半導体装置及びその製造方法を提供することである。
本発明の一観点によれば、半導体基板の上に絶縁膜を形成する工程と、前記絶縁膜の上に下部電極膜を形成する工程と、前記下部電極膜の上に強誘電体膜を形成する工程と、前記強誘電体膜の上に上部電極膜を形成する工程と、前記上部電極膜の上に所定のパターンのハードマスクを形成する工程と、前記ハードマスクに覆われていない部分の前記上部電極膜を除去する第１のエッチング工程と、前記半導体基板の上側全面に絶縁性保護膜を形成し、残存する前記上部電極膜の側面を当該絶縁性保護膜で覆う工程と、前記ハードマスクに覆われていない部分の前記強誘電体膜及び前記下部電極膜を除去する第２のエッチング工程と、前記ハードマスクを除去する工程とを有する半導体装置の製造方法が提供される。
本発明においては、第１のエッチング工程において上部電極膜をエッチングした後、残存する上部電極膜の側面を絶縁性保護膜で覆う。その後、強誘電体膜及び下部電極膜をエッチングする第２のエッチング工程を実施するので、第２のエッチング工程において上部電極膜から導電性微粒子が発生することが防止される。また、第２のエッチング工程において下部電極膜から導電性微粒子が発生しても、上部電極膜の側面が絶縁性保護膜に覆われているので、上部電極膜と下部電極膜との間の短絡が回避される。
本発明の他の観点によれば、半導体基板の上に絶縁膜を形成する工程と、前記絶縁膜の上に下部電極膜を形成する工程と、前記下部電極膜の上に強誘電体膜を形成する工程と、前記強誘電体膜の上に上部電極膜を形成する工程と、前記上部電極膜の上に所定のパターンのハードマスクを形成する工程と、前記ハードマスクに覆われていない部分の前記上部電極膜を除去する第１のエッチング工程と、前記半導体基板の上側全面に第１の絶縁性保護膜を形成し、残存する前記上部電極膜の側面を当該第１の絶縁性保護膜で覆う工程と、前記ハードマスクに覆われていない部分の前記強誘電体膜を除去する第２のエッチング工程と、前記半導体基板の上側全面に第２の絶縁性保護膜を形成し、残存する前記強誘電体膜の側面を当該第２の絶縁性保護膜で覆う工程と、前記ハードマスクに覆われていない部分の前記下部電極膜を除去する第３のエッチング工程と、前記ハードマスクを除去する工程とを有する半導体装置の製造方法が提供される。
本発明においては、強誘電体膜をエッチングする第２のエッチング工程を実施するときには、上部電極膜の側面が第１の絶縁性保護膜で覆われているので、上部電極膜からの導電性微粒子の発生が防止される。また、下部電極膜をエッチングする第３のエッチング工程を実施するときには、上部電極膜及び強誘電体膜の側面が第２の絶縁性保護膜で覆われているので、下部電極膜から発生した導電性微粒子による上部電極膜と下部電極膜との間の短絡が回避される。
本発明の更に他の観点によれば、半導体基板の上に絶縁膜を形成する工程と、前記絶縁膜の上に下部電極膜を形成する工程と、前記下部電極膜の上に強誘電体膜を形成する工程と、前記強誘電体膜の上に上部電極膜を形成する工程と、前記上部電極膜の上に所定のパターンのハードマスクを形成する工程と、前記ハードマスクに覆われていない部分の前記上部電極膜及び前記強誘電体膜を除去する第１のエッチング工程と、前記半導体基板の上側全面に絶縁性保護膜を形成し、残存する前記上部電極膜及び前記強誘電体膜の側面を当該絶縁性保護膜で覆う工程と、前記ハードマスクに覆われていない部分の前記下部電極膜を除去する第２のエッチング工程と、前記ハードマスクを除去する工程とを有する半導体装置の製造方法が提供される。
本発明においては、下部電極膜をエッチングする工程を実施するときには上部電極膜及び強誘電体膜の側面が絶縁性保護膜で覆われているので、下部電極膜から発生した導電性微粒子による上部電極膜と下部電極膜との間の短絡が回避される。
絶縁性保護膜の厚さは、微細化という観点から、５〜２０ｎｍとすることが好ましい。また、絶縁性保護膜は、プラズマＣＶＤ法を使用せず、熱ＣＶＤ法やＡＬＤ（Atomic Layer Deposition）法により形成することが好ましい。この場合、加熱温度は３００℃未満とすることが好ましい。水素ガスが発生しないスパッタ法により絶縁性保護膜を形成してもよい。また、強誘電体膜をＰＺＴにより形成する場合、絶縁性保護膜はＴｉＯ2などのようにＰＺＴの組成物質を含有する材料を用いないで形成することが好ましい。絶縁性保護膜を、スパッタ膜とＣＶＤ法により形成した膜との積層構造としてもよい。絶縁性保護膜として、水素や水分に対するバリア性が高い膜を使用することが好ましい。
本発明の更に他の観点によれば、半導体基板と、前記半導体基板の上に形成されたトランジスタと、前記半導体基板上に形成されて前記トランジスタを覆う層間絶縁膜と、下部電極膜、強誘電体膜及び上部電極膜を積層して構成され、前記層間絶縁膜の上に配置されて前記下部電極膜が前記トランジスタに電気的に接続された強誘電体キャパシタと、膜厚が５乃至２０ｎｍであり、少なくとも前記上部電極膜の側面を覆う絶縁性保護膜とを有する半導体装置が提供される。
本発明に係る半導体装置においては、上部電極膜の側面を、例えば成膜温度が３００℃未満の条件でＣＶＤ法又はＡＬＤ法等により形成した絶縁性保護膜で覆っている。これにより、製造工程において上部電極膜と下部電極膜とが短絡することが回避される。また、絶縁性保護膜の厚さを５乃至２０ｎｍ以下としているので、半導体装置の高集積化が可能になる。
図１は、従来のＦｅＲＡＭの製造方法を示す模式断面図（その１）である。 図２は、従来のＦｅＲＡＭの製造方法を示す模式断面図（その２）である。 図３は、従来の問題点を示す模式断面図である。 図４は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図（その１）である。 図５は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図（その２）である。 図６は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図（その３）である。 図７は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図（その４）である。 図８は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図（その５）である。 図９は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図（その６）である。 図１０は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図（その７）である。 図１１は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図（その８）である。 図１２は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図（その９）である。 図１３は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図（その１０）である。 図１４は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図（その１１）である。 図１５は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図（その１２）である。 図１６は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図（その１３）である。 図１７は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図（その１４）である。 図１８は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図（その１５）である。 図１９は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図（その１６）である。 図２０は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図（その１７）である。 図２１は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図（その１８）である。 図２２は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図（その１９）である。 図２３は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図（その２０）である。 図２４は、図１８に示す工程において、ハードマスク除去後に残った上方に突出する絶縁性保護膜を示す断面図である。 図２５は、本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図（その１）である。 図２６は、本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図（その２）である。 図２７は、本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図（その３）である。 図２８は、本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図（その４）である。 図２９は、本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図（その５）である。 図３０は、本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図（その６）である。 図３１は、本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図（その７）である。 図３２は、本発明の第３の実施形態に係る半導体装置の製造方法を示す断面図（その１）である。 図３３は、本発明の第３の実施形態に係る半導体装置の製造方法を示す断面図（その２）である。 図３４は、本発明の第３の実施形態に係る半導体装置の製造方法を示す断面図（その３）である。 図３５は、本発明の第３の実施形態に係る半導体装置の製造方法を示す断面図（その４）である。 図３６は、本発明の第３の実施形態に係る半導体装置の製造方法を示す断面図（その５）である。 図３７は、本発明の変形例に係る半導体装置（その１）の構造を示す模式図である。 図３８は、本発明の変形例に係る半導体装置（その２）の構造を示す模式図である。 図３９は、本発明の変形例に係る半導体装置（その３）の構造を示す模式図である。
以下、本発明の実施形態について、添付の図面を参照して説明する。
（第１の実施形態）
図４〜図２３は、本発明の第１の実施形態に係る強誘電体キャパシタを備えた半導体装置（ＦｅＲＡＭ）の製造方法を工程順に示す断面図である。通常、半導体基板上にはメモリセルと同時に駆動回路（書込み回路及び読み出し回路等）を構成するｎ型トランジスタ及びｐ型トランジスタを形成しているが、ここではそれらの図示は省略している。
まず、図４に示す構造を形成するまでの工程を説明する。図４に示すように、半導体基板（シリコン基板）１１０の所定の領域に素子分離層１１１を形成する。具体的には、フォトリソグラフィ法により半導体基板１１０の所定の領域に溝を形成し、その溝内にＳｉＯ2等の絶縁物を埋め込んで素子分離層１１１とする。このように絶縁物を埋め込んだ溝により素子分離層１１１を形成する方法は、ＳＴＩ（Shallow Trench Isolation）法と呼ばれている。ＳＴＩ法による素子分離層１１１に替えて、公知のＬＯＣＯＳ（Local Oxidation of Silicon）法により素子分子層を形成してもよい。なお、半導体基板１１０はｐ型でもよく、ｎ型でもよい。
次に、半導体基板１１０のｎ型トランジスタ形成領域（メモリセル領域及び駆動回路のｎ型トランジスタ形成領域：以下、同じ）にｐ型不純物（例えばホウ素（Ｂ）等）を導入して、ｐウェル１１２を形成する。また、半導体基板１１０のｐ型トランジスタ形成領域（駆動回路のｐ型トランジスタ形成領域：以下、同じ）にｎ型不純物（例えばリン（Ｐ）等）を導入して、ｎウェル（図示せず）を形成する。
次に、ｐウェル１１２及びｎウェル（図示せず）の表面を熱酸化させて、ゲート絶縁膜１１３を形成する。その後、ＣＶＤ法により、半導体基板１１０の上側全面にポリシリコン膜を形成し、このポリシリコン膜をフォトリソグラフィ法によりパターニングして、ゲート電極１１４を形成する。
なお、ｐウェル１１２の上方にはｎ型不純物を導入したゲート電極を形成し、ｎウェル（図示せず）の上方にはｐ型不純物を導入したゲート電極を形成することが好ましい。また、図４に示すように、メモリセル領域では、１つのｐウェル１１２の上に２本のゲート電極１１４が相互に平行に配置される。
次に、ゲート電極１１４をマスクとし、ｎ型トランジスタ形成領域のｐウェル１１２にリン（Ｐ）等のｎ型不純物を低濃度にイオン注入して、低濃度ｎ型不純物領域１１６を形成する。これと同様に、ゲート電極１１４をマスクとし、ｐ型トランジスタ形成領域のｎウェル（図示せず）にホウ素（Ｂ）等のｐ型不純物を低濃度にイオン注入して、低濃度ｐ型不純物領域（図示せず）を形成する。
次に、ゲート電極１１４の両側にサイドウォール１１７を形成する。このサイドウォール１１７は、ＣＶＤ法により半導体基板１１０の上側全面にＳｉＯ2又はＳｉＮ等からなる絶縁膜を形成した後、その絶縁膜をエッチバックしてゲート電極１１４の両側のみに残すことにより形成される。
その後、ゲート電極１１４及びサイドウォール１１７をマスクとしてｎ型トランジスタ形成領域のｐウェル１１２にｎ型不純物を高濃度にイオン注入し、高濃度ｎ型不純物領域１１８ａ，１１８ｂを形成する。なお、高濃度ｎ型不純物領域１１８ａはゲート電極１１４と素子分離層１１１との間に形成された不純物領域であり、高濃度ｎ型不純物領域１１８ｂは２つのゲート電極１１４の間に形成された不純物領域である。
これと同様に、ゲート電極及びサイドウォールをマスクとしてｐ型トランジスタ形成領域のｎウェル（図示せず）にｐ型不純物を高濃度にイオン注入して、高濃度ｐ型不純物領域（図示せず）を形成する。このようにして、各トランジスタ形成領域に、ＬＤＤ（Lightly Doped Drain)構造のソース／ドレインを有するトランジスタが形成される。ここまでの工程は、通常のＣＭＯＳ製造工程と基本的に同じである。
なお、ゲート電極１１４、高濃度ｎ型不純物領域１１８ａ，１１８ｂ及び高濃度ｐ型不純物領域の表面には、コンタクト層としてコバルトシリサイド又はチタンシリサイド等の金属ケイ化物（シリサイド）層を形成することが好ましい。
次に、図５に示す構造を形成するまでの工程を説明する。上記の工程でｎ型トランジスタ及びｐ型トランジスタを形成した後、プラズマＣＶＤ法により、半導体基板１１０の上側全面に例えばＳｉＯＮからなるカバー膜１２０を２００ｎｍの厚さに形成し、更にカバー膜１２０の上に絶縁膜１２１として例えばＳｉＯ2膜（ＴＥＯＳ−ＮＳＧ（Tetra-Ethyl-Ortho-Silicate-Nondoped Silicate Glass）膜）を６００ｎｍの厚さに形成する。その後、絶縁膜１２１の表面をＣＭＰ（Chemical Mechanical Polishing）法により２００ｎｍ程度研磨して、絶縁膜１２１の表面を平坦化する。次いで、脱ガス処理として、Ｎ2雰囲気中において６５０℃の温度で３０分間アニールする。
以下、図６に示す構造を形成するまでの工程を説明する。上記の工程で絶縁膜１２１を形成し脱ガス処理を施した後、絶縁膜１２１の上にフォトレジストを塗布してフォトレジスト膜１２２を形成する。その後、露光及び現像処理を実施して、所定の位置に絶縁膜１２１が露出する開口部１２２ａを形成する。次いで、フォトレジスト膜１２２をマスクとして絶縁膜１２１及びカバー膜１２０をエッチングし、絶縁膜１２１の表面からｎ型トランジスタ形成領域の高濃度ｎ型不純物領域１１８ａ，１１８ｂ及びｐ型トランジスタ形成領域の高濃度ｐ型不純物領域（図示せず）に到達するコンタクトホール１２１ａを形成する。その後、フォトレジスト膜１２２を除去する。
次に、図７に示す構造を形成するまでの工程を説明する。上記の工程でコンタクトホール１２１ａを形成した後、半導体基板１１０の上側全面に、ＰＶＤ（Physical Vapor Deposition ）法によりバリアメタル（図示せず）を形成する。これにより、コンタクトホール１２１ａの壁面がバリアメタルで覆われる。なお、バリアメタルは、例えば厚さが２０ｎｍのＴｉ膜と、厚さが５０ｎｍのＴｉＮ膜とを積層して形成される。
その後、ＣＶＤ法により、半導体基板１１０の上側全面にＷ（タングステン）膜（図示せず）を５００ｎｍの厚さに形成するとともに、コンタクトホール１２１ａ内にＷを充填する。次いで、ＣＭＰ法により絶縁膜１２１上のＷ膜及びバリアメタルを除去する。これにより、各コンタクトホール１２１内のみにＷが残り、導電性のＷプラグ１２４ａ，１２４ｂが形成される。ここで、Ｗプラグ１２４ａは高濃度ｎ型不純物領域１１８ａに接続するプラグであり、Ｗプラグ１２４ｂは高濃度ｎ型不純物領域１１８ｂに接続するプラグである。
以下、図８に示す構造を形成するまでの工程を説明する。上記の工程でＷプラグ１２４ａ，１２４ｂを形成した後、半導体基板１１０の上側全面に例えばプラズマＣＶＤ法によりＳｉＯＮからなる酸化防止膜１２５を１００ｎｍの厚さに形成する。この酸化防止膜１２５は、Ｗプラグ１２４ａ，１２４ｂの酸化を防止するために形成する。その後、酸化防止膜１２５の上に、例えばプラズマＣＶＤ法により、ＳｉＯ2膜（ＴＥＯＳ−ＮＳＧ膜）膜１２６を１００ｎｍの厚さに形成する。なお、本実施形態では、ＳｉＯ2膜１２６、酸化防止膜１２５及び絶縁膜１２１を積層してなる絶縁膜を第１の層間絶縁膜という。また、Ｗプラグ１２４ａ，１２４ｂの酸化をより確実に防止するために、ＳｉＯ2膜１２６の上に３０〜５０ｎｍの厚さのＳｉＯＮ膜、又は１０〜２０ｎｍの厚さのＡｌＯ（酸化アルミニウム）膜を形成してもよい。
次に、図９に示す構造を形成するまでの工程を説明する。上記の工程でＳｉＯ2膜１２６を形成した後、このＳｉＯ2膜１２６の上にフォトレジストを塗布して、フォトレジスト膜１２７を形成する。その後、露光及び現像処理を実施して、所定の領域にＳｉＯ2膜１２６が露出する開口部１２７ａを形成する。次いで、フォトレジスト膜１２７をマスクとしてＳｉＯ2膜１２６及び酸化防止膜１２５をエッチングし、ＳｉＯ2膜１２６の表面からＷプラグ１２４ａに到達するコンタクトホール１２５ａを形成する。その後、フォトレジスト膜１２７を除去する。
次に、図１０に示す構造を形成するまでの工程を説明する。上記の工程でコンタクトホール１２５ａを形成した後、例えばＰＶＤ法により半導体基板１１０の上側全面にバリアメタル（図示せず）を形成する。これにより、コンタクトホール１２５ａの壁面がバリアメタルで覆われる。その後、ＣＶＤ法により、ＳｉＯ2膜１２６の上にＷ膜（図示せず）を５００ｎｍの厚さに形成するとともに、コンタクトホール１２５ａ内にＷを充填する。そして、ＣＭＰ法により、ＳｉＯ2膜１２６の上のＷ膜及びバリアメタルを除去する。これにより、コンタクトホール１２５ａ内のみにＷが残り、導電性のＷプラグ１２８が形成される。その後、窒素雰囲気中でプラズマアニールを施し、ＳｉＯ2膜１２６の表面を窒化する。
次に、図１１に示す構造を形成するまでの工程を説明する。上記の工程でＷプラグ１２８を形成した後、ＰＶＤ法により、半導体基板１１０の上側全面に厚さが２０ｎｍのＴｉ膜と厚さが１００ｎｍのＴｉＡｌＮ膜（いずれも図示せず）を形成する。その後、半導体基板１１０の上側全面に、下部電極膜１３１として例えばＩｒ膜を１００ｎｍの厚さに形成する。
次に、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition ）法により、下部電極膜１３１の上にＰＺＴからなる強誘電体膜１３２を例えば１２０ｎｍの厚さに形成する。強誘電体膜１３２は、ＰＺＴ以外の強誘電体材料、例えばＰＬＺＴ、ＢＬＴ、ＳＢＴ又はＳＢＴＮ等により形成してもよい。また、強誘電体膜１３２はＭＯＣＶＤ法以外の方法、例えばスパッタ法、ゾルゲル法又はＣＶＤ法により形成してもよい。
その後、ＰＶＤ法により、強誘電体膜１３２の上に上部電極膜１３３として例えばＩｒＯ2膜を１５０ｎｍの厚さに形成する。この上部電極膜１３３はＩｒＯ2以外の導電材料、例えばＰｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ及びＰｄ等の金属膜、又はそれらの金属の酸化膜により形成してもよい。また、それらの２以上の膜を積層して上部電極膜１３３としてもよい。
次に、強誘電体膜１３２を結晶化する。強誘電体膜１３２の結晶化は、例えばＡｒ（アルゴン）とＯ2との混合ガス中で基板温度が７２５℃、処理時間が６０秒間の条件で第１のＲＴＡ（Rapid Thermal Annealing ）処理を施した後、酸素雰囲気中で基板温度が７５０℃、処理時間が６０秒間の条件で第２のＲＴＡ処理を施すことにより行う。
次に、図１２に示す構造を形成するまでの工程を説明する。上記の工程で強誘電体膜１３２を結晶化した後、ＰＶＤ法により上部電極膜１３３の上にキャップ層としてＰｔ膜１３４を例えば１００ｎｍの厚さに形成する。Ｐｔ膜１３４に替えて、Ｉｒ膜をキャップ層としてもよい。なお、本発明において、キャップ層は必須ではなく、キャップ層の形成を省略してもよい。
その後、Ｐｔ膜１３４の上に、ＰＶＤ法によりＴｉＮ膜１３５を例えば２００ｎｍの厚さに形成し、更にその上にプラズマＣＶＤ法によりＳｉＯ2膜（ＴＥＯＳ−ＮＳＧ膜）１３６を例えば７００ｎｍの厚さに形成する。
次に、図１３に示す構造を形成するまでの工程を説明する。上記の工程でＳｉＯ2膜１３６膜を形成した後、ＳｉＯ2膜１３６の上にフォトレジストを塗布してフォトレジスト膜１３７を形成する。そして、このフォトレジスト膜１３７を露光及び現像処理して、Ｗプラグ１２４ａの上方のＳｉＯ2膜１３６の上のみにフォトレジスト膜１３７を残す。
次に、図１４に示す構造を形成するまでの工程を説明する。上記の工程でＳｉＯ2膜１３６の所定の領域上にフォトレジスト膜１３７を形成した後、そのフォトレジスト膜１３７をマスクとしてＳｉＯ2膜１３６及びＴｉＮ膜１３５をエッチングする。ＳｉＯ2膜１３７のエッチングはドライエッチング法により行い、エッチングガスとして例えばＣ4Ｆ8とＡｒとＣＦ4との混合ガスを用いる。また、ＴｉＮ膜のエッチングもドライエッチング法により行い、エッチングガスとして例えばＢＣＬ3とＣｌ2との混合ガス、又はＣｌ2ガスを用いる。その後、エッチングマスクとして用いたフォトレジスト膜１３７をアッシングにより除去する。このようにして、ＴｉＮ膜１３５とＳｉＯ2膜１３６とにより構成されるハードマスクが形成される。
次に、図１５に示す構造を形成するまでの工程を説明する。上記の工程で所定のパターンのハードマスクを形成した後、Ｐｔ膜１３４及び上部電極膜１３３をエッチングする。すなわち、ＩＣＰ（Inductive Coupling Plasma）型エッチング装置を使用し、チャンバ内にＨＢｒガスを１０ｓｃｃｍ（standard cc/min ）、Ｏ2を４０ｓｃｃｍの流量で流し、チャンバ内の圧力を０．４Ｐａ、ウェハステージ温度を４００℃、ソースパワーを８００Ｗ（ワット）、バイアスパワーを７００Ｗとして上部電極膜１３３をエッチングする。なお、ソースパワーはＩＣＰエッチング装置のアンテナに供給される高周波のパワーであり、バイアスパワーは半導体基板１１０に供給される高周波のパワーである。エッチングの終了は、ＥＰＤ（エンドポイントデテクター）により検出する。この場合、若干オーバーエッチングとなる条件でエッチングを行うことが好ましい。また、このエッチング工程において、エッチング条件を変化させて強誘電体膜１３２を厚さ方向の途中までエッチングしてもよい。
次に、図１６に示す構造を形成するまでの工程を説明する。上記の工程で上部電極膜１３３をパターニングした後、熱ＣＶＤ法又はＡＬＤ（Atomic Layer Deposition）法により、半導体基板１１０の上側全面に、例えばＳｉＮ、Ａｌ2Ｏ3、Ｔａ2Ｏ5又はＳｉＣからなる絶縁性保護膜１３８を５〜２０ｎｍの厚さに形成する。これにより、ハードマスク（ＳｉＯ2膜１３６及びＴｉＮ膜１３５）、Ｐｔ膜１３４及び上部電極膜１３３の側面が絶縁性保護膜１３８により覆われる。ここでは、絶縁性保護膜１３８としてＡＬＤ法によりＡｌ2Ｏ3膜を形成するものとする。この場合、トリメチルアルミニウム等の水素を含有するガスを使用するため、成膜時の温度が３００℃以上になると水素により強誘電体膜１３２の特性が劣化するおそれがある。従って、絶縁性保護膜１３８を成膜するときの温度は３００℃未満（例えば２５０℃）とすることが好ましい。
なお、絶縁性保護膜１３８の厚さが５ｎｍ未満の場合は絶縁性保護膜１３８を均一に形成することが困難であるとともに、後工程で強誘電体膜１３２及び下部電極膜１３１をエッチングする際に絶縁性保護膜１３８が剥離し、上部電極膜１３３の側面に導電性微粒子が付着して短絡の原因となることが考えられる。一方、絶縁性保護膜１３８の厚さが２０ｎｍを超えると半導体装置の高集積化が阻害される。このため、絶縁性保護膜１３８の厚さは５〜２０ｎｍとすることが好ましい。
次に、図１７に示す構造を形成するまでの工程を説明する。上記の工程で絶縁性保護膜１３８を形成した後、強誘電体膜１３２上の絶縁性保護膜１３８と、強誘電体膜１３２及び下部電極膜１３１とをエッチングする。絶縁性保護膜１３８及び強誘電体膜１３２をエッチングするときには、チャンバ内にＣｌ2ガス及びＡｒガスを導入し、チャンバ内の圧力を０．４Ｐａ、ウェハステージの温度を４００℃、ソースパワーを８００Ｗ、バイアスパワーを７００Ｗとする。Ｃｌ2ガスの流量は例えば４０ｓｃｃｍ、Ａｒガスの流量は例えば１０ｓｃｃｍとする。また、下部電極膜１３１をエッチングするときには、チャンバ内にＨＢｒガス、Ｏ2ガス及びＣ4Ｆ8ガスを導入し、チャンバ内の圧力を０．４Ｐａ、ソースパワーを１０００Ｗ、バイアスパワーを５００Ｗとする。ＨＢｒガスの流量は例えば１０ｓｃｃｍ、Ｏ2ガスの流量は例えば４０ｓｃｃｍ、Ｃ4Ｆ8ガスの流量は例えば５ｓｃｃｍとする。
これらのエッチング工程において、上部電極膜１３３の側面は絶縁性保護膜１３８により保護されているため、上部電極膜１３３から導電性微粒子が発生することはない。また、下部電極膜１３１のエッチングにともなって導電性微粒子が発生しても上部電極膜１３３の側面が絶縁性保護膜１３８で覆われているため、下部電極膜１３１と上部電極膜１３３との間が短絡するおそれはない。なお、上記の条件でエッチングを行うと、ハードマスクの側面上部に付着した絶縁性保護膜１３８がエッチングされることが考えられるが、上部電極膜１３３の側面に付着した絶縁性保護膜１３８が除去されなければよい。
次に、図１８に示す構造を形成するまでの工程を説明する。上記の工程で強誘電体膜１３２及び下部電極膜１３１をパターニングした後、ハードマスクとして残ったＳｉＯ2膜１３６とＴｉＮ膜１３５とをエッチングにより除去する。ＳｉＯ2膜１３６は、例えばＣ4Ｆ8ガスとＡｒガスとＣＦ4ガスとを用いた反応性エッチング（ＲＩＥ）により除去する。また、ＴｉＮ膜１３５は、例えばＮＨ4ＯＨとＨ2Ｏ2とＨ2Ｏとの混合液を用いたウェットエッチングにより除去する。このようにして、下部電極膜１３１と強誘電体膜１３２と上部電極膜１３３とにより構成される強誘電体キャパシタ１４０が形成される。
なお、ハードマスク（ＳｉＯ2膜１３６及びＴｉＮ膜１３５）を除去すると、図２４に示すように絶縁性保護膜１３８がＰｔ膜１３４の縁部の上方に突出することが考えられる。絶縁性保護膜１３８がＰｔ膜１３４の縁部の上方に突出しても特に問題はないが、例えばＡｒガスを用いたエッチングにより突出した部分を除去する工程を追加してもよい。
次に、図１９に示す構造を形成するまでの工程について説明する。上記の工程でハードマスクを除去した後、強誘電体膜１３２をエッチングによるダメージから回復させるために、回復アニールを行う。ここでは、回復アニールとして、例えば基板温度が６５０℃、６０分間の条件で酸素雰囲気中で熱処理するものとする。
次に、ＭＯＣＶＤ法により、半導体基板１１０の上側全面にキャパシタ保護膜１４１としてアルミナ（酸化アルミニウム）膜を例えば５０ｎｍの厚さに形成する。このキャパシタ保護膜１４１は、強誘電体膜１３２への水素及び水分の侵入を防止するという機能を有している。これにより、強誘電体膜１３２の特性の劣化が回避される。
次いで、プラズマＣＶＤ法により、キャパシタ保護膜１４１の上にＳｉＯ2（ＴＥＯＳ−ＮＳＧ）を堆積させて、第２の層間絶縁膜１４２を例えば１５００ｎｍの厚さに形成する。その後、ＣＭＰ法により第２の層間絶縁膜１４２の表面を研磨して平坦化する。
次に、図２０に示す構造を形成するまでの工程を説明する。上記の工程で第２の層間絶縁膜１４２を形成した後、フォトレジスト法及びエッチング法を用いて、層間絶縁膜１４２の表面からＷプラグ１２４ｂに到達するコンタクトホールを形成する。そして、このコンタクトホールの壁面をバリアメタル（図示せず）で覆った後、層間絶縁膜１４２上にＷ膜（図示せず）を形成するとともに、コンタクトホール内にＷを埋め込む。その後、ＣＭＰ法により層間絶縁膜１４２上のＷ膜及びバリアメタルを除去し、コンタクトホール内のみにＷを残す。これにより、導電性のＷプラグ１４３が形成される。その後、プラズマＣＶＤ法により、層間絶縁膜１４２及びＷプラグ１４３の上に酸化防止膜１４４としてＳｉＯＮ膜を例えば１００ｎｍの厚さに形成する。
次に、図２１に示す構造を形成するまでの工程を説明する。上記の工程で酸化防止膜１４４を形成した後、酸化防止膜１４４上にフォトレジスト膜（図示せず）を形成する。そして、このフォトレジスト膜を露光及び現像処理して、強誘電体キャパシタ１４０の上方に酸化防止膜１４４が露出する開口部を形成する。その後、フォトレジスト膜をマスクとして酸化防止膜１４４、層間絶縁膜１４２及びキャパシタ保護膜１４１をエッチングし、酸化防止膜１４４の表面からＰｔ膜１３４に到達するコンタクトホール１４２ａを形成する。その後、回復アニールとして、酸素雰囲気中で５００℃の温度で６０分間の熱処理を実施する。
次に、図２２に示す構造を形成するまでの工程を説明する。上記の工程でコンタクトホール１４２ａを形成した後、酸化防止膜１４４をドライエッチングにより除去する。そして、ＰＶＤ法により、半導体基板１１０の上側全面にバリアメタル（図示せず）を形成し、コンタクトホール１４２ａの壁面をバリアメタルで覆う。その後、ＣＶＤ法により層間絶縁膜１４２上にＷ膜（図示せず）を例えば５００ｎｍの厚さに形成するとともに、コンタクトホール１４２ａ内にＷを充填する。そして、ＣＭＰ法により層間絶縁膜１４２上のＷ膜及びバリアメタルを除去する。これにより、コンタクトホール１４２ａ内のみにＷが残り、導電性のＷプラグ１４５が形成される。
次に、図２３に示す構造を形成するまでの工程を説明する。上記の工程でＷプラグ１４５を形成した後、層間絶縁膜１４２及びＷプラグ１４５の上に厚さが１５０ｎｍのＴｉＮ膜と、厚さが５５０ｎｍのＡｌ−Ｃｕ膜と、厚さが５ｎｍのＴｉ膜と、厚さが１５０ｎｍのＴｉＮ膜とを順次積層して導電体膜を形成する。そして、この導電体膜をフォトリソグラフィ法及びエッチング法によりパターニングして、配線１４６ａ，１４６ｂを形成する。ここで、配線１４６ａはＷプラグ１４５及びＰｔ膜１３４を介して強誘電体キャパシタ１４０の上部電極膜１３３に接続された配線であり、配線１４６ｂはＷプラグ１４３及びＷプラグ１２４ｂを介して高濃度ｎ型不純物領域１１８ｂに接続された配線である。このようにして、強誘電体キャパシタ１４０を備えた半導体装置（ＦｅＲＡＭ）が完成する。
このようにして製造された半導体装置において、メモリセル領域のトランジスタのゲート電極１１４はワード線の一部を構成し、これらのトランジスタに共通の高濃度ｎ型不純物領域１１８ｂに接続した配線１４６ｂはビット線の一部を構成している。
本実施形態においては、上部電極膜１３３をパターニングした後、全面に絶縁性保護膜１３８を形成して上部電極膜１３３の側面を被覆するので、その後の強誘電体膜１３２及び下部電極膜１３１をパターニングする工程において導電性微粒子が発生しても、下部電極膜１３１と上部電極膜１３３との間の短絡を確実に防止することができる。また、この絶縁性保護膜１３８はＣＶＤ法又はＡＬＤ法により５〜２０ｎｍと薄く形成すればよいので、半導体装置の高集積化が可能である。更に、この絶縁性保護膜１３８を３００℃未満（２５０℃）の温度で成膜することにより、水素ガスによって強誘電体膜１３２の特性が劣化することを防止できる。従って、本実施形態により、特性が良好な半導体装置（ＦｅＲＡＭ）を製造することができる。
なお、本実施形態において、絶縁性保護膜１３８はＡＬＤ法、熱ＣＶＤ法又はアンバイアスプラズマＣＶＤ法等により形成することができる。この場合、成膜時の温度を３００℃未満とすることが好ましい。
また、絶縁性保護膜１３８を積層構造としてもよい。例えば下層の膜を水素ガスが発生しないスパッタ法により形成し、上層の膜をプラズマＣＶＤ法又は熱ＣＶＤ法により形成してもよい。スパッタ法は水素ガスが発生しないので、強誘電体膜１３２を劣化させるおそれが少ない。しかし、スパッタ法は段差被覆性がよくないので、単層の絶縁性保護膜１３８をスパッタ法により形成することは好ましくない。上述のように、スパッタ法とＣＶＤ法とを組み合わせて積層構造の絶縁性保護膜１３８を形成することにより、強誘電体膜１３２の劣化を防止できるとともに、上部電極膜１３３の側面を確実に覆うことができる。
絶縁性保護膜１３８を積層構造とする場合、下層をＳｉＮ膜、Ａｌ2Ｏ3膜、Ｔａ2Ｏ5膜等のように水素や水分に対するバリア性の高い膜で構成することが好ましい。なお、ＴｉＯ2膜はＴｉがＰＺＴ中に拡散してＰＺＴの特性を劣化させるので、下層の膜をＴｉＯ2で構成することは好ましくない。また、下層の膜は、熱ＣＶＤ法又はＡＬＤ法により、３００℃未満の温度で成膜することが好ましい。
上層の膜は、プラズマＣＶＤ法、熱ＣＶＤ法又はＡＬＤ法により形成することができる。この場合、成膜時の温度が３００℃以上となってもよい。上層の膜も、ＳｉＮ膜、Ａｌ2Ｏ3膜、Ｔａ2Ｏ5膜等のように水素や水分に対するバリア性の高い膜で構成することが好ましい。但し、下層の膜が水素や水分に対するバリア性の高い膜で構成されている場合は、上層の膜をＳｉＯ2やその他のバリア性の低い膜で構成してもよい。また、上層の膜をＴｉＯ2のようにＰＺＴの組成物質を含む材料により形成してもよい。
（第２の実施形態）
図２５〜図３１は、本発明の第２の実施形態に係る半導体装置（ＦｅＲＡＭ）の製造方法を示す断面図である。これらの図２５〜図３１において、図４〜図２３と同一物には同一符号を付している。
まず、図２５に示すように、第１の実施形態と同様の方法により、半導体基板１１０上にトランジスタ、カバー膜１２０、絶縁膜１２１、Ｗプラグ１２４ａ，１２４ｂ、酸化防止膜１２５、ＳｉＯ2膜１２６、Ｗプラグ１２８、下部電極膜１３１、強誘電体膜１３２、上部電極膜１３３及びＰｔ膜１３４を形成し、その上にＴｉＮ膜１３５及びＳｉＯ2膜１３６を形成する。そして、フォトリソグラフィ法を使用してＳｉＯ2膜１３６及びＴｉＮ膜１３５をパターニングし、所定の形状のハードマスクを形成する。
次に、このハードマスク（ＳｉＯ2膜１３６及びＴｉＮ膜１３５）を使用して、図２６に示すように、Ｐｔ膜１３４及び上部電極膜１３３をエッチングする。Ｐｔ膜１３４及び上部電極膜１３３のエッチングにはＩＣＰ型エッチング装置を使用する。そして、エッチングガスとしてＨＢｒガス及びＯ2ガスを使用し、ウェハステージ温度が４００℃、ソースパワーが８００Ｗ、バイアスパワーが７００℃の条件でエッチングを行う。エッチングの終了は、ＥＰＤ（エンドポイントデテクター）により検出する。
次に、図２７に示すように、半導体基板１１０の上側全面に例えばＳｉＮ、Ａｌ2Ｏ3、Ｔａ2Ｏ5又はＳｉＣからなる第１の絶縁性保護膜１５１を５〜２０ｎｍの厚さに形成する。これにより、ハードマスク（ＳｉＯ2膜１３６及びＴｉＮ膜１３５）、Ｐｔ膜１３４及び上部電極１３３の側面が絶縁性保護膜１５１に覆われる。なお、絶縁性保護膜１５１の成膜時の温度は３００℃未満とすることが好ましい。
次に、図２８に示すように、強誘電体膜１３２をエッチングする。強誘電体膜１３２のエッチングにはＩＣＰ型エッチング装置を使用する。そして、エッチングガスとしてＣｌ2ガス及びＡｒガスを使用し、ウェハステージ温度が４００℃、チャンバ内の圧力が０．４Ｐａ、ソースパワーが８００Ｗ、バイアスパワーが７００Ｗの条件でエッチングを行う。このエッチングによりＳｉＯ2膜１３６の上部に付着した絶縁性保護膜１５１が除去されることが考えられるが、上部電極膜１３３及びＰｔ膜１３４の側面の絶縁性保護膜１５１が除去されなければよい。
次に、図２９に示すように半導体基板１１０の上側全面に例えばＳｉＮ、Ａｌ2Ｏ3、Ｔａ2Ｏ5又はＳｉＣからなる第２の絶縁性保護膜１５２を５〜２０ｎｍの厚さに形成する。これにより、強誘電体膜１３２の側面が絶縁性保護膜１５２に覆われる。
次に、図３０に示すように、下部電極膜１３１をエッチングする。下部電極膜１３１のエッチングにはＩＣＰ型エッチング装置を使用する。そして、エッチングガスとしてＨＢｒガス、Ｏ2ガス及びＣ4Ｆ8ガスを使用し、チャンバ内の圧力が０．４Ｐａ、ソースパワーが１０００Ｗ、バイアスパワーが５００Ｗの条件でエッチングを行う。
次いで、図３１に示すように、Ｐｔ膜１３４上のＴｉＮ膜１３５、ＳｉＯ2膜１３６及び絶縁性保護膜１５１，１５２をエッチングにより除去する。絶縁性保護膜１５１，１５２及びＳｉＯ2膜１３６は、例えばＣ4Ｆ8ガスとＡｒガスとＣＦ4ガスとを用いた反応性エッチング（ＲＩＥ）により除去する。また、ＴｉＮ膜１３５は、例えばＮＨ4ＯＨとＨ2Ｏ2とＨ2Ｏとの混合液を用いたウェットエッチングにより除去する。このようにして、下部電極膜１３１と強誘電体膜１３２と上部電極膜１３３とにより構成される強誘電体キャパシタ１５０が形成される。
その後の工程は第１の実施形態と同様であるので、ここでは説明を省略する。本実施形態には、下部電極膜１３１をエッチングするときには上部電極膜１３３の側面が絶縁性保護膜１５１，１５２に覆われているので、第１の実施形態と同様の効果が得られる。また、本実施形態においては、下部電極膜１３１をエッチングするときには強誘電体膜１３２の側面が絶縁性保護膜１５２に覆われているため、第１の実施形態に比べて強誘電体膜１５２の劣化がより一層少ないという利点がある。
なお、本実施形態において、絶縁性保護膜１５１，１５２はＡＬＤ法、熱ＣＶＤ法又はアンバイアスプラズマＣＶＤ法等により形成することができる。この場合、成膜時の温度を３００℃未満とすることが好ましい。また、下層の絶縁性保護膜１５１を水素ガスが発生しないスパッタ法により形成し、上層の絶縁性保護膜１５２をプラズマＣＶＤ法又は熱ＣＶＤ法により形成してもよい。スパッタ法は水素ガスが発生しないので、強誘電体膜１３２を劣化させるおそれが少ない。しかし、スパッタ法は段差被覆性がよくないので、上述のようにスパッタ法とＣＶＤ法とを組み合わせて積層構造の絶縁性保護膜１５１，１５２を形成することにより、強誘電体膜１３２の劣化を防止できるとともに、上部電極膜１３３の側面を確実に覆うことができる。
下層の絶縁性保護膜１５２は、ＳｉＮ膜、Ａｌ2Ｏ3膜、Ｔａ2Ｏ5膜等のように水素や水分に対するバリア性の高い膜で構成することが好ましい。なお、ＴｉＯ2膜はＴｉがＰＺＴ中に拡散してＰＺＴの特性を劣化させるので、下層の絶縁性保護膜１５１をＴｉＯ2で構成することは好ましくない。また、下層の絶縁性保護膜１５１は、熱ＣＶＤ法又はＡＬＤ法により、３００℃未満の温度で成膜することが好ましい。
上層の絶縁性保護膜１５２は、プラズマＣＶＤ法、熱ＣＶＤ法又はＡＬＤ法により形成することができる。上層の絶縁性保護膜１５２も、ＳｉＮ膜、Ａｌ2Ｏ3膜、Ｔａ2Ｏ5膜等のように水素や水分に対するバリア性の高い膜で構成することが好ましい。
（第３の実施形態）
図３２〜図３６は、本発明の第３の実施形態に係る半導体装置（ＦｅＲＡＭ）の製造方法を示す断面図である。これらの図３２〜図３６において、図４〜図２３と同一物には同一符号を付している。
まず、図３２に示すように、第１の実施形態と同様の方法により、半導体基板１１０上にトランジスタ、カバー膜１２０、絶縁膜１２１、Ｗプラグ１２４ａ，１２４ｂ、酸化防止膜１２５、ＳｉＯ2膜１２６、Ｗプラグ１２８、下部電極膜１３１、強誘電体膜１３２、上部電極膜１３３及びＰｔ膜１３４を形成し、その上にＴｉＮ膜１３５及びＳｉＯ2膜１３６を形成する。そして、フォトリソグラフィ法を使用してＳｉＯ2膜１３６及びＴｉＮ膜１３５をパターニングし、所定の形状のハードマスクを形成する。
次に、図３３に示すようにＰｔ膜１３４、上部電極膜１３３及び強誘電体膜１３２をエッチングする。Ｐｔ膜１３４及び上部電極膜１３３のエッチングにはＩＣＰ型エッチング装置を使用する。そして、エッチングガスとしてＨＢｒガス及びＯ2ガスを使用し、ウェハステージ温度が４００℃、ソースパワーが８００Ｗ、バイアスパワーが７００℃の条件でエッチングを行う。エッチングの終了は、ＥＰＤ（エンドポイントデテクター）により検出する。
強誘電体膜１３２のエッチングにはＩＣＰ型エッチング装置を使用する。そして、エッチングガスとしてＣｌ2ガス及びＡｒガスを使用し、ウェハステージ温度が４００℃、チャンバ内の圧力が０．４Ｐａ、ソースパワーが８００Ｗ、バイアスパワーが７００Ｗの条件でエッチングを行う。
次に、図３４に示すように、半導体基板１１０の上側全面に例えばＳｉＮ、Ａｌ2Ｏ3、Ｔａ2Ｏ5又はＳｉＣからなる絶縁性保護膜１６１を５〜２０ｎｍの厚さに形成する。これにより、ハードマスク（ＳｉＯ2膜１３６及びＴｉＮ膜１３５）、Ｐｔ膜１３４上部電極１３３及び強誘電体膜１３２の側面が絶縁性保護膜１６１に覆われる。なお、絶縁性保護膜１６１の成膜時の温度は３００℃未満とすることが好ましい。
次に、図３５に示すように、下部電極膜１３１をエッチングする。下部電極膜１３１のエッチングにはＩＣＰ型エッチング装置を使用する。そして、エッチングガスとしてＨＢｒガス、Ｏ2ガス及びＣ4Ｆ8ガスを使用し、チャンバ内の圧力が０．４Ｐａ、ソースパワーが１０００Ｗ、バイアスパワーが５００Ｗの条件でエッチングを行う。
次いで、図３６に示すように、Ｐｔ膜１３４上のＴｉＮ膜１３５、ＳｉＯ2膜１３６及び絶縁性保護膜１６１をエッチングにより除去する。絶縁性保護膜１６１及びＳｉＯ2膜１３６は、例えばＣ4Ｆ8ガスとＡｒガスとＣＦ4ガスとを用いた反応性エッチング（ＲＩＥ）により除去する。また、ＴｉＮ膜１３５は、例えばＮＨ4ＯＨとＨ2Ｏ2とＨ2Ｏとの混合液を用いたウェットエッチングにより除去する。このようにして、下部電極膜１３１と強誘電体膜１３２と上部電極膜１３３とにより構成される強誘電体キャパシタ１６０が形成される。
その後の工程は第１の実施形態と同様であるので、ここでは説明を省略する。本実施形態においては、下部電極膜１３１をエッチングするときには上部電極膜１３３の側面が絶縁性保護膜１６１に覆われているので、第１の実施形態と同様の効果が得られる。
なお、絶縁性保護膜１６１は、ＡＬＤ法、熱ＣＶＤ法又はアンバイアスプラズマＣＶＤ法等により形成することができる。この場合、成膜時の温度は３００℃未満とすることが好ましい。
また、絶縁性保護膜１６１を積層構造としてもよい。例えば下層の膜を水素ガスが発生しないスパッタ法により形成し、上層の膜をプラズマＣＶＤ法又は熱ＣＶＤ法により形成してもよい。スパッタ法は水素ガスが発生しないので、強誘電体膜１３２を劣化させるおそれが少ない。しかし、スパッタ法は段差被覆性がよくないので、単層の絶縁性保護膜１６１をスパッタ法により形成することは好ましくない。上述のように、スパッタ法とＣＶＤ法とを組み合わせて積層構造の絶縁性保護膜１６１を形成することにより、強誘電体膜１３２の劣化を防止できるとともに、上部電極膜１３３の側面を確実に覆うことができる。
絶縁性保護膜１６１を積層構造とする場合、下層をＳｉＮ膜、Ａｌ2Ｏ3膜、Ｔａ2Ｏ5膜等のように水素や水分に対するバリア性の高い膜で構成することが好ましい。なお、ＴｉＯ2膜はＴｉがＰＺＴ中に拡散してＰＺＴの特性を劣化させるので、下層の膜をＴｉＯ2で構成することは好ましくない。また、下層の膜は、熱ＣＶＤ法又はＡＬＤ法により、３００℃未満の温度で成膜することが好ましい。
上層の膜は、プラズマＣＶＤ法、熱ＣＶＤ法又はＡＬＤ法により形成することができる。この場合、成膜時の温度が３００℃以上となってもよい。上層の膜も、ＳｉＮ膜、Ａｌ2Ｏ3膜、Ｔａ2Ｏ5膜等のように水素や水分に対するバリア性の高い膜で構成することが好ましい。但し、下層の膜が水素や水分に対するバリア性の高い膜で構成されている場合は、上層の膜をＳｉＯ2やその他のバリア性の低い膜で構成してもよい。また、上層の膜をＴｉＯ2のようにＰＺＴの組成物質を含む材料により形成してもよい。
（変形例）
図３７〜図３９は、本発明の変形例の半導体装置の構造を示す模式図である。これらの図３７〜図３９では、強誘電体キャパシタとその近傍の部分のみを図示している。また、これらの図３７〜図３９において、図２３と同一物には同一符号を付している。
図３７に示す半導体装置では、ＳｉＯ2膜１２６の上に、強誘電体キャパシタ１４０側への水分の侵入を阻止する水分防止膜１７０が形成されている。この水分防止膜１７０は、プラズマＳｉＯＮ膜又は酸化アルミニウムにより形成される。この水分防止膜１７０の上に、強誘電体キャパシタ１４０が形成されている。
絶縁性保護膜１７１は、Ｐｔ膜１３４及び上部電極膜１３３の側面だけでなく、強誘電体膜１３２の一部（上側部分）も覆っている。これらの強誘電体キャパシタ１４０及び絶縁性保護膜１７１は、アルミナ等により構成されるキャパシタ保護膜１４１に覆われている。
図３８に示す半導体装置では、図３７に示す半導体装置と同様に、ＳｉＯ2膜１２６の上に水分防止膜１７０が形成されており、この水分防止膜１７０の上に強誘電体キャパシタ１４０が形成されている。そして、絶縁性保護膜１７１は、Ｐｔ膜１３４及び上部電極１３３の側面全体と、強誘電体膜１３２の側面の一部を覆っている。
絶縁性保護膜１７２は絶縁性保護膜１７１と重なるように形成されており、強誘電体膜１３２の側面全体を覆っている。
図３９に示す半導体装置では、図３７に示す半導体装置と同様に、ＳｉＯ2膜１２６の上に水分防止膜１７０が形成されており、この水分防止膜１７０の上に強誘電体キャパシタ１４０が形成されている。絶縁性保護膜１７３は、Ｐｔ膜１３７、上部電極膜１３３及び強誘電体膜１３２の側面全体を覆っている。
これらの図３７〜図３９に示す半導体装置においても、第１〜第３の実施形態と同様に、エッチング時に発生する導電性微粒子による強誘電体キャパシタ１４０の短絡を防止することができるという効果を奏する。

Claims (24)

  1. 半導体基板の上に絶縁膜を形成する工程と、
    前記絶縁膜の上に下部電極膜を形成する工程と、
    前記下部電極膜の上に強誘電体膜を形成する工程と、
    前記強誘電体膜の上に上部電極膜を形成する工程と、
    前記上部電極膜の上に所定のパターンのハードマスクを形成する工程と、
    前記ハードマスクに覆われていない部分の前記上部電極膜を除去する第１のエッチング工程と、
    前記半導体基板の上側全面に絶縁性保護膜を形成し、残存する前記上部電極膜の側面を当該絶縁性保護膜で覆う工程と、
    前記ハードマスクに覆われていない部分の前記強誘電体膜及び前記下部電極膜を除去する第２のエッチング工程と、
    前記ハードマスクを除去する工程と
    を有することを特徴とする半導体装置の製造方法。
  2. 前記第１のエッチング工程では、前記強誘電体膜を厚さ方向の途中までエッチングすることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記絶縁性保護膜の厚さを５乃至２０ｎｍとすることを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記絶縁性保護膜の成膜時の温度を３００℃未満とすることを特徴とする請求項１に記載の半導体装置の製造方法。
  5. 前記絶縁性保護膜は、ＣＶＤ法又はＡＬＤ法により形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  6. 前記絶縁性保護膜は、ＳｉＮ膜、Ａｌ2Ｏ3膜、Ｔａ2Ｏ5膜及びＳｉＣ膜からなる群から選択された少なくとも１種の絶縁膜からなることを特徴とする請求項１に記載の半導体装置の製造方法。
  7. 半導体基板の上に絶縁膜を形成する工程と、
    前記絶縁膜の上に下部電極膜を形成する工程と、
    前記下部電極膜の上に強誘電体膜を形成する工程と、
    前記強誘電体膜の上に上部電極膜を形成する工程と、
    前記上部電極膜の上に所定のパターンのハードマスクを形成する工程と、
    前記ハードマスクに覆われていない部分の前記上部電極膜を除去する第１のエッチング工程と、
    前記半導体基板の上側全面に第１の絶縁性保護膜を形成し、残存する前記上部電極膜の側面を当該第１の絶縁性保護膜で覆う工程と、
    前記ハードマスクに覆われていない部分の前記強誘電体膜を除去する第２のエッチング工程と、
    前記半導体基板の上側全面に第２の絶縁性保護膜を形成し、残存する前記強誘電体膜の側面を当該第２の絶縁性保護膜で覆う工程と、
    前記ハードマスクに覆われていない部分の前記下部電極膜を除去する第３のエッチング工程と、
    前記ハードマスクを除去する工程と
    を有することを特徴とする半導体装置の製造方法。
  8. 前記第１のエッチング工程では、前記強誘電体膜を厚さ方向の途中までエッチングすることを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記第１の絶縁性保護膜及び前記第２の絶縁性保護膜の厚さを５乃至２０ｎｍとすることを特徴とする請求項７に記載の半導体装置の製造方法。
  10. 前記第１の絶縁性保護膜及び前記第２絶縁性保護膜の成膜時の温度を３００℃未満とすることを特徴とする請求項７に記載の半導体装置の製造方法。
  11. 前記第１の絶縁性保護膜及び前記第２の絶縁性保護膜は、ＣＶＤ法又はＡＬＤ法により形成することを特徴とする請求項７に記載の半導体装置の製造方法。
  12. 前記第１の絶縁性保護膜及び前記第２の絶縁性保護膜は、ＳｉＮ膜、Ａｌ2Ｏ3膜、Ｔａ2Ｏ5膜及びＳｉＣ膜からなる群から選択された少なくとも１種の絶縁膜からなることを特徴とする請求項７に記載の半導体装置の製造方法。
  13. 半導体基板の上に絶縁膜を形成する工程と、
    前記絶縁膜の上に下部電極膜を形成する工程と、
    前記下部電極膜の上に強誘電体膜を形成する工程と、
    前記強誘電体膜の上に上部電極膜を形成する工程と、
    前記上部電極膜の上に所定のパターンのハードマスクを形成する工程と、
    前記ハードマスクに覆われていない部分の前記上部電極膜及び前記強誘電体膜を除去する第１のエッチング工程と、
    前記半導体基板の上側全面に絶縁性保護膜を形成し、残存する前記上部電極膜及び前記強誘電体膜の側面を当該絶縁性保護膜で覆う工程と、
    前記ハードマスクに覆われていない部分の前記下部電極膜を除去する第２のエッチング工程と、
    前記ハードマスクを除去する工程と
    を有することを特徴とする半導体装置の製造方法。
  14. 前記絶縁性保護膜の厚さを５乃至２０ｎｍとすることを特徴とする請求項１３に記載の半導体装置の製造方法。
  15. 前記絶縁性保護膜の成膜時の温度を３００℃未満とすることを特徴とする請求項１３に記載の半導体装置の製造方法。
  16. 前記絶縁性保護膜は、ＣＶＤ法又はＡＬＤ法により形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
  17. 前記絶縁性保護膜は、ＳｉＮ膜、Ａｌ2Ｏ3膜、Ｔａ2Ｏ5膜及びＳｉＣ膜からなる群から選択された少なくとも１種の絶縁膜からなることを特徴とする請求項１３に記載の半導体装置の製造方法。
  18. 半導体基板と、
    前記半導体基板の上に形成されたトランジスタと、
    前記半導体基板上に形成されて前記トランジスタを覆う層間絶縁膜と、
    下部電極膜、強誘電体膜及び上部電極膜を積層して構成され、前記層間絶縁膜の上に配置されて前記下部電極膜が前記トランジスタに電気的に接続された強誘電体キャパシタと、
    膜厚が５乃至２０ｎｍであり、少なくとも前記上部電極膜の側面を覆う絶縁性保護膜と
    を有することを特徴とする半導体装置。
  19. 前記絶縁性保護膜が、ＳｉＮ膜、Ａｌ2Ｏ3膜、Ｔａ2Ｏ5膜及びＳｉＣ膜からなる群から選択された少なくとも１種の絶縁膜からなることを特徴とする請求項１８に記載の半導体装置。
  20. 前記強誘電体キャパシタを覆って前記強誘電体膜への水素及び水分の侵入を防止するキャパシタ保護膜を有することを特徴とする請求項１８に記載の半導体装置。
  21. 前記強誘電体膜は、ＰＺＴ、ＰＬＺＴ、ＢＴＬ、ＳＴＢ及びＳＢＴＮからなる群から選択されたいずれか１種の強誘電体材料により形成されていることを特徴とする請求項１８に記載の半導体装置。
  22. 半導体基板と、
    前記半導体基板の上に形成されたトランジスタと、
    前記半導体基板上に形成されて前記トランジスタを覆う層間絶縁膜と、
    下部電極膜、強誘電体膜及び上部電極膜を積層して構成され、前記層間絶縁膜の上に配置されて前記下部電極膜が前記トランジスタに電気的に接続された強誘電体キャパシタと、
    前記上部電極の側面全体と前記強誘電体膜の側面の一部を覆う第１の絶縁性保護膜と、
    前記強誘電体キャパシタ及び前記第１の絶縁性保護膜を覆う第２の絶縁性保護膜と
    を有することを特徴とする半導体装置。
  23. 半導体基板と、
    前記半導体基板の上に形成されたトランジスタと、
    前記半導体基板上に形成されて前記トランジスタを覆う層間絶縁膜と、
    下部電極膜、強誘電体膜及び上部電極膜を積層して構成され、前記層間絶縁膜の上に配置されて前記下部電極膜が前記トランジスタに電気的に接続された強誘電体キャパシタと、
    前記上部電極の側面全体と前記強誘電体膜の側面の一部を覆う第１の絶縁性保護膜と、
    前記第１の絶縁性保護膜に重ねて形成され、前記上部電極の側面全体と前記強誘電体膜の側面全体を覆う第２の絶縁性保護膜と、
    前記第２の絶縁性保護膜に重ねて形成され、前記上部電極の側面全体と前記強誘電体膜の側面全体と前記下部電極の側面全体を覆う第３の絶縁性保護膜と
    を有することを特徴とする半導体装置。
  24. 半導体基板と、
    前記半導体基板の上に形成されたトランジスタと、
    前記半導体基板上に形成されて前記トランジスタを覆う層間絶縁膜と、
    下部電極膜、強誘電体膜及び上部電極膜を積層して構成され、前記層間絶縁膜の上に配置されて前記下部電極膜が前記トランジスタに電気的に接続された強誘電体キャパシタと、
    前記上部電極の側面全体と前記強誘電体膜の側面全体を覆う第１の絶縁性保護膜と、
    前記第１の絶縁性保護膜に重ねて形成され、前記上部電極の側面全体と前記強誘電体膜の側面全体を覆う第２の絶縁性保護膜と、
    前記強誘電体キャパシタ及び前記第１の絶縁性保護膜を覆う第２の絶縁性保護膜と
    を有することを特徴とする半導体装置。
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