JPWO2008081806A1 - 配線膜の形成方法、トランジスタ、及び電子装置 - Google Patents

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Abstract

密着性とバリア性に優れ、抵抗値が低い配線膜を形成する。成膜対象物21が配置された真空槽2に酸素ガスを導入し、酸素を含む真空雰囲気中で、銅を主成分とし、Mgと、Alと、Siと、Beと、Caと、Srと、Baと、Raと、Scと、Yと、Laと、Ceと、Prと、Ndと、Pmと、Smと、Euと、Gdと、Tbと、Dyとからなる添加元素群より選択される少なくとも1種類の添加元素が含有されたスパッタリングターゲット11をスパッタリングし、成膜対象物21の表面に第一の金属膜23を成膜した後、酸素ガスの導入を停止した状態でスパッタリングターゲット11をスパッタリングし、第一の金属膜23の表面に第二の金属膜24を形成した後、第一、第二の金属膜23、24をエッチングして配線膜を形成する。

Description

本発明は配線膜の分野に関し、特にトランジスタ用の配線膜と、その配線膜を成膜する成膜方法に関する。
従来、電子部品用の金属配線膜には、AlやCuなどの低抵抗材料が使用されている。たとえばTFT(Thin film transistor)液晶ディスプレイではパネルの大型化とともに、配線電極の低抵抗化の要求が大きくなってきており、低抵抗配線としてAlやCuを用いる必要性が高まっている。
Alを主成分とするAl配線は、SiO2やITO(インジウム錫酸化物)等の酸化物と接触すると、酸化物の酸素によってヒロックが発生することがあり、また、Al配線をTFTのソース、ドレイン電極として用いた場合の下地Si層への拡散の問題、ITOからなる透明電極とのコンタクト抵抗の劣化などの問題がある。
一方、Cu配線に関しては、CuはAlより低抵抗な材料である。AlはITO透明電極とのコンタクト抵抗の劣化が問題とされるが、酸化銅は酸化アルミニウムよりも絶縁性が低いため、コンタクト抵抗も良好である。
従って、Cuを低抵抗配線膜として用いる必要性が高まっている。しかし、Cuは他の配線材料と比べて、ガラスやSi等の下地材料との密着性が悪いという問題や、ソースドレイン電極として用いた場合、Si層にCuが拡散するという問題があるため、Cu配線と他の層との界面に密着性の向上や拡散防止のためのバリア層が必要となる。
また半導体で用いられているCuメッキの下地Cuシード層に関しても、上記と同様に拡散の問題から、TiNやTaN等の拡散防止のバリア層が必要となっている。
Cuを主成分とした電子部品向け金属配線膜の関連特許としては、CuにMo等の元素を添加することを特徴とする技術(特開2005−158887)や、純粋なCuのスパッタリングによる成膜プロセス中に窒素や酸素を導入することを特徴とする技術(特開平10−12151)が知られているが、いずれも密着性や低抵抗化及びヒロックに対する耐性に問題がある。
特開2005−158887号公報 特開平10−12151号公報
本発明は上記課題を解決するために成されたものであり、その目的は、ガラス基板やシリコン層に対する密着性が高く、かつ、低抵抗な配線膜を提供するものである。
本発明者等は、Cuを主成分とするターゲットに、Mgと、Alと、Siと、IIa族元素(Beと、Caと、Srと、Baと、Ra)と、IIIb族元素(希土類Sc、Yと、ランタノイド系Laと、Ceと、Prと、Ndと、Pmと、Smと、Euと、Gdと、Tbと、Dy)とからなる群より選択される1種類以上の添加元素を含有させ、更にスパッタリング時に酸素ガスを導入して成膜した金属膜(合金膜)は、シリコンやガラスに対する密着性が高いだけでなく、シリコンへの金属拡散を防止するバリア性にも優れていることを見出した。
図7(a)、(b)は、Cuを主成分とし、上記添加元素が含有されたターゲットをスパッタリングして、基板15表面に金属膜14、19を成膜した状態を示しており、図7(a)の符号19はスパッタリング時に酸素を導入せずに成膜した無酸素金属膜を、図7(b)の符号14はスパッタリング時に酸素を導入して成膜した酸素含有金属膜を示している。
無酸素金属膜19の内部では、銅結晶17の内部に、添加元素を含む添加元素粒子16が分散された状態になり、無酸素金属膜19の表面及び裏面には銅結晶17が露出するので、基板15が直接銅結晶17と接触することになる。そのため、無酸素金属膜19と基板15の密着性は低く、基板15がシリコン基板の場合は銅の拡散が起こる。
Mgと、Alと、Siと、Beと、Caと、Srと、Baと、Raと、Scと、Yと、Laと、Ceと、Prと、Ndと、Pmと、Smと、Euと、Gdと、Tbと、DyはCuよりも原子半径が小さく、酸素添加により析出しやすい性質を有しているので、酸素含有金属膜14では、成膜時に銅結晶17外に上記添加元素及び添加元素の酸化物が析出し、銅結晶17の界面に添加元素及び添加元素の酸化物を含む酸化膜18が形成される。基板15は酸化膜18と接触し、純銅の結晶である銅結晶17に直接接触しないので、酸素含有金属膜14は、無酸素金属膜19に比べて基板15に対する密着性が高く、基板15に銅が拡散しない。
このように、酸素と上記添加元素の両方を含有する酸素含有金属膜14は密着性とバリア性に優れているが、無酸素金属膜19に比べて電気抵抗が高く、そのため、配線膜としての電気的特性に劣る。
本発明者等は、酸素と添加元素の両方を含有する金属膜を基板15表面に形成した後、その金属膜の表面に、より電気抵抗が低い金属膜を積層して配線膜を成膜することで、密着性とバリア性に優れ、かつ、電気的特性に優れた配線膜が得られることを見出し、本発明を完成するに至った。
係る知見に基づいて成された本発明は、成膜対象物のシリコン又は二酸化ケイ素が露出する表面に、配線膜を形成する配線膜の形成方法であって、前記成膜対象物が置かれた真空雰囲気に酸素ガスとスパッタガスとを導入し、酸素を含む真空雰囲気中で、銅を主成分とし、Mgと、Alと、Siと、Beと、Caと、Srと、Baと、Raと、Scと、Yと、Laと、Ceと、Prと、Ndと、Pmと、Smと、Euと、Gdと、Tbと、Dyとからなる添加元素群より選択される少なくとも1種類の添加元素が含有された第一のスパッタリングターゲットをスパッタリングし、前記成膜対象物の表面に第一の金属膜を成膜した後、前記成膜対象物が置かれた真空雰囲気への酸素ガスの導入を停止した状態で、銅を主成分とする第二のスパッタリングターゲットをスパッタリングし、前記第一の金属膜の表面上に第二の金属膜を形成し、前記第一、第二の金属膜をエッチングして前記配線膜を形成する配線膜の形成方法である。
本発明は配線膜の形成方法であって、前記第一、第二のスパッタリングターゲットとして、同一のターゲットを用い、前記第一の金属膜の成膜と、前記第二の金属膜の成膜は、同じ真空槽内部で行う配線膜の形成方法である。
本発明は配線膜の形成方法であって、前記第二のスパッタリングターゲットとして、銅を主成分とし、Mgと、Alと、Siと、Beと、Caと、Srと、Baと、Raと、Scと、Yと、Laと、Ceと、Prと、Ndと、Pmと、Smと、Euと、Gdと、Tbと、Dyとからなる添加元素群より選択される少なくとも1種類の添加元素が含有されたターゲットを用い、前記第一、第二のスパッタリングターゲットを、別々の真空槽内部に配置し、前記別々の真空槽内部で、前記第一、第二の金属膜の成膜を行う配線膜の形成方法である。
本発明は配線膜の形成方法であって、前記第二のスパッタリングターゲットとして純銅ターゲットを用い、前記第一、第二のスパッタリングターゲットを同じ真空槽内部に配置し、前記第一の金属膜の成膜と、前記第二の金属膜の成膜は、前記真空槽内部で行う配線膜の形成方法である。
本発明は配線膜の形成方法であって、前記第二のスパッタリングターゲットとして純銅ターゲットを用い、前記第一、第二のスパッタリングターゲットを別々の真空槽内部に配置し、前記別々の真空槽内部で、前記第一、第二の金属膜の成膜を行う配線膜の形成方法である。
本発明は配線膜の形成方法であって、前記第二の金属膜を形成した後、前記成膜対象物が置かれた真空雰囲気に、酸素ガスとスパッタガスを導入し、酸素を含む真空雰囲気中で、銅を主成分とし、Mgと、Alと、Siと、Beと、Caと、Srと、Baと、Raと、Scと、Yと、Laと、Ceと、Prと、Ndと、Pmと、Smと、Euと、Gdと、Tbと、Dyとからなる添加元素群より選択される少なくとも1種類の添加元素が含有された第三のスパッタリングターゲットをスパッタリングして、前記第二の金属膜の表面に第三の金属膜を形成した後、前記第一〜第三の金属膜をエッチングする配線膜の形成方法である。
本発明は配線膜の形成方法であって、前記第二のスパッタリングターゲットとして、Mgと、Alと、Siと、Beと、Caと、Srと、Baと、Raと、Scと、Yと、Laと、Ceと、Prと、Ndと、Pmと、Smと、Euと、Gdと、Tbと、Dyとからなる添加元素群より選択される少なくとも1種類の添加元素が含有されたターゲットを用いる配線膜の形成方法である。
本発明は配線膜の形成方法であって、前記第一〜第三のスパッタリングターゲットを別々の真空槽内に配置し、前記別々の真空槽内で前記第一〜第三の金属膜を形成する配線膜の形成方法である。
本発明は配線膜の形成方法であって、前記第一、第三のスパッタリングターゲットを同じ真空槽内に配置し、前記第一、第三の金属膜を前記同じ真空槽内で形成し、前記第二のスパッタリングターゲットを前記第一、第三のスパッタリングターゲットとは異なる真空槽内に配置し、前記第二の金属膜を前記異なる真空槽内で形成する配線膜の形成方法である。
本発明は配線膜の形成方法であって、前記第二のスパッタリングターゲットとして純銅ターゲットを用いる配線膜の形成方法である。
本発明は配線膜の形成方法であって、前記第一〜第三のスパッタリングターゲットを別々の真空槽内に配置し、前記別々の真空槽内で前記第一〜第三の金属膜を形成する配線膜の形成方法である。
本発明は配線膜の形成方法であって、前記第一、第三のスパッタリングターゲットを同じ真空槽内に配置し、前記第一、第三の金属膜を前記同じ真空槽内で形成し、前記第二のスパッタリングターゲットを前記第一、第三のスパッタリングターゲットとは異なる真空槽内に配置し、前記第二の金属膜を前記異なる真空槽内で形成する配線膜の形成方法である。
本発明は配線膜の形成方法であって、前記第一のスパッタリングターゲットとして、Alが0.1原子%以上10.0原子%以下含有されたものを用い、前記真空雰囲気のスパッタガス分圧に対する酸素ガス分圧の割合が、0.1%以上20.0%以下になるように酸素ガスを導入して、前記第一のスパッタリングターゲットをスパッタリングする配線膜の形成方法である。
本発明は配線膜の形成方法であって、前記第一のスパッタリングターゲットとして、Mgが0.1原子%以上10.0原子%以下含有されたものを用い、前記真空雰囲気の前記スパッタガス分圧に対する酸素ガス分圧の割合が、0.1%以上20.0%以下になるように酸素ガスを導入して、前記第一のスパッタリングターゲットをスパッタリングする配線膜の形成方法である。
本発明はトランジスタであって、ゲート電極と、半導体からなるドレイン半導体層と、半導体からなるソース半導体層とを有し、前記ゲート電極に印加する電圧で、前記ドレイン半導体層と前記ソース半導体層との間が遮断又は導通されるように構成され、前記ドレイン半導体層表面と前記ソース半導体層の表面のいずれか一方又は両方には、銅を主成分とし、Mgと、Alと、Siと、Beと、Caと、Srと、Baと、Raと、Scと、Yと、Laと、Ceと、Prと、Ndと、Pmと、Smと、Euと、Gdと、Tbと、Dyとからなる添加元素群より選択される少なくとも1種類の添加元素と、酸素とが含有された第一の金属膜が形成され、前記各第一の金属膜の表面には、銅を主成分とし、前記第一の金属膜よりも低抵抗な第二の金属膜がそれぞれ形成されたトランジスタである。
本発明はトランジスタであって、前記第一の金属膜には、酸素が0.1原子%以上含有されたトランジスタである。
本発明はトランジスタであって、前記第二の金属膜の表面には、銅を主成分とし、Mgと、Alと、Siと、Beと、Caと、Srと、Baと、Raと、Scと、Yと、Laと、Ceと、Prと、Ndと、Pmと、Smと、Euと、Gdと、Tbと、Dyとからなる添加元素群より選択される少なくとも1種類の添加元素と、酸素とが含有された第三の金属膜が形成されたトランジスタである。
本発明は、ゲート電極と、半導体からなるドレイン半導体層と、半導体からなるソース半導体層とを有し、前記ゲート電極に印加する電圧で、前記ドレイン半導体層と前記ソース半導体層との間が遮断又は導通されるように構成され、前記ゲート電極はガラス基板に接触するトランジスタであって、前記ゲート電極は、前記ガラス基板の表面に形成された第一の金属膜と、前記第一の金属膜の表面に形成された第二の金属膜とを有し、前記第一の金属膜は、銅を主成分とし、Mgと、Alと、Siと、Beと、Caと、Srと、Baと、Raと、Scと、Yと、Laと、Ceと、Prと、Ndと、Pmと、Smと、Euと、Gdと、Tbと、Dyとからなる添加元素群より選択される少なくとも1種類の添加元素と、酸素とが含有され、前記第二の金属膜は、銅を主成分とし、前記第一の金属膜よりも低抵抗にされたトランジスタである。
本発明はトランジスタであって、前記第一の金属膜には、酸素が0.1原子%以上含有されたトランジスタである。
本発明はトランジスタであって、前記第二の金属膜の表面には、銅を主成分とし、Mgと、Alと、Siと、Beと、Caと、Srと、Baと、Raと、Scと、Yと、Laと、Ceと、Prと、Ndと、Pmと、Smと、Euと、Gdと、Tbと、Dyとからなる添加元素群より選択される少なくとも1種類の添加元素と、酸素とが含有された第三の金属膜が形成されたトランジスタである。
本発明は、トランジスタを有する電子装置であって、前記トランジスタは、ゲート電極と、半導体からなるドレイン半導体層と、半導体からなるソース半導体層とを有し、前記ゲート電極に印加する電圧で、前記ドレイン半導体層と前記ソース半導体層との間が遮断又は導通されるように構成され、前記ドレイン半導体層表面と前記ソース半導体層の表面のいずれか一方又は両方には、銅を主成分とし、Mgと、Alと、Siと、Beと、Caと、Srと、Baと、Raと、Scと、Yと、Laと、Ceと、Prと、Ndと、Pmと、Smと、Euと、Gdと、Tbと、Dyとからなる添加元素群より選択される少なくとも1種類の添加元素と、酸素とが含有された第一の金属膜が形成され、前記各第一の金属膜の表面には、銅を主成分とし、前記第一の金属膜よりも低抵抗な第二の金属膜がそれぞれ形成された電子装置である。
本発明は電子装置であって、前記第一の金属膜には、酸素が0.1原子%以上含有された電子装置である。
本発明は、トランジスタを有する電子装置であって、前記トランジスタは、ゲート電極と、半導体からなるドレイン半導体層と、半導体からなるソース半導体層とを有し、前記ゲート電極に印加する電圧で、前記ドレイン半導体層と前記ソース半導体層との間が遮断又は導通されるように構成され、前記ゲート電極はガラス基板に接触し、前記ゲート電極は、前記ガラス基板の表面に形成された第一の金属膜と、前記第一の金属膜の表面に形成された第二の金属膜とを有し、前記第一の金属膜は、銅を主成分とし、Mgと、Alと、Siと、Beと、Caと、Srと、Baと、Raと、Scと、Yと、Laと、Ceと、Prと、Ndと、Pmと、Smと、Euと、Gdと、Tbと、Dyとからなる添加元素群より選択される少なくとも1種類の添加元素と、酸素とが含有され、前記第二の金属膜は、銅を主成分とし、前記第一の金属膜よりも低抵抗にされた電子装置である。
本発明は電子装置であって、前記第一の金属膜には、酸素が0.1原子%以上含有された電子装置である。
本発明は、ガラス基板と、前記ガラス基板上に配置された透明な画素電極と、前記画素電極上に配置された液晶と、前記液晶上に配置された透明な共通電極と、前記ガラス基板に密着された蓄積電極を有し、前記画素電極と前記蓄積電極との間に形成される液晶容量に、前記蓄積電極を片側の電極とする蓄積容量が接続され、前記液晶容量の充放電で前記液晶の配向が制御される電子装置であって、前記蓄積電極は、前記ガラス基板の表面に形成された第一の金属膜と、前記第一の金属膜の表面に形成された第二の金属膜とを有し、前記第一の金属膜は、銅を主成分とし、Mgと、Alと、Siと、Beと、Caと、Srと、Baと、Raと、Scと、Yと、Laと、Ceと、Prと、Ndと、Pmと、Smと、Euと、Gdと、Tbと、Dyとからなる添加元素群より選択される少なくとも1種類の添加元素と、酸素とが含有され、前記第二の金属膜は、銅を主成分とし、前記第一の金属膜よりも低抵抗にされた電子装置である。
本発明は電子装置であって、前記第一の金属膜には、酸素が0.1原子%以上含有された電子装置である。
尚、本発明で主成分とは、主成分とする元素を50原子%以上含有することである。従って、「銅を主成分とする」という意味は、「銅原子を50原子%以上含有する」ということである。
本発明には用いるターゲットには、Cuと、上述した添加元素以外の元素(例えばMn)が不純物として混入する場合もあるが、不純物元素の含有量は0.1原子%未満、通常は10-4原子%未満である。そのようなターゲットを用いて成膜される本発明の配線膜は、Cuと添加元素と酸素以外の不純物元素の含有量が0.1原子%未満、通常は10-4原子%未満となる。
また、本発明で純銅とは、Cu以外の不純物元素の含有量が0.1原子%未満、通常は10-4原子%未満のものを指す。
スパッタリングターゲット中の銅と添加元素の含有割合と、そのスパッタリングターゲットを用いて成膜された金属膜中の銅と添加元素の含有割合は、スパッタガスだけ導入された真空雰囲気で成膜した場合も、酸素ガスとスパッタガスの両方が導入された真空雰囲気で成膜した場合も同じになり、また、酸素ガスの導入量を変化させても、その含有割合は変わらない。
従って、銅と添加元素の合計量に対する添加元素の割合が0.1原子%以上10.0原子%以下のスパッタリングターゲットをスパッタリングすると、銅と添加元素の合計量に対する添加元素の割合が0.1原子%以上10.0原子%以下の金属膜が得られる。
本発明により成膜された配線膜は、シリコンやガラスに対する密着性が高く、シリコンへの銅拡散が起こらない上、低抵抗である。配線膜を形成する際のパターニングは、同一のエッチャントで一度にパターニングすることができるので、製造工程が簡易である。
本発明に用いるスパッタリング装置の一例を説明するための断面図 (a)〜(c):本発明の配線膜の形成工程の一例を説明するための断面図 本発明の液晶表示装置の一例を説明するための断面図 本発明の半導体装置の一例を説明するための断面図 (a)、(b):本発明の配線膜の形成工程の他の例を説明するための断面図 酸素ガス分圧の割合と、比抵抗との関係を示すグラフ(Al) (a):Cuを主成分とし、Mgを含有する金属膜を模式的に示す断面図、(b):Cuを主成分とし、Mgと酸素を含有する金属膜を模式的に示す断面図 酸素ガス分圧の割合と、比抵抗との関係を示すグラフ(Mg) スパッタリング装置の第二例を説明するための断面図 スパッタリング装置の第三例を説明するための断面図
符号の説明
2……真空槽 3……液晶表示装置 6……半導体装置 11……スパッタリングターゲット 31……ガラス基板 23……第一の金属膜 24……第二の金属膜 25……配線膜 36……画素電極 38……蓄積電極 40、60……トランジスタ(TFT) 41……ゲート電極 42……ドレイン電極 43……ソース電極 46……チャネル半導体層 47……ドレイン半導体層 48……ソース半導体層 55……共通電極
図1はの符号1は本発明に用いる第一例のスパッタリング装置を示しており、真空槽2を有している。
真空槽2内には、銅を主成分とし、Mgと、Alと、Siと、Beと、Caと、Srと、Baと、Raと、Scと、Yと、Laと、Ceと、Prと、Ndと、Pmと、Smと、Euと、Gdと、Tbと、Dyとからなる添加元素群より選択される添加元素が1種類以上含有されたスパッタリングターゲット11が配置されている。
真空槽2には、真空排気系9とガス導入系8が接続されており、真空排気系9によって真空槽2内を真空排気し、真空雰囲気にした状態で、成膜対象物21を搬入し、真空槽2内に配置された基板ホルダ7に保持させる。
スパッタリングターゲット11は真空槽2外部に配置された電源5に接続されており、ガス導入系8からスパッタリングガスと酸素ガスを導入しながら、スパッタリングターゲット11に電源5から電圧を印加し、スパッタリングターゲット11表面近傍にプラズマを形成し、スパッタリングターゲット11をスパッタリングすると、スパッタリングターゲット11を構成する物質の粒子が放出され、成膜対象物21表面に到達し、銅を主成分とし、酸素及び上記添加元素を含有する第一の金属膜23が形成される(図2(a))。
第一の金属膜23が所定膜厚に形成されたところで、スパッタガスの導入と、真空排気を続けながら酸素ガスの導入を停止する。真空槽2内部の酸素ガス分圧を、第一の金属膜23を成膜する時よりも低くした状態で、同じ真空槽2内で同じスパッタリングターゲット11をスパッタすると、第一の金属膜23の表面に、銅を主成分とし、第一の金属膜23に含有されたものと同じ種類の添加元素を含有し、酸素含有量が第一の金属膜23よりも少ない第二の金属膜24が形成される。
第二の金属膜24の成膜は、真空槽2内の酸素ガス分圧がゼロになるよう真空排気してから行うことがより好ましく、この場合、酸素を含有しない第二の金属膜24が形成される。
第二の金属膜24を所定膜厚に形成した後、真空槽2の外部に搬出し、第一、第二の金属膜23、24を同じ形状にエッチングし、本発明の第一例の配線膜を形成する。
図2(c)は、上記第一例の配線膜25の断面図であり、この配線膜25は二層構造になっている。
本発明では、第一の金属膜23と第二の金属膜24は両方とも銅を主成分としており、配線膜25を形成する際、第一、第二の金属膜23、24の積層膜の表面にパターニングされたレジスト層を配置し、同じ組成のエッチング液(又はエッチングガス)を使用して積層膜をエッチングすれば、第一、第二の金属膜23、24が同じ形状にパターニングされる。
成膜対象物21が液晶表示装置のパネルである場合、成膜対象物21の表面の一部又は全部には、ガラス基板の表面、又はシリコン等の半導体層の表面が露出している。成膜対象物21が集積回路や有機EL素子等に設けられた半導体装置の場合、成膜対象物21の表面の一部又は全部に、シリコン等の半導体基板又は半導体層の表面が露出している。即ち、成膜対象物21の表面には、ガラスとシリコンのいずれか一方又は両方が露出している。
第一の金属膜23は、上述した添加元素と酸素を含有しており、ガラス基板又はシリコンとの密着性が高くなっており、第一の金属膜23と第二の金属膜24は同じ銅を主成分とする金属膜であるから密着性が互いに高くなっている。従って、本発明により成膜された配線膜25は成膜対象物21に対する密着性が高い。
図3の符号3は、本発明の配線膜を有する電子装置(液晶表示装置)であり、TFT基板30とカラーフィルタ基板50を有している。
この液晶表示装置3は能動型であり、TFT基板30は、ガラス基板31を有しており、ガラス基板31上にはTFT(薄膜トランジスタ)40と、表示画素35と、蓄積コンデンサ39が配置されている。
TFT40は、ゲート電極41と、ドレイン電極42と、ソース電極43を有しており、蓄積コンデンサ39は蓄積電極38を有しており、表示画素35は、画素電極36を有している。
ゲート電極41、ドレイン電極42、ソース電極43、蓄積電極38が、上記配線膜25によって構成されている。
また、TFT40は、ゲート絶縁膜44と、チャネル半導体層46と、ドレイン半導体層47と、ソース半導体層48とを有している。
チャネル半導体層46の片面にはドレイン半導体層47とソース半導体層48が、チャネル半導体層46と接触して配置されている。ドレイン半導体層47とソース半導体層48同士は互いに離間している。
ドレイン半導体層47とソース半導体層48の間の位置の、チャネル半導体層46の反対側の面には、ゲート絶縁膜44とゲート電極41とが配置されている。ゲート電極41とチャネル半導体層46の間にはゲート絶縁膜44が位置している。
ソース半導体層48とドレイン半導体層47の表面には、ドレイン電極42とソース電極43が、それぞれ接触して配置されている。
ゲート電極41と、ドレイン電極42と、ソース電極43は、TFT40の外部に導出され、外部電源からの電圧を印加可能になっている。
チャネル半導体層46と、ドレイン及びソース半導体層47、48はアモルファスシリコンやポリシリコン等で構成されている。
p型とn型の導電型のうち、ドレイン半導体層47とソース半導体層48は同じ導電型であり、チャネル半導体層46は、ドレイン半導体層47及びソース半導体層48と同じ導電型か、反対の導電型である。
先ず、チャネル半導体層46がソース及びドレイン半導体層47、48と同じ導電型の場合について説明する。
チャネル半導体層46は、不純物濃度がドレイン及びソース半導体層47、48に比べて高く、低抵抗になっている。
ドレイン電極42とソース電極43の間に動作電圧を印加した状態で、チャネル半導体層46、ドレイン及びソース半導体層48と同極性の電荷が、チャネル半導体層46表面に印加される電圧をゲート電極41に印加すると、チャネル半導体層46のゲート電極41上の部分に低抵抗の蓄積層が形成され、該蓄積層によってドレイン半導体層47とソース半導体層48が接続され、TFTが導通する。ゲート電圧が印加されない間は蓄積層は形成されず、TFT40は遮断している。
次に、チャネル半導体層46がソース及びドレイン電極47、48と異なる導電型の場合について説明すると、ドレイン電極42とソース電極43の間に動作電圧を印加した状態で、チャネル半導体層46表面に、当該チャネル半導体層46とは反対の極性の電荷が誘起される電圧をゲート電極41に印加すると、チャネル半導体層46のゲート電極41上の部分に、ソース及びドレイン電極47、48と同じ導電型の反転層が形成され、該反転層によってドレイン半導体層47とソース半導体層48が接続され、TFTが導通する。ゲート電圧が印加されない間は反転層は形成されず、TFT40は遮断している。
ソース電極43の一部表面には、表示画素35から延設された画素電極36が接触し、ソース電極43は画素電極36に電気的に接続されている。
画素電極36は、蓄積コンデンサ39が位置する部分まで延設されており、ガラス基板31上に配置された蓄積電極38と、絶縁膜(ゲート絶縁膜44)を介して対向して配置され、対向した部分によって、蓄積容量が形成されている。
従って、蓄積容量のコンデンサの片側電極が蓄積電極38であり、他の片側電極が画素電極36であるが、他の片側電極は画素電極36に限定されず、他の電極(例えば共通電極55)であってもよい。
TFT基板30とカラーフィルタ基板50は、一定距離だけ離間して配置されており、その間に液晶4が封入されている。
カラーフィルタ基板50は、TFT40と対向する位置にブラックマトリクス52が配置され、表示画素35と対向する位置に、カラーフィルタ53が配置されている。
カラーフィルタ基板50の、少なくとも表示画素35と対向する部分には、共通電極55が配置されている。画素電極36と共通電極55は、ITO等の透明な金属膜で構成されている。
TFT基板30とカラーフィルタ基板50は、それぞれ偏光板49、59を有している。TFT40の導通と遮断によって、画素電極36と共通電極55の間に電圧が印加されると、表示画素35上の液晶4の配向が変化し、液晶4を通る光の偏向方向が変更され、表示画素35に照射される光の、液晶表示装置3の外部への透過と遮断が制御される。
蓄積容量は、画素電極36と共通電極55の間に形成される液晶容量に対して並列に接続されており、TFT40が導通し、画素電極36と共通電極55の間の液晶容量が、TFT40を介して電源電圧で充電されるとき、蓄積容量も電源電圧で充電される。
蓄積容量に蓄積された電荷によって、TFT40が遮断に転じ、画素電極36が電源電圧から遮断されても、画素電極36にTFT40の導通時と同じ電圧が印加され、表示画素35上の液晶4の偏向状態が維持される。この液晶容量が放電される時には、液晶4の偏向状態が変化する。
蓄積電極38とゲート電極41はガラス基板31と接触しており、ドレイン電極42とソース電極43は半導体層(ドレイン半導体層47、ソース半導体層48)と接触している。
蓄積電極38と、ゲート電極41と、ドレイン電極42と、ソース電極43は、本発明の配線膜25で構成されており、第一の金属膜23が、ガラス基板31又は半導体層47、48と接触している。従って蓄積電極38及びゲート電極41とガラス基板31の間の密着性が高く、ドレイン電極42及びソース電極43と半導体層47、48の間の密着性も高い。
また、第一の金属膜23上に配置された第二の金属膜24には酸素は含有されておらず、低抵抗であるから、各電極膜の拡がり方向(膜厚方向と直角の方向)の抵抗は低抵抗である。
本発明の電子装置は液晶表示装置に限定されるものではない。
図4の符号6は、本発明の電子装置の他の例である半導体装置の一部であり、図4では半導体装置6のトランジスタ60が示されている。
このトランジスタ60は、ガラス基板上に配置されず、半導体基板(シリコン基板)61を有する他は、上記図3に示したTFT40と同じ部材を有しており、同じ部材には同じ符号を付して説明を省略する。
このトランジスタ60でも、ソース半導体層48とドレイン半導体層47の一部表面は露出されており、露出した部分にそれぞれソース電極43の第一の金属膜23と、ドレイン電極42の第一の金属膜23とが密着している。
従って、ドレイン電極42とソース電極43のシリコン基板61に対する密着性は高く、第一の金属膜23によってシリコン基板61への銅拡散も防止される。
尚、図4の符号64は、ドレイン電極42及びソース電極43をゲート電極41から絶縁するための絶縁膜であり、同図の符号74は、ドレイン電極42及びソース電極43をシリコン基板61のソース半導体層48とドレイン半導体層47以外の場所から絶縁するための絶縁膜である。
上記は、同じスパッタリングターゲット11によって、第一、第二の金属膜23、24を形成する場合について説明したが、本発明はそれに限定されるものではない。
図9の符号80は第二例のスパッタリング装置を示しており、第二例のスパッタリング装置80は、第一の真空槽2aと、第一の真空槽2aに接続された第二の真空槽2bと、第一の真空槽2a内に配置された第一のスパッタリングターゲット11aと、第二の真空槽2b内に配置された第二のスパッタリングターゲット11bとを有している。
真空排気系9により、第一、第二の真空槽2a、2b内部に真空雰囲気を形成し、該真空雰囲気を維持したまま、成膜対象物21を第一の真空槽2a内部に搬入し、基板ホルダ7aに保持させる。第一のスパッタリングターゲット11aは、第一例のスパッタリング装置1のスパッタリングターゲット11と同様に、銅を主成分とし、添加元素を含有している。
上述したように、酸素ガスを含む真空雰囲気を第一の真空槽11a内部に形成し、第一のスパッタリングターゲット11aをスパッタリングすると、第一の金属膜23が形成される。第一の金属膜23が形成された成膜対象物21を第一の真空槽2aから第二の真空槽2bへ搬入し、基板ホルダ7bに保持させる。
第二の真空槽2a内を真空排気しながら、スパッタガスを導入し、第一の金属膜23を成膜する時よりも酸素ガス分圧が低い真空雰囲気を形成して、該真空雰囲気中で第二のスパッタリングターゲット11bをスパッタリングし、第二の金属膜24を形成する。
第一例のスパッタリング装置1は同じ真空槽2内部で酸素ガス分圧を変えて第一、第二の金属膜23、24を形成するから、一つの膜を成膜後、次の膜を成膜開始するまでの真空排気に長時間を要する。これに対し、第二例のスパッタリング装置80は第一、第二の金属膜23、24を異なる真空槽で形成するから、各真空槽の真空排気に要する時間が短くてすむ。
第二のスパッタリングターゲット11bが銅を主成分とし、Mgと、Alと、Siと、Beと、Caと、Srと、Baと、Raと、Scと、Yと、Laと、Ceと、Prと、Ndと、Pmと、Smと、Euと、Gdと、Tbと、Dyとからなる添加元素群より選択される少なくとも1種類の添加元素が含有された場合には、銅を主成分とし、添加元素が添加され、酸素含有量が第一の金属膜23よりも少ない第二の金属膜24が形成される。
第二のスパッタリングターゲット11bが純銅ターゲットの場合、銅を主成分とし、添加元素が添加されていない第二の金属膜24が形成され、更に、第二のスパッタリングターゲット11bをスパッタリングする時の酸素分圧をゼロにすれば、純銅からなる第二の金属膜24が形成される。
第一、第二の金属膜23、24を同じ形状にパターニングすれば、図2(c)の符号25に示した配線膜と同様の構造の、第二例の配線膜が得られる。純銅は添加元素を含有する銅よりも低抵抗であるから、第二のスパッタリングターゲット11bとして純銅ターゲットを用いると、配線膜はより低抵抗になる。
純銅からなるスパッタリングターゲットは、上記添加元素を含むスパッタリングターゲットと同じスパッタリング装置の真空槽内部に配置してもよい。この場合、第一の金属膜23を成膜した後、添加元素を含むスパッタリングターゲットへの電圧印加を停止し、真空排気を続けながら酸素ガスの導入を停止する。酸素ガスが排出され、真空槽の内部圧力が所定圧力まで下がったら、真空槽の内部にスパッタガスを導入しながら、純銅からなるスパッタリングターゲットをスパッタリングして第二の金属膜を成膜する。
このように、第一、第二の金属膜23、24を同じ真空槽内部で連続して成膜すると、第一、第二の金属膜23、24が大気雰囲気と接触することがないので、配線膜の膜質が良くなる。また、本発明により成膜される配線膜は、第一、第二の金属膜23、24の二層構造に限定されるものではなく、第二の金属膜24の表面上に、銅を主成分とする金属膜を1層以上形成してもよい。
例えば、第二の金属膜24を形成した後、Cuを主成分とし、上記添加元素が1種類以上が含有されたスパッタリングターゲット11を、第二の金属膜24を成膜した時よりも酸素ガス分圧が高い真空雰囲気中でスパッタリングする。第二の金属膜24表面上には、Cuを主成分とし、酸素と、添加元素とを含有する第三の金属膜29が形成される(図5(a))。
第一〜第三の金属膜23、24、29はそれぞれ銅を主成分とするので、同じ成分のエッチャント(エッチング液又はエッチングガス)を用いて一緒にパターニングして配線膜26を成膜することができる(図5(b))。
この配線膜26の表面には、酸素と添加元素を含有する第三の金属膜29が露出するので、配線膜26の表面にITOやSiO2等の酸化物に密着させたときの密着性が高く、配線膜26表面にシリコンを接触させた場合に金属拡散が起こらない。
この配線膜26は、上述したゲート電極41と、ドレイン電極42と、ソース電極43と、蓄積電極38のいずれにも用いることができる。
特に、液晶表示装置3のソース電極43のように、表面にITOやZnOなどの金属酸化膜(画素電極36)が密着する場合、表面に酸素を含有する第三の金属膜29があれば、画素電極36からソース電極43への酸素移動が起こらず、第二の金属膜24が酸化しないので、ソース電極43の電気抵抗が上昇しない。
第一〜第三の金属膜23、24、29は同じ真空槽内部で同じスパッタリングターゲット11をスパッタリングして形成してもよいし、同じ真空槽内部で異なるスパッタリングターゲットをスパッタリングして形成してもよい。
また、第一〜第三の金属膜23、24、29のうち、少なくとも第二の金属膜24を第一、第三の金属膜23、29と異なる真空槽内部で形成してもよい。
具体的には、上述した第二例のスパッタリング装置80を用い、第一の真空槽11a内部で第一の金属膜23を、第二の真空槽11b内部で第二の金属膜24を形成した後、第二の真空槽11bから第一の真空槽11aに成膜対象物21を戻す。第一の真空槽11a内部に酸素ガスとスパッタガスを導入し、第二の金属膜24を形成する時よりも酸素ガス分圧が高い真空雰囲気を形成し、該真空雰囲気中で第一のスパッタリングターゲット11aをスパッタリングして第三の金属膜29を形成する。
更に、各金属膜を別々の真空槽内部で形成してもよい。
図10の符号90は第三例のスパッタリング装置を示しており、このスパッタリング装置90は、第一、第二の真空槽11a、11bに加え、第二の真空槽11bに接続された第三の真空槽11cを有している。
第二例のスパッタリング装置80を用いた場合と同様に、第一の真空槽11a内部で第一の金属膜23を、第二の真空槽11b内部で第二の金属膜24を形成した後、予め真空雰囲気が形成された第三の真空槽11cに成膜対象物21を搬入し、基板ホルダ7cに保持させる。
第三の真空槽2c内部には、銅を主成分とし、Mgと、Alと、Siと、Beと、Caと、Srと、Baと、Raと、Scと、Yと、Laと、Ceと、Prと、Ndと、Pmと、Smと、Euと、Gdと、Tbと、Dyとからなる添加元素群より選択される少なくとも1種類の添加元素が含有された第三のスパッタリングターゲット11cが配置されている。
第三の真空槽2c内部を真空排気しながら、ガス導入系8からスパッタガスと酸素ガスを導入し、第二の金属膜24を形成する時よりも酸素ガス分圧が高い真空雰囲気を形成し、第三のスパッタリングターゲット11cをスパッタリングすれば、第三の金属膜29が形成される。
同じ真空槽2内で第一〜第三の金属膜23、24、29を形成するには、真空槽内に交互に酸素ガス分圧の異なる真空雰囲気を形成する必要があり、一つの膜の成膜を終了してから、次の膜を成膜するまでの真空排気に長時間を要する。これに対し、第二、第三例のスパッタリング装置80、90は、少なくとも第二の金属膜24を別の真空槽で形成するため、真空排気に長時間を要しない。
また、配線膜25、26全体の抵抗を下げるためには、第二の金属膜24を第一、第三の金属膜23、29よりも厚くする。そのため、第二の金属膜24は、第一、第三の金属膜23、29よりも成膜時間が長い。第二、第三例のスパッタリング装置80、90のように、成膜に長時間を要するものを専用の真空槽で成膜するようにすれば、生産性があがる。
更に、第三例のスパッタリング装置90のように、真空槽2a〜2cの数を、配線膜25、26を構成する銅膜の数と同じにし、各銅膜を専用の真空槽2a〜2c内で成膜するようにすれば生産性はより向上する。
第二例のスパッタリング装置80は、図9に示したように、第一、第二の真空槽2a、2bを直接接続してもよいし、第一、第二の真空槽2a、2bを同じ搬送室に接続し、該搬送室を介して第一、第二の真空槽2a、2b間で成膜対象物21を搬出入してもよい。
また、第三例のスパッタリング装置90は、図10に示したように、第一〜第三の真空槽2a〜2cを直列的に接続し、成膜対象物21を第二の真空槽2bを介して第一の真空槽2aから第三の真空槽2cへ搬送してもよい。更に、第一〜第三の真空槽2a〜2cを同じ搬送室に接続し、該搬送室を介して成膜対象物21を第一〜第三の真空槽2a〜2c間で搬出入してもよい。
いずれの場合も、成膜対象物21が大気に触れずに真空槽間を移動するから、膜質の良い配線膜25、26が得られる。
ドレイン半導体層47と、ソース半導体層48と、チャネル半導体層46は、電子装置が半導体装置6の場合には、シリコン基板61に不純物を拡散させて形成され、電子装置が液晶表示装置の場合には、ガラス基板31の表面上に、CVD法等によってシリコン等の半導体を付着させて形成される。また、ゲート絶縁膜44等の絶縁膜は窒化ケイ素等の窒化膜、酸化ケイ素等の酸化膜で構成される。
以上は、ゲート電極41と、ドレイン電極42と、ソース電極43と、蓄積電極38を、本発明により成膜された配線膜25でそれぞれ構成する場合について説明したが、本発明はこれに限定されるものではなく、ゲート電極41と、ドレイン電極42と、ソース電極43と、蓄積電極38のいずれか1つ以上が本発明により成膜された配線膜25で構成されればよい。しかし、上述したように、ガラス基板やシリコン基板や半導体層に直接接触する電極は、本発明により成膜された配線膜25で構成することが望ましい。
以上は、添加元素としてAlだけをスパッタリングターゲット11に含有させる場合について説明したが、本発明はこれに限定されるものではない。Al以外にもMgと、Siと、Beと、Caと、Srと、Baと、Raと、Scと、Yと、Laと、Ceと、Prと、Ndと、Pmと、Smと、Euと、Gdと、Tbと、Dyからなる添加金属群のうちいずれか1種類以上の添加金属を含有させたスパッタリングターゲットを用いて成膜を行い、Al以外の添加元素を含有する金属膜を成膜してもよい。
また、同一のスパッタリングターゲットに2種類以上の添加元素を含有させ、2種類以上の添加元素を含有する金属膜を成膜してもよい。図5(a)、(b)に示したように、金属膜を3層以上積層させる場合、第一〜第三の金属膜23、24、29の成膜に用いるスパッタリングターゲットは同一であってもよいし、それぞれ別の添加元素を含有させたスパッタリングターゲットを用いてもよい。
成膜対象物21としてガラス基板とシリコン基板を用い、スパッタリングターゲットの添加元素(Al)含有量(0.1原子%、2.0原子%、10.0原子%)と、スパッタリング時の酸素ガス分圧のスパッタガス(Ar)分圧に対する割合(ゼロ、0.1%、3.0%、10.0%、20.0%)と、成膜後のアニール処理の温度(アニール無し、350℃、450℃)の成膜条件を組合せ、各組合せで成膜対象物21の表面に単層の金属膜を形成した。
尚、スパッタガスの導入量は、酸素ガスの導入量がゼロで、スパッタガス(Ar)だけを導入したときに、真空槽2内部の全圧が0.4Paになるよう設定した。各組合せにおいて、スパッタガスの導入量を変えず、スパッタガス分圧が一定値(0.4Pa)になるようにした。酸素ガス分圧のスパッタガス分圧に対する割合は、酸素ガス分圧をスパッタガス分圧(0.4Pa)で除した値に100を乗じた値である。
<密着性試験>
ガラス基板表面に形成された金属膜のうち、下記表1に記載した組合せで成膜した金属膜について、先端が鋭利なカッタナイフで1mm角のマスを10行×10列、計100個の刻みを入れ、粘着テープ(型番610のスコッチテープ)を貼り付けた後、粘着テープを剥がした時に残存する膜の個数を数えた。その結果を下記表1に記載する。
Figure 2008081806
尚、金属膜がガラス基板から全部剥離した場合は0/100、1つも剥離しない場合は100/100となり、分子の数が大きい程密着性が高いことになる。
上記表1から、Al含有量が同じであっても、酸素ガスの割合が大きくなる程密着性が高く、また、酸素ガスの割合が同じであっても、Al含有量が多い程密着性が高いことがわかる。
スパッタリングターゲットのAl含有量が0.1原子%と少なくても、酸素割合が10.0%以上あれば金属膜の剥離が起こらない。従って、スパッタリングターゲットのAl含有量は0.1原子%よりも少なくても、スパッタリング時に酸素ガスの導入量が10%を超えていれば、金属膜の剥離が起こらないと推測される。
<比抵抗測定>
ガラス基板の表面に形成された金属膜のうち、下記表2に記載する成膜条件の組合せで成膜された金属膜の比抵抗を測定した。その測定結果を下記表2に記載する。
Figure 2008081806
図6は、測定結果から求めた、酸素ガス分圧の割合と比抵抗との関係を示すグラフであり、符号L1に示す曲線はAl含有量が2.0原子%のスパッタリングターゲットを用いた場合であり、同図の符号L2に示す曲線は、添加元素含有量がゼロ(純銅)のスパッタリングターゲットを用いた場合である。
上記表2、図6から分かるように、酸素ガスを導入しない場合で、純銅とAl含有金属膜との抵抗値が同等であり、ターゲットのAl含有量が変わらなくても酸素ガス分圧の割合が高くなる程比抵抗が上昇している。
Alの原子半径がCuよりも小径なため、スパッタガスのみで成膜された膜はCuの結晶粒界にAlが析出し、酸素分圧の増加に伴い、析出したAlが積極的に酸化されるため、酸素ガス分圧の増加と共に抵抗値が上昇する。
また、上記表2から明らかなように、酸素ガス分圧の割合が同じでも、Al含有量が増える程比抵抗が上昇している。
酸素ガス分圧がゼロ、Al含有量がゼロの組合せで成膜した金属膜の比抵抗と、酸素ガス分圧がゼロ、Alが含有された場合の組合せで成膜した金属膜の比抵抗とを比べると、酸素ガス分圧がゼロであれば、Al含有量が10原子%と多くても抵抗値は同等である。
尚、表2を見ると、スパッタリングターゲットのAl含有量が10原子%、酸素ガス分圧の割合が20.0%の時の比抵抗(49.7μΩcm)が最大値であり、この値が上記配線膜の第一の金属膜23として使用可能な値の上限である。
<バリア性>
シリコン基板の表面に形成された金属膜のうち、下記表3に示す成膜条件の組合せで成膜された金属膜について、シリコン基板の金属拡散の有無を調べた。その結果を下記表3に記載する。
Figure 2008081806
上記表3から、酸素添加無しではシリコン基板に金属拡散が確認されたが、酸素を添加することで、シリコン基板への金属拡散が防止されることがわかる。
また、シリコン基板表面に成膜された金属膜についても、Al含有量が多い程密着性が高くなる傾向があることから、Alが含有されたスパッタリングターゲットを用い、かつ、酸素を導入してスパッタリングを行えば、シリコン基板に対して密着性が高く、かつ、シリコン基板に対するバリア性にも優れた金属膜が得られることが分かる。
尚、以上はAlについて、含有量と酸素分圧を変えて、比抵抗と、密着性とを調べたが、Al以外の添加元素についても、スパッタリングターゲット11中の含有量が0.1原子%以上あれば金属膜の密着性が高く、スパッタリングターゲット11中の含有量が10原子%、酸素ガス分圧の割合が20.0%の時に、金属膜の比抵抗が使用可能な上限値以下となる。
また、バリア性についても、Al以外の添加元素が含有されたスパッタリングターゲット11を用いる場合には、スパッタリング時に酸素ガスが導入されていればシリコン基板の銅拡散が起こらない。
<添加元素の種類>
下記表4に示す添加元素が含有されたスパッタリングターゲット11と、アニール温度(350℃と、450℃)と、酸素ガス分圧のスパッタガス分圧に対する割合(5.0%、7.5%、10.0%)の成膜条件を組み合わせてガラス基板の表面に単層の金属膜を成膜し、各金属膜について上記「密着性試験」と「比抵抗測定」を行った。測定結果を成膜条件と共に下記表4に記載する。
Figure 2008081806
上記表4から明らかなように、Al以外の元素についても、スパッタリング時に酸素ガスが導入されていれば、金属膜がはがれず、密着性が高いことがわかる。また、各金属膜の比抵抗も配線膜の下地層として使用可能な範囲にある。
<膜組成>
添加元素としてAlと、Siと、Scと、Yと、Ceがそれぞれ0.2原子%含有されたスパッタリングターゲット11について、添加元素の含有量と、酸素ガス分圧のスパッタガス分圧に対する割合を下記表5〜9に記載する成膜条件の組合せで、単層の金属膜を成膜した。
成膜された各金属膜について、XPS法(X線電子分光法)で、酸素の含有量をそれぞれ測定した。その測定結果を下記表5〜9に記載する。
Figure 2008081806
Figure 2008081806
Figure 2008081806
Figure 2008081806
Figure 2008081806
上記表5〜9から、いずれの添加元素の場合も、スパッタリング時の酸素ガス分圧が高くなる程、金属膜に含まれる酸素原子の量が多くなることが確認された。
次に、添加元素がMgの場合の実施例について説明する。
成膜対象物21としてガラス基板とシリコン基板を用い、スパッタリングターゲットのMg含有量(ゼロ、0.1原子%、2.0原子%、10.0原子%)と、スパッタリング時の酸素ガス分圧のスパッタガス(Ar)の分圧に対する割合と、(ゼロ、0.1%、3.0%、10.0%、20.0%)と、成膜後のアニール処理の温度(アニール無し、350℃、450℃)の成膜条件を組合せ、各組合せで成膜対象物21の表面に単層の金属膜を形成した。
尚、スパッタガスの導入量は、酸素ガスの導入量がゼロで、スパッタガス(Ar)だけを導入したときに、真空槽2内部の全圧が0.4Paになるよう設定した。各組合せにおいて、スパッタガスの導入量を変えず、スパッタガス分圧が一定値(0.4Pa)になるようにした。酸素ガス分圧のスパッタガス分圧に対する割合は、酸素ガス分圧をスパッタガス分圧(0.4Pa)で除した値に100を乗じた値である。
<密着性試験>
ガラス基板表面に形成された各金属膜に、先端が鋭利なカッタナイフで1mm角のマスを10行×10列、計100個の刻みを入れ、粘着テープ(型番610のスコッチテープ)を貼り付けた後、粘着テープを剥がした時に残存する膜の個数を数えた。その結果を下記表10に記載する。
Figure 2008081806
尚、金属膜がガラス基板から全部剥離した場合は0/100、1つも剥離しない場合は100/100となり、分子の数が大きい程密着性が高いことになる。
上記表1から、Mg含有量が同じであっても、酸素ガスの割合が大きくなる程密着性が高く、また、酸素ガスの割合が同じであっても、Mg含有量が多い程密着性が高いことがわかる。
スパッタリングターゲットのMg含有量が0.1原子%と少なくても、酸素割合が10.0%以上であれば金属膜の剥離が起こらないので、スパッタリングターゲットのMg含有量は0.1原子%よりも少なくても、スパッタリング時に酸素ガスの導入量が10%を超えていれば、金属膜の剥離が起こらないと推測される。
<比抵抗測定>
ガラス基板の表面に形成された金属膜のうち、スパッタリングターゲットのMg含有量(0.1原子%、2.0原子%、10.0原子%)と、スパッタリング時の酸素ガス分圧のスパッタガス分圧に対する割合(ゼロ、1.0%、3.0%、10.0%、20.0%)、アニール温度が350℃の組合せについて金属膜の比抵抗を測定した。その測定結果を下記表11に記載する。
Figure 2008081806
図8は、測定結果から求めた酸素ガス分圧の割合と、比抵抗との関係を示すグラフであり、符号L1に示す曲線はMg含有量が2.0原子%のスパッタリングターゲットを用いた場合である。
尚、図8には、Mg含有量がゼロ(純銅)のスパッタリングターゲットを用いた場合の、酸素ガス分圧の割合と比抵抗との関係を、曲線L2として記載した。
上記表11、図8から分かるように、ターゲットのMg含有量が変わらなくても酸素ガス分圧の割合が高くなる程比抵抗が上昇し、上記表11から明らかなように、酸素ガス分圧の割合が同じでも、Mg含有量が増える程比抵抗が上昇している。
酸素ガス分圧がゼロ、Mg含有量がゼロの組合せで成膜した金属膜の比抵抗は2.3μΩcmであり、スパッタリングターゲットにMgが含有された場合の測定結果と比べると、酸素ガス分圧がゼロであれば、Mg含有量が10原子%と多くても抵抗値は同等である。
尚、表11を見ると、スパッタリングターゲットのMg含有量が10原子%、酸素ガス分圧の割合が20.0%の時の比抵抗(43.8μΩcm)が最大値であり、この値が上記配線膜の第一の金属膜23として使用可能な値の上限である。
<バリア性>
シリコン基板の表面に形成された金属膜のうち、スパッタリングターゲットのMg含有量が、ゼロ、0.1原子%、2.0原子%、10.0原子%、スパッタリング時の酸素ガス分圧のスパッタガス分圧に対する割合がゼロ、0.1%、3.0%、10.0%、20.0%、アニール温度が450℃の組合せで成膜された金属膜について、シリコン基板の金属拡散の有無を調べた。その結果を下記表12に記載する。
Figure 2008081806
上記表12から、酸素添加無しではシリコン基板に金属拡散が確認されたが、酸素を添加することで、シリコン基板への金属拡散が防止されることがわかる。
また、シリコン基板表面に成膜された金属膜についても、Mg含有量が多い程密着性が高くなる傾向があることから、Mgが含有されたスパッタリングターゲットを用い、かつ、酸素を導入してスパッタリングを行えば、シリコン基板に対して密着性が高く、かつ、シリコン基板に対するバリア性にも優れた金属膜が得られることが分かる。
<膜組成>
Mg含有量が2.0原子%のスパッタリングターゲットを用い、酸素ガス分圧のスパッタガス分圧に対する割合を、0.1%、5.0%、10.0%、15.0%に変えて4種類の金属膜を成膜した。
成膜された金属膜について、XPS法(X線電子分光法)で酸素原子の含有量を測定した。その測定結果を下記表13に記載する。
Figure 2008081806
上記表13から、スパッタリング時の酸素ガス分圧が高くなる程、金属膜に含まれる酸素原子の量が多くなることが確認された。
酸素ガス分圧のスパッタガス分圧に対する割合が0.1%以上であると、金属膜に含まれる酸素原子の量は0.1原子%以上である。
表1に示したように、酸素ガス分圧が0.1%以上あれば、密着性、バリア性に優れた結果が得られることから、酸素の含有量が0.1原子%以上の金属膜は密着性、バリア性に優れていることが分かる。

Claims (26)

  1. 成膜対象物のシリコン又は二酸化ケイ素が露出する表面に、配線膜を形成する配線膜の形成方法であって、
    前記成膜対象物が置かれた真空雰囲気に酸素ガスとスパッタガスとを導入し、酸素を含む真空雰囲気中で、銅を主成分とし、Mgと、Alと、Siと、Beと、Caと、Srと、Baと、Raと、Scと、Yと、Laと、Ceと、Prと、Ndと、Pmと、Smと、Euと、Gdと、Tbと、Dyとからなる添加元素群より選択される少なくとも1種類の添加元素が含有された第一のスパッタリングターゲットをスパッタリングし、前記成膜対象物の表面に第一の金属膜を成膜した後、
    前記成膜対象物が置かれた真空雰囲気への酸素ガスの導入を停止した状態で、銅を主成分とする第二のスパッタリングターゲットをスパッタリングし、前記第一の金属膜の表面上に第二の金属膜を形成し、
    前記第一、第二の金属膜をエッチングして前記配線膜を形成する配線膜の形成方法。
  2. 前記第一、第二のスパッタリングターゲットとして、同一のターゲットを用い、
    前記第一の金属膜の成膜と、前記第二の金属膜の成膜は、同じ真空槽内部で行う請求項1記載の配線膜の形成方法。
  3. 前記第二のスパッタリングターゲットとして、銅を主成分とし、Mgと、Alと、Siと、Beと、Caと、Srと、Baと、Raと、Scと、Yと、Laと、Ceと、Prと、Ndと、Pmと、Smと、Euと、Gdと、Tbと、Dyとからなる添加元素群より選択される少なくとも1種類の添加元素が含有されたターゲットを用い、
    前記第一、第二のスパッタリングターゲットを、別々の真空槽内部に配置し、前記別々の真空槽内部で、前記第一、第二の金属膜の成膜を行う請求項1記載の配線膜の形成方法。
  4. 前記第二のスパッタリングターゲットとして純銅ターゲットを用い、
    前記第一、第二のスパッタリングターゲットを同じ真空槽内部に配置し、
    前記第一の金属膜の成膜と、前記第二の金属膜の成膜は、前記真空槽内部で行う請求項1記載の配線膜の形成方法。
  5. 前記第二のスパッタリングターゲットとして純銅ターゲットを用い、
    前記第一、第二のスパッタリングターゲットを別々の真空槽内部に配置し、
    前記別々の真空槽内部で、前記第一、第二の金属膜の成膜を行う請求項1記載の配線膜の形成方法。
  6. 前記第二の金属膜を形成した後、前記成膜対象物が置かれた真空雰囲気に、酸素ガスとスパッタガスを導入し、
    酸素を含む真空雰囲気中で、銅を主成分とし、Mgと、Alと、Siと、Beと、Caと、Srと、Baと、Raと、Scと、Yと、Laと、Ceと、Prと、Ndと、Pmと、Smと、Euと、Gdと、Tbと、Dyとからなる添加元素群より選択される少なくとも1種類の添加元素が含有された第三のスパッタリングターゲットをスパッタリングして、前記第二の金属膜の表面に第三の金属膜を形成した後、
    前記第一〜第三の金属膜をエッチングする請求項1記載の配線膜の形成方法。
  7. 前記第二のスパッタリングターゲットとして、Mgと、Alと、Siと、Beと、Caと、Srと、Baと、Raと、Scと、Yと、Laと、Ceと、Prと、Ndと、Pmと、Smと、Euと、Gdと、Tbと、Dyとからなる添加元素群より選択される少なくとも1種類の添加元素が含有されたターゲットを用いる請求項6記載の配線膜の形成方法。
  8. 前記第一〜第三のスパッタリングターゲットを別々の真空槽内に配置し、
    前記別々の真空槽内で前記第一〜第三の金属膜を形成する請求項7記載の配線膜の形成方法。
  9. 前記第一、第三のスパッタリングターゲットを同じ真空槽内に配置し、前記第一、第三の金属膜を前記同じ真空槽内で形成し、
    前記第二のスパッタリングターゲットを前記第一、第三のスパッタリングターゲットとは異なる真空槽内に配置し、前記第二の金属膜を前記異なる真空槽内で形成する請求項7記載の配線膜の形成方法。
  10. 前記第二のスパッタリングターゲットとして純銅ターゲットを用いる請求項6記載の配線膜の形成方法。
  11. 前記第一〜第三のスパッタリングターゲットを別々の真空槽内に配置し、
    前記別々の真空槽内で前記第一〜第三の金属膜を形成する請求項10記載の配線膜の形成方法。
  12. 前記第一、第三のスパッタリングターゲットを同じ真空槽内に配置し、前記第一、第三の金属膜を前記同じ真空槽内で形成し、
    前記第二のスパッタリングターゲットを前記第一、第三のスパッタリングターゲットとは異なる真空槽内に配置し、前記第二の金属膜を前記異なる真空槽内で形成する請求項10記載の配線膜の形成方法。
  13. 前記第一のスパッタリングターゲットとして、Alが0.1原子%以上10.0原子%以下含有されたものを用い、
    前記真空雰囲気のスパッタガス分圧に対する酸素ガス分圧の割合が、0.1%以上20.0%以下になるように酸素ガスを導入して、前記第一のスパッタリングターゲットをスパッタリングする請求項1記載の配線膜の形成方法。
  14. 前記第一のスパッタリングターゲットとして、Mgが0.1原子%以上10.0原子%以下含有されたものを用い、
    前記真空雰囲気の前記スパッタガス分圧に対する酸素ガス分圧の割合が、0.1%以上20.0%以下になるように酸素ガスを導入して、前記第一のスパッタリングターゲットをスパッタリングする請求項1記載の配線膜の形成方法。
  15. ゲート電極と、
    半導体からなるドレイン半導体層と、
    半導体からなるソース半導体層とを有し、
    前記ゲート電極に印加する電圧で、前記ドレイン半導体層と前記ソース半導体層との間が遮断又は導通されるように構成され、
    前記ドレイン半導体層表面と前記ソース半導体層の表面のいずれか一方又は両方には、銅を主成分とし、Mgと、Alと、Siと、Beと、Caと、Srと、Baと、Raと、Scと、Yと、Laと、Ceと、Prと、Ndと、Pmと、Smと、Euと、Gdと、Tbと、Dyとからなる添加元素群より選択される少なくとも1種類の添加元素と、酸素とが含有された第一の金属膜が形成され、
    前記各第一の金属膜の表面には、銅を主成分とし、前記第一の金属膜よりも低抵抗な第二の金属膜がそれぞれ形成されたトランジスタ。
  16. 前記第一の金属膜には、酸素が0.1原子%以上含有された請求項15記載のトランジスタ。
  17. 前記第二の金属膜の表面には、
    銅を主成分とし、Mgと、Alと、Siと、Beと、Caと、Srと、Baと、Raと、Scと、Yと、Laと、Ceと、Prと、Ndと、Pmと、Smと、Euと、Gdと、Tbと、Dyとからなる添加元素群より選択される少なくとも1種類の添加元素と、酸素とが含有された第三の金属膜が形成された請求項15記載のトランジスタ。
  18. ゲート電極と、
    半導体からなるドレイン半導体層と、
    半導体からなるソース半導体層とを有し、
    前記ゲート電極に印加する電圧で、前記ドレイン半導体層と前記ソース半導体層との間が遮断又は導通されるように構成され、
    前記ゲート電極はガラス基板に接触するトランジスタであって、
    前記ゲート電極は、前記ガラス基板の表面に形成された第一の金属膜と、前記第一の金属膜の表面に形成された第二の金属膜とを有し、
    前記第一の金属膜は、銅を主成分とし、Mgと、Alと、Siと、Beと、Caと、Srと、Baと、Raと、Scと、Yと、Laと、Ceと、Prと、Ndと、Pmと、Smと、Euと、Gdと、Tbと、Dyとからなる添加元素群より選択される少なくとも1種類の添加元素と、酸素とが含有され、
    前記第二の金属膜は、銅を主成分とし、前記第一の金属膜よりも低抵抗にされたトランジスタ。
  19. 前記第一の金属膜には、酸素が0.1原子%以上含有された請求項18記載のトランジスタ。
  20. 前記第二の金属膜の表面には、
    銅を主成分とし、Mgと、Alと、Siと、Beと、Caと、Srと、Baと、Raと、Scと、Yと、Laと、Ceと、Prと、Ndと、Pmと、Smと、Euと、Gdと、Tbと、Dyとからなる添加元素群より選択される少なくとも1種類の添加元素と、酸素とが含有された第三の金属膜が形成された請求項18記載のトランジスタ。
  21. トランジスタを有する電子装置であって、
    前記トランジスタは、ゲート電極と、
    半導体からなるドレイン半導体層と、
    半導体からなるソース半導体層とを有し、
    前記ゲート電極に印加する電圧で、前記ドレイン半導体層と前記ソース半導体層との間が遮断又は導通されるように構成され、
    前記ドレイン半導体層表面と前記ソース半導体層の表面のいずれか一方又は両方には、銅を主成分とし、Mgと、Alと、Siと、Beと、Caと、Srと、Baと、Raと、Scと、Yと、Laと、Ceと、Prと、Ndと、Pmと、Smと、Euと、Gdと、Tbと、Dyとからなる添加元素群より選択される少なくとも1種類の添加元素と、酸素とが含有された第一の金属膜が形成され、
    前記各第一の金属膜の表面には、銅を主成分とし、前記第一の金属膜よりも低抵抗な第二の金属膜がそれぞれ形成された電子装置。
  22. 前記第一の金属膜には、酸素が0.1原子%以上含有された請求項21記載の電子装置。
  23. トランジスタを有する電子装置であって、
    前記トランジスタは、ゲート電極と、
    半導体からなるドレイン半導体層と、
    半導体からなるソース半導体層とを有し、
    前記ゲート電極に印加する電圧で、前記ドレイン半導体層と前記ソース半導体層との間が遮断又は導通されるように構成され、
    前記ゲート電極はガラス基板に接触し、
    前記ゲート電極は、前記ガラス基板の表面に形成された第一の金属膜と、前記第一の金属膜の表面に形成された第二の金属膜とを有し、
    前記第一の金属膜は、銅を主成分とし、Mgと、Alと、Siと、Beと、Caと、Srと、Baと、Raと、Scと、Yと、Laと、Ceと、Prと、Ndと、Pmと、Smと、Euと、Gdと、Tbと、Dyとからなる添加元素群より選択される少なくとも1種類の添加元素と、酸素とが含有され、
    前記第二の金属膜は、銅を主成分とし、前記第一の金属膜よりも低抵抗にされた電子装置。
  24. 前記第一の金属膜には、酸素が0.1原子%以上含有された請求項23記載の電子装置。
  25. ガラス基板と、前記ガラス基板上に配置された透明な画素電極と、前記画素電極上に配置された液晶と、前記液晶上に配置された透明な共通電極と、前記ガラス基板に密着された蓄積電極を有し、
    前記画素電極と前記蓄積電極との間に形成される液晶容量に、前記蓄積電極を片側の電極とする蓄積容量が接続され、
    前記液晶容量の充放電で前記液晶の配向が制御される電子装置であって、
    前記蓄積電極は、前記ガラス基板の表面に形成された第一の金属膜と、前記第一の金属膜の表面に形成された第二の金属膜とを有し、
    前記第一の金属膜は、銅を主成分とし、Mgと、Alと、Siと、Beと、Caと、Srと、Baと、Raと、Scと、Yと、Laと、Ceと、Prと、Ndと、Pmと、Smと、Euと、Gdと、Tbと、Dyとからなる添加元素群より選択される少なくとも1種類の添加元素と、酸素とが含有され、
    前記第二の金属膜は、銅を主成分とし、前記第一の金属膜よりも低抵抗にされた電子装置。
  26. 前記第一の金属膜には、酸素が0.1原子%以上含有された請求項25記載の電子装置。
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* Cited by examiner, † Cited by third party
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JP5234483B2 (ja) * 2007-06-12 2013-07-10 三菱マテリアル株式会社 密着性に優れた配線下地膜およびこの配線下地膜を形成するためのスパッタリングターゲット
JP5315641B2 (ja) * 2007-08-07 2013-10-16 三菱マテリアル株式会社 薄膜トランジスター
JP5315701B2 (ja) * 2008-01-18 2013-10-16 三菱マテリアル株式会社 薄膜トランジスター
JP5377914B2 (ja) * 2008-02-19 2013-12-25 三菱マテリアル株式会社 薄膜トランジスター
JP2010040535A (ja) * 2008-07-31 2010-02-18 Mitsubishi Materials Corp 薄膜トランジスター
JP2010040536A (ja) * 2008-07-31 2010-02-18 Mitsubishi Materials Corp 薄膜トランジスター
JP4727702B2 (ja) * 2008-09-11 2011-07-20 株式会社 日立ディスプレイズ 液晶表示装置、及びその製造方法
JP5269533B2 (ja) * 2008-09-26 2013-08-21 三菱マテリアル株式会社 薄膜トランジスター
KR101184240B1 (ko) 2008-10-24 2012-09-21 가부시키가이샤 알박 박막 트랜지스터의 제조 방법, 박막 트랜지스터
JP5360959B2 (ja) 2008-10-24 2013-12-04 三菱マテリアル株式会社 バリア膜とドレイン電極膜およびソース電極膜が高い密着強度を有する薄膜トランジスター
TW202115917A (zh) 2008-11-07 2021-04-16 日商半導體能源研究所股份有限公司 半導體裝置和其製造方法
TW201042059A (en) * 2009-01-16 2010-12-01 Kobe Steel Ltd Cu alloy film, and display device
JP4567091B1 (ja) * 2009-01-16 2010-10-20 株式会社神戸製鋼所 表示装置用Cu合金膜および表示装置
JP2010165955A (ja) * 2009-01-16 2010-07-29 Kobe Steel Ltd Cu合金膜および表示デバイス
JP5354781B2 (ja) * 2009-03-11 2013-11-27 三菱マテリアル株式会社 バリア層を構成層とする薄膜トランジスターおよび前記バリア層のスパッタ成膜に用いられるCu合金スパッタリングターゲット
WO2010143609A1 (ja) * 2009-06-12 2010-12-16 株式会社アルバック 電子装置の形成方法、電子装置、半導体装置及びトランジスタ
JP5548396B2 (ja) 2009-06-12 2014-07-16 三菱マテリアル株式会社 薄膜トランジスタ用配線層構造及びその製造方法
DE102009038589B4 (de) * 2009-08-26 2014-11-20 Heraeus Materials Technology Gmbh & Co. Kg TFT-Struktur mit Cu-Elektroden
KR101175085B1 (ko) * 2009-08-26 2012-08-21 가부시키가이샤 알박 반도체 장치, 반도체 장치를 갖는 액정 표시 장치, 반도체 장치의 제조 방법
JP5463801B2 (ja) * 2009-08-28 2014-04-09 三菱マテリアル株式会社 半導体装置及びその製造方法
WO2011024704A1 (ja) 2009-08-28 2011-03-03 株式会社アルバック 配線層、半導体装置、液晶表示装置
CN102576736B (zh) * 2009-10-09 2015-05-13 株式会社半导体能源研究所 半导体器件及其制造方法
JP4913267B2 (ja) * 2009-10-27 2012-04-11 株式会社アルバック 配線層、半導体装置、半導体装置を有する液晶表示装置
EP2547987A4 (en) 2010-03-14 2014-05-14 Titan Logix Corp SYSTEM AND METHOD FOR MEASURING AND DOSING A DEFROSTING LIQUID FROM A TANK WITH A REFRACTOMETER MODULE
EP2426720A1 (en) * 2010-09-03 2012-03-07 Applied Materials, Inc. Staggered thin film transistor and method of forming the same
JP6108210B2 (ja) * 2012-01-31 2017-04-05 日立金属株式会社 電子部品用積層配線膜
CN104064454A (zh) * 2014-06-11 2014-09-24 京东方科技集团股份有限公司 薄膜及阵列基板的制备方法、阵列基板
CN106910780B (zh) * 2017-05-08 2020-12-11 京东方科技集团股份有限公司 薄膜晶体管及制造方法、阵列基板、显示面板、显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06333925A (ja) * 1993-05-20 1994-12-02 Nippon Steel Corp 半導体集積回路及びその製造方法
JPH1154458A (ja) * 1997-05-08 1999-02-26 Applied Materials Inc メタライゼーション構造体
JP2002091338A (ja) * 2000-09-12 2002-03-27 Toshiba Corp アレイ基板およびその製造方法ならびに液晶表示素子
JP2006148040A (ja) * 2004-11-17 2006-06-08 Samsung Electronics Co Ltd 薄膜トランジスタ表示板及びその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4354911A (en) * 1981-08-07 1982-10-19 Western Electric Company Inc. Method of selectively depositing a metal on a surface by means of sputtering
KR100186540B1 (ko) 1996-04-25 1999-03-20 구자홍 피디피의 전극 및 그 형성방법
US5944037A (en) * 1996-10-16 1999-08-31 Samsung Electronics Co., Ltd. Water spray apparatus for tableware washing machine
CN1148600C (zh) 1996-11-26 2004-05-05 三星电子株式会社 薄膜晶体管基片及其制造方法
US6037257A (en) * 1997-05-08 2000-03-14 Applied Materials, Inc. Sputter deposition and annealing of copper alloy metallization
JP4247772B2 (ja) * 1998-12-14 2009-04-02 エルジー ディスプレイ カンパニー リミテッド 配線とこれを用いた薄膜トランジスタ基板およびその製造方法と液晶表示装置
JP2005158887A (ja) 2003-11-21 2005-06-16 Dept Corp 回路基板及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06333925A (ja) * 1993-05-20 1994-12-02 Nippon Steel Corp 半導体集積回路及びその製造方法
JPH1154458A (ja) * 1997-05-08 1999-02-26 Applied Materials Inc メタライゼーション構造体
JP2002091338A (ja) * 2000-09-12 2002-03-27 Toshiba Corp アレイ基板およびその製造方法ならびに液晶表示素子
JP2006148040A (ja) * 2004-11-17 2006-06-08 Samsung Electronics Co Ltd 薄膜トランジスタ表示板及びその製造方法

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