JP2010212465A - バリア層を構成層とする薄膜トランジスターおよび前記バリア層のスパッタ成膜に用いられるＣｕ合金スパッタリングターゲット - Google Patents

バリア層を構成層とする薄膜トランジスターおよび前記バリア層のスパッタ成膜に用いられるＣｕ合金スパッタリングターゲット Download PDF

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Abstract

【課題】バリア膜とｎ型Ｓｉ半導体層が高い密着強度を有する薄膜トランジスターを提供する。
【解決手段】薄膜トランジスターを構成するバリア層の酸化雰囲気でのスパッタ成膜に、Ａｌ：１〜１０原子％、Ｃａ：０．１〜２原子％を含有し、残りがＣｕと不可避不純物（ただし、１％以下）からなる成分組成を有するＣｕ合金で構成してなるＣｕ合金スパッタリングターゲットを用いる。
【選択図】図１

Description

この発明は、各種ディスプレイに使用される薄膜トランジスターに係り、特に薄膜トランジスターの構成層である純銅の配線層（ドレイン電極層およびソース電極層）とｎ型Ｓｉ半導体層間にあって、前記配線層は勿論のこと、前記ｎ型Ｓｉ半導体層に対して高い密着強度を有すると共に、上下側層の構成成分であるＳｉやＣｕの相互拡散を十分に防止する機能（以下、バリア機能という）を有するバリア層、および前記バリア層の形成に用いられるＣｕ合金スパッタリングターゲットに関するものである。
アクティブマトリックス方式で駆動する薄膜トランジスターを用いたフラットパネルディスプレイとして、液晶ディスプレイ、プラズマディスプレイ、有機ＥＬディスプレイ、無機ＥＬディスプレイなどが知られている。これら薄膜トランジスターを用いたフラットパネルディスプレイにはガラス基板表面に格子状に金属層からなる配線が密着形成されており、この金属層からなる格子状配線の交差点に薄膜トランジスターが設けられている。
この薄膜トランジスターは、図１に要部縦断面模式図で例示した通り、ガラス基板の表面に、基板側から、金属Ｍｏの密着層を介して接合された純銅のゲート電極層、窒化珪素のゲート絶縁層、Ｓｉ半導体層、ｎ型Ｓｉ半導体層、Ｃｕ合金ターゲットを酸化雰囲気でスパッタすることにより成膜されたバリア層、および分離溝で仕切られた純銅のドレイン電極層とソース電極層からなる配線層、さらに図示されてはいないが、窒化珪素のパッシベーション層および透明電極層を順次積層形成してなる層構造を有することも良く知られるところである。
また、かかる積層構造を有する薄膜トランジスターの製造に際しては、湿式エッチング処理により配線層に分離溝を形成してドレイン電極層とソース電極層に区分し、ついでドライエッチング処理により分散溝底面に露出する部分のｎ型Ｓｉ半導体層を除去する処理が行われるが、前記湿式エッチング処理およびドライエッチング処理後の分離溝底面に露出する部分のＳｉ半導体層においては、特に前記ドライエッチング処理で表面から水素原子が失われるため、その表面がきわめて不安定な状態、すなわち未結合手（ダングリングボンド）が増大し、これが表面欠陥となり、この表面欠陥が薄膜トランジスターのオフ電流を増加させ、その結果、ＬＣＤのコントラストの低減や視野角を小さくするなどの問題点の発生が避けられない不安定な状態になっているので、これに、ガス：１００％水素ガス、水素ガス流量：１０〜１０００ＳＣＣＭ、水素ガス圧：１０〜５００Ｐａ、処理温度：２００〜２５０℃、出力：０．００５〜０．５Ｗ／ｃｍ２、処理時間：０．５〜１分の条件で水素プラズマ処理を施して、Ｓｉ半導体層表面の未結合手（ダングリングボンド）を水素原子と結合させて安定化する処理が施されている。
さらに、薄膜トランジスターの構成層であるバリア層が、原子％（以下、％は原子％を示す）で、
Ｍｇ、Ｔｉ、Ａｌ、およびＣｒのうちの１種以上：０．５〜２０％、
を含有し、残りがＣｕと不可避不純物（ただし、１％以下）からなる成分組成を有するＣｕ合金スパッタリングターゲットを用い、スパッタ成膜した後、酸化雰囲気（空気）中で加熱酸化処理を施すことにより形成されることも知られている。
特開平４−３４９６３７号公報 特開２００５−１６６７５７号公報
一方、近年の各種フラットパネルディスプレイの大画面化および高集積化はめざましく、これに伴い、薄膜トランジスターを構成する積層相互間には一段と高い密着強度が要求される傾向にあるが、上記の従来薄膜トランジスターにおいては、ガラス基板と純銅のゲート電極層間、前記ゲート電極層と窒化珪素のゲート絶縁層間、前記ゲート絶縁層とＳｉ半導体層間、前記Ｓｉ半導体層とｎ型Ｓｉ半導体層間、およびバリア層と純銅の配線層間、さらに純銅の配線層と図示されていない窒化珪素のパッシベーション層、前記パッシベーション層と透明電極層間には上記の要求に十分満足に対応できる高い密着強度が確保されているが、上記のバリア層とｎ型Ｓｉ半導体層間の密着強度は相対的に低く、上記の要求に満足に対応できる高い密着強度を具備していないのが現状である。
そこで、本発明者等は、上述の観点から、上記の従来薄膜トランジスターにおけるバリア層とｎ型Ｓｉ半導体層間に高い密着強度を確保すべく研究を行った結果、
（ａ）薄膜トランジスターの構成層であるバリア層のｎ型Ｓｉ半導体層に対する密着強度がフラットパネルディスプレイの大画面化および高集積化に伴って低くなるのは、特に上記の前記水素プラズマ処理条件が高温化および長時間化し、ガス：１００％水素ガス、水素ガス流量：１０〜１０００ＳＣＣＭ、水素ガス圧：１０〜５００Ｐａ、出力：０．００５〜０．５Ｗ／ｃｍ２、処理温度：２５０〜３５０℃、処理時間：１〜５分の高温化および長時間化した条件での水素プラズマ処理の必要性が生じ、この結果バリア層の構成成分のうち、特に酸素成分が活性化し、配線層側およびｎ型Ｓｉ半導体層側に拡散移動し、前記バリア層の酸素含有割合が低下すること（酸素不足）に原因があるものと解されること。
（ｂ）前記従来バリア層の形成に用いられる従来Ｃｕ合金スパッタリングターゲットの合金成分をＡｌに特定した上で、これにＣａを合金成分として０．１〜２％の割合で含有させたＣｕ合金スパッタリングターゲット、すなわち、
Ａｌ：１〜１０％、
Ｃａ：０．１〜２％、
を含有し、残りがＣｕと不可避不純物（ただし、１％以下）からなる成分組成を有するＣｕ合金スパッタリングターゲットを用いて、酸化雰囲気でスパッタ成膜することによりバリア層を形成すると、フラットパネルディスプレイの大画面化および高集積化に伴う高温化および長時間化条件での水素プラズマ処理後でも、配線層間およびｎ型Ｓｉ半導体層間に高い密着強度を保持し、かつすぐれたバリア機能も保持したバリア層の形成が可能となり、この理由は、合金成分であるＣａの作用で酸素の配線層側およびｎ型Ｓｉ半導体層側への拡散移動が著しく抑制されるようになることにあると解されること。
以上（ａ），（ｂ）に示される研究結果を得たのである。
この発明は、上記の研究結果に基づいてなされたものであって、
（１）ガラス基板の表面に、基板側から、密着層を介して接合されたゲート電極層、ゲート絶縁層、Ｓｉ半導体層、ｎ型Ｓｉ半導体層、バリア層、相互分離されたドレイン電極層とソース電極層からなる配線層、パッシベーション層、および透明電極層を順次積層形成してなる薄膜トランジスターにおいて、
上記バリア層を、
Ａｌ：１〜１０％、
Ｃａ：０．１〜２％、
を含有し、残りがＣｕと不可避不純物（ただし、１％以下）からなる成分組成を有するＣｕ合金スパッタリングターゲットを用い、酸化雰囲気でスパッタ成膜してなるバリア層で構成してなる、バリア層とｎ型Ｓｉ半導体層が高い密着強度を有する薄膜トランジスター。
（２）薄膜トランジスターを構成するバリア層の酸化雰囲気でのスパッタ成膜に用いられ、かつ、
Ａｌ：１〜１０％、
Ｃａ：０．１〜２％、
を含有し、残りがＣｕと不可避不純物（ただし、１％以下）からなる成分組成を有するＣｕ合金で構成してなる、Ｃｕ合金スパッタリングターゲット。
以上（ａ）および（ｂ）に特徴を有するものである。
つぎに、上記の薄膜トランジスターを構成するバリア層の酸化雰囲気でのスパッタ成膜に用いられるこの発明のＣｕ合金スパッタリングターゲットの成分組成を上記の通りに限定した理由を説明する。
（ａ）Ａｌ
Ａｌ成分には、上側層の配線層および下側層のｎ型Ｓｉ半導体層間に強固な密着性を確保すると共に、すぐれたバリア機能を具備せしめる作用があるが、その含有割合が１％未満では前記作用に所望の向上効果が得られず、一方その含有割合が１０％を越えると導電性に低下傾向が現れるようになることから、その含有割合を１〜１０％、望ましくは２〜８％と定めた。
（ｂ）Ｃａ
Ｃａ成分には、上記の通り、酸化雰囲気でのスパッタ成膜で形成されたバリア層自体を安定化し、上記水素プラズマ処理条件が高温化および長時間化しても、密着性の低下を防止する作用があり、これはＣａ成分には、特に構成成分である酸素が上側層の純銅の配線層および下側層のｎ型Ｓｉ半導体層に拡散移動して、前記バリア層における酸素の含有割合が低減し、すなわち層自体が酸素不足となるのを防止する作用があるためと解されるが、その含有割合が０．１％未満では前記作用に所望の向上効果が得られず、一方その含有割合が２％を越えてもより一層の向上効果が得られないことから、その含有割合を０．１〜２％と定めた。
また、ターゲットの不可避不純物が１％を越えると、スパッタ成膜されたバリア層における不可避不純物の含有割合も１％を越えて多くなってしまい、密着性に低下傾向が現れるようになることから、不可避不純物の含有割合は１％以下にしなければならない。
この発明の薄膜トランジスターは、Ａｌ：１〜１０％、Ｃａ：０．１〜２％を含有し、残りがＣｕと不可避不純物（ただし、１％以下）からなる成分組成を有するＣｕ合金スパッタリングターゲットを用い、酸化雰囲気でスパッタ成膜してなるバリア層が上側層の純銅の配線層と下側層のｎ型Ｓｉ半導体層間にあって、前記配線層は勿論のこと、前記下側層のｎ型Ｓｉ半導体層との密着性にすぐれ、このすぐれた密着性は薄膜トランジスターの製造工程中に施される高温化および長時間化した条件での水素プラズマ処理後でも保持され、かつすぐれたバリア機能も具備することから、フラットパネルディスプレイの大画面化および高集積化に十分満足に対応することができるものである。
薄膜トランジスターの要部縦断面模式図である。
つぎに、この発明の薄膜トランジスターについて、バリア層とｎ型Ｓｉ半導体層間の密着強度に関し、実施例により具体的に説明する。
従来の膜形成条件にしたがって、表面側から、膜厚：５０ｎｍの金属Ｍｏの密着層を介して接合された膜厚：２５０ｎｍの純銅のゲート電極層、同３００ｎｍの窒化珪素のゲート電極層、同１５０ｎｍのＳｉ半導体層、および同１０ｎｍのｎ型Ｓｉ半導体層を順次積層形成した、縦：３２０ ｍｍ×横：４００ｍｍ×厚さ：０．７ｍｍの寸法をもったガラス基板を用意し、これをスパッタ装置に装入し、いずれも溶解調製した表１，２に示される成分組成を有するＣｕ−Ａｌ−Ｃａ合金の本発明Ｃｕ合金スパッタリングターゲット（以下、本発明ターゲットという）およびＣｕ−Ａｌ合金の比較Ｃｕ合金スパッタリングターゲット（以下、比較ターゲットという）を用い（なお、前記ターゲットの不可避不純物含有量はいずれも１％以下）、雰囲気：Ａｒ＋酸素（容量％で、Ａｒ／酸素＝９０／１０）の酸化雰囲気、雰囲気圧力：０．４Ｐａ、基板加熱温度：１００℃の条件でスパッタを行い、それぞれ膜厚：５０ｎｍのバリア層を形成し、さらに純銅の配線層を２５０ｎｍの膜厚で形成することにより本発明薄膜トランジスター試料１〜２０および比較薄膜トランジスター試料１〜１０をそれぞれ製造した。
ついで、この結果得られた本発明薄膜トランジスター試料１〜２０および比較薄膜トランジスター試料１〜１０に、従来行われている水素プラズマ処理条件に比して、相対的に処理温度が高く、かつ、処理時間を長くしたフラットパネルディスプレイの大画面化および高集積化に対応する水素プラズマ処理条件、すなわち、ガス：１００％水素ガス、水素ガス流量：５００ｓｃｃｍ、水素ガス圧：２５０Ｐａ、処理温度：２７５℃、出力：０．１Ｗ／ｃｍ２、処理時間：３分、とした条件で水素プラズマ処理を施して、前記バリア層のｎ型Ｓｉ半導体層に対する前記水素プラズマ処理前後の密着性の変化を碁盤目付着試験を行うことにより確認した。
碁盤目付着試験は、ＪＩＳ−Ｋ５４００に準じ、上記試料の表面にそれぞれ０．５ｍｍ、１ｍｍ、１．５ｍｍ、および２ｍｍの間隔で縦横にそれぞれ１１本の溝を表面からｎ型Ｓｉ半導体層に達する深さで、かつ０．１ｍｍの溝幅で切り込みをカッターで入れて、１００個の升目を形成し、この升目全体に亘って３Ｍ社製スコッチテープを密着して貼り付け、ついで一気に引き剥がし、試料表面の１００個の升目のうちの剥離した升目の数（個／１００）を測定した。この測定結果を表１，２に示した。
Figure 2010212465
Figure 2010212465
表１，２に示される結果から、本発明ターゲットを用いて酸化雰囲気でスパッタ成膜されたバリア層を構成層とする本発明薄膜トランジスター試料１〜２０においては、いずれも相対的に高い処理温度および長い処理時間での水素プラズマ処理にもかかわらず、前記バリア層とｎ型Ｓｉ半導体層間にはきわめて高い付着強度（密着性）が確保されるのに対して、従来Ｃｕ合金スパッタリングターゲットに相当する成分組成を有する比較ターゲット１〜１０を用いて、同じスパッタ条件で形成されたバリア層を構成層とする比較薄膜トランジスター試料１〜１０においては、いずれも通常条件に比して高い処理温度および長い処理時間での水素プラズマ処理では、バリア層とｎ型Ｓｉ半導体層間の付着強度（密着性）は低いものとなることが明らかである。
上述のように、この発明の薄膜トランジスターは、フラットパネルディスプレイの大画面化および高集積化に十分満足に対応できるものである。

Claims (2)

  1. ガラス基板の表面に、基板側から、密着層を介して接合されたゲート電極層、ゲート絶縁層、Ｓｉ半導体層、ｎ型Ｓｉ半導体層、バリア層、相互分離されたドレイン電極層とソース電極層からなる配線層、パッシベーション層、および透明電極層を順次積層形成してなる薄膜トランジスターにおいて、
    上記バリア層を、原子％で、
    Ａｌ：１〜１０％、
    Ｃａ：０．１〜２％、
    を含有し、残りがＣｕと不可避不純物（ただし、１％以下）からなる成分組成を有するＣｕ合金スパッタリングターゲットを用い、酸化雰囲気でスパッタ成膜してなるバリア層で構成したことを特徴とする、前記バリア層とｎ型Ｓｉ半導体層とが高い密着強度を有する薄膜トランジスター。
  2. 薄膜トランジスターを構成するバリア層の酸化雰囲気でのスパッタ成膜に用いられ、かつ、原子％で、
    Ａｌ：１〜１０％、
    Ｃａ：０．１〜２％、
    を含有し、残りがＣｕと不可避不純物（ただし、１％以下）からなる成分組成を有するＣｕ合金で構成したことを特徴とするＣｕ合金スパッタリングターゲット。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103053026A (zh) * 2011-08-10 2013-04-17 松下电器产业株式会社 薄膜晶体管器件以及薄膜晶体管器件的制造方法
JP6108210B2 (ja) 2012-01-31 2017-04-05 日立金属株式会社 電子部品用積層配線膜
JP5888501B2 (ja) * 2012-02-16 2016-03-22 三菱マテリアル株式会社 薄膜配線形成方法
KR20130139438A (ko) 2012-06-05 2013-12-23 삼성디스플레이 주식회사 박막 트랜지스터 기판
US8772934B2 (en) 2012-08-28 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Aluminum interconnection apparatus
JP5842806B2 (ja) 2012-12-28 2016-01-13 三菱マテリアル株式会社 スパッタリングターゲット用銅合金製熱間圧延板、およびスパッタリングターゲット
KR102025103B1 (ko) 2013-07-22 2019-09-26 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
CN103545379B (zh) * 2013-11-06 2016-01-27 京东方科技集团股份有限公司 一种晶体管、像素单元、阵列基板和显示装置
US9455184B2 (en) 2014-06-17 2016-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. Aluminum interconnection apparatus

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070039817A1 (en) * 2003-08-21 2007-02-22 Daniels Brian J Copper-containing pvd targets and methods for their manufacture
WO2008081806A1 (ja) * 2006-12-28 2008-07-10 Ulvac, Inc. 配線膜の形成方法、トランジスタ、及び電子装置
JP2008191541A (ja) * 2007-02-07 2008-08-21 Mitsubishi Materials Corp 熱欠陥発生がなくかつ密着性に優れた液晶表示装置用配線および電極
JP2008205420A (ja) * 2006-10-18 2008-09-04 Mitsubishi Materials Corp 熱欠陥発生が少なくかつ表面状態の良好なｔｆｔトランジスターを用いたフラットパネルディスプレイ用配線および電極並びにそれらを形成するためのスパッタリングターゲット
JP2009043797A (ja) * 2007-08-07 2009-02-26 Mitsubishi Materials Corp 薄膜トランジスター
JP2009070881A (ja) * 2007-09-11 2009-04-02 Mitsubishi Materials Corp 薄膜トランジスター
JP2010080681A (ja) * 2008-09-26 2010-04-08 Mitsubishi Materials Corp 薄膜トランジスター
WO2010047326A1 (ja) * 2008-10-24 2010-04-29 三菱マテリアル株式会社 薄膜トランジスタの製造方法、薄膜トランジスタ
JP2010103331A (ja) * 2008-10-24 2010-05-06 Mitsubishi Materials Corp 薄膜トランジスター用配線膜形成用スパッタリングターゲット

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04349637A (ja) 1991-05-28 1992-12-04 Oki Electric Ind Co Ltd アモルファスシリコン薄膜トランジスタアレイ基板の製造方法
WO2004102553A1 (ja) 2003-05-16 2004-11-25 Mitsubishi Materials Corporation 光記録媒体の反射層形成用銀合金スパッタリングターゲット
JP2005166757A (ja) 2003-11-28 2005-06-23 Advanced Lcd Technologies Development Center Co Ltd 配線構造体、配線構造体の形成方法、薄膜トランジスタ、薄膜トランジスタの形成方法、及び表示装置
WO2008018478A1 (fr) 2006-08-09 2008-02-14 Mitsui Mining & Smelting Co., Ltd. Structure de jonction de dispositif
KR101043508B1 (ko) 2006-10-13 2011-06-23 가부시키가이샤 고베 세이코쇼 박막 트랜지스터 기판 및 표시 디바이스

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070039817A1 (en) * 2003-08-21 2007-02-22 Daniels Brian J Copper-containing pvd targets and methods for their manufacture
JP2008205420A (ja) * 2006-10-18 2008-09-04 Mitsubishi Materials Corp 熱欠陥発生が少なくかつ表面状態の良好なｔｆｔトランジスターを用いたフラットパネルディスプレイ用配線および電極並びにそれらを形成するためのスパッタリングターゲット
WO2008081806A1 (ja) * 2006-12-28 2008-07-10 Ulvac, Inc. 配線膜の形成方法、トランジスタ、及び電子装置
JP2008191541A (ja) * 2007-02-07 2008-08-21 Mitsubishi Materials Corp 熱欠陥発生がなくかつ密着性に優れた液晶表示装置用配線および電極
JP2009043797A (ja) * 2007-08-07 2009-02-26 Mitsubishi Materials Corp 薄膜トランジスター
JP2009070881A (ja) * 2007-09-11 2009-04-02 Mitsubishi Materials Corp 薄膜トランジスター
JP2010080681A (ja) * 2008-09-26 2010-04-08 Mitsubishi Materials Corp 薄膜トランジスター
WO2010047326A1 (ja) * 2008-10-24 2010-04-29 三菱マテリアル株式会社 薄膜トランジスタの製造方法、薄膜トランジスタ
JP2010103331A (ja) * 2008-10-24 2010-05-06 Mitsubishi Materials Corp 薄膜トランジスター用配線膜形成用スパッタリングターゲット

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