TWI484638B - 以阻障層當作構成層的薄膜電晶體及阻障層之濺鍍成膜所使用的Ｃｕ合金濺鍍標靶 - Google Patents
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Description
該發明係關於各種顯示器所使用之薄膜電晶體，尤其關於位於屬於薄膜電晶體之構成層的純銅配線層(汲極電極層以及源極電極層)和n型Si半導體層之間的阻障層，以及上述阻障層之形成所使用之Cu合金濺鍍標靶。更詳細而言，係關於不僅對上述配線層，就連對上述n型Si半導體層具有高密接強度，並且具有充分防止屬於上下側層之構成成分的Si或Cu之互相擴散的功能(以下，稱為阻障功能)之阻障層，以及上述阻障層之形成所使用之Cu合金濺鍍標靶。
本案根據於2009年3月11日提出申請之日本特願2009-057359號主張優先權，其內容援用於此。
就以利用主動矩陣方向驅動之薄膜電晶體的平面顯示器，所知的有液晶顯示器、電漿顯示器、有機EL顯示器、無機EL顯示器等。在該些使用薄膜電晶體之平面顯示器，於玻璃基板表面，格子狀密接形成有由金屬層所構成之配線，在由該金屬層所構成之格子狀配線之交叉點設置有薄膜電晶體。
該薄膜電晶體如同第1圖之重要部位縱剖面模式圖所示般，具有層構造也為眾知，該層構造係在玻璃基板1之表面，由基板側，依序疊層經金屬Mo之密接層2而接合
之純銅之閘極電極層3、氮化矽之閘極絕緣層4、Si半導體層5、n型Si半導體層6、Cu合金標靶在氧氛圍下予以濺鍍而成膜之阻障層，以及由利用分離溝8被區隔之純銅之汲極電極層9a和源極電極層9b所構成之配線層9，並且無圖示之氮化矽之鈍化層以及透明電極層而構成。
再者，於製造具有如此之疊層構造之薄膜電晶體之時，藉由濕式蝕刻處理，在配線層9形成分離溝8而區分成汲極電極層9a和源極電極層9b。接著，藉由乾蝕刻處理除去露出於被形成在配線層9之分散溝(分離溝8)之底面之部分的n型Si半導體層。
在露出於上述濕式蝕刻處理及乾蝕刻處理後之分離溝8之底面之部分的Si半導體層5，尤其在上述乾蝕刻處理中從表面失去氫原子。因此，其表面成為極不安定之狀態，即是懸空鍵(Dangling Bond)增大，此成為表面缺陷。該表面缺陷增加薄膜電晶體之關閉電流，其結果成為無法避免發生降低LCD之對比度或縮小視角等之問題點的不安定狀態。因此，在該Si半導體層5之露出表面，以氣體：100%氫氣體、氫氣體流量：10~1000SCCM、氫氣體壓：10~500Pa、處理溫度：200~250℃、輸出：0.005~0.5W/cm2
、處理時間：0.5~1分鐘之條件，施予氫電漿處理，將Si半導體層5之表面之空懸鍵(Dangling Bond)與氫原子結合而施予安定化之處理。
並且，藉由使用屬於薄膜電晶體之構成層之阻障層，含有Mg、Ti、Al及Cr中之一種以上的原子百分比(以下
%表示原子百分比)為0.5~20%，剩下具有由Cu和不可避免雜質(但是，1%以下)所構成之成分組成的Cu合金濺鍍標靶，於濺鍍成膜之後，藉由在氧化氛圍(空氣)中施予加熱氧化處理之方法而形成，也為眾知。
另外，近年來之各種平面顯示器以大畫面化以及高積體化為目標，隨此構成薄膜電晶體之疊層相互間，則有要求更高密接強度之傾向。
在上述以往之薄膜電晶體中，於玻璃基板1和純銅之閘極電極層3之間，上述閘極電極層3和氮化矽之閘極絕緣層4之間，上述閘極絕緣層4和Si半導體層5之間，上述Si半導體層5和n型Si半導體層6之間，以及阻障層和純銅之配線層9之間，並且純銅之配線層9和無圖示之氮化矽之鈍化層、上述鈍化層和透明電極層之間，確保可以充分對應滿足上述要求之高密接強度。但是，上述阻障層和n型Si半導體層6之間的密接強度相對性較低，現狀則無具備可以對應滿足上述要求之高密接強度。
〔先行技術文獻〕
〔專利文獻〕
〔專利文獻1〕日本特開平4-349637號公報
〔專利文獻2〕日本特開2005-166757號公報
本發明之目的在於提供具備在阻障層和n型Si半導
體層之間具有高密接強度之阻障膜之薄膜電晶體，以及可以形成其阻障層之Cu合金濺鍍標靶。
因此，本發明者等由上述觀點，進行應在上述以往之薄膜電晶體中之阻障層和n型Si半導體間確保高密接強度之研究。其結果，取得以下之研究結果。
(a)n型Si半導體層對屬於薄膜電晶體之構成層之阻障層的密接強度，隨著平面顯示器之大畫面化及高積體化而降低之原因，尤其上述氫電漿處理條件可舉出高溫化以及長時間化。例如氣體：100%氫氣體、氫氣體流量：10~1000SCCM、氫氣體壓：10~500Pa、輸出：0.005~0.5W/cm2
、處理溫度：250~350℃、處理時間：1~5分鐘般，則產生必須在高溫化以及長時間化之條件下進行氫電漿處理。該結果，可想原因在於阻障層之構成成分中，尤其氧成分活性化，擴散移動至配線層側以及n型Si半導體層側，並且上述阻障層之含氧比率下降(氧不足)。
(b)上述以往之阻障層之形成所使用之以往Cu合金濺鍍標靶之合金成分中，注目於Al。對該Al，使用以Ca為合金成分含有0.1~2%之比率的Cu合金濺鍍標靶進行研究。
即是，藉由使用Cu合金濺鍍標靶，在氧化氛圍進行濺鍍成膜，形成阻障層，評估特性，該Cu合金濺鍍標靶之成分組成為：含有Al之原子百分比為1~10%，Ca之原
子百分比為0.1~2%，並且包含Cu和1%以下之不可避免雜質以當作殘部。其結果，確認出即使在隨著平面顯示器之大畫面化以及高積體化而在高溫且長時間之條件下進行氫電漿處理後，亦可以形成在阻障層和配線層之間，以及阻障層和n型Si半導體層之間保持高密接強度，並且也保持優良之阻障功能的阻障層。
該理由可想像係因藉由合金成分之Ca之作用，明顯抑制氧朝配線層側以及n型Si半導體層側擴散移動之故。
該發明係根據上述研究結果而研究出者，具有以下之要件。
本發明之具有阻障層和n型Si半導體層間高密接強度的薄膜電晶體，具有經密接層而接合於玻璃基板表面之閘極電極層、閘極絕緣層、Si半導體層、n型Si半導體層、阻障層、由互相分離之汲極電極層和源極電極層所構成之配線層、鈍化層以及透明電極層，上述層依該順序從上述玻璃基板側依序被疊層形成，上述阻障層使用Cu合金濺鍍標靶，在氧化氛圍下被濺鍍成膜，該Cu合金濺鍍標靶之成分組成為：含有Al之原子百分比為1~10%，Ca之原子百分比為0.1~2%，且包含Cu和1%以下之不可避免雜質以當作殘部。
本發明之阻障層之濺鍍成膜所使用之Cu合金濺鍍標靶係用於在氧化氛圍濺鍍成膜構成薄膜電晶體之阻障層，係由Cu合金所構成，該Cu合金之成分組成為：含有Al之
原子百分比為1~10%，Ca之原子百分比為0.1~2%，且包含Cu和1%以下之不可避免雜質以當作殘部。
本發明之薄膜電晶體係位於上側層之純銅之配線層和下側層之n型Si半導體層之間的阻障層，使用Cu合金濺鍍標靶，在氧化氛圍下被濺鍍成膜，該Cu合金濺鍍標靶之成分組成為：含有Al之原子百分比為1~10%，Ca之原子百分比為0.1~2%，且具有包含Cu和1%以下之不可避免雜質以當作殘部。
不僅上述上側層之配線層之密接性優良，就連上述下側層之n型Si半導體層之密接性也優良，該優良之密接性即使在薄膜電晶體之製造工程中施予高溫化以及長時間化之條件下進行氫電漿處理後也被保持。並且，也具備優良阻障功能。藉由上述，本發明之薄膜電晶體可以充分滿足對應平面顯示器之大畫面化以及高積體化。
該發明之Cu合金濺鍍標靶係可以形成上述薄膜電晶體之阻障膜。
(Cu合金濺鍍標靶)
接著，說明如上述般限定該發明之Cu合金濺鍍標靶之成分組成的理由。
(a)Al
Al成分具有在阻障層和上側層之配線層之間，以及阻障層和下側層之n型Si半導體層之間，確保強固之密接性，並且使所形成之阻障層具備優良阻障功能之作用。但是，在其含有比率低於1%時上述作用無法取得所期待的提升效果。另外，當其含有比率超越10%時，導電性則出現下降傾向。因此，將其含有比率定在1~10%，最佳為2~8%。
(b)Ca
Ca成分係如上述般，具有使在氧化氛圍下進行濺鍍成膜而所形成之阻障層本身安定化，即使上述氫電漿處理條件高溫化以及長時間化，亦防止密接性降低的作用。
於氫電漿處理之時，則有屬於構成成分之氧擴散移動至上側層之純銅之配線層以及下側層之n型Si半導體層，上述阻障層中之氧的含有比率降低，即是層本身成為氧不足之情形。Ca成分尤其具有抑制上述氧之擴散移動而防止阻障層本身成為氧不足的作用，依此可抑制密接性降低。
在其含有比率低於0.1%時上述作用無法取得所期待的提升效果。另外，即使其含有比率超過2%，也無法取得更進一步的提升效果。因此，將其含有比率定在0.1~2%。
(c)殘部：Cu以及不可避免雜質。
當標靶之不可避免雜質超過1%時，被濺鍍成膜之阻障層中之不可避免雜質之含有比率也超過1%變多。此
時，密接性出現降低傾向。因此，不可避免雜質之含有比率必須設在1%以下。
(薄膜電晶體)
第1圖表示本發明之薄膜電晶體之重要部位縱剖面。
該發明之薄膜電晶體具有經密接層2而被接合於玻璃基板1表面之閘極電極層3、閘極絕緣層4、Si半導體層5、n型Si半導體層6、阻障層7、由互相被分離之汲極電極層9a和源極電極層9b所構成之配線層9、鈍化層以及透明電極層。該些層係以該順序從玻璃基板側依序被疊層形成。
上述阻障層7使用上述本發明之Cu合金濺鍍標靶，在氧化氛圍下被濺鍍成膜。因此，如上述般，在阻障層7和配線層9之間，以及阻障層7和n型Si半導體層6之間的密接性優良。並且，該優良密接性即使在高溫且長時間之條件下進行氫電漿處理後，亦可以保持。並且，也具備優良阻障功能。
〔實施例〕
接著，針對該發明之薄膜電晶體，關於阻障層和n型Si半導體層之間的密接強度，藉由實施例予以具體性說明。
依循以往之膜形成條件，從具有縱：320mm×橫：400mm×厚度：0.7mm之尺寸的玻璃基板之表面側，依序疊層形成經膜厚：50nm之金屬Mo之密接層而被接合之膜
厚：250nm之純銅之閘極電極層、膜厚：300nm之氮化矽之閘極電極層、膜厚：150nm之Si半導體層以及膜厚：10nm之n型Si半導體層。
藉由溶解調製，製作具有表1、2所示之成分組成的Cu-Al-Ca合金之本發明例之Cu合金濺鍍標靶(以下，稱為本發明例之標靶)以及Cu-Al合金之比較例之Cu合金濺鍍標靶(以下，稱為比較例之標靶)。並且，上述標靶之不可避免雜質含有量中之任一者皆為1%以下。
將具有上述疊層體之玻璃基板裝入至濺鍍裝置，使用上述標靶，在氛圍：Ar+氧(容量百分比，Ar/氧=90/10)之氧化氛圍，氛圍壓力：0.4Pa，基板加熱溫度：100℃之條件下，執行濺鍍，形成膜厚：50nm之阻障層。
並且，以250nm之膜厚形成純銅之配線層。
藉由上述，分別製造本發明例之薄膜電晶體試料1~20以及比較例之薄膜電晶體試料1~10。
接著，以下述條件，對所取得之本發明例之薄膜電晶體試料1~20以及比較例之薄膜電晶體試料1~10施予氫電漿處理。
氣體：100%氫氣體
氫氣體流量：500sccm
氫氣體壓：250Pa
處理溫度：275℃
輸出：0.1W/cm2
處理時間：3分鐘
上述條件為對應於平面顯示器之大畫面化以及高積體化之氫電漿處理條件，比起以往所執行之氫電漿處理條件，處理溫度相對性高，處理時間較長。
針對n型Si半導體層對上述阻障層之密接性，藉由棋盤格附著試驗確認氫電漿處理前後之變化。
棋盤格附著試驗係依據JIS-K5400，在上述試料表面，使用切斷器，以0.5mm、1mm、1.5mm以及2mm間隔，分別在縱橫各切入11條溝(切槽)，該溝係具有從表面到n型Si半導體層之深度，並且0.1mm之溝寬。依此，在各個間隔形成100個方格。在涵蓋該方格全體，密接黏貼3M公司製作透明膠帶，接著一口氣撕開。然後，測定試料表面之100個方格中，被剝離的方格之數量(個/100)。將該測量結果表示於表1~3。
由表1~3所示之結果，得知將使用本發明例之標靶在氧化氛圍下被濺鍍成膜之阻障層設為構成層之本發明例之薄膜電晶體試料1~20中，不管對哪一個進行相對性處理溫度高以及長處理時間的氫電漿處理，在阻障層和n型Si半導體層之間，亦確保極高附著強度(密接性)。
對此，使用相當於以往Cu合金濺渡標靶之成分組成的比較例之標靶1~10，將以相同條件所形成之阻障層當作構成層之比較例之薄膜電晶體試料1~10中，無論哪一個在比一般條件高之處理溫度以及長處理時間下進行氫電漿處理，在阻障層和n型Si半導體層之間之附著強度(密接性)變低。
如上述般，該發明之薄膜電晶體可以充分滿足對應平面顯示器之大畫面化以及高積體化。
〔產業上之利用可行性〕
本發明係可以實現在阻障層和配線層之間，以及阻障層和n型Si半導體層之間之密接性優良，並且具有優良阻障功能之具有阻障膜的薄膜電晶體。並且，該優良密接性即使在高溫且長時間之條件下進行氫電漿處理後，亦可以保持。因此，可以適合當作可以充分滿足對應平面顯示器之大畫面化以及高積體化之薄膜電晶體使用。
1‧‧‧玻璃基板
2‧‧‧密接層
3‧‧‧閘極電極層
4‧‧‧閘極絕緣層
5‧‧‧Si半導體層
6‧‧‧n型Si半導體層
7‧‧‧阻障層
8‧‧‧分離溝
9‧‧‧配線層
9a‧‧‧汲極電極層
9b‧‧‧源極電極層
第1圖為薄膜電晶體之重要部位縱剖面模式圖。
1‧‧‧玻璃基板
2‧‧‧密接層
3‧‧‧閘極電極層
4‧‧‧閘極絕緣層
5‧‧‧Si半導體層
6‧‧‧n型Si半導體層
7‧‧‧阻障層
8‧‧‧分離溝
9‧‧‧配線層
9a‧‧‧汲極電極層
9b‧‧‧源極電極層
Claims (2)
- 一種具有阻障層和n型Si半導體層間高密接強度的薄膜電晶體，其特徵為：具有經密接層而被接合於玻璃基板表面之閘極電極層、閘極絕緣層、Si半導體層、n型Si半導體層、阻障層、由互相分離之汲極電極層和源極電極層所構成之配線層、鈍化層以及透明電極層，上述層係依該順序從上述玻璃基板側依序被疊層形成，上述阻障層係使用Cu合金濺鍍標靶，在氧化氛圍下被濺鍍成膜，該Cu合金濺鍍標靶之成分組成為：含有Al之原子百分比為1~10%，Ca之原子百分比為0.1~2%，且包含Cu和1%以下之不可避免雜質以當作殘部。
- 一種阻障層之濺鍍成膜所使用的Cu合金濺鍍標靶，係用於將構成如申請專利範圍第1項所記載之薄膜電晶體的阻障層在氧化氛圍下予以濺鍍成膜的Cu合金濺鍍標靶，其特徵為：由Cu合金所構成，該Cu合金之成分組成為：含有Al之原子百分比為1~10%，Ca之原子百分比為0.1~2%，且包含Cu和1%以下之不可避免雜質以當作殘部。
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