JPWO2007058134A1 - 半導体パッケージ、電子部品、及び電子機器 - Google Patents

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Abstract

半導体パッケージが実装された基板を曲面化しても、電気的接続部へのストレスを緩和して接続不良をなくし、接続信頼性を向上させる。半導体チップ１０は、第２面１０ｂに電極１１を有する。支持ブロック２０は、半導体チップ１０の第１面１０ａの周縁部に２箇所配設されるとともに、曲げや撓むことができる。インターポーザ３０は、半導体チップ１０に対して支持ブロック２０を介して支持ブロック２０に跨るように配置されるとともに、可撓性樹脂フィルム中に配線パターンを有し、２つの端部が半導体チップ１０の第２面１０ｂ側に折り返され、かつ、配線パターンが半導体チップ１０の電極１１と電気的に接続される。

Description

本発明は、半導体部品を搭載した半導体パッケージ、電子部品、及び電子機器に関し、特に、外観が曲面化された電子機器に適した半導体パッケージ、電子部品、及び電子機器に関する。
近年の電子機器は、軽薄短小の流れと共に、外観に曲面を多用したデザイン重視の製品が市場に出始めている。また、コンセプトモデルとしても様々な電子機器で曲面デザインの製品が発表されている。
曲面を有した外観で軽薄短小なモデルを実現するためには、従来において実装が不可能であった曲面部にも内蔵部品を搭載することが望まれており、実装基板を曲面化してスペースを確保できることが好ましい。
ここで、半導体装置を搭載した半導体パッケージの従来例について説明する。
図２１は、従来例１に係る半導体パッケージの構成を模式的に示した断面図である。従来例１は、特許文献１に示されている従来の一般的なボールグリッドアレイ型電子部品（以下、ＢＧＡ型電子部品）である。図２１に示すとおり、従来のＢＧＡ型電子部品１００は、平面上のベース基板１０１と、このベース基板１０１の一方の面上に形成されモールドからなる収容部１０２と、この収容部１０２内に配置された半導体素子であるＩＣチップ１０３と、ベース基板１０１の他方の面に設けられＩＣチップ１０３の各端子にワイヤ等で接続された半径ｒのはんだボール１０４を備えている。ＢＧＡ型電子部品１００と実装基板（図示せず）との接続は、実装基板上にＢＧＡ型電子部品１００を載置し、その後リフロー炉に通して加熱し、はんだボール１０４を溶融してＢＧＡ型電子部品１００と実装基板を接続している。
図２２は、従来例２に係る半導体パッケージの構成を模式的に示した断面図である。従来例２は、特許文献２に記載された従来のチップサイズパッケージと同様なものである。図２２に示す半導体パッケージ２００は、配線パターン２０２ａの両面に絶縁フィルム２０２ｂが積層されたインターポーザ２０２の電極パッド２０２ｃと、半導体チップ２０１の電極（図示せず）と、を導電体２０３で接続した後、インターポーザ２０２と半導体チップ２０１との間の空所に絶縁樹脂２０４を注入し、更に、インターポーザ２０２を半導体チップ２０１の側面から裏面（電極パッドが配設された面の反対側の面）まで折り曲げて、半導体チップ２０１の裏面でチップが露出した領域に絶縁樹脂２０４を塗布することにより、インターポーザ２０２を半導体チップ２０１に接着させている。インターポーザ２０２の電極パッド２０２ｄ上には、はんだバンプ２０５が形成されている。この半導体チップ２０１では、インターポーザ２０２と半導体チップ２０１とを、接着剤の役割を果たす絶縁樹脂２０４で接着している。
特開平９−１６７８１１号公報 特開平８−３３５６６３号公報
しかしながら、従来の半導体パッケージの構造では半導体パッケージを実装した基板を曲面化した場合に様々な問題が発生すると考えられる。例えば、従来例１および従来例２の半導体パッケージ構造では、基板を曲面化すると以下のような問題を生ずる。
従来例１に関しての問題点は、ベース基板１０１とＩＣチップ１０３および収容部１０２が完全に固着されてしまっているため、実装基板を曲面化する際にベース基板１０１やＩＣチップ１０３が曲げに追従しきれない。そのため、実装基板を曲面化すると、はんだボール１０４との接合面やＩＣチップ１０３にクラックによる接続不良が生じる。
従来例２に関しての問題点は、インターポーザ２０２が絶縁樹脂２０４により半導体チップ２０１に接着されているため、従来例１と同様に、実装基板を曲面化するとインターポーザ２０２や半導体チップ２０１が曲げに追従しきれない。そのため、はんだボール２０５と電極パッド２０２ｄとの接合面や半導体チップ２０１にクラックによる接続不良が生じる。
本発明の主な課題は、半導体パッケージが実装された基板を曲面化しても、電気的接続部へのストレスを緩和して接続不良をなくし、接続信頼性を向上させることである。
本発明の第１の視点においては、半導体パッケージにおいて、一方の面に電極を有する半導体部品と、前記半導体部品の他方の面の周縁部に少なくとも２箇所配設されるとともに、曲げや撓むことが可能な支持ブロックと、前記半導体部品に対して前記支持ブロックを介して前記支持ブロック間に架設されるとともに、可撓性樹脂フィルム中に配線パターンを有し、かつ、前記配線パターンが前記半導体部品の前記電極と電気的に接続されるインターポーザと、を備えることを特徴とする。
本発明の第２の視点においては、半導体パッケージにおいて、一方の面に電極を有する半導体部品と、可撓性樹脂フィルム中に配線パターンを有するとともに、少なくとも１つの端部が前記半導体部品側に折り返され、かつ、前記配線パターンが前記半導体部品の前記電極と電気的に接続されるインターポーザと、前記インターポーザの折り返し部分の近傍にて前記インターポーザの間に配設されるとともに、曲げや撓むことが可能な支持ブロックと、を備えることを特徴とする。
本発明（請求項１−２４）によれば、半導体パッケージが搭載されている基板を曲面化する際、インターポーザは可撓性であり支持ブロックに支持されているので、インターポーザの曲面化が可能であり、曲面化に伴うストレスは、支持ブロックが曲げ、および撓みに追従することにより吸収できるため、半導体部品にストレスを与えることがない。また、半導体パッケージが曲面化されても、半導体部品と基板の接続部分へのストレスを緩和して接続不良がなく、信頼性を高めることができる。
本発明の実施形態１に係る半導体パッケージの構成を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の拡大断面図、（Ｃ）Ｙ−Ｙ´間の断面図である。 本発明の実施形態１に係る半導体パッケージの構成を模式的に示した図１のＹ−Ｙ´間の断面図の変形例である。 本発明の実施形態１に係る半導体パッケージの製造方法を模式的に示した工程断面図である。 本発明の実施形態１に係る半導体パッケージを凸状に曲面化した状態の例を模式的に示した側面図である。 本発明の実施形態１に係る半導体パッケージを凹状に曲面化した状態の例を模式的に示した側面図である。 本発明の実施形態１に係る半導体パッケージを予め凹状に曲げられている基板に対して接続する場合の一工程を模式的に示した断面図である。 本発明の実施形態２に係る半導体パッケージの製造方法を模式的に示した工程断面図である。 本発明の実施形態４に係る半導体パッケージの構成を模式的に示した断面図である。 本発明の実施形態４に係る半導体パッケージの製造方法を模式的に示した工程断面図である。 本発明の実施形態４に係る半導体パッケージを凸状に曲面化した状態の例を模式的に示した側面図である。 本発明の実施形態４に係る半導体パッケージを凹状に曲面化した状態の例を模式的に示した側面図である。 本発明の実施形態４に係る半導体パッケージを予め凹状に曲げられている基板に対して接続する場合の一工程を模式的に示した断面図である。 本発明の実施形態５に係る半導体パッケージの構成を模式的に示した断面図である。 本発明の実施形態５に係る半導体パッケージの製造方法を模式的に示した工程断面図である。 本発明の実施形態６に係る半導体パッケージの構成を模式的に示した断面図である。 本発明の実施形態７に係る半導体パッケージの構成を模式的に示した断面図である。 本発明の実施形態７に係る半導体パッケージの製造方法を模式的に示した工程断面図である。 本発明の実施形態８に係る半導体パッケージの構成を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の拡大断面図、（Ｃ）Ｙ−Ｙ´間の断面図である。 本発明の実施形態９に係る半導体パッケージの構成を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の拡大断面図、（Ｃ）Ｙ−Ｙ´間の断面図である。 本発明の実施形態１０に係る半導体パッケージの構成を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の拡大断面図、（Ｃ）Ｙ−Ｙ´間の断面図である。 従来例１に係る半導体パッケージの構成を模式的に示した断面図である。 従来例２に係る半導体パッケージの構成を模式的に示した断面図である。
符号の説明
１ 半導体パッケージ
１０ 半導体チップ
１０ａ 第１面
１０ｂ 第２面
１１ 電極
２０、２０ａ、２０ｂ 支持ブロック
３０ インターポーザ
４０ はんだボール
５０ 基板
６０、６２ スペーサ
６１、６４ 曲面スペーサ
６３ スペーサ
６３ａ 第１面
６３ｂ 第２面
７０ 接着剤
１００ ＢＧＡ型電子部品
１０１ ベース基板
１０２ 収容部
１０３ ＩＣチップ
１０４ はんだボール
２００ 半導体パッケージ
２０１ 半導体チップ
２０２ インターポーザ
２０２ａ 配線パターン
２０２ｂ 絶縁フィルム
２０２ｃ 電極パッド
２０２ｄ 電極パッド
２０３ 導電体
２０４ 絶縁樹脂
２０５ はんだバンプ
（実施形態１）
本発明の実施形態１に係る半導体パッケージについて図面を用いて説明する。図１は、本発明の実施形態１に係る半導体パッケージの構成を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の拡大断面図、（Ｃ）Ｙ−Ｙ´間の断面図である。図２は、本発明の実施形態１に係る半導体パッケージの構成を模式的に示した図１のＹ−Ｙ´間の断面図の変形例である。
実施形態１に係る半導体パッケージ１は、半導体チップ１０と、支持ブロック２０と、インターポーザ３０と、はんだボール４０と、を有する。
半導体チップ１０は、第２面１０ｂの周縁部に電極１１が配設されている。半導体チップ１０は、図１（Ｂ）では、第２面１０ｂにおいて対向する１対の２辺の近傍に電極１１が配設されている。半導体チップ１０には、例えば、ＩＣチップを用いることができる。
支持ブロック２０は、半導体チップ１０の第１面１０ａの周縁部に、半導体チップ１０の第２面１０ｂに配された電極１１の配列方向と平行となるように接着されている。支持ブロック２０は、少なくとも２箇所に配され、例えば、図１（Ｃ）では対向する辺の近傍に２箇所配され、図２では１辺につき２つに分割して計４箇所配されている。支持ブロック２０の間には、半導体チップ１０とインターポーザ３０の間に空間を有する。支持ブロック２０のサイズについて、図１（Ｂ）の左右方向を幅、奥行き方向を長さ、上下方向を厚みすると、幅は内側に弾性変形をしやすくするために半導体チップ１０の辺の長さの１／４以下が望ましく、長さははんだボール４０にかかる応力を均等に緩和するために図１（Ｂ）の奥行き方向でインターポーザ３０上のはんだボール４０が搭載されている範囲と同等の長さが望ましく、厚みは基板５０の曲率に応じて可変させるがインターポーザ３０が曲面化した際に半導体チップ１０の第１面１０ａに接触しないような高さにする。支持ブロック２０には、基板５０の曲面化による曲げおよび撓みに追従することが可能な弾性材料が用いられ、例えば、硬度６０度以下のゴム状材料を用いることが望ましく、硬度のシリコンゴムやニトリルゴム、フッ素ゴム等を用いることができる。
インターポーザ３０は、２層の可撓性樹脂フィルム（図示せず）の間に配線パターン（）が配された３層構造からなる。インターポーザ３０は、半導体チップ１０の外周を覆うように配される。インターポーザ３０は、半導体チップ１０の第１面１０ａ側にて支持ブロック２０を介して支持ブロック２０間に架設され、半導体チップ１０の第１面１０ａ側から支持ブロック２０の外側で半導体チップ１０の第２面１０ｂ上に折り返されている。インターポーザ３０の配線パターン（図示せず）は、半導体チップ１０の第２面１０ｂ側にて対応する電極１１と電気的に接続されており、基板５０側の面にて基板５０の電極（図示せず）と電気的に接続するためのはんだボール４０が配されている。インターポーザ３０のサイズについて、図１（Ａ）の上下方向を長さ、左右方向を幅とすると、長さは曲面化の際に支持ブロック２０にできるだけ均等に応力がかかるようにするために支持ブロック２０と同等の長さが望ましく、インターポーザ３０の折り返し幅は必要な電極１１の面積と長さより求められる。インターポーザ３０は、曲面化する際の張力に耐えうる電極１１との接続力が必要であるため、左右均等が望ましく、必要に応じて半導体チップ１０の第２面１０ｂの全面を覆い尽くす半導体チップ１０の幅の１／２まで長くしてもよい。
なお、基板５０は、各はんだボール４０と対応する位置に電極（図示せず）を有する配線基板である。
次に、実施形態１に係る半導体パッケージの製造方法について図面を用いて説明する。図３は、本発明の実施形態１に係る半導体パッケージの製造方法を模式的に示した工程断面図である。
まず、半導体チップ１０の第１面１０ａが上方になるようにし、半導体チップ１０の第１面１０ａの周縁部の所定の位置に支持ブロック２０を接着固定する（図３（Ａ）参照）。次に、支持ブロック２０と同じ厚みで十分な剛性のあるスペーサ６０を支持ブロック２０間に配置する（図３（Ｂ）参照）。
次に、インターポーザ３０を支持ブロック２０上の所定の位置にて位置あわせを行い、インターポーザ３０と支持ブロック２０と接着固定し（図３（Ｃ）参照）、その後、半導体チップ１０の第２面１０ｂが上方になるように配置し、インターポーザ３０の両端部分を半導体チップ１０の第２面１０ｂ側に折り返し、半導体チップ１０の電極１１とインターポーザ３０の内周側の電極パッド（図示せず）を所定の位置に位置決めし、熱圧着法で接続する（図３（Ｄ）参照）。ここで、熱圧着の際に半導体チップ１０にかかる圧力はスペーサ６０で受けることになる。その後、インターポーザ３０の外周側の電極（図示せず）にはんだボール４０を搭載した後、スペーサ６０を取り外す（図３（Ｅ）参照）。このようにしてできた半導体パッケージ１は、図１（Ｂ）のように基板５０上に搭載されることになる。
次に、実施形態１に係る半導体パッケージを搭載した基板を曲面化する場合について図面を用いて説明する。図４は、本発明の実施形態１に係る半導体パッケージを凸状に曲面化した状態の例を模式的に示した側面図である。図５は、本発明の実施形態１に係る半導体パッケージを凹状に曲面化した状態の例を模式的に示した側面図である。
基板５０を支持ブロック２０の図１（Ｂ）の左右方向中心を頂点として平行に２次元的に凸状に曲げていくと、はんだボール４０を介しインターポーザ３０が押し上げられていく（図４参照）。このように、支持ブロック２０が基板５０の曲面化による曲げ、および撓みに追従することが可能であるため、はんだボール４０での応力は軽減され、接続不良などの不具合を発生させることがなくなる。
また、基板５０を支持ブロック２０の図１（Ｂ）の左右方向中心を頂点として平行に２次元的に凹状に曲げていくと、はんだボール４０を介しインターポーザ３０が押し下げられる（図５参照）。このように、支持ブロック２０が、基板５０の曲面化による曲げ、および撓みに追従することが可能であるため、はんだボール４０での応力は軽減され、接続不良などの不具合を発生させることがなくなる。
ここで、図２に示すように、支持ブロック２０を片側２ヶ所以上に用い、相互に隙間を設けておくと、支持ブロック２０はより曲面化による曲げ、および撓みに追従し易くなり、はんだボール４０への応力が軽減されるという効果がある。
次に、実施形態１に係る半導体パッケージを予め凹凸状に曲げられている基板に対して接続する場合について図面を用いて説明する。図６は、本発明の実施形態１に係る半導体パッケージを予め凹状に曲げられている基板に対して接続する場合の一工程を模式的に示した断面図である。
凸状に曲面化されている基板に対しては、半導体パッケージを加圧しながら搭載することにより、図５のように半導体パッケージを搭載した基板を曲面化する場合と同様に、支持ブロック２０が曲げ、および撓みに追従することが可能であるため、はんだボール４０での応力は軽減され、接続不良などの不具合を発生させることがなくなる。
凹状に曲面化されている基板５０に対しては、図６に示すように、予め曲面化されている基板５０の曲率に合わせた曲面スペーサ６１を準備しておき、この曲面スペーサ６１を支持ブロック２０間に挿入することで支持ブロック２０を弾性変形させ、インターポーザ３０を基板５０の曲率に合わせ込むようにした後に接続することにより、半導体パッケージを搭載した基板を曲面化する場合と同様にインターポーザ３０へかかる応力を吸収し曲げることが可能である。なお、この場合、半導体パッケージを基板５０に接続した後、曲面スペーサ６１は抜き去ることになる。
実施形態１によれば、半導体パッケージ１が搭載された基板５０を曲面化する際、あるいは、予め曲面化された基板５０に半導体パッケージ１を搭載する際、インターポーザ３０は支持ブロック２０間で基板の曲面化による曲げおよび撓みを吸収して曲面化時の変形を可能にすることができる。
（実施形態２）
本発明の実施形態２に係る半導体パッケージについて図面を用いて説明する。図７は、本発明の実施形態２に係る半導体パッケージの製造方法を模式的に示した工程断面図である。
実施形態２に係る半導体パッケージは、実施形態１と同様の構成であるが、支持ブロック２０が半導体チップ１０及びインターポーザ３０のいずれとも接着固定されていない。実施形態２に係る半導体パッケージは、以下に示す製造方法により製造される。
まず、半導体チップ１０の第１面１０ａに支持ブロック２０と同じ厚みで半導体チップと同じ大きさの十分な剛性のあるスペーサ６２を配置する（図７（Ａ）参照）。次に、インターポーザ３０をスペーサ６２上の所定の位置にて位置あわせを行い、インターポーザ３０の両端部分を半導体チップ１０の第２面１０ｂ側に折り返し、半導体チップ１０の電極１１とインターポーザ３０の内周側の電極パッド（図示せず）を所定の位置に位置決めし、熱圧着法で接続する（図７（Ｂ）参照）。なお、熱圧着の際に半導体チップ１０にかかる圧力はスペーサ６２で受けることになる。
次に、スペーサ６２を取り外し、実施形態１と同様のスペーサ６０を半導体チップ１０とインターポーザ３０の間に配置した後、支持ブロック２０を半導体チップ１０とインターポーザ３０の間に配置する（図７（Ｃ）参照）。この際、支持ブロック２０は接着固定をしない。その後、スペーサ６０を設置したままではんだボール４０を搭載後、スペーサ６０を取り外す（図７（Ｄ）参照）。このようにしてできた半導体パッケージは、基板上に搭載されることになる。
なお、支持ブロック２０の幅と長さ、および材質と、インターポーザ３０の幅と長さは実施形態１を適用できる。また、支持ブロック２０の厚みは、半導体チップ１０とインターポーザ３０の本来の隙間に対して５％程度厚くしておけば、半導体チップ１０とインターポーザ３０間に挟まれ、圧縮されるため脱落することはない。
実施形態２によれば、半導体パッケージの曲面化は実施形態１と同様に可能であるが、支持ブロック２０の接着行程を除くことができるというメリットがある。
（実施形態３）
本発明の実施形態３に係る半導体パッケージについて説明する。
実施形態３に係る半導体パッケージは、実施形態１、２と同様の構成であるが、支持ブロックの材質をはんだボールが溶融する温度以下で軟化する熱可塑性の樹脂で形成したものである。実施形態３に係る半導体パッケージの製造方法は実施形態１、２と同様である。なお、図４や図５のように基板５０を支持ブロック２０の長手方向と平行に中心から２次元的に凹凸状に曲げていく際に、基板５０の内部応力を緩和するために、はんだボール４０の溶融以下の環境下で実施することが好ましいが、この環境下の温度で曲面化を実施すると、支持ブロック２０が軟化することにより内側に曲がり、インターポーザ３０にかかる応力を吸収する。曲面化後、常温に戻すと支持ブロック２０は内側に曲げられたままの状態で再び硬化するので、曲面化後も支持ブロック２０の復元力がインターポーザ３０にかかることはないというメリットがある。
（実施形態４）
本発明の実施形態４に係る半導体パッケージについて図面を用いて説明する。図８は、本発明の実施形態４に係る半導体パッケージの構成を模式的に示した断面図である。
実施形態４に係る半導体パッケージ１は、半導体チップ１０の外周を覆わずに、インターポーザ３０上に半導体チップ１０が搭載され、インターポーザ３０の折り返し部分の内側には支持ブロック２０のみが配されている点が、実施形態１〜３と異なる。
半導体チップ１０は、第２面１０ｂに配された電極１１が基板５０側に配されている。支持ブロック２０は、半導体チップ１０と当接せず、少なくとも上下の面がインターポーザ３０と当接している。インターポーザ３０は、基板５０側に電気的接続を取るためのはんだボール４０が配されている。インターポーザ３０の配線パターン（図示せず）は、折り返された両端の上に搭載された半導体チップ１０の電極１１と電気的に接続されている。支持ブロック２０近傍であって半導体チップ１０とインターポーザ３０の間には、空間を有する。その他の構成は、実施形態１〜３と同様である。
次に、実施形態４に係る半導体パッケージの製造方法について図面を用いて説明する。図９は、本発明の実施形態４に係る半導体パッケージの製造方法を模式的に示した工程断面図である。
まず、インターポーザ３０のはんだボール４０搭載面と反対側の面（上面）にスペーサ６３を設置する（図９（Ａ）参照）。ここで、スペーサ６３は段差が設けられており、スペーサ６３のインターポーザ３０設置面から第１面６３ａまでの高さは支持ブロック２０の高さと同一であり、スペーサ６３のインターポーザ３０設置面から第２面６３ｂまでの高さはインターポーザ３０のはんだボール４０搭載面の反対側の面から半導体チップ１０の第２面１０ｂまでの距離と同一である。また、スペーサ６３の段差上段の幅は、インターポーザ３０の折り返された先端を付き当てると、インターポーザ３０上の電極パッド（図示せず）と半導体チップ１０の電極１１の付き当て面に垂直な方向のピッチが一致するような幅になっている。なお、スペーサ６３の設置はインターポーザ３０の設置面にシルク印刷等で位置決めラインを設けておき目印とする。
次に、インターポーザ３０上であってスペーサ６３の両端部分に支持ブロック２０を設置する（図９（Ｂ）参照）。この際、スペーサ６３の端面に支持ブロック２０を軽く当接するように行う。この際、支持ブロック２０とインターポーザ３０は接着固定されていることが望ましい。
次に、支持ブロック２０を挟み込むようにインターポーザ３０の両端を支持ブロック２０の外側で２度折り返し、折り返されたインターポーザ３０の先端部をスペーサ６３の段差面に当接させて位置決めする（図９（Ｃ）参照）。なお、インターポーザ３０の折り返し部分の幅が半導体チップ１０の横幅の１／２になる場合は、スペーサ６３は段差を設ける必要がなく、インターポーザ３０の折り返された先端同士を着き当てることにより位置決めが可能である。
次に、半導体チップ１０の電極１１をインターポーザ３０側に向けた状態で、半導体チップ１０をインターポーザ３０の所定の位置に位置合わせした後、熱圧着法で接続する（図９（Ｄ）参照）。熱圧着の際の半導体チップ１０にかかる圧力はスペーサ６３で受ける。その後、インターポーザ３０の外周側の電極（図示せず）にはんだボール４０を搭載した後、スペーサ６３を取り外す（図９（Ｅ）参照）。このようにしてできた半導体パッケージは、図８のように基板５０上に搭載されることになる。
次に、実施形態４に係る半導体パッケージを搭載した基板を曲面化する場合について図面を用いて説明する。図１０は、本発明の実施形態４に係る半導体パッケージを凸状に曲面化した状態の例を模式的に示した側面図である。図１１は、本発明の実施形態４に係る半導体パッケージを凹状に曲面化した状態の例を模式的に示した側面図である。
基板５０を支持ブロック２０の図８の左右方向中心を頂点とし平行に２次元的に凸状に曲げていくと、はんだボール４０を介しインターポーザ３０が押し上げられていくが、図１０に示すように、支持ブロック２０が、基板５０の曲面化による曲げ、および撓みに追従することが可能であるため、はんだボール４０での応力は軽減され、接続不良などの不具合を発生させることがなくなる。
また、基板５０を支持ブロック２０の図８の左右方向中心を頂点とし平行に２次元的に凹状に曲げていくと、はんだボール４０を介しインターポーザ３０が押し下げられていくが、図１１に示すように、支持ブロック２０が、基板５０の曲面化による曲げ、および撓みに追従する事が可能であるため、はんだボール４０での応力は軽減され、接続不良などの不具合を発生させることがなくなる。
次に、実施形態４に係る半導体パッケージを予め凹凸状に曲げられている基板に対して接続する場合について図面を用いて説明する。図１２は、本発明の実施形態４に係る半導体パッケージを予め凹状に曲げられている基板に対して接続する場合の一工程を模式的に示した断面図である。
凸状に曲面化されている基板に対しては、半導体パッケージを加圧しながら搭載することにより、図１０のように半導体パッケージを搭載した基板を曲面化する場合と同様に、支持ブロック２０が、基板５０の曲面化による曲げ、および撓みに追従することが可能であるため、はんだボール４０での応力は軽減され、接続不良などの不具合を発生させることがなくなる。
凹状に曲面化されている接続基板に対しては、図１２に示すように、予め曲面化されている基板５０の曲率に合わせた曲面スペーサ６４を準備しておき、曲面スペーサ６４を支持ブロック２０間に挿入することで支持ブロック２０を弾性変形させ、インターポーザ３０を基板５０の曲率に合わせ込むようにした後に接続することにより、半導体パッケージを搭載した基板を曲面化する場合と同様に支持ブロック２０が、基板５０の曲面化による曲げ、および撓みに追従することが可能であるため、はんだボール４０での応力は軽減され、接続不良などの不具合を発生させることがなくなる。なお、この場合、半導体パッケージを基板５０に接続した後、曲面スペーサ６４は抜き去ることになる。
実施形態４によれば、基板５０側に面した方向である第２面１０ｂ側に電極１１がある半導体チップ１０でも曲面化をすることが可能である。
（実施形態５）
本発明の実施形態５に係る半導体パッケージについて図面を用いて説明する。図１３は、本発明の実施形態５に係る半導体パッケージの構成を模式的に示した断面図である。
実施形態５に係る半導体パッケージは、電極１１が第２面１０ｂの対向する辺の両方ではなく片側の縁部のみに配設された半導体チップ１０を用いた点が、実施形態１〜４と異なる。半導体チップ１０は、第２面１０ｂに一辺の縁部にのみ電極１１が設けられている。インターポーザ３０は、半導体チップ１０の第２面１０ｂ上に折り返さた一方の端部近傍で半導体チップ１０の電極１１と電気的に接続され、他方の端部近傍で半導体チップ１０の第２面１０ｂ上で接着剤７０により接着固定されている。その他の構成は実施形態１と同様である。
次に、実施形態５に係る半導体パッケージの製造方法について図面を用いて説明する。図１４は、本発明の実施形態５に係る半導体パッケージの製造方法を模式的に示した工程断面図である。
まず、インターポーザ３０にはんだボール４０を搭載した後、半導体チップ１０の第２面１０ｂに設けられている電極１１とインターポーザ３０の電極（図示せず）を熱圧着工法により接続する（図１４（Ａ）参照）。次に、半導体チップ１０の第１面１０ａの所定の位置に支持ブロック２０を設置する（図１４（Ｂ）参照）。なお、支持ブロック２０は半導体チップ１０の第１面１０ａに接着固定されていることが望ましいが、接着固定されていなくてもよい。
次に、インターポーザ３０が半導体チップ１０上に設置されている支持ブロック２０に支持されるように折り返す（図１４（Ｃ）参照）。その後、インターポーザ３０を半導体チップ１０の第２面１０ｂ側まで折り返し、折り返されたインターポーザ３０の端部を半導体チップ１０の第２面１０ｂ側に接着剤７０にて接着固定する（図１４（Ｄ）参照）。このようにしてできた半導体パッケージ１は、図１３のように基板５０上に搭載されることになる。
なお、実施形態５に係る半導体パッケージの曲面化方法は実施形態１と同様である。
実施形態５によれば、実施形態１と同様な効果を奏するとともに、スペーサを利用しなくても熱圧着工法により半導体チップ１０の電極１１とインターポーザ３０を電気的に接続できるという製造上のメリットがある。
（実施形態６）
本発明の実施形態６に係る半導体パッケージについて図面を用いて説明する。図１５は、本発明の実施形態６に係る半導体パッケージの構成を模式的に示した断面図である。
実施形態６に係る半導体パッケージは、インターポーザ３０の片側の端部が半導体チップ１０の第１面１０ａ側まで折り返されていない点が実施形態５と異なる、その他の構成については実施形態５と同様の構成である。インターポーザ３０は、半導体チップ１０の電極１１と接続される一方の端部と反対側の他方の端部が支持ブロック２０に接着固定されている。また、支持ブロック２０ａ、２０ｂは、半導体チップ１０の第１面１０ａとも接着固定されている。また、半導体チップ１０の第２面１０ｂに折り返されるインターポーザ３０の一方の端部は、図１５の奥行き方向を長さ、左右方向を幅とすると、長さは曲面化の際に支持ブロック２０ａ、２０ｂに均等に応力がかかるようにするために支持ブロック２０ａ、２０ｂと同等の長さが望ましく、インターポーザ３０の折り返し幅は必要な電極１１の面積と前記長さより求められるが、必要に応じて半導体チップ１０の幅まで長くしてもよい。
なお、実施形態６では、インターポーザ３０の他方の端部が支持ブロック２０ｂに接着固定される接着面積が限られているため、インターポーザ３０と支持ブロック２０ｂの接着部分が支持ブロック２０ｂの弾性変形による張力で剥離が懸念されるが、接着力を強固にするか、支持ブロック２０ｂの弾性率を低くすれば、曲率が大きくインターポーザ３０の弾性変形による張力が高い場合にも使用することができる。また、実施形態６に係る半導体パッケージの製造方法、および曲面化方法は、実施形態５と同様であるが、インターポーザ３０の片側の端部を半導体チップ１０の第２面１０ｂまで折り返す必要がないので、インターポーザ３０の構成を簡略化できるというメリットがある。
（実施形態７）
本発明の実施形態７に係る半導体パッケージについて図面を用いて説明する。図１６は、本発明の実施形態７に係る半導体パッケージの構成を模式的に示した断面図である。
実施形態７に係る半導体パッケージは、電極１１が第２面１０ｂの対向する辺の両方ではなく片側の縁部のみに配設された半導体チップ１０を用いた点が、実施形態４と異なる。半導体チップ１０は、第２面１０ｂに一辺の縁部にのみ電極１１が設けられている。インターポーザ３０は、支持ブロック２０ａを挟み込んで折り返さた一方の端部近傍で半導体チップ１０の電極１１と電気的に接続され、他方の端部近傍で半導体チップ１０の第２面１０ｂ上で接着固定された支持ブロック２０ｂに接着固定されている。
支持ブロック２０ａは、インターポーザ３０の折り曲げられている部分で挟まれて設けられている。支持ブロック２０ｂは、半導体チップ１０の第２面１０ｂ上で、支持ブロック２０ａとは対向する辺の近傍位置に接着固定されている。支持ブロック２０ａおよび支持ブロック２０ｂの厚みは、支持ブロック２０ａおよび支持ブロック２０ｂに跨って支持されるインターポーザ３０が半導体チップ１０の第２面１０ｂと平行になるようにする。支持ブロック２０ａの厚みは、支持ブロック２０ｂの厚みから電極１１、およびインターポーザ３０の厚みを引いた厚みとする。支持ブロック２０ｂの厚みは、基板５０の曲率に応じて可変させるが、インターポーザ３０が曲面化した際、インターポーザ３０と半導体チップ１０の第２面１０ｂが接触しないような高さ、もしくは、折り返された部分のインターポーザ３０同士が接触しないような高さとする。
また、支持ブロック２０ａと支持ブロック２０ｂの材質や幅は、必ずしも同一にする必要はなく、支持ブロック２０ａの弾性率を支持ブロック２０ｂより低くしたり、支持ブロック２０ａの幅を支持ブロック２０ｂより狭くすることにより、両支持ブロックの弾性変形量を均等にすることで、はんだボール４０にかかる応力をより均一にすることができる。その他の構成は実施形態４と同様である。
次に、実施形態７に係る半導体パッケージの製造方法について図面を用いて説明する。図１７は、本発明の実施形態７に係る半導体パッケージの製造方法を模式的に示した工程断面図である。
まず、インターポーザ３０に公知の工法によりはんだボール４０を搭載後、半導体チップ１０の電極１１とインターポーザ３０の電極（図示せず）とを熱圧着工法により接続する（図１７（Ａ）参照）。次に、インターポーザ３０の所定の位置に支持ブロック２０ａを接着固定するとともに、半導体チップ１０の第２面１０ｂの所定の位置に支持ブロック２０ｂを接着固定する（図１７（Ｂ）参照）。次に、支持ブロック２０ａを挟み込むようにインターポーザ３０を支持ブロック２０ａの外側で２度折り返し、折り返されたインターポーザ３０の先端部を支持ブロック２０ｂに接着固定する（図１７（Ｃ）参照）。このようにしてできた半導体パッケージは、図１６のように基板５０上に搭載されることになる。
なお、実施形態７に係る半導体パッケージの曲面化方法は、実施形態４と同様であるが、インターポーザ３０の片側の端部を半導体チップ１０の第２面１０ｂまで折り返す必要がないので、インターポーザ３０の構成を簡略化できるというメリットがある。
（実施形態８）
本発明の実施形態８に係る半導体パッケージについて図面を用いて説明する。図１８は、本発明の実施形態８に係る半導体パッケージの構成を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の拡大断面図、（Ｃ）Ｙ−Ｙ´間の断面図である。
実施形態８に係る半導体パッケージでは、電極１１が第２面１０ｂの対向する辺の両方ではなく片側の縁部のみに配設された半導体チップ１０を用い、支持ブロック２０が半導体チップ１０の第１面１０ａの任意の３辺の近傍にそれぞれ１個接着固定されている。また、インターポーザ３０は、支持ブロック２０の外側で半導体チップ１０の第２面１０ｂに３辺が折り返され、折り返された１辺の端部近傍で半導体チップ１０の電極１１と電気的に接続し、残り２辺の端部近傍で半導体チップ１０の第２面１０ｂ上で接着固定されている。その他の構成は実施形態１と同様である。
支持ブロック２０は、実施形態１の材質と同様なもの用いることができる。また、支持ブロック２０のサイズは、半導体チップ１０の各辺と平行方向を長さ、図１８（Ｂ）の上下方向を厚み、残りの１辺を幅とすると、長さははんだボール４０にかかる応力をできるだけ均等に緩和するために半導体チップ１０の長さの１／３以上にするのが好ましく、幅は内側に弾性変形をしやすくするために半導体チップ１０の１／４以下にするのが好ましく、厚みは基板５０の曲率に応じて可変させるが、インターポーザ３０を曲面化する際、半導体チップ１０の第１面１０ａに接触するまでの高さ以下にする。また、支持ブロック２０の半導体チップ１０の各辺への配置は、半導体チップ１０の中心部近傍からインターポーザ３０を３次元的に曲面化することを考慮し、３辺にバランス良く配置する。
インターポーザ３０について、図１８（Ａ）において半導体チップ１０の各辺と平行方向を長さ、垂直方向を幅とすると、長さは曲面化の際に支持ブロック２０にできるだけ均等に応力がかかるようにするために支持ブロック２０と同等以上の長さが好ましく、インターポーザ３０の電極１１側での折り返し幅は必要な電極１１の面積と前記長さより求められる。また、インターポーザ３０について、接着剤７０部分への折り返し幅は、接着面積と接着力を考慮し、インターポーザ３０の曲面化により支持ブロック２０が弾性変形する際の張力に耐えうるだけの接着面積が確保できる幅にする。
次に、実施形態８に係る半導体パッケージの製造方法について説明する。
まず、実施形態５と同様に、インターポーザ３０にはんだボール４０を搭載後、半導体チップ１０の電極１１とインターポーザ３０の電極（図示せず）を熱圧着工法により接続する。次に、支持ブロック２０を、図１８（Ｃ）に示すように、半導体チップ１０の第１面１０ａの３辺近傍にそれぞれ配置して接着固定する。
次に、半導体チップ１０上に設置されている支持ブロック２０に支持されるようにしてインターポーザ３０を折り返す。その後、支持ブロック２０を挟み込むようにインターポーザ３０の端部を支持ブロック２０の外側で２度折り返し、折り返されたインターポーザ３０の先端部を半導体チップ１０の第２面１０ｂに接着固定する。このようにしてできた半導体パッケージ１は、図１８（Ｂ）のように基板５０上に搭載されることになる。
次に、実施形態８に係る半導体パッケージを中心から３次元的に曲面化する場合について説明する。
基板５０を中心から３次元的に球状の凸状に曲げていくと、はんだボール４０を介しインターポーザ３０が押し上げられていくが、支持ブロック２０が半導体チップ１０の３辺近傍に設けられているため、基板５０の３次元的曲面化による曲げ、および撓みに追従することが可能であるため、はんだボール４０での応力は軽減され、接続不良などの不具合を発生させることがなくなり３次元的に曲面化をすることができる。
また、基板５０を中心から３次元的に球状の凹状に曲げていくと、はんだボール４０を介しインターポーザ３０が押し下げられていくが、凸状に曲げていく場合と同様に支持ブロック２０が３辺に設けられているため、基板５０の３次元的曲面化による曲げ、および撓みに追従することが可能であるため、はんだボール４０での応力は軽減され、接続不良などの不具合を発生させることがなくなり３次元的に曲面化をすることができる。
次に、実施形態８に係る半導体パッケージを予め３次元的に球状の凸状に曲げられている基板に対して接続する場合について説明する。
３次元的に球状の凸状に曲面化されている基板に対しては、半導体パッケージを加圧しながら搭載することにより、前述の半導体パッケージを搭載した基板を曲面化する場合と同様に、支持ブロック２０が３辺に設けられているため、基板５０の３次元的曲面化による曲げ、および撓みに追従することが可能である。そのため、はんだボール４０での応力は軽減され、接続不良などの不具合を発生させることがなくなり、３次元的に曲面化をすることができる。
（実施形態９）
本発明の実施形態９に係る半導体パッケージについて図面を用いて説明する。図１９は、本発明の実施形態９に係る半導体パッケージの構成を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の拡大断面図、（Ｃ）Ｙ−Ｙ´間の断面図である。
実施形態９に係る半導体パッケージは、インターポーザ３０が半導体チップ１０の電極１１と接続される部分以外の端部は半導体チップ１０の第２面１０ｂ側までは折り返されておらず、電極１１近傍の辺以外の他の辺に設置されている支持ブロック２０と接着固定されている。また、支持ブロック２０は、半導体チップ１０とも接着固定されている。その他の構成については、実施形態８と同様である。
なお、実施形態９では、インターポーザ３０の２辺の端部が支持ブロック２０に接着固定されて接着面積が限られているため、インターポーザ３０と支持ブロック２０の接着部分が支持ブロック２０の弾性変形による張力によって剥離することが懸念されるが、接着力を強固にしたり、支持ブロック２０の弾性率を低くすれば、曲率が大きくインターポーザ３０の弾性変形による張力が高い場合にも使用することができる。
また、実施形態９に係る半導体チップの曲面化方法は実施形態８と同様であるが、インターポーザ３０が半導体チップ１０の第２面１０ｂまで折り返す必要がないので、インターポーザ３０を簡略化できるというメリットがある。
（実施形態１０）
本発明の実施形態１０に係る半導体パッケージについて図面を用いて説明する。図２０は、本発明の実施形態１０に係る半導体パッケージの構成を模式的に示した（Ａ）平面図、（Ｂ）Ｘ−Ｘ´間の拡大断面図、（Ｃ）Ｙ−Ｙ´間の断面図である。
実施形態１０に係る半導体パッケージでは、電極１１が第２面１０ｂの対向する辺の両方ではなく片側の縁部のみに配設された半導体チップ１０を用い、支持ブロック２０が半導体チップ１０の第１面１０ａの４辺の近傍にそれぞれ１個接着固定されている。また、インターポーザ３０は、支持ブロック２０の外側で半導体チップ１０の第２面１０ｂに４辺が折り返され、折り返された１辺の端部近傍で半導体チップ１０の電極１１と電気的に接続されており、残り３辺の端部近傍で半導体チップ１０の第２面１０ｂ上で接着固定されている。その他の構成は実施形態１と同様である。
支持ブロック２０は、実施形態１の材質と同様なもの用いることができる。また、支持ブロック２０のサイズは、半導体チップ１０の各辺と平行方向を長さ、図２０（Ｂ）の上下方向を厚み、残りの１辺を幅とすると、長さははんだボール４０にかかる応力をできるだけ均等に緩和するために、インターポーザ３０上のはんだボール４０が搭載されている範囲と同等の長さが好ましく、幅は内側に弾性変形をしやすくするために半導体チップ１０の１／４以下にするのが好ましく、厚みは基板５０の曲率に応じて可変させるが、インターポーザ３０を曲面化する際、半導体チップ１０の第１面１０ａに接触するまでの高さ以下になるようにする。また、支持ブロック２０の半導体チップ１０の各辺への配置は、半導体チップ１０の中心部近傍からインターポーザ３０を３次元的に曲面化することを考慮し、はんだボール４０にかかる応力をできるだけ均等にするために、各辺の長さ方向中心と支持ブロック２０の長さ方向中心が一致するように配置する。
インターポーザ３０は、図２０（Ａ）において、半導体チップ１０の各辺と平行方向を長さ、垂直方向を幅とすると、長さは曲面化の際に支持ブロック２０にできるだけ均等に応力がかかるようにするために支持ブロック２０と同等以上の長さが好ましく、インターポーザ３０の電極１１側での折り返し幅は必要な電極１１の面積と前記長さより求められる。また、接着剤７０の部分への折り返し幅は、接着面積と接着力を考慮し、インターポーザ３０の曲面化により支持ブロック２０が弾性変形する際の張力に耐えうるだけの接着面積が確保できる幅にする。
次に、実施形態１０に係る半導体パッケージの製造方法について説明する。
まず、実施形態８と同様に、インターポーザ３０にはんだボール４０を搭載後、半導体チップ１０の電極１１とインターポーザ３０の１辺端部近傍に設けられている電極（図示せず）を熱圧着工法により接続する。次に、支持ブロック２０を、図２０（Ｃ）に示すように半導体チップ１０の第１面１０ａの４辺近傍にそれぞれ配置して接着固定する。
次に、半導体チップ１０上に設置されている支持ブロック２０に支持されるようにしてインターポーザ３０を折り返す。その後、支持ブロック２０を挟み込むようにインターポーザ３０の端部を支持ブロック２０の外側で２度折り返し、折り返されたインターポーザ３０の先端部を半導体チップ１０の第２面１０ｂに接着固定する。このようにしてできた半導体パッケージ１は、図２０（Ｂ）のように基板５０上に搭載されることになる。
次に、実施形態１０に係る半導体パッケージを中心から３次元的に曲面化する場合について説明する。実施形態１０に係る半導体パッケージを搭載した基板を中心から球状に曲面化する場合、半導体チップ１０の第１面１０ａの４辺それぞれに支持ブロック２０が設けられているため、はんだボール４０にかかる応力がより均等になるという効果がある。
なお、実施形態１〜１０に示されている支持ブロックの断面形状は、図示したものに限定されるものではなく、台形、反転台形形状、上下面より中間部が太い樽型や、逆に上下面より中間部分が細い場合や、中間部分に切り欠きが設けてあってもよい。特に、中間部分が細い場合や、中間部分に切り欠きがある形状の場合には、より弾性変形がし易くなり曲面形状の追随性が増加するという効果がある。
また、実施形態１〜１０に係る半導体パッケージでは、半導体チップを搭載した例を示したが、半導体チップの代わりに、半導体チップに配線層を形成した半導体装置、半導体装置を樹脂封止した半導体パッケージ、半導体装置を基板に搭載した半導体パッケージなどの半導体部品に適用してもよい。
また、実施形態１〜１０に係る半導体パッケージでは、半導体パーケージと基板との電気的接続にはんだボールを用いた例を示したが、電気的な接続が可能である導電性部材であればよく、導電ペーストや半導体パッケージか基板の電極部分にクリームはんだを塗布した形態であってもよい。
また、実施形態１〜１０に係る半導体パッケージでは、インターポーザを２層の可撓性樹脂フィルムの間に配線パターンを構成する中間層を挟む３層構造からなる例を示したが、層構成は実施形態１〜１０に限定されるものではなく、半導体チップ、および半導体パッケージなどの半導体部品の電極および基板を電気的接続可能で曲面化可能な構造体であればよい。
さらに、実施形態１〜１０に係る半導体パッケージは、曲面を有する基板などの構造体に搭載され、そのような構造体を有する電子部品を搭載した電子機器に搭載されることになる。

Claims (24)

  1. 一方の面に電極を有する半導体部品と、
    前記半導体部品の他方の面の周縁部に少なくとも２箇所配設されるとともに、曲げや撓むことが可能な支持ブロックと、
    前記半導体部品に対して前記支持ブロックを介して前記支持ブロック間に架設されるとともに、可撓性樹脂フィルム中に配線パターンを有し、かつ、前記配線パターンが前記半導体部品の前記電極と電気的に接続されるインターポーザと、
    を備えることを特徴とする半導体パッケージ。
  2. 前記インターポーザは、少なくとも１つの端部が前記半導体部品の前記一方の面側に折り返されるように構成されることを特徴とする請求項１記載の半導体パッケージ。
  3. 前記支持ブロック間であって前記半導体部品と前記インターポーザの間に空間を有することを特徴とする請求項１又は２記載の半導体パッケージ。
  4. 前記支持ブロックは、前記半導体部品と接着固定されていることを特徴とする請求項１乃至３のいずれか一に記載の半導体パッケージ。
  5. 前記支持ブロックは、前記インターポーザと接着固定されていることを特徴とする請求項１乃至４のいずれか一に記載の半導体パッケージ。
  6. 前記支持ブロックは、前記半導体部品の前記他方の面のうち対向する１対の２辺の近傍にそれぞれ１個以上で互いに平行になるように配設されていることを特徴とする請求項１乃至５のいずれか一に記載の半導体パッケージ。
  7. 前記インターポーザは、２つの端部が前記半導体部品の前記一方の面側に折り返されるとともに、前記２つの端部にて前記配線パターンが前記半導体部品の前記電極と電気的に接続されていることを特徴とする請求項６記載の半導体パッケージ。
  8. 前記インターポーザは、２つの端部が前記半導体部品の前記一方の面側に折り返されるとともに、前記２つの端部のうち第１の端部にて前記配線パターンが前記半導体部品の前記電極と電気的に接続され、かつ、前記２つの端部のうち第２の端部が前記半導体部品の前記一方の面に接着固定されていることを特徴とする請求項６記載の半導体パッケージ。
  9. 前記インターポーザは、１つの端部が前記半導体部品の前記一方の面側に折り返されるとともに、前記１つの端部にて前記配線パターンが前記半導体部品の前記電極と電気的に接続され、
    前記支持ブロックは、前記半導体部品および前記インターポーザと接着固定されていることを特徴とする請求項６記載の半導体パッケージ。
  10. 前記支持ブロックは、前記半導体部品の前記他方の面のうち３辺に各々１個以上配設されていることを特徴とする請求項１乃至５のいずれか一に記載の半導体パッケージ。
  11. 前記インターポーザは、３つの端部が前記半導体部品の前記一方の面側に折り返されるとともに、前記３つの端部のうち第１の端部にて前記配線パターンが前記半導体部品の前記電極と電気的に接続され、かつ、前記２つの端部のうち第２の端部および第３の端部が前記半導体部品の前記一方の面に接着固定されていることを特徴とする請求項１０記載の半導体パッケージ。
  12. 前記インターポーザは、１つの端部が前記半導体部品の前記一方の面側に折り返されるとともに、前記１つの端部にて前記配線パターンが前記半導体部品の前記電極と電気的に接続され、
    前記支持ブロックは、前記半導体部品および前記インターポーザと接着固定されていることを特徴とする請求項１０記載の半導体パッケージ。
  13. 前記支持ブロックは、前記半導体部品の前記他方の面のうち４辺に各々１個以上配設されていることを特徴とする請求項１乃至５のいずれか一に記載の半導体パッケージ。
  14. 前記インターポーザは、４つの端部が前記半導体部品の前記一方の面側に折り返されるとともに、前記４つの端部のうち第１の端部にて前記配線パターンが前記半導体部品の前記電極と電気的に接続され、かつ、前記４つの端部のうち第２の端部、第３の端部および第４の端部が前記半導体部品の前記一方の面に接着固定されていることを特徴とする請求項１３記載の半導体パッケージ。
  15. 一方の面に電極を有する半導体部品と、
    可撓性樹脂フィルム中に配線パターンを有するとともに、少なくとも１つの端部が前記半導体部品側に折り返され、かつ、前記配線パターンが前記半導体部品の前記電極と電気的に接続されるインターポーザと、
    前記インターポーザの折り返し部分の近傍にて前記インターポーザの間に配設されるとともに、曲げや撓むことが可能な支持ブロックと、
    を備えることを特徴とする半導体パッケージ。
  16. 前記支持ブロック近傍であって前記半導体部品と前記インターポーザの間に空間を有することを特徴とする請求項１５記載の半導体パッケージ。
  17. 前記支持ブロックは、前記インターポーザと接着固定されていることを特徴とする請求項１５又は１６に記載の半導体パッケージ。
  18. 前記インターポーザは、２つの端部が前記半導体部品側に折り返されるとともに、前記２つの端部にて前記配線パターンが前記半導体部品の前記電極と電気的に接続され、
    前記支持ブロックは、前記インターポーザの２つの折り返し部分それぞれの近傍にて前記インターポーザの間に配設されることを特徴とする請求項１５乃至１７のいずれか一に記載の半導体パッケージ。
  19. 前記半導体パッケージと前記インターポーザの間に配設されるとともに、前記半導体パッケージおよび前記インターポーザと接着固定され、曲げや撓むことが可能な第２の支持ブロックを備え、
    前記インターポーザは、１つの端部が前記半導体部品側に折り返されるとともに、前記１つの端部にて前記配線パターンが前記半導体部品の前記電極と電気的に接続されることを特徴とする請求項１５乃至１７のいずれか一に記載の半導体パッケージ。
  20. 前記支持ブロックは、弾性体よりなることを特徴とする請求項１乃至１９のいずれか一に記載の半導体パッケージ。
  21. 前記支持ブロックは、加熱により軟化する熱可塑性樹脂よりなることを特徴とする請求項１乃至１９のいずれか一に記載の半導体パッケージ。
  22. 前記半導体部品は、半導体チップ、半導体チップに配線層を形成した半導体装置、半導体装置を樹脂封止した半導体パッケージ、又は、半導体装置を基板に搭載した半導体パッケージであることを特徴とする請求項１乃至２１のいずれか一に記載の半導体パッケージ。
  23. 請求項１乃至２２のいずれか一に記載の半導体パッケージを搭載するとともに、曲面を有する構造体を備えることを特徴とする電子部品。
  24. 請求項２３記載の電子部品を搭載したことを特徴とする電子機器。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5388676B2 (ja) * 2008-12-24 2014-01-15 イビデン株式会社 電子部品内蔵配線板
US8614491B2 (en) * 2009-04-07 2013-12-24 Honeywell International Inc. Package interface plate for package isolation structures
WO2012096277A1 (ja) * 2011-01-12 2012-07-19 株式会社村田製作所 樹脂封止型モジュール
CN108346640B (zh) * 2017-01-25 2020-02-07 华邦电子股份有限公司 半导体结构及其制作方法
CN111146152B (zh) * 2019-10-30 2021-09-10 苏师大半导体材料与设备研究院(邳州)有限公司 一种半导体封装件

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5148265A (en) * 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
JP2570628B2 (ja) * 1994-09-21 1997-01-08 日本電気株式会社 半導体パッケージおよびその製造方法
JPH08335663A (ja) 1995-06-08 1996-12-17 Sony Corp 半導体装置及び半導体装置の製造方法
JPH09167811A (ja) 1995-12-15 1997-06-24 Toshiba Corp 表面実装型電子部品
CN1420538A (zh) 1996-07-12 2003-05-28 富士通株式会社 半导体装置的制造方法和半导体装置及其装配方法
JPH10125705A (ja) * 1996-10-18 1998-05-15 Fujitsu Ltd 半導体装置の製造方法及び半導体装置
JP2980046B2 (ja) * 1997-02-03 1999-11-22 日本電気株式会社 半導体装置の実装構造および実装方法
US6028365A (en) * 1998-03-30 2000-02-22 Micron Technology, Inc. Integrated circuit package and method of fabrication
TW460927B (en) 1999-01-18 2001-10-21 Toshiba Corp Semiconductor device, mounting method for semiconductor device and manufacturing method for semiconductor device
JP3880762B2 (ja) 1999-01-18 2007-02-14 株式会社東芝 半導体装置
JP4427535B2 (ja) 1999-01-18 2010-03-10 株式会社東芝 半導体装置の実装方法
JP2000353767A (ja) * 1999-05-14 2000-12-19 Universal Instr Corp 電子部品を実装するための基板、およびパッケージ、実装方法および集積回路チップをパッケージに収容する方法
JP2002110839A (ja) * 2000-09-27 2002-04-12 Toshiba Corp 半導体装置、半導体装置の製造方法及び半導体実装装置
DE10104427A1 (de) 2001-02-01 2001-07-19 Alexander Prikot Chip-Gehäuse
JP2002289741A (ja) * 2001-03-23 2002-10-04 Nec Kyushu Ltd 半導体装置
JP3490987B2 (ja) * 2001-07-19 2004-01-26 沖電気工業株式会社 半導体パッケージおよびその製造方法
TWI312166B (en) 2001-09-28 2009-07-11 Toppan Printing Co Ltd Multi-layer circuit board, integrated circuit package, and manufacturing method for multi-layer circuit board
JP4085788B2 (ja) * 2002-08-30 2008-05-14 日本電気株式会社 半導体装置及びその製造方法、回路基板、電子機器

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