JPWO2006030562A1 - チップ型電子部品内蔵型多層基板及びその製造方法 - Google Patents
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Abstract
Description
上記チップ型電子部品の端子電極は、上記界面から一方向へ上記チップ型電子部品に沿って延びる第1接続導体と、上記界面から上記第1接続導体とは反対方向へ上記チップ型電子部品に沿って延びる第2接続導体とを介して、上記界面に設けられた内部導体パターンに接続されていることを特徴とするものである。
11 多層基板
11A 誘電体層
12 内部導体パターン
12A 面内導体
13 チップ型電子部品
13A 外部端子電極(端子電極)
14 接続導体
14A 第1接続導体
14B 第2接続導体
15 表面電極
本実施形態のチップ型電子部品内蔵型多層基板10は、例えば図1の(a)に示すように、複数の誘電体層11Aが積層され且つ内部導体パターン12を有する多層基板11と、上下の誘電体層11Aの界面に設けられ且つ両端部に外部端子電極13Aを有するチップ型電子部品13と、を含んで構成されている。チップ型電子部品13の外部端子電極13Aは、後述のように第1、第2接続導体14A、14Bを介して上下の誘電体層11Aの界面に設けられた内部導体パターン12に接続されている。
本実施形態では無収縮工法を用いてチップ型電子部品内蔵型多層基板10を作製する場合について説明する。無収縮工法とは、多層基板11としてセラミック材料を用いた場合に多層基板の焼成前後で多層基板の平面方向の寸法が実質的に変化しない工法のことを云う。
本実施形態のチップ型電子部品内蔵型多層基板は、外部端子電極の無いチップ型電子部品が多層基板に内蔵されている点に特徴があり、その他は第1の実施形態と実質的に同様に構成されている。そこで、本実施形態においても第1の実施形態と同一または相当部分には同一符号を付して説明する。
上記各実施形態では拘束層を生の積層体111の上下両面に配置してチップ型電子部品内蔵型多層基板10を作製したが、例えば図8の(a)に生の積層体111の一部を拡大して示すように拘束層116Aを上下のセラミックグリーンシート111A、111A間に配置し、セラミックグリーンシート111Aと薄い拘束層116Aを交互に配置して生の積層体111を形成するようにしても、上記各実施形態と同様にチップ型電子部品内蔵型多層基板を作製することができる。本実施形態ではセラミックグリーンシート111Aの厚さは、拘束層116Aの厚さよりも大きく、例えば拘束層116Aの厚さの5〜20倍の厚さの範囲に設定することが好ましい。この場合には同図に(b)に示すように拘束層16Aを形成する難焼結性粉末が多層基板11の各誘電体層11Aの間に複数段に渡って残るが、生の積層体111の焼成段階でセラミックグリーンシート111Aに含まれるガラス成分が溶融して難焼結性粉末内に拡散して拘束層16Aが固化し誘電体層11と一体化する。尚、拘束層116Aは上側のセラミックグリーンシート111Aに設けても良い。
本実施例では図9に示すように上下の誘電体層11A、11A間の界面に一つのチップ型電子部品13を内蔵させたチップ型電子部品内蔵基板10Aを作製し、チップ型電子部品内蔵基板10A内の面内導体12Aと接続導体14を介してのチップ型電子部品13の外部端子電極13Aとの接続構造を確認した。
本実施例では実施例1と同一要領で第1、第2の積層体を作製し、第1、第2の積層体を積層して生の積層体を作製した。そして、生の積層体を焼成する時に、図10に示すように生の積層体110Aの上下に多孔質性のセラミックセッター100を配置してこれら三者を重ね、セラミックセッターの上から1MPaの圧力を印加し、実施例1と同様に870℃で生の積層体の加圧焼成を行ってチップ型電子部品内蔵型基板を得た。加圧焼成を行う場合の圧力は0.1MPa以上であることが好ましい。セラミックセッター100として多孔質性のものを使用することによって焼成時における脱脂を確実に行うことができる。
本実施例では図11に示すように上下の誘電体層11A、11A間の界面に3個のチップ型電子部品13を配列して内蔵させた以外には、実施例1と同一要領でチップ型電子部品内蔵基板10Bを作製し、実施例1と同一要領で面内導体12Aとチップ型電子部品13の外部端子電極13Aとの接続導体14を介しての接続構造を確認した。3個のチップ型電子部品13は、同図に示すように直列または並列に接続された回路を構成することによって高機能化を促進することができる。
本実施例では図12に示すように上下三段に渡ってチップ型電子部品13を内蔵させた以外は、実施例1と同一要領でチップ型電子部品内蔵基板10Cを作製し、実施例1と同一要領で面内導体12Aと接続導体14を介してのチップ型電子部品13の外部端子電極13Aとの接続構造を確認した。3個のチップ型電子部品13は、同図に示すように直列または並列に接続された回路を構成することによって高機能化を促進することができる。
本実施例では、実施例1と同一要領で図13に示すようにチップ型電子部品13を上下の誘電体層11A、11Aの界面に内蔵させてチップ型電子部品内蔵型基板10Dを作製し、このチップ型電子部品内蔵型基板10Dの上下両面に表面電極15、15を形成した。そして、表面実装部品20をチップ型電子部品内蔵型基板10Dの上面の表面電極15にボンディングワイヤー21を介して実装した。表面実装部品20は、基板上面の表面電極15及び内部導体パターン12及び接続導体14を介してチップ型電子部品13に電気的に接続され、更に基板下面の表面電極15に接続されている。表面実装部品20の外部電極端子に接続された基板上面の一対の表面電極15、15は、それぞれ表面実装部品20の電源端子及び接地端子として機能し、基板下面の表面電極15、15は、それぞれ製品側の電源端子及び接地端子に表面実装部品20の電源端子電極及び接地端子電極として機能する。
本実施例ではセラミックグリーンシートに凹部を設け、この凹部内にチップ型電子部品を内蔵させた以外は、実施例1に同一要領で実施例1と同一構造のチップ型電子部品内蔵型基板を作製した。
Claims (11)
- 複数の誘電体層が積層され且つ内部導体パターンを有する多層基板と、上下の誘電体層の界面に設けられ且つ端子電極を有するチップ型電子部品と、を含むチップ型電子部品内蔵型多層基板であって、
上記チップ型電子部品の端子電極は、上記界面から一方向へ上記チップ型電子部品に沿って延びる第1接続導体と、上記界面から上記第1接続導体とは反対方向へ上記チップ型電子部品に沿って延びる第2接続導体とを介して、上記界面に設けられた内部導体パターンに接続されていることを特徴とするチップ型電子部品内蔵型多層基板。 - 上記チップ型電子部品の端子電極にはメッキ層が形成されていないことを特徴とする請求項1に記載のチップ型電子部品内蔵型多層基板。
- 複数の誘電体層が積層され且つ内部導体パターンを有する多層基板と、上下の誘電体層の界面に設けられ且つ端面に露呈する部分を端子電極とする内部電極を有するチップ型電子部品と、を含むチップ型電子部品内蔵型多層基板であって、
上記チップ型電子部品の端子電極は、上記界面から一方向へ上記チップ型電子部品に沿って延びる第1接続導体と、上記界面から上記第1接続導体とは反対方向へ上記チップ型電子部品に沿って延びる第2接続導体とを介して、上記界面に設けられた内部導体パターンに接続されていることを特徴とするチップ型電子部品内蔵型多層基板。 - 上記第1接続導体と上記第2接続導体とで、上記チップ型電子部品の上面端部、側面及び下面端部を連続して被覆する接続導体が形成されていることを特徴とする請求項1〜請求項3のいずれか1項に記載のチップ型電子部品内蔵型多層基板。
- 上記チップ型電子部品は、上記誘電体層の界面に複数配置されていることを特徴とする請求項1〜請求項4のいずれか1項に記載のチップ型電子部品内蔵型多層基板。
- 上記チップ型電子部品は、上記誘電体層の積層方向に複数配置されていること特徴とする請求項1〜請求項5のいずれか1項に記載のチップ型電子部品内蔵型多層基板。
- 上記誘電体層は低温焼結セラミック層であり、上記チップ型電子部品の素体はセラミック焼結体であることを特徴とする請求項1〜請求項6のいずれか1項に記載のチップ型電子部品内蔵型多層基板。
- 第1の誘電体材料層上に第1接続導体材料層を設ける工程と、
端子電極を有するチップ型電子部品を、その端子電極が上記第1接続導体材料層に接するように、上記第1の誘電体材料層上に搭載する工程と、
第2接続導体材料層を有する第2の誘電体層材料層を、第2接続導体材料層の一部が上記第1接続導体材料層の一部に接するように、上記第1の誘電体材料層と重ね合わせる工程と、
を有することを特徴とするチップ型電子部品内蔵型多層基板の製造方法。 - 上記チップ型電子部品の端子電極にはメッキ層が形成されていないことを特徴とする請求項8に記載のチップ型電子部品内蔵型多層基板の製造方法。
- 上記チップ型電子部品として、端面に露呈する部分が上記端子電極となる内部電極を有するチップ型電子部品を用いることを特徴とする請求項8または請求項9に記載のチップ型電子部品内蔵型多層基板の製造方法。
- 上記第1、第2の誘電体材料層として低温焼結セラミックグリーンシートを用いると共に、上記チップ型電子部品の素体としてセラミック焼結体を用いること特徴とする請求項8〜請求項10のいずれか1項に記載のチップ型電子部品内蔵型多層基板の製造方法。
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