JPWO2005101935A1 - 内部導体の接続構造及び多層基板 - Google Patents

内部導体の接続構造及び多層基板 Download PDF

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Abstract

特許文献２、３に記載の従来の技術の場合には、ライン導体またはビア導体が接続ランドを有するため、セラミック基板を製造する際に接続ランドによってビア導体とライン導体との間の位置ズレやそれぞれの加工誤差等による接続不良を防止することができるが、例えば図８の（ａ）に示すように接続ランド３がビア導体２から隣接するビア導体２側に張り出しているため、その張り出した分だけビア導体２、２間の狭ピッチ化を妨げる。 本発明の内部導体の接続構造１０は、セラミック多層基板１１内で互いに隣接して配置された第１、第２ビア導体１２、１３と、セラミック多層基板１１内に形成された第１ライン導体１５とを接続する接続構造において、第１ビア導体１２は、第２ビア導体１３から遠ざかる方向に延設された第１連続ビア導体１７を含み、且つ、第１ビア導体１２は、第１連続ビア導体１７を介して第１ライン導体１５に接続されてなる。

Description

本発明は、内部導体の接続構造及び多層基板に関し、更に詳しくは、高密度配線可能な内部導体の接続構造及び多層基板に関するものである。
近年、集積回路の微細加工技術の飛躍的な発展により、集積回路の外部端子の数が増加して外部端子の狭ピッチ化が顕著になってきている。しかも最近では集積回路のセラミック基板への搭載は主にフリップチップ接続方式よって行われる。セラミック基板の表面にはフリップチップ接続用のパッドを配置するが、集積回路の外部端子の狭ピッチ化に対応させて接続用パッドも狭ピッチ化する必要があるため、現在までに幾つかの方法が提案されている。
例えば、特許文献１には接合用パッドをなくしたセラミック配線基板が提案されている。接合用パッドは印刷法等によって形成するが、接合用パッドの数が多くなると印刷による形成が難しくなり、また、形成できたとしてもビア導体との接合強度が弱く信頼性を確保できなくなる。そこで、特許文献１に記載の技術では、焼成収縮率がセラミックグリーンシートより小さい導体ペーストを用いてセラミック多層基板を製造することによって、スルーホール内の導体層（ビア導体）をセラミック多層基板から接合用パッドとして突出させている。これによって接合用パッドの印刷をなくし、接合用パッドとビア導体との接合強度を高めると共に接合用パッドの狭ピッチ化を実現している。しかしながら、特許文献１にはセラミック多層基板の内部におけるビア導体とライン導体との接続構造については何等配慮されていない。
一方、特許文献２にはライン導体に接続ランドを設けてビア導体とライン導体との接続構造を改善した積層型セラミック電子部品について提案されている。ビア導体とライン導体を接続する場合には、それぞれが形成されたセラミックグリーンシートを位置合わせしてセラミックグリーンシートの積層体を作製し、焼結する。セラミックグリーンシートにビア導体及びライン導体を形成する際にこれらの加工誤差は避けられず、また、積層体を作製する際に、ビア導体とライン導体の位置ズレも避けがたいため、積層体内でのビア導体とライン導体との接続不良が生じ易い。そこで、この技術では、ライン導体にビア導体の外径より大きい径の接続ランドを設けることによって、上述の加工誤差や位置ズレによる接続不良を防止している。
また、特許文献３には配線密度を高めることができる多層セラミック基板の製造方法が提案されている。この場合には、図９の（ａ）、（ｂ）に示すように多層セラミック基板１内に配置されたビア導体２の下端に接続ランド３が形成され、ビア導体２が隣接する場合にはそれぞれの接続ランド３がそれぞれ異なるセラミック層に形成されている。そして、ビア導体２は接続ランド３を介してライン導体４に接続されている。この技術は、接続ランド３を設ける点では特許文献２の技術と共通している。
特許第２６８０４４３号公報 特開２００１−２８４８１１号公報 特開平１１−０７４６４５号公報
しかしながら、特許文献２、３に記載の従来の技術の場合には、ライン導体またはビア導体が接続ランドを有するため、セラミック基板を製造する際に接続ランドによってビア導体とライン導体との間の位置ズレやそれぞれの加工誤差等による接続不良を防止することができるが、例えば図９の（ａ）に示すように接続ランド３がビア導体２から隣接するビア導体２側に張り出しているため、その張り出した分だけビア導体２、２間の狭ピッチ化を妨げるという課題があった。即ち、ビア導体２、２間の狭ピッチ化を進めると、図１０に示すように接続ランド３と隣接するビア導体２との間でショートしたり、焼成時にセラミック層と接続ランド３との間の熱膨張差によって層間剥離が生じ易くなるため、ビア導体２、２間にはショートや層間剥離を防止するための隙間が最小限必要となり、しかもこの隙間以外に接続ランド３の張り出し寸法が加わり、接続ランド３がビア導体２、２間の狭ピッチ化を妨げている。
本発明は、上記課題を解決するためになされたもので、集積回路の外部端子の狭ピッチ化等に対応させて内部配線を高密度化することができる内部導体の接続構造及び多層基板を提供することを目的としている。
本発明の請求項１に記載の内部導体の接続構造は、絶縁体基板内で互いに所定間隔を隔てて隣接する、少なくとも２箇所のビア導体と、上記絶縁体基板内に形成されたライン導体とを接続する内部導体の接続構造において、上記一方のビア導体は、上記他方のビア導体から遠ざかる方向に延設された連続ビア導体を含み、且つ、上記一方のビア導体は、上記連続ビア導体を介して上記ライン導体に接続されてなることを特徴とするものである。
また、本発明の請求項２に記載の内部導体の接続構造は、請求項１に記載の発明において、上記ライン導体の上記連続ビア導体との接続部、または上記連続ビア導体の上記ライン導体との接続部は、相手側の接続部よりも大きな面積を有する接続ランドとして形成されてなることを特徴とするものである。
また、本発明の請求項３に記載の多層基板は、複数の絶縁体層を積層してなる積層体と、この積層体の一方の主面において互いに所定間隔を隔てて隣接する位置から上記積層体内にそれぞれ延びる、少なくとも第１、第２ビア導体と、第１ビア導体に接続された第１ライン導体と、を有する多層基板において、上記第１ビア導体は、上記第２ビア導体から遠ざかる方向に延設された第１連続ビア導体を含み、且つ、上記第１ビア導体は、上記第１連続ビア導体を介して上記第１ライン導体に接続されてなることを特徴とするものである。
また、本発明の請求項４に記載の多層基板は、請求項３に記載の発明において、上記第１、第２ビア導体とは所定間隔を隔てて上記積層体の一方の主面から上記積層体内に延びる第３ビア導体を有し、上記第２ビア導体は、上記第１、第３ビア導体それぞれから遠ざかる方向に延設された第２連続ビア導体を含み、且つ、上記第２ビア導体は、上記第２連続ビア導体を介して第２導体ラインに接続されてなることを特徴とするものである。
また、本発明の請求項５に記載の多層基板は、請求項４に記載の発明において、上記第１、第２連続ビア導体は、互いに異なる絶縁体層に形成されてなることを特徴とするものである。
また、本発明の請求項６に記載の多層基板は、請求項４または請求項５に記載の発明において、上記第１、第２連続ビア導体は、他の絶縁体層よりも薄い絶縁体層に形成されてなることを特徴とするものである。
また、本発明の請求項７に記載の多層基板は、請求項４〜請求項６のいずれか１項に記載の発明において、上記第１、第２連続ビア導体は、それぞれの絶縁体層を貫通することを特徴とするものである。
また、本発明の請求項８に記載の多層基板は、請求項４〜請求項６のいずれか１項に記載の発明において、上記第１、第２連続ビア導体は、それぞれの絶縁体層を貫通しないことを特徴とするものである。
また、本発明の請求項９に記載の多層基板は、請求項３〜請求項８のいずれか１項に記載の発明において、上記第１ライン導体の上記第１連続ビア導体との接続部、または上記第１連続ビア導体の上記第１ライン導体との接続部は、相手側の接続部よりも大きな接続ランドとして形成されてなることを特徴とするものである。
また、本発明の請求項１０に記載の多層基板は、請求項４〜請求項９のいずれか１項に記載の発明において、上記第２連続ビア導体の上記第２ライン導体との接続部、または上記第２ライン導体の上記第２連続ビア導体との接続部は、相手側の接続部よりも大きな接続ランドとして形成されてなることを特徴とするものである。
また、本発明の請求項１１に記載の多層基板は、請求項３〜請求項１０のいずれか１項に記載の発明において、上記一方の主面に、上記各ビア導体にそれぞれ接続された表面電極を設けたことを特徴とするものである。
また、本発明の請求項１２に記載の多層基板は、請求項３〜請求項１０のいずれか１項に記載の発明において、上記一方の主面に電子部品が搭載されており、この電子部品の外部端子電極が上記主面に露出した上記第１ビア導体及び第２ビア導体に表面電極を介することなく接続されていることを特徴とするものである。
また、本発明の請求項１３に記載の多層基板は、請求項３〜請求項１２のいずれか１項に記載の発明において、上記一方の主面側はマザーボードに接続可能に構成されてなることを特徴とするものである。
また、本発明の請求項１４に記載の多層基板は、請求項３〜請求項１３のいずれか１項に記載の発明において、上記絶縁体層は、低温焼結セラミック材料からなることを特徴とするものである。
また、本発明の請求項１５に記載の多層基板は、請求項３〜請求項１４のいずれか１項に記載の発明において、上記各ビア導体及び各ライン導体は、それぞれ銀または銅を主成分とする導電性材料からなることを特徴とするものである。
本発明の請求項１〜請求項１５に記載の発明によれば、集積回路の外部端子の狭ピッチ化等に対応させて内部配線を高密度化することができる内部導体の接続構造及び多層基板を提供することができる。
［図１］本発明の内部導体の接続構造の一実施例を示す模式図で、（ａ）は（ｂ）のＡ−Ａ線に沿う断面図、（ｂ）は（ａ）の平面図である。
［図２］（ａ）、（ｂ）はそれぞれ図１に示す内部導体の接続構造の狭ピッチ化を従来の接続構造と比較して説明するための説明図である。
［図３］本発明の多層基板の一実施例を示す図で、（ａ）はその要部を示す断面図、（ｂ）はビア導体とライン導体の接続構造を示すビア導体側からの平面図、（ｃ）はビア導体とライン導体の接続構造を示すライン導体側からの平面図である。
［図４］図２に示す多層基板をセラミック層毎に分解して示す分解斜視図である。
［図５］本発明の多層基板の他の実施例を示す図で、（ａ）はその要部を示す断面図、（ｂ）はビア導体とライン導体の接続構造を示すビア導体側からの平面図、（ｃ）はビア導体とライン導体の接続構造を示すライン導体側からの平面図である。
［図６］本発明の多層基板の更に他の実施例の要部を示す断面図である。
［図７］本発明の多層基板の更に他の実施例の要部を示す断面図である。
［図８］本発明の多層基板の更に他の実施例の要部を示す断面図である。
［図９］従来の多層基板を示す図で、（ａ）はその要部を示す断面図、（ｂ）はビア導体とライン導体の接続構造を示すビア導体側からの平面図である。
［図１０］図９に示す多層基板におけるビア導体とライン導体間でショートした状態を示す説明図である。
 符号の説明
１０ 内部導体の接続構造
１１ セラミック多層基板（絶縁体基板）
１２ 第１ビア導体
１３ 第２ビア導体
１５ 第１ライン導体
１７ 第１連続ビア導体
１５Ａ 接続ランド（接続部）
３０ セラミック多層基板（多層基板）
３１ 積層体
３１Ａ セラミック層（絶縁体層）
３１’Ａ 薄いセラミック層（薄い絶縁体層）
３２Ａ 第１ビア導体
３２Ｂ 第２ビア導体
３２Ｃ 第３ビア導体
３３Ａ 第１ライン導体
３４Ａ 第１連続ビア導体
３５Ａ 接続ランド
３６Ａ 接続ランド
４０ 集積回路
５０ マザーボード
以下、図１〜図８に示す実施例に基づいて本発明を説明する。
本実施例の内部導体の接続構造１０は、例えば図１の（ａ）、（ｂ）に模式的に示すように、複数の絶縁体層（例えばセラミック層）１１Ａが積層された積層体からなる絶縁体基板（セラミック多層基板）１１内に水平方向で互いに所定間隔を隔てて所定のパターンで配置され且つセラミック多層基板１１の表面から内部に延びる複数（図１では３本）の第１、第２、第３ビア導体１２、１３、１４と、第１、第３ビア導体１２、１４にそれぞれ接続された第１、第３ライン導体１５、１６とを有し、例えばセラミック多層基板１１の上面に搭載された集積回路（図示せず）とセラミック多層基板１１が実装されたマザーボード（図示せず）とを電気的に接続する内部導体として構成されている。
また、図１の（ａ）、（ｂ）に示すように、例えば第１、第３ビア導体１２、１４は、それぞれ隣接する第２ビア導体１３から遠ざかる方向に延設された第１、第３連続ビア導体１７、１８を含み、且つ、第１、第３ビア導体１２、１４は、それぞれ第１、第３連続ビア導体１７、１８を介して第１、第３ライン導体１５、１６にそれぞれ接続されている。第１、第３ビア導体１２、１４は、それぞれの連続ビア導体１７、１８を介してそれぞれのライン導体１５、１６に接続するための、第１、第３ビア導体１２、１４から隣接するビア導体１３への張り出しがなく、隣接するビア導体１３との距離を詰めて狭ピッチ化することができる。
また、図１の（ｂ）に示すように、一行目と三行目のビア導体は上下対称になっている。そこで、一行目と三行目のビア導体をそれぞれ第４、第５、第６ビア導体１９、２０、２１とし、第４、第５、第６ビア導体１９、２０、２１から延設された連続ビア導体をそれぞれ第４、第５、第６連続ビア導体２２、２３、２４とし、これらの連続ビア導体２２、２３、２４にそれぞれ接続ランド２５Ａ、２６Ａ、２７Ａを介して接続されたライン導体をそれぞれ第４、第５、第６ライン導体２５、２６、２７とする。従って、同図では第１、第３ビア導体１２、１４及び第４、第５、第６ビア導体１９、２０、２１は第２ビア導体１３を中心に上下左右対称に配置されている。そして、第４、第５、第６連続ビア導体２２、２３、２４は、隣接するビア導体から遠ざかる方向に延設され、延設端で第４、第５、第６ライン導体２５、２６、２７に接続されている。第４、第５、第６ビア導体１９、２０、２１にも第１、第２、第３ビア導体１２、１３、１４と同様の関係が成り立つ。
図１の（ｂ）に示すように、第１、第３連続ビア導体１７、１８及び第４、第５、第６連続ビア導体２２、２３、２４は、第２ビア導体１３を中心にして第１、第３ビア導体１２、１４及び第４、第５、第６ビア導体１９、２０、２１から外側へ放射状に延設されている。連続ビア導体は、ビア導体とこれに接続されるライン導体のパターンによって延びる方向が決まるが、連続ビア導体は隣接するビア導体から遠ざかる方向に延設されたものであれば良い。また、図１の（ａ）では第１、第２連続ビア１７、１８は同一のセラミック層１１Ａ内に形成されているが、第１、第２連続ビア１７、１８及び第４、第５、第６連続ビア導体２２、２３、２４は、ライン導体の配線状態によってそれぞれ異なるセラミック層１１Ａに形成することによってライン導体間の干渉を防止することができる。従って、連続ビア導体は、複数のビア導体が連続して同一の絶縁体層（例えばセラミック層）において連続的に形成されて一体化したビア導体群と定義することができる。
次に、図２を参照しながら本実施例の内部導体の接続構造１０が図９に示す従来の接続構造と比較してどの程度狭ピッチ化できるかについて第１、第２ビア導体１２、１３を例に挙げて説明する。従来の接続構造の場合には、図２の（ｂ）に示すようにビア導体２とライン導体３とを確実に接続するために必要な接続ランド４のビア導体２からの張り出し寸法Ｍ１と、接続ランド４と隣接するビア導体２間においてショートや層間剥離が発生しない最低限必要な寸法Ｇ１の他に、たとえ位置ズレが起きても最低限必要なギャップを割らないようにもたせるマージンＭ２とを合計した距離（Ｍ１＋Ｍ２＋Ｇ１）が隣り合うビア導体２、２間に必要である。この距離（Ｍ１＋Ｍ２＋Ｇ１）としては通常２００μｍ程度が必要である。従って、従来の接続構造の場合にはビア導体２、２間の距離を２００μｍ以内に詰めて狭ピッチ化することは困難であった。
これに対して、本実施例の接続構造１０の場合には、第１ビア導体１２と隣接する第２ビア導体１３間においてショートや層間剥離が発生しない最低限必要な寸法Ｇ２と、第１、第２ビア導体１２、１３同士が位置ズレを起こした場合にギャップＧ２を割らないためのマージンＭ３とを合計した距離（Ｍ３＋Ｇ２）が隣り合う第１、第２ビア導体１２、１３間に必要である。本実施例の接続構造１０における寸法Ｇ２と従来の接続構造における寸法Ｇ１とは実質的に同一寸法で、マージンＭ３は、第１ビア導体１２と第２ビア導体１３との関係で決まり、第１ライン導体１５に接続しようとする第１ビア導体１２とそれに連続して配置する第２ビア導体１３とが同一プロセスで加工されるために、誤差要因はビア加工精度のみとなり、図２の（ｂ）に示す従来の接続構造のように接続ランドを含むライン印刷時のパターンの伸びやビア加工とライン印刷の二つのプロセスを経るための加工誤差の増加といった要因がなくなって位置ズレ量が小さくなる。そのため、本実施例の第１の利点として接続信頼性のためのビア径よりも大きい接続ランドからの張り出し寸法Ｍ１が必要でなくなり、第２の利点として位置ズレを起こした場合において隣接する第１、第２ビア導体１２、１３とのショートやクラック（層間剥離）の発生を防ぐために取るマージンＭ２も小さくて済む。従って、本実施例における第１ビア導体１２と第２ビア導体１３間の距離は、例えば従来の半分の距離１００μｍ程度まで詰めることができ、従来と比較して格段に狭ピッチ化することができる。
さて、第１連続ビア導体１７は、例えば図１の（ａ）、（ｂ）に示すように、セラミック層１１Ａ一層分を貫通して形成され、しかも第１ビア導体１２と同一径を有する円柱状導体が水平方向に部分的に重複して４個連設して形成されている。第１連続ビア導体１７は、セラミック多層基板を製造する際にセラミックグリーンシート（図示せず）にレーザ光等を用いて第１ビア導体１２と同一径の貫通孔を部分的に重複させて設けた細長形状の貫通孔に導電性ペーストを充填し、セラミック多層基板として焼結することによって略直線状に形成することができる。この第１連続ビア導体１７の長手方向の側面は円弧面が連なって形成された凹凸面として形成されている。また、第１ライン導体１５は、図１の（ｂ）に示すように、第１連続ビア導体１７との接続部となる接続ランド１５Ａを有している。この接続ランド１５Ａは第１連続ビア１７の延設端部の外径よりも大きな外径を有する円形状に形成されている。従って、第１ライン導体１５と第１ビア導体１２との間に多少の位置ズレがあっても、第１連続ビア導体１７を介してこれら両者１２、１５を確実に接続できる。また、接続ランド１５Ａは、第１ビア導体１２の外径より大きな外径であっても、第１ビア導体１２よりも第２ビア導体１３から遠ざかった位置にあるため、第１ビア導体１２から第２ビア導体１３側に張り出すことはなく、第１、第２ビア導体１２、１３の狭ピッチ化を妨げることはない。
本実施例の内部導体の接続構造１０は、第１ライン導体１５に接続ランド１５Ａを設けたものであるが、接続ランドは連続ビア導体１７側に設けても良い。この場合には、例えば第２ビア導体１３から最も遠い円柱状導体の外径のみを第１ビア導体１２の外径よりも大きくすることによって実現することができる。
以上説明したように本実施例によれば、セラミック多層基板１１内で互いに隣接する複数の第１、第２、第３ビア導体１２、１３、１４と、セラミック多層基板１１内に形成された第１、第３ライン導体１５、１６とを接続する内部導体の接続構造において、第１、第３ライン導体１５、１６に接続される第１、第３ビア導体１２、１４は、隣接する第２ビア導体１３から遠ざかる方向に延設された第１、第３連続ビア導体１７、１８を含み、且つ、第１、第３ビア導体１２、１４は、第１、第３連続ビア導体１７、１８を介して第１、第３ライン導体１５、１６に接続されているため、第１、第３ビア導体１２、１４には第２ビア導体１３側への張り出しがなく、第１、第３ビア導体１２、１４と第２ビア導体１３との間のピッチを狭くすることができ、延いては集積回路の外部端子の狭ピッチ化に対応させて高密度配線を実現することができる。
また、第１ビア導体１２と第１ライン導体１５は第１連続ビア導体１７の延設端部を介して接続されるため、第１ライン導体１５に接続ランド１５Ａを形成しても、接続ランド１５Ａは第１ビア導体１２から第２ビア導体１３側に張り出すことがなく、セラミック多層基板１１を製造する際に第１連続ビア導体１７と第１ライン導体１５の位置ズレを接続ランド１５Ａで吸収することができ、第１ビア導体１２と第１ライン導体１５とを確実に接続することができる。
次に、図３〜図７を参照しながら本発明の多層基板の実施例について説明する。本実施例の多層基板は上述した内部導体の接続構造を備えているため、互いに隣り合うビア導体を中心に説明する。
本実施例の多層基板（例えばセラミック多層基板）３０は、例えば図３の（ａ）〜（ｃ）に示すように、複数の絶縁体層（例えばセラミック層）３１Ａを積層してなる積層体３１と、この積層体３１の一方の主面（上面）において互いに所定間隔（例えば、１００μｍ）を隔てた位置から積層体３１内にそれぞれ延びる、第１、第２、第３、第４、第５ビア導体３２Ａ、３２Ｂ、３２Ｃ、３２Ｄ、３２Ｅと、第１、第２、第４、第５ビア導体３２Ａ、３２Ｂ、３２Ｄ、３２Ｅにそれぞれ接続された第１、第２、第４、第５ライン導体３３Ａ、３３Ｂ、３３Ｄ、３３Ｅと、を有し、積層体３１の上面に集積回路４０が搭載されている。そして、例えば、第１ビア導体３２Ａと第２ビア導体３２Ｂは、図３の（ａ）に示すように互いに隣接している。集積回路４０の複数の外部端子（図示せず）は、第１〜第５ビア導体３２Ａ〜３２Ｅに対して半田ボール４１を介して電気的に接続されている。これらのビア導体３２Ａ〜３２Ｅ及びライン導体３３Ａ〜３３Ｅは、それぞれ同一の接続構造を有するため、第１ビア導体３２Ａ及び第１ライン導体３３Ａについて説明し、他のビア導体及びライン導体については符号のみを附してそれぞれの説明を省略する。本実施例においては、集積回路４０の外部端子が、積層体３１の上面に露出する第１〜第５ビア導体３２Ａ〜３２Ｅに、表面電極（接続用パッド）を介することなく直接接続されている。このため、狭ピッチ化した外部端子に十分に対応することができる。尚、積層体３１の表面にスペース的に余裕があれば、積層体３１の上面に外部端子に対応する表面電極を設け、これらの表面電極にビア導体を接続しても良い。表面電極を設けることによって集積回路４０の外部端子とビア導体との位置合わせが容易になる。
第１ビア導体３２Ａは、図３の（ａ）に示すように、隣接する第２ビア導体３２Ｂから遠ざかる方向（同図では左方向）に延設された第１連続ビア導体３４Ａを含み、且つ、第１ビア導体３２Ａは、第１連続ビア導体３４Ａを介して第１ライン導体３３Ａに接続されている。第１連続ビア導体３４Ａ及び第１ライン導体３３Ａは図１に示す接続構造１０のものと同様に構成されている。つまり、第１ビア導体３２Ａの第１連続ビア導体３４Ａは、円柱状導体が部分的に重複して直線状に一体的に配列され、しかもセラミック層３１Ａを貫通している。第１連続ビア導体３４Ａは、実施例１の接続構造１０と異なり、全体が第２ビア導体３２Ｂから遠ざかる方向に偏倚して配置されている。第１連続ビア導体３４Ａを偏倚させることによって第１連続ビア導体３４Ａと第１ビア導体３２Ａ間の位置ズレがあっても第１連続ビア導体３４Ａが第２ビア導体３２Ｂ側に張り出さないようにしてある。また、図３の（ｂ）、（ｃ）に示すように第１ライン導体３３Ａの第１連続ビア導体３４Ａとの接続部には円柱状導体の外径より大きな径をもった接続ランド３５Ａが一体的に形成されている。尚、本実施例では、第１ビア導体３２Ａと第１ライン導体３３Ａとは第１連続ビア導体３４Ａの同一側の面（上面）側にそれぞれ接続されている。
図３に示す多層基板３０をセラミック層３１Ａ毎に分解して示したものが図４である。尚、図４には２行目の第１〜第５ビア導体３２Ａ〜３２Ｅに関連する部分にのみ符号を付してある。図４に示すように、積層体３１の上面を形成する第１層目のセラミック層３１Ａには第１〜第５ビア導体３２Ａ〜３２Ｅが複数行（同図では３行）に渡って配置され、これらのビア導体３２Ａ〜３２Ｅは全体としてマトリックス状に配列されている。第２層目のセラミック層３１Ａには第１〜第５ビア導体３２Ａ〜３２Ｅ、及び連続ビア導体３４Ａ、３４Ｅ及びライン導体３３Ａ、３３Ｅが形成されている。第３層目のセラミック層３１Ａには第２、第３、第４ビア導体３２Ｂ、３２Ｃ、３２Ｄのみが形成されている。第４層目のセラミック層３１Ａには第２、第３、第４ビア導体３２Ｂ、３２Ｃ、３２Ｄ、それぞれの連続ビア導体３４Ｂ、３４Ｃ、３４Ｄ及びライン導体３３Ｂ、３３Ｃ、３３Ｄが形成されている。そして、いずれのセラミック層３１Ａの連続ビア導体も隣接するビア導体から遠ざかる方向に延びるように形成されている。図４において連続ビア導体とライン導体の接続部の大きな外径の部分はライン導体の接続ランドである。
また、図３の（ａ）に示すように隣接する第１、第２ビア導体３２Ａ、３２Ｂがそれぞれ第１、第２連続ビア導体３４Ａ、３４Ｂを介して第１、第２ライン導体３３Ａ（第２ライン導体は図示せず）に接続されている場合には、第１、第２連続ビア導体３４Ａ、３４Ｂを異なる上下のセラミック層３１Ａ、３１Ａに設け、ライン導体間の干渉を防止することができ、ビア導体を高密度化できる。
而して、セラミック層３１Ａを形成する材料としては、例えば低温焼結セラミック材料を用いることが好ましい。低温焼結セラミック材料とは、例えば１０００℃以下の焼成温度で焼結可能な材料であり、ＡｇやＣｕ等の低融点金属と共焼結可能なセラミック材料のことを云う。低温焼結セラミック材料としては、例えばアルミナ、フォルステライト等のセラミック粉末にホウ珪酸系ガラスを混合してなるガラス複合系材料、ＺｎＯ−ＭｇＯ−Ａｌ２Ｏ３−ＳｉＯ２系の結晶化ガラスを用いた結晶化ガラス系材料、ＢａＯ−Ａｌ２Ｏ３−ＳｉＯ２系セラミック粉末やＡｌ２Ｏ３−ＣａＯ−ＳｉＯ２−ＭｇＯ−Ｂ２Ｏ３系セラミック粉末等を用いた非ガラス系材料等を挙げることができる。
また、ビア導体、連続ビア導体及びライン導体としては、比抵抗の小さい導電性材料を用いることができる。導電性材料としては、例えば低温焼結セラミック材料と同時焼結可能なＡｇやＣｕを主成分とする導電性材料を用いることが好ましい。ＡｇやＣｕを主成分とする導体は、電気抵抗が小さく、セラミック多層基板３０を高周波部品として用いる場合に有利である。
次に、本実施例のセラミック多層基板３０の製造方法について概説する。
まず、低温焼結セラミック材料をビニルアルコール系バインダ中に分散させてスラリーを調製した後、このスラリーをドクターブレード法等によってキャリアフィルム上に塗布して低温焼結用のセラミックグリーンシートを作製する。その後、セラミックグリーンシートを所定の大きさに切断する。
次いで、出力制御されたレーザ光（例えばＣＯ２レーザ光）をキャリアフィルム側から照射し、キャリアフィルム及びセラミックグリーンシートを貫通させてこれら両者にビア導体用のスルーホールを形成する。また、セラミックグリーンシートに連続ビア導体用の貫通孔を形成する場合にはレーザ光を所定寸法ずつ移動させて例えば４個のスルーホールを連続的に連通するように形成する。この際各スルーホールが部分的に重なるようにレーザ光を移動させる。キャリアフィルムの強度が不足する場合には、弱粘着フィルム（例えば、アクリル系粘着剤を約１０μｍ塗布したＰＥＴフィルム）をセラミックグリーンシート面に貼り付けてセラミックグリーンシートを保持した後、レーザ光を照射し、キャリアフィルム、セラミックグリーンシート及び弱粘着フィルムを貫通させてスルーホールを形成するようにしても良い。
然る後、キャリアフィルム側からスルーホール内に導電性ペーストを充填し、余分な導電性ペーストをキャリアフィルムから除去する。導電性ペーストをスルーホール内に充填する際、吸引機構を付設した支持台にセラミックグリーンシートを配置し、スルーホール内を負圧にすることによってスルーホール内に導電性ペーストを確実に充填することができる。弱粘着フィルムを使用した場合には導電性ペーストの乾燥後、弱粘着フィルムをセラミックグリーンシートから剥離する。
また、キャリアフィルム上のセラミックグリーンシートに導電性ペーストをスクリーン印刷することによって所定のパターンで塗布して接続ランドを有するライン導体用の配線パターンを形成する。
上述の手順でビア導体、連続ビア導体及びライン導体用の導電性ペーストを充填し、塗布したセラミックグリーンシートを必要枚数作製した後、これらのセラミックグリーンシートを積層し、所定の圧力で圧着して生の積層体を作製する。この際、加工誤差や積層ズレ等によってビア導体用の導電性ペーストの充填部とライン導体用の配線パターンに位置ズレがあっても、この位置ズレを接続ランドで吸収することができるため、連続ビア導体を含むビア導体用の導電性ペーストの充填部とライン導体用の配線パターンとを確実に接続することができる。
その後、個々のセラミック多層基板に分割するための分割線を生の積層体の表面に形成する。そして、生の積層体を１０００℃以下の所定の温度で焼成して焼結体を得る。この焼結体にメッキ処理を施した後、焼結体を分割して本実施例のセラミック多層基板を複数得ることができる。
以上説明したように本実施例によれば、複数のセラミック層３１Ａを積層してなる積層体３１と、この積層体３１の上面において互いに所定間隔を隔てて隣接する位置から積層体３１内にそれぞれ延びる、第１、第２ビア導体３２Ａ、３２Ｂと、第１ビア導体３２Ａに接続された第１ライン導体３３Ａと、を有し、第１ビア導体３２Ａは、第２ビア導体３２Ｂから遠ざかる方向に延設された第１連続ビア導体３４Ａを含み、且つ、第１ビア導体３２Ａは、第１連続ビア導体３４Ａを介して第１ライン導体３３Ａに接続されているため、即ち、第１ビア導体３２Ａと第１ライン導体３３Ａの接続構造は前述した内部導体の接続構造１０と同一の構成を有するため、集積回路４０の外部端子に即して第１、第２ビア導体３２Ａ、３２Ｂを狭ピッチ化することができる。また、他の隣接するビア導体、例えば第２ビア導体３２Ｂと第３ビア導体３２Ｃとの間においても上述した関係が成り立ち、全方向のビア導体間の狭ピッチ化を実現することができる。従って、本実施例の多層セラミック基板３０は、集積回路４０に即した高密度配線を実現することができる。
また、本実施例によれば、例えば隣接する第１、第２ビア導体３２Ａ、３２Ｂの第１、第２連続ビア導体３４Ａ、３４Ｂを異なるセラミック層３１Ａ、３１Ａに設けたため、第１、第２連続ビア導体３４Ａ、３４Ｂが互いに干渉することなく確実にそれぞれが隣接する第２、第３ビア導体３２Ｂ、３２Ｃから遠ざかる方向に形成することができる。
本実施例のセラミック多層基板は、実施例２のセラミック多層基板３０と連続ビア導体及びライン導体の形態を異にする以外は実施例２のセラミック多層基板３０に準じて構成されている。従って、実施例２のセラミック基板３０と同一または相当部分には同一符号を附し、本実施例の特徴部分についてのみ説明する。
本実施例では実施例２の第１ライン導体３３Ａの接続ランド３５Ａに代えて、図５の（ａ）〜（ｃ）に示すように第１連続ビア導体３４Ａの第１ライン導体３３Ａとの接続部（延設端部）に接続ランド３６Ａが形成されている。この接続ランド３６Ａは第１ビア導体３２Ａの外径及び第１ライン導体３３Ａの幅より大きい径を有する円柱状導体によって形成されている。第１連続ビア導体３４Ａの他の円柱状導体は第１ビア導体３２Ａと同一外径として形成されている。本実施例においても実施例２と同様の作用効果を期することができる。尚、本実施例では、第１ライン導体３３Ａは、第１連続ビア導体３４Ａに関し、第１ビア導体３２Ａとは反対側の面に接続されている。
本実施例のセラミック多層基板は、実施例２のセラミック多層基板３０と連続ビア導体の形態を異にする以外は実施例２のセラミック多層基板３０に準じて構成されている。従って、実施例１のセラミック基板３０と同一または相当部分には同一符号を附し、本実施例の特徴部分についてのみ説明する。
本実施例では図６に示すように第１連続ビア導体３４Ａはセラミック層３１Ａを貫通せず、セラミック層３１Ａに形成された凹陥部を埋めて形成されている。そして、第１連続ビア導体３４Ａの上面で第１ライン導体３３Ａに接続されている。第１ライン導体３３Ａは実施例２と同様に接続ランドを有している。実施例２の場合よりもレーザ光がセラミックグリーンシートを貫通しないようにレーザ光出力を制御してレーザ光をセラミックグリーンシートに照射することによってセラミックグリーンシートに凹陥部を形成することができる。そして、この凹陥部に導電性ペーストを充填し、焼成することによって図６に示す第１連続ビア導体３４Ａを得ることができる。本実施例では凹陥部内に導電性ペーストを充填するため、導電性ペーストの漏れを防止することができ、信頼性の高いビア導体を得ることができる。また、第１連続ビア導体３４Ａは、セラミック層３１Ａを貫通しないため、図６に示すように第１連続ビア導体３４Ａと重なる位置にライン導体３３Ｘを配置しても、第１ビア導体３２Ａとライン導体３３Ｘが接触することがないため、実施例１〜３のように製造段階で印刷のないセラミックグリーンシートを間に挟む必要がなく、積層層３１の厚みを薄くすることができ、セラミック多層基板３０の低背化を促進することができる。また、セラミックグリーンシートを挟む場合でもシート厚を薄くすることができ、延いては低背化に寄与することができる。その他、実施例２、３と同様の作用効果を期することができる。
また、実施例２〜４のセラミック多層基板３０は、例えば図７に示すようにマザーボード５０に実装することができる。この場合には、積層体３１の下面に表出したビア導体３２をマザーボード５０の端子電極５１に半田を介して接続する。また、露出したビア導体３２を、表面電極（接合用パッド）を介することなく、マザーボード５０の端子電極５１に直接接続することができ、端子電極５１の狭ピッチ化にも対応することができる。従って、上面に集積回路等の能動部品やチップ型セラミック電子部品等の受動部品を搭載したセラミック多層基板３０をマザーボード５０に高密度実装することができる。
本実施例のセラミック多層基板は、連続ビア導体を含む絶縁体層（例えば、セラミック層）が他の絶縁体層よりも薄く形成されていること以外は実施例２のセラミック多層基板３０に準じて構成されている。従って、実施例２のセラミック基板３０と同一または相当部分には同一符号を附し、本実施例の特徴部分についてのみ説明する。
本実施例では図８に示すように第１連続ビア導体３４Ａが形成されたセラミック層３１’Ａが他のセラミック層３１Ａよりも薄く形成されている。この第１連続ビア導体３４Ａは実施例１〜３と同様にセラミック層３１’Ａを貫通して形成されている。更に、この第１連続ビア導体３４Ａと重なる位置にライン導体３３Ｘを配置する場合には同図に示すように他のセラミック層３１Ａより薄いセラミック層３１’Ａをこれら両者３４Ａ、３３Ｘ間に介在させる。このような構成により、実施例１〜３の場合と比較して積層体３１を薄層化してセラミック多層基板３０の低背化を促進することができ、また、実施例４の場合と比較してレーザ光出力の制御が不要になる。
即ち、実施例１〜３の場合には、第１連続ビア導体３４Ａがセラミック層３１Ａを貫通しているため、第１連続ビア導体３４Ａと重なる位置にライン導体３３Ｘを配置する場合には第１連続ビア導体３４Ａとの接触を避けるために印刷のないセラミックグリーンシートを介在させる必要があり、印刷のないセラミック層の分だけセラミック多層基板３０が厚くなる。また、実施例４の場合には、第１連続ビア導体３４Ａがセラミック層３１Ａを貫通しない非貫通型であるため、第１連続ビア導体３４Ａ用の凹陥部を設ける際にレーザ光出力を制御する必要がある。ところが、実施例５の場合には実施例１〜４の場合の不都合を解消することができる。
また、上記各実施例では連続ビア導体をビア導体とライン導体を接続する場合について説明したが、本発明における連続ビア導体は、ライン導体に代えてビア導体同士を接続する場合にも利用することができる。ビア導体がマトリックス状に配置され、接続するビア導体同士が他のビア導体に両側から挟まれた状態で配置されている場合には、連続ビア導体を用いてこれら両者を接続することによって確実に接続することができる。連続ビア導体用のスルーホールはビア導体用のスルーホールを形成する段階で設けるため、ライン導体の印刷等による位置ズレを生じることなく正確に形成することができる。ライン導体でビア導体同士を接続する場合には、ライン導体の印刷ズレやセラミックグリーンシートの積層段階でビア導体とライン導体との間で位置ズレを生じ易く、またライン導体が接続ランドを有するため、ライン導体とビア導体間に位置ズレがあると、これらのビア導体を挟むビア導体と接続ランドが接近し、あるいは接触する虞がある。また、接続し得たとしても接続ランドと隣接するビア導体との間でショートしたりする虞がある。
尚、本発明は上記各実施例に何等制限されるものではない。例えば、連続ビア導体がセラミック層を貫通するタイプの場合には、連続ビア導体の各円柱状導体を逆円錐台状に形成することによって、換言すればセラミックグリーンシートに設ける各円柱状導体用のスルーホールを逆円錐台状に形成することによって、導電性ペーストの漏れを確実に防止することができる。
本発明は、種々のチップ型電子部品を搭載するための多層基板として好適に利用することができる。

Claims (15)

  1. 絶縁体基板内で互いに所定間隔を隔てて隣接する、少なくとも２箇所のビア導体と、上記絶縁体基板内に形成されたライン導体とを接続する内部導体の接続構造において、上記一方のビア導体は、上記他方のビア導体から遠ざかる方向に延設された連続ビア導体を含み、且つ、上記一方のビア導体は、上記連続ビア導体を介して上記ライン導体に接続されてなることを特徴とする内部導体の接続構造。
  2. 上記ライン導体の上記連続ビア導体との接続部、または上記連続ビア導体の上記ライン導体との接続部は、相手側の接続部よりも大きな面積を有する接続ランドとして形成されてなることを特徴とする請求項１に記載の内部導体の接続構造。
  3. 複数の絶縁体層を積層してなる積層体と、この積層体の一方の主面において互いに所定間隔を隔てて隣接する位置から上記積層体内にそれぞれ延びる、少なくとも第１、第２ビア導体と、第１ビア導体に接続された第１ライン導体と、を有する多層基板において、上記第１ビア導体は、上記第２ビア導体から遠ざかる方向に延設された第１連続ビア導体を含み、且つ、上記第１ビア導体は、上記第１連続ビア導体を介して上記第１ライン導体に接続されてなることを特徴とする多層基板。
  4. 上記第１、第２ビア導体とは所定間隔を隔てて上記積層体の一方の主面から上記積層体内に延びる第３ビア導体を有し、上記第２ビア導体は、上記第１、第３ビア導体それぞれから遠ざかる方向に延設された第２連続ビア導体を含み、且つ、上記第２ビア導体は、上記第２連続ビア導体を介して第２導体ラインに接続されてなることを特徴とする請求項３に記載の多層基板。
  5. 上記第１、第２連続ビア導体は、互いに異なる絶縁体層に形成されてなることを特徴とする請求項４に記載の多層基板。
  6. 上記第１、第２連続ビア導体は、他の絶縁体層よりも薄い絶縁体層に形成されてなることを特徴とする請求項４または請求項５に記載の多層基板。
  7. 上記第１、第２連続ビア導体は、それぞれの絶縁体層を貫通することを特徴とする請求項４〜請求項６のいずれか１項に記載の多層基板。
  8. 上記第１、第２連続ビア導体は、それぞれの絶縁体層を貫通しないことを特徴とする請求項４〜請求項６のいずれか１項に記載の多層基板。
  9. 上記第１ライン導体の上記第１連続ビア導体との接続部、または上記第１連続ビア導体の上記第１ライン導体との接続部は、相手側の接続部よりも大きな接続ランドとして形成されてなることを特徴とする請求項３〜請求項８のいずれか１項に記載の多層基板。
  10. 上記第２連続ビア導体の上記第２ライン導体との接続部、または上記第２ライン導体の上記第２連続ビア導体との接続部は、相手側の接続部よりも大きな接続ランドとして形成されてなることを特徴とする請求項４〜請求項９のいずれか１項に記載の多層基板。
  11. 上記一方の主面に、上記各ビア導体にそれぞれ接続された表面電極を設けたことを特徴とする請求項３〜請求項１０のいずれか１項に記載の多層基板。
  12. 上記一方の主面に電子部品が搭載されており、この電子部品の外部端子電極が上記主面に露出した上記第１ビア導体及び第２ビア導体に表面電極を介することなく接続されていることを特徴とする請求項３〜請求項１０のいずれか１項に記載の多層基板。
  13. 上記一方の主面側はマザーボードに接続可能に構成されてなることを特徴とする請求項３〜請求項１２のいずれか１項に記載の多層基板。
  14. 上記絶縁体層は、低温焼結セラミック材料からなることを特徴とする請求項３〜請求項１３のいずれか１項に記載の多層基板。
  15. 上記各ビア導体及び各ライン導体は、それぞれ銀または銅を主成分とする導電性材料からなることを特徴とする請求項３〜請求項１４のいずれか１項に記載の多層基板。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4748161B2 (ja) * 2005-07-12 2011-08-17 株式会社村田製作所 多層配線基板及びその製造方法
JP5484058B2 (ja) * 2007-12-28 2014-05-07 イビデン株式会社 インターポーザー及びインターポーザーの製造方法
JP5404763B2 (ja) * 2008-03-31 2014-02-05 巨擘科技股▲ふん▼有限公司 多層基板の応力をバランスする方法及び多層基板
US9930775B2 (en) * 2009-06-02 2018-03-27 Hsio Technologies, Llc Copper pillar full metal via electrical circuit structure
JP4992960B2 (ja) 2009-12-07 2012-08-08 株式会社村田製作所 高周波モジュール
US8488329B2 (en) * 2010-05-10 2013-07-16 International Business Machines Corporation Power and ground vias for power distribution systems
CN103444271A (zh) * 2011-05-12 2013-12-11 株式会社藤仓 贯通布线基板、电子器件封装以及电子部件
CN102355798B (zh) * 2011-10-25 2014-04-23 中国兵器工业集团第二一四研究所苏州研发中心 柱面模块电路板的制作方法以及烧结支架
US9440135B2 (en) * 2012-05-29 2016-09-13 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Multilayer electronic structures with integral vias extending in in-plane direction
TWM521801U (zh) * 2015-05-29 2016-05-11 Chunghwa Prec Test Tech Co Ltd 具有高接合強度之多層結構的轉接介面板
CN107666770A (zh) * 2016-07-29 2018-02-06 鹏鼎控股(深圳)股份有限公司 具焊垫的电路板及其制作方法
WO2018168653A1 (ja) 2017-03-14 2018-09-20 株式会社村田製作所 高周波モジュール
IT201700051157A1 (it) * 2017-05-11 2018-11-11 Technoprobe Spa Metodo di fabbricazione di un multistrato di una scheda di misura per un’apparecchiatura di test di dispositivi elettronici
CN211831340U (zh) * 2017-10-26 2020-10-30 株式会社村田制作所 多层基板、内插器以及电子设备
EP3841850A4 (en) 2018-08-22 2022-10-26 Liquid Wire Inc. STRUCTURES WITH DEFORMABLE LADDERS
US11956898B2 (en) * 2020-09-23 2024-04-09 Apple Inc. Three-dimensional (3D) copper in printed circuit boards
CN115343812B (zh) * 2022-08-22 2023-10-17 德阳三环科技有限公司 输入输出构件和制备方法及封装基座和光器件

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2680443B2 (ja) 1989-09-27 1997-11-19 株式会社東芝 セラミック配線基板およびその製造方法
JP2996510B2 (ja) * 1990-11-30 2000-01-11 株式会社日立製作所 電子回路基板
US5456778A (en) * 1992-08-21 1995-10-10 Sumitomo Metal Ceramics Inc. Method of fabricating ceramic circuit substrate
JPH1174645A (ja) 1997-08-29 1999-03-16 Sumitomo Kinzoku Electro Device:Kk 多層セラミック基板の製造方法
JP2000353872A (ja) 1999-06-11 2000-12-19 Denso Corp 回路基板およびその製造方法
JP4592891B2 (ja) 1999-11-26 2010-12-08 イビデン株式会社 多層回路基板および半導体装置
TW512653B (en) * 1999-11-26 2002-12-01 Ibiden Co Ltd Multilayer circuit board and semiconductor device
JP2001284811A (ja) 2000-03-29 2001-10-12 Murata Mfg Co Ltd 積層型セラミック電子部品およびその製造方法ならびに電子装置
JP3407737B2 (ja) * 2000-12-14 2003-05-19 株式会社デンソー 多層基板の製造方法およびその製造方法によって形成される多層基板
US6812576B1 (en) * 2002-05-14 2004-11-02 Applied Micro Circuits Corporation Fanned out interconnect via structure for electronic package substrates

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