WO2005101935A1 - 内部導体の接続構造及び多層基板 - Google Patents

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via conductor
conductors
multilayer substrate
continuous
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Issey Yamamoto
Naoki Kaise
Yutaka Morikita
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Murata Manufacturing Co., Ltd.
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Definitions

  • the present invention relates to a connection structure for internal conductors and a multilayer substrate, and more particularly to a connection structure for internal conductors capable of high-density wiring and a multilayer substrate.
  • Patent Document 1 proposes a ceramic wiring board without a bonding pad. Bonding pads are formed by a printing method or the like, but if the number of bonding pads is large, it will be difficult to form them by printing, and even if they can be formed, the bonding strength with the via conductor will be weak and reliability cannot be secured. . Therefore, in the technique described in Patent Document 1, the ceramic multilayer substrate is manufactured using a conductive paste having a firing shrinkage smaller than that of the ceramic green sheet, so that the conductive layer (via conductor) in the through hole is formed on the ceramic multilayer substrate. The force also protrudes as a joining pad.
  • Patent Literature 1 gives no consideration to the connection structure between the via conductor and the line conductor inside the ceramic multilayer substrate.
  • Patent Document 2 proposes a multilayer ceramic electronic component in which connection lands are provided on line conductors to improve the connection structure between via conductors and line conductors.
  • the ceramic green sheets on which the via conductors are formed are aligned with each other to produce a ceramic green sheet laminate, which is then sintered.
  • These processing errors are unavoidable when forming via conductors and line conductors on ceramic green sheets.
  • Patent Document 3 proposes a method for manufacturing a multilayer ceramic substrate that can increase the wiring density.
  • a connection land 3 is formed at the lower end of the via conductor 2 arranged in the multilayer ceramic substrate 1, and when the via conductor 2 is adjacent, Each connection land 3 is formed on a different ceramic layer.
  • the via conductor 2 is connected to the line conductor 4 via the connection land 3.
  • This technique is common to the technique of Patent Document 2 in that a connection land 3 is provided.
  • Patent Document 1 Japanese Patent No. 2680443
  • Patent Document 2 Japanese Patent Application Laid-Open No. 2001-284811
  • Patent Document 3 JP-A-11 074645
  • connection land 3 prevents the pitch between the via conductors 2 and 2 from being narrowed.
  • the present invention has been made to solve the above-mentioned problem, and has a connection structure of an internal conductor capable of increasing the density of internal wirings in response to a narrow pitch of external terminals of an integrated circuit. And for the purpose of providing a multilayer substrate!
  • connection structure for an internal conductor according to claim 1 of the present invention is formed in at least two via conductors adjacent to each other at a predetermined interval in the insulator substrate and in the insulator substrate.
  • the one via conductor includes a continuous via conductor extending in a direction away from the other via conductor, and the one via conductor includes: It is characterized by being connected to the line conductor through a continuous via conductor.
  • connection structure of the line conductor with the continuous via conductor or the connection portion of the continuous via conductor in the invention according to claim 1 is provided.
  • the connection portion with the line conductor is formed as a connection land having a larger area than the connection portion on the other side.
  • a laminated body formed by laminating a plurality of insulator layers is adjacent to each other at a predetermined interval on one main surface of the laminated body.
  • each of the first via conductors also extends in the laminate, the first via conductor is A first continuous via conductor extending in a direction away from the conductor, wherein the first via conductor is connected to the first line conductor via the first continuous via conductor.
  • one of the main surfaces of the laminated body is separated from the first and second via conductors by a predetermined distance.
  • a third via conductor extending into the stacked body, wherein the second via conductor includes a second continuous via conductor extending in a direction away from each of the first and third via conductors, and The second via conductor is characterized in that it is connected to the second conductor line via the second continuous via conductor.
  • the multilayer substrate according to claim 5 of the present invention is characterized in that, in the invention according to claim 4, the first and second continuous via conductors are formed on mutually different insulator layers. It is a feature.
  • the first and second continuous via conductors are thinner than other insulator layers. It is characterized by being formed on an insulator layer.
  • the multilayer substrate according to claim 7 of the present invention is the multilayer substrate according to any one of claims 4 to 6, wherein the first and second continuous via conductors are respectively insulated. It is characterized by penetrating the body layer.
  • the multilayer substrate according to claim 8 of the present invention is the multilayer substrate according to any one of claims 4 to 6, wherein the first and second continuous via conductors are respectively insulated. It is characterized in that it does not penetrate the body layer.
  • the multilayer substrate according to the ninth aspect of the present invention is the multilayer substrate according to any one of the third to eighth aspects, wherein the first line conductor is connected to the first continuous via conductor.
  • the connection part or the connection part of the first continuous via conductor with the first line conductor is formed as a connection land larger than the connection part on the other side.
  • the multilayer substrate according to claim 10 of the present invention is the multilayer substrate according to any one of claims 4 to 9, wherein the second line of the second continuous via conductor is provided.
  • a connection portion with a conductor or a connection portion of the second line conductor with the second continuous via conductor is formed as a connection land larger than a connection portion on a partner side.
  • the multilayer substrate according to claim 11 of the present invention is the multilayer substrate according to any one of claims 3 to 10, wherein the multilayer substrate is connected to each of the via conductors on the one main surface. It is characterized in that a surface electrode is provided.
  • the electronic component is mounted on the one main surface, An external terminal electrode of the electronic component is connected to the first via conductor and the second via conductor exposed on the main surface without interposing a surface electrode.
  • the multilayer substrate according to claim 13 of the present invention is the multilayer substrate according to any one of claims 3 to 12, wherein the one main surface side is connectable to a mother board. It is characterized by being constituted.
  • the multilayer substrate according to claim 14 of the present invention is directed to any one of claims 3 to 13 Item 1.
  • the via conductors and the line conductors may be silver or silver, respectively.
  • the conductive material is mainly made of copper.
  • connection structure of the internal conductor which can increase the density of the internal wiring corresponding to the narrow pitch of the external terminals of the integrated circuit or the like. And a multilayer substrate.
  • FIG. 1 is a schematic view showing an embodiment of a connection structure of an inner conductor according to the present invention, wherein (a) is a cross-sectional view taken along line AA of (b), and (b) is a cross-sectional view of (a). It is a top view.
  • FIG. 3 is a view showing one embodiment of a multilayer substrate of the present invention, wherein (a) is a cross-sectional view showing a main part thereof,
  • FIG. 4 is an exploded perspective view showing the multilayer substrate shown in FIG. 2 in a disassembled manner for each ceramic layer.
  • FIG. 5 is a view showing another embodiment of the multilayer board of the present invention, wherein (a) is a cross-sectional view showing a main part thereof, and (b) is a view showing a connection structure between a via conductor and a line conductor, viewed from the via conductor side.
  • FIG. 3C is a plan view from the line conductor side showing a connection structure between the via conductor and the line conductor.
  • FIG. 6 is a sectional view showing a main part of still another embodiment of the multilayer substrate of the present invention.
  • FIG. 7 is a cross-sectional view showing a main part of still another embodiment of the multilayer substrate of the present invention.
  • FIG. 8 is a cross-sectional view showing a main part of still another embodiment of the multilayer board of the present invention.
  • FIG. 9 is a view showing a conventional multilayer substrate, (a) is a cross-sectional view showing a main part thereof, and (b) is a plan view of a via conductor side force showing a connection structure between a via conductor and a line conductor.
  • FIG. 10 is an explanatory diagram showing a state in which a short circuit has occurred between a via conductor and a line conductor in the multilayer substrate shown in FIG. 9. Explanation of reference numerals
  • connection land connection part
  • connection structure 10 of the internal conductor of the present embodiment has a laminated structure in which a plurality of insulator layers (for example, ceramic layers) 11A are laminated, for example, as schematically shown in (a) and (b) of Fig. 1.
  • a plurality (3 in FIG. 1) of insulating substrates (ceramic multilayer substrates) 11 which are arranged in a predetermined pattern at predetermined intervals in the horizontal direction at predetermined intervals from each other and extend inward from the surface of the ceramic multilayer substrate 11 Book) having first, second, and third via conductors 12, 13, and 14, and first and third line conductors 15, 16 connected to the first and third via conductors 12, 14, respectively.
  • it is configured as an internal conductor that electrically connects an integrated circuit (not shown) mounted on the upper surface of the ceramic multilayer substrate 11 and a motherboard (not shown) on which the ceramic multilayer substrate 11 is mounted. .
  • the first and third via conductors 12 and 14 each extend in a direction away from the adjacent second via conductor 13.
  • the first and third via conductors 12 and 14 include the first and third continuous via conductors 17 and 18, respectively, and the first and third line conductors 15 and 15 are connected to the first and third continuous via conductors 17 and 18, respectively. , 16 are connected respectively.
  • the first and third via conductors 12, 14 are adjacent vias from the first and third via conductors 12, 14 for connection to respective line conductors 15, 16 via respective continuous via conductors 17, 18. There is no overhang to the conductor 13 and the pitch between adjacent via conductors 13 can be reduced to narrow the pitch.
  • the via conductors in the first and third rows are vertically symmetric. Therefore, the via conductors in the first and third rows are designated as fourth, fifth, and sixth via conductors 19, 20, 21 respectively, and are extended from the fourth, fifth, and sixth via conductors 19, 20, 21. 4th, 5th, and 6th continuous via conductors 22, 23, and 24, respectively, and the lines connected to these continuous via conductors 22, 23, and 24 via connection lands 25A, 26A, and 27A, respectively.
  • the conductors are the fourth, fifth, and sixth line conductors 25, 26, and 27, respectively.
  • the first and third via conductors 12 and 14 and the fourth, fifth and sixth via conductors 19, 20, and 21 are arranged symmetrically up, down, left and right around the second via conductor 13. .
  • the fourth, fifth, and sixth continuous via conductors 22, 23, and 24 extend in a direction away from the adjacent via conductor, and extend at the extension ends to the fourth, fifth, and sixth line conductors 25, 26, Connected to 27.
  • the fourth, fifth, and sixth via conductors 19, 20, and 21 have the same relationship as the first, second, and third via conductors 12, 13, and 14.
  • the first and third continuous via conductors 17 and 18 and the fourth, fifth and sixth continuous via conductors 22, 23 and 24 are connected to the second via conductor 13.
  • the first and third via conductors 12 and 14 and the fourth, fifth and sixth via conductors 19, 20 and 21 extend radially outward from the center.
  • the extending direction of the continuous via conductor is determined by the pattern of the via conductor and the line conductor connected thereto, but the continuous via conductor only needs to extend in a direction away from the adjacent via conductor.
  • the first and second continuous vias 17 and 18 are in the same ceramic layer 11A.
  • a continuous via conductor can be defined as a via conductor group in which a plurality of via conductors are continuously formed in the same insulator layer (for example, a ceramic layer) and integrated.
  • the first and second via conductors show how much the internal conductor connection structure 10 of the present embodiment can be narrowed in comparison with the conventional connection structure shown in FIG. This is explained using examples 12 and 13.
  • the overhang dimension M of the connection land 4 from the via conductor 2 necessary for securely connecting the via conductor 2 and the line conductor 3 is obtained.
  • a margin M that ensures that the minimum required gap is not broken even if a position shift occurs. The total distance (M + M + G) is next
  • the minimum required size G that does not cause a short circuit or delamination between the first via conductor 12 and the adjacent second via conductor 13;
  • the dimension G is substantially the same as the dimension G, and the margin M is the first via conductor 12 and the second via conductor 1
  • the first via conductor 12 that is to be connected to the first line conductor 15 and the second via conductor 13 that is connected to the first via conductor 15 are determined by the same process. Is only the via processing accuracy, and it goes through two processes, e.g., pattern elongation at the time of line printing including connection lands and via force and line printing as in the conventional connection structure shown in Fig. 2 (b).
  • the factor such as an increase in the processing error is eliminated, and the positional shift amount is reduced.
  • the first advantage of this embodiment is that the overhang dimension M from the connection land that is larger than the via diameter for connection reliability is not required, and the second advantage is that the position shift occurs.
  • the margin M required to prevent the occurrence of a short circuit or crack (delamination) between the adjacent first and second via conductors 12 and 13 can be reduced. Therefore, the first via conductor in the present embodiment
  • the distance between the second via conductor 13 and the second via conductor 13 can be reduced to, for example, about 100 m, which is a half of the conventional distance, and the pitch can be significantly reduced as compared with the conventional case.
  • the first continuous via conductor 17 is formed, for example, as shown in FIGS. 1A and 1B by penetrating the ceramic layer 11 A—the layer. Four columnar conductors having the same diameter are formed in a row so as to partially overlap in the horizontal direction.
  • the first continuous via conductor 17 is provided with a through hole having the same diameter as the first via conductor 12 on a ceramic green sheet (not shown) using a laser beam or the like when a ceramic multilayer substrate is manufactured. By filling a conductive paste in the elongated through hole and sintering it as a ceramic multilayer substrate, it can be formed in a substantially linear shape.
  • the longitudinal side surface of the first continuous via conductor 17 is formed as a concavo-convex surface formed by a continuous arc surface.
  • the first line conductor 15 has a connection land 15A serving as a connection portion with the first continuous via conductor 17, as shown in FIG. 1B.
  • the connection land 15A is formed in a circular shape having an outer diameter larger than the outer diameter of the extending end of the first continuous via 17. Therefore, even if there is a slight displacement between the first line conductor 15 and the first via conductor 12, the first and second via conductors 17 and 15 can be reliably connected via the first continuous via conductor 17. Further, even if the connection land 15A has an outer diameter larger than the outer diameter of the first via conductor 12, the connection land 15A is located farther away from the second via conductor 13 than the first via conductor 12. The extension of the first and second via conductors 12 and 13 that do not protrude from the second via conductor 13 from the side 12 does not hinder the narrowing of the pitch.
  • connection lands 15A are provided on the first line conductor 15, but the connection lands may be provided on the continuous via conductor 17 side. In this case, for example, it can be realized by making only the outer diameter of the cylindrical conductor farthest from the second via conductor 13 larger than the outer diameter of the first via conductor 12.
  • the first and third via conductors 12 and 14 connected to the first and third line conductors 15 and 16 in the internal conductor connection structure for connecting the first and third line conductors 15 and 16 Adjacent second via conductor 1
  • the first and third via conductors 12 and 14 include first and third continuous via conductors 17 and 18 extending in a direction away from the first and third continuous via conductors 17 and 18.
  • first and third via conductors 12 and 14 are connected to the first and third line conductors 15 and 16 via 18, the first and third vias do not protrude to the second via conductor 13 side.
  • the pitch between the conductors 12 and 14 and the second via conductor 13 can be narrowed, so that high-density wiring can be realized in accordance with the narrowing of the pitch of the external terminals of the integrated circuit.
  • connection land 15A connects the misalignment between the first continuous via conductor 17 and the first line conductor 15 when manufacturing the ceramic multilayer substrate 11 that cannot extend from the first via conductor 12 to the second via conductor 13. This can be absorbed by the land 15A, and the first via conductor 12 and the first line conductor 15 can be reliably connected.
  • the multilayer substrate (for example, ceramic multilayer substrate) 30 of the present embodiment is formed by laminating a plurality of insulator layers (for example, ceramic layers) 31A, for example, as shown in FIGS.
  • the via conductors 32A-32E and the line conductors 33A-33E have the same connection structure, the first via conductor 32A and the first line conductor 33A will be described, and the other via conductors and line conductors will be described. In addition, only the reference numerals are attached, and the respective explanations are omitted. In this embodiment, the integrated circuit
  • Forty external terminals are directly connected to the first to fifth via conductors 32A to 32E exposed on the upper surface of the multilayer body 31 without interposing a surface electrode (connection pad). For this reason, it is possible to sufficiently cope with external terminals having a reduced pitch. If there is room in the surface of the multilayer body 31, space electrodes corresponding to external terminals may be provided on the upper surface of the multilayer body 31, and via conductors may be connected to these surface electrodes. Providing the surface electrode facilitates alignment between the external terminal of the integrated circuit 40 and the via conductor.
  • the first via conductor 32A is a first continuous via extending in a direction away from the adjacent second via conductor 32B (to the left in the figure). Including the conductor 34A, the first via conductor 32A is connected to the first line conductor 33A via the first continuous via conductor 34A.
  • the first continuous via conductor 34A and the first line conductor 33A have the same configuration as that of the connection structure 10 shown in FIG. That is, in the first continuous via conductor 34A of the first via conductor 32A, the columnar conductors partially overlap and are linearly and integrally arranged, and penetrate the ceramic layer 31A.
  • the first continuous via conductor 34A is entirely displaced in a direction away from the second via conductor 32B.
  • the first continuous via conductor 34A does not protrude toward the second via conductor 32B even if there is a positional deviation between the first continuous via conductor 34A and the first via conductor 32A.
  • a connection land 35A having a diameter larger than the outer diameter of the columnar conductor is provided at a connection portion between the first line conductor 33A and the first continuous via conductor 34A. -It is formed physically.
  • the first via conductor 32A and the first line conductor 33A are connected to the same surface (upper surface) of the first continuous via conductor 34A.
  • FIG. 4 is an exploded view of the multilayer substrate 30 shown in FIG. 3 for each ceramic layer 31A.
  • first to fifth via conductors 32A to 32E are arranged in a plurality of rows (three rows in FIG. 4) on the first ceramic layer 31A forming the upper surface of the laminate 31. These via conductors 32A-32E are arranged in a matrix as a whole.
  • first to fifth via conductors 32A to 32E continuous via conductors 34A and 34E, and line conductors 33A and 33E are formed.
  • the third ceramic layer 31A has Only the second, third, and fourth via conductors 32B, 32C, and 32D are formed.
  • the second, third, and fourth via conductors 32B, 32C, 32D, continuous via conductors 34B, 34C, 34D, and line conductors 33B, 33C, 33D are formed on the fourth ceramic layer 31A. I have. Then, the continuous via conductor of any of the ceramic layers 31A is formed so as to extend in a direction away from the adjacent via conductor. In Fig. 4, the large outer diameter part of the connection between the continuous via conductor and the line conductor is the connection land of the line conductor.
  • the first and second via conductors 32A and 32B adjacent to each other are connected to the first and second line conductors via the first and second continuous via conductors 34A and 34B, respectively.
  • the first and second continuous via conductors 34A and 34B are provided on the different upper and lower ceramic layers 31A and 31A, and the interference between the line conductors is provided. Can be prevented, and the via conductor can be increased in density.
  • a low-temperature sintered ceramic material is preferably used as a material for forming the ceramic layer 31 A.
  • the low-temperature sintering ceramic material is a material that can be sintered at a firing temperature of, for example, 1000 ° C. or less, and is a ceramic material that can be co-sintered with a low melting point metal such as Ag or Cu.
  • Examples of low-temperature sintering ceramic materials include glass composite materials obtained by mixing borosilicate glass with ceramic powders such as alumina and forsterite, and crystallized glass using ZnO-MgO-A1O SiO-based crystallized glass. Material, BaO— Al O SiO
  • the via conductor, continuous via conductor, and line conductor have low specific resistance! ⁇
  • a conductive material can be used.
  • the conductive material for example, it is preferable to use a conductive material containing Ag or Cu as a main component that can be co-sintered with a low-temperature sintered ceramic material.
  • the conductor containing Ag or Cu as a main component is advantageous when the ceramic multilayer substrate 30 having a small electric resistance is used as a high-frequency component.
  • a slurry is prepared by dispersing a low-temperature sintered ceramic material in a vinyl alcohol-based binder, and then this slurry is applied on a carrier film by a doctor blade method or the like to form a ceramic green for low-temperature sintering. Make a sheet. Then ceramic green The sheet is cut into a predetermined size.
  • the output-controlled laser light (eg, CO laser light) is applied from the carrier film side.
  • Irradiation is performed to penetrate the carrier film and the ceramic green sheet to form through holes for via conductors in both of them.
  • the laser light is moved by a predetermined dimension so that, for example, four through holes are continuously connected. At this time, the laser light is moved so that each through hole partially overlaps.
  • a weak adhesive film for example, a PET film coated with an acrylic adhesive of about 10 ⁇ m
  • the conductive paste is filled in the through holes on the carrier film side, and excess conductive paste is removed from the carrier film.
  • filling the conductive paste into the through-hole place the ceramic green sheet on the support base equipped with the suction mechanism and make sure that the through-hole is filled with the conductive paste by applying a negative pressure to the through-hole. Can be.
  • a weak adhesive film is used, after the conductive paste is dried, the weak adhesive film is peeled from the ceramic green sheet.
  • a conductive paste is screen-printed on a ceramic green sheet on a carrier film and applied in a predetermined pattern to form a wiring pattern for a line conductor having connection lands.
  • the conductive paste for via conductors, continuous via conductors, and line conductors is filled in the above-described procedure and the required number of applied ceramic green sheets are produced, these ceramic dry sheets are laminated, and a predetermined pressure is applied. Crimping is performed to produce a raw laminate. At this time, even if there is a positional deviation between the filled portion of the conductive paste for the via conductor and the wiring pattern for the line conductor due to a processing error or a lamination deviation, the positional deviation can be absorbed by the connection land. The filled portion of the conductive paste for the via conductor including the continuous via conductor can be reliably connected to the wiring pattern for the line conductor.
  • a dividing line for dividing into individual ceramic multilayer substrates is formed on the surface of the raw laminate. Formed. Then, the green laminate is fired at a predetermined temperature of 1000 ° C. or less to obtain a sintered body. After performing a plating process on the sintered body, the sintered body can be divided to obtain a plurality of ceramic multilayer substrates of the present embodiment.
  • the first via conductor 32A includes a first via conductor 32A, a first via conductor 32A connected to the first via conductor 32A, and a first line conductor 33A connected to the first via conductor 32A. Since it includes a first continuous via conductor 34A extending in a direction away from the via conductor 32B, and the first via conductor 32A is connected to the first line conductor 33A via the first continuous via conductor 34A.
  • connection structure between the first via conductor 32A and the first line conductor 33A has the same configuration as the connection structure 10 of the internal conductor described above, the first and second connection are made in accordance with the external terminals of the integrated circuit 40.
  • the pitch between the via conductors 32A and 32B can be reduced.
  • the above-described relationship holds between other adjacent via conductors, for example, the second via conductor 32B and the third via conductor 32C, and a narrow pitch between via conductors in all directions can be realized. Therefore, the multilayer ceramic substrate 30 of this embodiment can realize high-density wiring conforming to the integrated circuit 40.
  • the first and second continuous via conductors 34A and 34B of the adjacent first and second via conductors 32A and 32B are provided on different ceramic layers 31A and 31A.
  • the second and third via conductors 32B and 32C can be formed in a direction in which the second and third via conductors 32B and 32C are adjacent to each other without interference between the second continuous via conductors 34A and 34B.
  • the ceramic multilayer substrate of the present embodiment is configured according to the ceramic multilayer substrate 30 of the second embodiment except that the form of the continuous via conductor and the line conductor is different from the ceramic multilayer substrate 30 of the second embodiment. I have. Therefore, the same or corresponding portions as those of the ceramic substrate 30 of the second embodiment are denoted by the same reference numerals, and only the features of the present embodiment will be described.
  • connection land 35A of the first line conductor 33A of the second embodiment instead of the connection land 35A of the first line conductor 33A of the second embodiment, the first line conductor 33A of the first continuous via conductor 34A as shown in (a) and (c) of FIG.
  • a connection land 36A is formed at the connection part (extended end) with the connection land.
  • the connection land 36A is formed by a cylindrical conductor having a diameter larger than the outer diameter of the first via conductor 32A and the width of the first line conductor 33A. It is.
  • the other cylindrical conductor of the first continuous via conductor 34A has the same outer diameter as the first via conductor 32A. In this embodiment, the same operation and effect as in Embodiment 2 can be expected.
  • the first line conductor 33A is connected to the surface of the first continuous via conductor 34A opposite to the first via conductor 32A.
  • the ceramic multilayer substrate of the present embodiment is configured in accordance with the ceramic multilayer substrate 30 of the second embodiment except that the form of the continuous via conductor is different from that of the ceramic multilayer substrate 30 of the second embodiment. Therefore, the same or corresponding portions as those of the ceramic substrate 30 of the first embodiment are denoted by the same reference numerals, and only the features of the present embodiment will be described.
  • the first continuous via conductor 34A does not penetrate through the ceramic layer 31A, but is formed by filling a recess formed in the ceramic layer 31A. Then, the upper surface of the first continuous via conductor 34A is connected to the first line conductor 33A.
  • the first line conductor 33A has a connection land as in the second embodiment.
  • the concave portion can be formed in the ceramic green sheet by controlling the laser light output so that the laser light does not penetrate through the ceramic green sheet and irradiating the laser light to the ceramic green sheet as compared with the case of the second embodiment. Then, the recess is filled with a conductive paste and fired, whereby the first continuous via conductor 34A shown in FIG. 6 can be obtained.
  • the recess is filled with the conductive paste, leakage of the conductive paste can be prevented, and a highly reliable via conductor can be obtained.
  • the first continuous via conductor 34A does not penetrate through the ceramic layer 31A, even if the line conductor 33X is arranged at a position overlapping the first continuous via conductor 34A as shown in FIG. Since the conductors 33X do not come into contact with each other, it is possible to reduce the thickness of the laminated layer 31 without having to insert a ceramic green sheet without printing at the manufacturing stage as in Examples 13 to 13. 30 can be reduced in height. Further, even when a ceramic green sheet is sandwiched, the sheet thickness can be reduced, which can contribute to a reduction in height. In addition, the same functions and effects as those of the second and third embodiments can be expected.
  • the ceramic multilayer substrate 30 according to Examples 2 to 4 can be mounted on a mother board 50 as shown in FIG. 7, for example.
  • the via conductor 3 exposed on the lower surface of the laminate 31 2 is connected to the terminal electrode 51 of the motherboard 50 via solder.
  • the exposed via conductors 32 can be directly connected to the terminal electrodes 51 of the motherboard 50 without passing through the surface electrodes (bonding pads), and it is possible to cope with a narrow pitch of the terminal electrodes 51. it can. Accordingly, the ceramic multilayer substrate 30 having the upper surface on which active components such as integrated circuits and passive components such as chip-type ceramic electronic components are mounted can be mounted on the mother board 50 at high density.
  • the ceramic multilayer substrate according to the second embodiment is different from the ceramic multilayer substrate according to the second embodiment in that an insulating layer (for example, a ceramic layer) including a continuous via conductor is formed thinner than other insulating layers. It is configured according to the substrate 30. Therefore, the same or corresponding portions as those of the ceramic substrate 30 of the second embodiment are denoted by the same reference numerals, and only the features of the present embodiment will be described.
  • an insulating layer for example, a ceramic layer
  • a continuous via conductor is formed thinner than other insulating layers. It is configured according to the substrate 30. Therefore, the same or corresponding portions as those of the ceramic substrate 30 of the second embodiment are denoted by the same reference numerals, and only the features of the present embodiment will be described.
  • the ceramic layer 31, A on which the first continuous via conductor 34A is formed is formed thinner than the other ceramic layers 31A.
  • This first continuous via conductor 34A is formed penetrating through the ceramic layer 31′A in the same manner as in Embodiments 13 to 13.
  • the ceramic layer 31A is thinner than the other ceramic layers 31A, as shown in FIG. Intervene between them.
  • the first continuous via conductor 34A penetrates through the ceramic layer 31A, so that the line conductor 33X is arranged at a position overlapping the first continuous via conductor 34A.
  • the ceramic multilayer substrate 30 becomes thicker by the amount of the ceramic layer without printing.
  • the first continuous via conductor 34A is a non-penetrating type that does not penetrate the ceramic layer 31A, the laser light output is controlled when the recess for the first continuous via conductor 34A is provided. There is a need.
  • the disadvantages of the first to fourth embodiments can be solved.
  • the case where the continuous via conductor is connected between the via conductor and the line conductor has been described. It can also be used when connecting each other.
  • the via conductors are arranged in a matrix and the via conductors to be connected are sandwiched between the other via conductors from both sides, if the via conductors are connected to each other using a continuous via conductor, the via conductors can be reliably connected.
  • the through-hole for the continuous via conductor is provided at the stage of forming the through-hole for the via conductor, the through-hole can be accurately formed without a positional shift due to printing of the line conductor or the like.
  • misalignment between the via conductors and the line conductors is likely to occur during the lamination of the ceramic green sheets when the line conductors are printed. If there is a misalignment between the line conductor and the via conductor, the via conductors sandwiching these via conductors and the connection lands may approach or come into contact with each other. Further, even if the connection can be made, a short circuit may occur between the connection land and the adjacent via conductor.
  • each cylindrical conductor of the continuous via conductor is formed in an inverted truncated cone shape, in other words, for each cylindrical conductor provided on the ceramic green sheet.
  • the present invention can be suitably used as a multilayer substrate for mounting various chip-type electronic components.

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Abstract

　特許文献２、３に記載の従来の技術の場合には、ライン導体またはビア導体が接続ランドを有するため、セラミック基板を製造する際に接続ランドによってビア導体とライン導体との間の位置ズレやそれぞれの加工誤差等による接続不良を防止することができるが、例えば図８の（ａ）に示すように接続ランド３がビア導体２から隣接するビア導体２側に張り出しているため、その張り出した分だけビア導体２、２間の狭ピッチ化を妨げる。 　本発明の内部導体の接続構造１０は、セラミック多層基板１１内で互いに隣接して配置された第１、第２ビア導体１２、１３と、セラミック多層基板１１内に形成された第１ライン導体１５とを接続する接続構造において、第１ビア導体１２は、第２ビア導体１３から遠ざかる方向に延設された第１連続ビア導体１７を含み、且つ、第１ビア導体１２は、第１連続ビア導体１７を介して第１ライン導体１５に接続されてなる。

Description

明 細 書
内部導体の接続構造及び多層基板
技術分野
[0001] 本発明は、内部導体の接続構造及び多層基板に関し、更に詳しくは、高密度配線 可能な内部導体の接続構造及び多層基板に関するものである。
背景技術
[0002] 近年、集積回路の微細加工技術の飛躍的な発展により、集積回路の外部端子の 数が増カロして外部端子の狭ピッチ化が顕著になってきて 、る。しかも最近では集積 回路のセラミック基板への搭載は主にフリップチップ接続方式よつて行われる。セラミ ック基板の表面にはフリップチップ接続用のパッドを配置する力 集積回路の外部端 子の狭ピッチ化に対応させて接続用パッドも狭ピッチ化する必要があるため、現在ま でに幾つかの方法が提案されて 、る。
[0003] 例えば、特許文献 1には接合用パッドをなくしたセラミック配線基板が提案されて ヽ る。接合用パッドは印刷法等によって形成するが、接合用パッドの数が多くなると印 刷による形成が難しくなり、また、形成できたとしてもビア導体との接合強度が弱く信 頼性を確保できなくなる。そこで、特許文献 1に記載の技術では、焼成収縮率がセラ ミックグリーンシートより小さい導体ペーストを用いてセラミック多層基板を製造するこ とによって、スルーホール内の導体層（ビア導体)をセラミック多層基板力も接合用パ ッドとして突出させている。これによつて接合用パッドの印刷をなくし、接合用パッドと ビア導体との接合強度を高めると共に接合用パッドの狭ピッチ化を実現して 、る。し 力しながら、特許文献 1にはセラミック多層基板の内部におけるビア導体とライン導体 との接続構造にっ 、ては何等配慮されて 、な 、。
[0004] 一方、特許文献 2にはライン導体に接続ランドを設けてビア導体とライン導体との接 続構造を改善した積層型セラミック電子部品につ 、て提案されて 、る。ビア導体とラ イン導体を接続する場合には、それぞれが形成されたセラミックグリーンシートを位置 合わせしてセラミックグリーンシートの積層体を作製し、焼結する。セラミックグリーン シートにビア導体及びライン導体を形成する際にこれらの加工誤差は避けられず、ま た、積層体を作製する際に、ビア導体とライン導体の位置ズレも避けがたいため、積 層体内でのビア導体とライン導体との接続不良が生じ易い。そこで、この技術では、 ライン導体にビア導体の外径より大きい径の接続ランドを設けることによって、上述の 加工誤差や位置ズレによる接続不良を防止している。
[0005] また、特許文献 3には配線密度を高めることができる多層セラミック基板の製造方法 が提案されている。この場合には、図 9の（a)、（b)に示すように多層セラミック基板 1 内に配置されたビア導体 2の下端に接続ランド 3が形成され、ビア導体 2が隣接する 場合にはそれぞれの接続ランド 3がそれぞれ異なるセラミック層に形成されている。そ して、ビア導体 2は接続ランド 3を介してライン導体 4に接続されている。この技術は、 接続ランド 3を設ける点では特許文献 2の技術と共通している。
[0006] 特許文献 1：特許第 2680443号公報
特許文献 2：特開 2001—284811号公報
特許文献 3：特開平 11 074645号公報
発明の開示
発明が解決しょうとする課題
[0007] し力しながら、特許文献 2、 3に記載の従来の技術の場合には、ライン導体またはビ ァ導体が接続ランドを有するため、セラミック基板を製造する際に接続ランドによって ビア導体とライン導体との間の位置ズレゃそれぞれの加工誤差等による接続不良を 防止することができるが、例えば図 9の（a)に示すように接続ランド 3がビア導体 2から 隣接するビア導体 2側に張り出しているため、その張り出した分だけビア導体 2、 2間 の狭ピッチ化を妨げるという課題があった。即ち、ビア導体 2、 2間の狭ピッチ化を進 めると、図 10に示すように接続ランド 3と隣接するビア導体 2との間でショートしたり、 焼成時にセラミック層と接続ランド 3との間の熱膨張差によって層間剥離が生じ易くな るため、ビア導体 2、 2間にはショートや層間剥離を防止するための隙間が最小限必 要となり、し力もこの隙間以外に接続ランド 3の張り出し寸法が加わり、接続ランド 3が ビア導体 2、 2間の狭ピッチ化を妨げている。
[0008] 本発明は、上記課題を解決するためになされたもので、集積回路の外部端子の狭 ピッチ化等に対応させて内部配線を高密度化することができる内部導体の接続構造 及び多層基板を提供することを目的として!/ヽる。
課題を解決するための手段
[0009] 本発明の請求項 1に記載の内部導体の接続構造は、絶縁体基板内で互いに所定 間隔を隔てて隣接する、少なくとも 2箇所のビア導体と、上記絶縁体基板内に形成さ れたライン導体とを接続する内部導体の接続構造において、上記一方のビア導体は 、上記他方のビア導体から遠ざかる方向に延設された連続ビア導体を含み、且つ、 上記一方のビア導体は、上記連続ビア導体を介して上記ライン導体に接続されてな ることを特徴とするちのである。
[0010] また、本発明の請求項 2に記載の内部導体の接続構造は、請求項 1に記載の発明 において、上記ライン導体の上記連続ビア導体との接続部、または上記連続ビア導 体の上記ライン導体との接続部は、相手側の接続部よりも大きな面積を有する接続ラ ンドとして形成されてなることを特徴とするものである。
[0011] また、本発明の請求項 3に記載の多層基板は、複数の絶縁体層を積層してなる積 層体と、この積層体の一方の主面において互いに所定間隔を隔てて隣接する位置 力も上記積層体内にそれぞれ延びる、少なくとも第 1、第 2ビア導体と、第 1ビア導体 に接続された第 1ライン導体と、を有する多層基板において、上記第 1ビア導体は、 上記第 2ビア導体から遠ざかる方向に延設された第 1連続ビア導体を含み、且つ、上 記第 1ビア導体は、上記第 1連続ビア導体を介して上記第 1ライン導体に接続されて なることを特徴とするものである。
[0012] また、本発明の請求項 4に記載の多層基板は、請求項 3に記載の発明において、 上記第 1、第 2ビア導体とは所定間隔を隔てて上記積層体の一方の主面力 上記積 層体内に延びる第 3ビア導体を有し、上記第 2ビア導体は、上記第 1、第 3ビア導体 それぞれから遠ざかる方向に延設された第 2連続ビア導体を含み、且つ、上記第 2ビ ァ導体は、上記第 2連続ビア導体を介して第 2導体ラインに接続されてなることを特 徴とするちのである。
[0013] また、本発明の請求項 5に記載の多層基板は、請求項 4に記載の発明において、 上記第 1、第 2連続ビア導体は、互いに異なる絶縁体層に形成されてなることを特徴 とするちのである。 [0014] また、本発明の請求項 6に記載の多層基板は、請求項 4または請求項 5に記載の 発明において、上記第 1、第 2連続ビア導体は、他の絶縁体層よりも薄い絶縁体層に 形成されてなることを特徴とするものである。
[0015] また、本発明の請求項 7に記載の多層基板は、請求項 4一請求項 6のいずれか 1項 に記載の発明において、上記第 1、第 2連続ビア導体は、それぞれの絶縁体層を貫 通することを特徴とするものである。
[0016] また、本発明の請求項 8に記載の多層基板は、請求項 4一請求項 6のいずれか 1項 に記載の発明において、上記第 1、第 2連続ビア導体は、それぞれの絶縁体層を貫 通しな 、ことを特徴とするものである。
[0017] また、本発明の請求項 9に記載の多層基板は、請求項 3—請求項 8のいずれか 1項 に記載の発明において、上記第 1ライン導体の上記第 1連続ビア導体との接続部、ま たは上記第 1連続ビア導体の上記第 1ライン導体との接続部は、相手側の接続部より も大きな接続ランドとして形成されてなることを特徴とするものである。
[0018] また、本発明の請求項 10に記載の多層基板は、請求項 4一請求項 9のいずれか 1 項に記載の発明にお 、て、上記第 2連続ビア導体の上記第 2ライン導体との接続部 、または上記第 2ライン導体の上記第 2連続ビア導体との接続部は、相手側の接続部 よりも大きな接続ランドとして形成されてなることを特徴とするものである。
[0019] また、本発明の請求項 11に記載の多層基板は、請求項 3—請求項 10のいずれか 1項に記載の発明において、上記一方の主面に、上記各ビア導体にそれぞれ接続さ れた表面電極を設けたことを特徴とするものである。
[0020] また、本発明の請求項 12に記載の多層基板は、請求項 3—請求項 10のいずれか 1項に記載の発明において、上記一方の主面に電子部品が搭載されており、この電 子部品の外部端子電極が上記主面に露出した上記第 1ビア導体及び第 2ビア導体 に表面電極を介することなく接続されていることを特徴とするものである。
[0021] また、本発明の請求項 13に記載の多層基板は、請求項 3—請求項 12のいずれか 1項に記載の発明において、上記一方の主面側はマザ一ボードに接続可能に構成 されてなることを特徴とするものである。
[0022] また、本発明の請求項 14に記載の多層基板は、請求項 3—請求項 13のいずれか 1項に記載の発明において、上記絶縁体層は、低温焼結セラミック材料力もなること を特徴とするものである。
[0023] また、本発明の請求項 15に記載の多層基板は、請求項 3—請求項 14のいずれか 1項に記載の発明において、上記各ビア導体及び各ライン導体は、それぞれ銀また は銅を主成分とする導電性材料カゝらなることを特徴とするものである。
発明の効果
[0024] 本発明の請求項 1一請求項 15に記載の発明によれば、集積回路の外部端子の狭 ピッチ化等に対応させて内部配線を高密度化することができる内部導体の接続構造 及び多層基板を提供することができる。
図面の簡単な説明
[0025] [図 1]本発明の内部導体の接続構造の一実施例を示す模式図で、（a)は (b)の A— A 線に沿う断面図、（b)は (a)の平面図である。
[図 2] (a)、 (b)はそれぞれ図 1に示す内部導体の接続構造の狭ピッチ化を従来の接 続構造と比較して説明するための説明図である。
[図 3]本発明の多層基板の一実施例を示す図で、（a)はその要部を示す断面図、 (b
)はビア導体とライン導体の接続構造を示すビア導体側からの平面図、（c)はビア導 体とライン導体の接続構造を示すライン導体側からの平面図である。
[図 4]図 2に示す多層基板をセラミック層毎に分解して示す分解斜視図である。
[図 5]本発明の多層基板の他の実施例を示す図で、（a)はその要部を示す断面図、 ( b)はビア導体とライン導体の接続構造を示すビア導体側からの平面図、 (c)はビア 導体とライン導体の接続構造を示すライン導体側からの平面図である。
[図 6]本発明の多層基板の更に他の実施例の要部を示す断面図である。
[図 7]本発明の多層基板の更に他の実施例の要部を示す断面図である。
[図 8]本発明の多層基板の更に他の実施例の要部を示す断面図である。
[図 9]従来の多層基板を示す図で、（a)はその要部を示す断面図、（b)はビア導体と ライン導体の接続構造を示すビア導体側力もの平面図である。
[図 10]図 9に示す多層基板におけるビア導体とライン導体間でショートした状態を示 す説明図である。 符号の説明
[0026] 10 内部導体の接続構造
11 セラミック多層基板 (絶縁体基板）
12 第 1ビア導体
13 第 2ビア導体
15 第 1ライン導体
17 第 1連続ビア導体
15A 接続ランド (接続部）
30 セラミック多層基板 (多層基板）
31 積層体
31A セラミック層（絶縁体層）
31 ' A 薄いセラミック層（薄い絶縁体層）
32A 第 1ビア導体
32B 第 2ビア導体
32C 第 3ビア導体
33A 第 1ライン導体
34A 第 1連続ビア導体
35A 接続ランド
36A 接続ランド
40 集積回路
50 マザ一ボード
発明を実施するための最良の形態
[0027] 以下、図 1一図 8に示す実施例に基づいて本発明を説明する。
実施例 1
[0028] 本実施例の内部導体の接続構造 10は、例えば図 1の（a)、 (b)に模式的に示すよ うに、複数の絶縁体層（例えばセラミック層） 11Aが積層された積層体力ゝらなる絶縁体 基板 (セラミック多層基板） 11内に水平方向で互いに所定間隔を隔てて所定のバタ ーンで配置され且つセラミック多層基板 11の表面から内部に延びる複数（図 1では 3 本)の第 1、第 2、第 3ビア導体 12、 13、 14と、第 1、第 3ビア導体 12、 14にそれぞれ 接続された第 1、第 3ライン導体 15、 16とを有し、例えばセラミック多層基板 11の上 面に搭載された集積回路（図示せず)とセラミック多層基板 11が実装されたマザーボ ード（図示せず)とを電気的に接続する内部導体として構成されている。
[0029] また、図 1の（a)、 (b)に示すように、例えば第 1、第 3ビア導体 12、 14は、それぞれ 隣接する第 2ビア導体 13から遠ざかる方向に延設された第 1、第 3連続ビア導体 17、 18を含み、且つ、第 1、第 3ビア導体 12、 14は、それぞれ第 1、第 3連続ビア導体 17 、 18を介して第 1、第 3ライン導体 15、 16にそれぞれ接続されている。第 1、第 3ビア 導体 12、 14は、それぞれの連続ビア導体 17、 18を介してそれぞれのライン導体 15 、 16に接続するための、第 1、第 3ビア導体 12、 14から隣接するビア導体 13への張 り出しがなく、隣接するビア導体 13との距離を詰めて狭ピッチ化することができる。
[0030] また、図 1の（b)に示すように、一行目と三行目のビア導体は上下対称になっている 。そこで、一行目と三行目のビア導体をそれぞれ第 4、第 5、第 6ビア導体 19、 20、 2 1とし、第 4、第 5、第 6ビア導体 19、 20、 21から延設された連続ビア導体をそれぞれ 第 4、第 5、第 6連続ビア導体 22、 23、 24とし、これらの連続ビア導体 22、 23、 24に それぞれ接続ランド 25A、 26A、 27Aを介して接続されたライン導体をそれぞれ第 4 、第 5、第 6ライン導体 25、 26、 27とする。従って、同図では第 1、第 3ビア導体 12、 1 4及び第 4、第 5、第 6ビア導体 19、 20、 21は第 2ビア導体 13を中心に上下左右対 称に配置されている。そして、第 4、第 5、第 6連続ビア導体 22、 23、 24は、隣接する ビア導体から遠ざかる方向に延設され、延設端で第 4、第 5、第 6ライン導体 25、 26、 27に接続されている。第 4、第 5、第 6ビア導体 19、 20、 21にも第 1、第 2、第 3ビア導 体 12、 13、 14と同様の関係が成り立つ。
[0031] 図 1の (b)に示すように、第 1、第 3連続ビア導体 17、 18及び第 4、第 5、第 6連続ビ ァ導体 22、 23、 24は、第 2ビア導体 13を中心にして第 1、第 3ビア導体 12、 14及び 第 4、第 5、第 6ビア導体 19、 20、 21から外側へ放射状に延設されている。連続ビア 導体は、ビア導体とこれに接続されるライン導体のパターンによって延びる方向が決 まるが、連続ビア導体は隣接するビア導体から遠ざかる方向に延設されたものであれ ば良い。また、図 1の（a)では第 1、第 2連続ビア 17、 18は同一のセラミック層 11A内 に形成されているが、第 1、第 2連続ビア 17、 18及び第 4、第 5、第 6連続ビア導体 22 、 23、 24は、ライン導体の配線状態によってそれぞれ異なるセラミック層 11Aに形成 することによってライン導体間の干渉を防止することができる。従って、連続ビア導体 は、複数のビア導体が連続して同一の絶縁体層（例えばセラミック層）において連続 的に形成されて一体化したビア導体群と定義することができる。
[0032] 次に、図 2を参照しながら本実施例の内部導体の接続構造 10が図 9に示す従来の 接続構造と比較してどの程度狭ピッチ化できるかについて第 1、第 2ビア導体 12、 13 を例に挙げて説明する。従来の接続構造の場合には、図 2の (b)に示すようにビア導 体 2とライン導体 3とを確実に接続するために必要な接続ランド 4のビア導体 2からの 張り出し寸法 Mと、接続ランド 4と隣接するビア導体 2間においてショートや層間剥離 が発生しない最低限必要な寸法 Gの他に、たとえ位置ズレが起きても最低限必要な ギャップを割らないようにもたせるマージン Mとを合計した距離 (M +M +G )が隣
2 1 2 1 り合うビア導体 2、 2間に必要である。この距離（M +M +G )としては通常 200 m
1 2 1
程度が必要である。従って、従来の接続構造の場合にはビア導体 2、 2間の距離を 2 00 μ m以内に詰めて狭ピッチ化することは困難であった。
[0033] これに対して、本実施例の接続構造 10の場合には、第 1ビア導体 12と隣接する第 2ビア導体 13間においてショートや層間剥離が発生しない最低限必要な寸法 Gと、
2 第 1、第 2ビア導体 12、 13同士が位置ズレを起こした場合にギャップ Gを割らないた
2
めのマージン Mとを合計した距離 (M +G )が隣り合う第 1、第 2ビア導体 12、 13間
3 3 2
に必要である。本実施例の接続構造 10における寸法 Gと従来の接続構造における
2
寸法 Gとは実質的に同一寸法で、マージン Mは、第 1ビア導体 12と第 2ビア導体 1
1 3
3との関係で決まり、第 1ライン導体 15に接続しょうとする第 1ビア導体 12とそれに連 続して配置する第 2ビア導体 13とが同一プロセスでカ卩ェされるために、誤差要因は ビア加工精度のみとなり、図 2の (b)に示す従来の接続構造のように接続ランドを含 むライン印刷時のパターンの伸びやビア力卩ェとライン印刷の二つのプロセスを経るた めの加工誤差の増加といった要因がなくなって位置ズレ量が小さくなる。そのため、 本実施例の第 1の利点として接続信頼性のためのビア径よりも大きい接続ランドから の張り出し寸法 Mが必要でなくなり、第 2の利点として位置ズレを起こした場合にお いて隣接する第 1、第 2ビア導体 12、 13とのショートやクラック (層間剥離)の発生を 防ぐために取るマージン Mも小さくて済む。従って、本実施例における第 1ビア導体
2
12と第 2ビア導体 13間の距離は、例えば従来の半分の距離 100 m程度まで詰め ることができ、従来と比較して格段に狭ピッチ化することができる。
[0034] さて、第 1連続ビア導体 17は、例えば図 1の（a)、 (b)に示すように、セラミック層 11 A—層分を貫通して形成され、しかも第 1ビア導体 12と同一径を有する円柱状導体 が水平方向に部分的に重複して 4個連設して形成されている。第 1連続ビア導体 17 は、セラミック多層基板を製造する際にセラミックグリーンシート（図示せず）にレーザ 光等を用いて第 1ビア導体 12と同一径の貫通孔を部分的に重複させて設けた細長 形状の貫通孔に導電性ペーストを充填し、セラミック多層基板として焼結することによ つて略直線状に形成することができる。この第 1連続ビア導体 17の長手方向の側面 は円弧面が連なって形成された凹凸面として形成されている。また、第 1ライン導体 1 5は、図 1の（b)に示すように、第 1連続ビア導体 17との接続部となる接続ランド 15A を有している。この接続ランド 15Aは第 1連続ビア 17の延設端部の外径よりも大きな 外径を有する円形状に形成されている。従って、第 1ライン導体 15と第 1ビア導体 12 との間に多少の位置ズレがあっても、第 1連続ビア導体 17を介してこれら両者 12、 1 5を確実に接続できる。また、接続ランド 15Aは、第 1ビア導体 12の外径より大きな外 径であっても、第 1ビア導体 12よりも第 2ビア導体 13から遠ざ力つた位置にあるため、 第 1ビア導体 12から第 2ビア導体 13側に張り出すことはなぐ第 1、第 2ビア導体 12、 13の狭ピッチ化を妨げることはない。
[0035] 本実施例の内部導体の接続構造 10は、第 1ライン導体 15に接続ランド 15Aを設け たものであるが、接続ランドは連続ビア導体 17側に設けても良い。この場合には、例 えば第 2ビア導体 13から最も遠い円柱状導体の外径のみを第 1ビア導体 12の外径 よりも大きくすること〖こよって実現することができる。
[0036] 以上説明したように本実施例によれば、セラミック多層基板 11内で互いに隣接する 複数の第 1、第 2、第 3ビア導体 12、 13、 14と、セラミック多層基板 11内に形成された 第 1、第 3ライン導体 15、 16とを接続する内部導体の接続構造において、第 1、第 3ラ イン導体 15、 16に接続される第 1、第 3ビア導体 12、 14は、隣接する第 2ビア導体 1 3から遠ざ力る方向に延設された第 1、第 3連続ビア導体 17、 18を含み、且つ、第 1、 第 3ビア導体 12、 14は、第 1、第 3連続ビア導体 17、 18を介して第 1、第 3ライン導体 15、 16に接続されているため、第 1、第 3ビア導体 12、 14には第 2ビア導体 13側へ の張り出しがなぐ第 1、第 3ビア導体 12、 14と第 2ビア導体 13との間のピッチを狭く することができ、延いては集積回路の外部端子の狭ピッチ化に対応させて高密度配 線を実現することができる。
[0037] また、第 1ビア導体 12と第 1ライン導体 15は第 1連続ビア導体 17の延設端部を介し て接続されるため、第 1ライン導体 15に接続ランド 15Aを形成しても、接続ランド 15A は第 1ビア導体 12から第 2ビア導体 13側に張り出すことがなぐセラミック多層基板 1 1を製造する際に第 1連続ビア導体 17と第 1ライン導体 15の位置ズレを接続ランド 15 Aで吸収することができ、第 1ビア導体 12と第 1ライン導体 15とを確実に接続すること ができる。
実施例 2
[0038] 次に、図 3—図 7を参照しながら本発明の多層基板の実施例について説明する。本 実施例の多層基板は上述した内部導体の接続構造を備えているため、互いに隣り 合うビア導体を中心に説明する。
[0039] 本実施例の多層基板 (例えばセラミック多層基板） 30は、例えば図 3の（a)— (c)に 示すように、複数の絶縁体層（例えばセラミック層） 31Aを積層してなる積層体 31と、 この積層体 31の一方の主面（上面）にお 、て互いに所定間隔（例えば、 100 m)を 隔てた位置力 積層体 31内にそれぞれ延びる、第 1、第 2、第 3、第 4、第 5ビア導体 32A、 32B、 32C、 32D、 32Eと、第 1、第 2、第 4、第 5ビア導体 32A、 32B、 32D、 3 2Eにそれぞれ接続された第 1、第 2、第 4、第 5ライン導体 33A、 33B、 33D、 33Eと 、を有し、積層体 31の上面に集積回路 40が搭載されている。そして、例えば、第 1ビ ァ導体 32Aと第 2ビア導体 32Bは、図 3の（a)に示すように互いに隣接している。集 積回路 40の複数の外部端子（図示せず）は、第 1一第 5ビア導体 32A— 32Eに対し て半田ボール 41を介して電気的に接続されて!、る。これらのビア導体 32A— 32E及 びライン導体 33A— 33Eは、それぞれ同一の接続構造を有するため、第 1ビア導体 32A及び第 1ライン導体 33Aについて説明し、他のビア導体及びライン導体につい ては符号のみを附してそれぞれの説明を省略する。本実施例においては、集積回路
40の外部端子が、積層体 31の上面に露出する第 1一第 5ビア導体 32A— 32Eに、 表面電極 (接続用パッド)を介することなく直接接続されている。このため、狭ピッチ化 した外部端子に十分に対応することができる。尚、積層体 31の表面にスペース的に 余裕があれば、積層体 31の上面に外部端子に対応する表面電極を設け、これらの 表面電極にビア導体を接続しても良い。表面電極を設けることによって集積回路 40 の外部端子とビア導体との位置合わせが容易になる。
[0040] 第 1ビア導体 32Aは、図 3の（a)に示すように、隣接する第 2ビア導体 32Bから遠ざ 力る方向（同図では左方向）に延設された第 1連続ビア導体 34Aを含み、且つ、第 1 ビア導体 32Aは、第 1連続ビア導体 34Aを介して第 1ライン導体 33Aに接続されて いる。第 1連続ビア導体 34A及び第 1ライン導体 33Aは図 1に示す接続構造 10のも のと同様に構成されている。つまり、第 1ビア導体 32Aの第 1連続ビア導体 34Aは、 円柱状導体が部分的に重複して直線状に一体的に配列され、しかもセラミック層 31 Aを貫通している。第 1連続ビア導体 34Aは、実施例 1の接続構造 10と異なり、全体 が第 2ビア導体 32Bから遠ざ力る方向に偏倚して配置されている。第 1連続ビア導体 34Aを偏倚させることによって第 1連続ビア導体 34Aと第 1ビア導体 32A間の位置ズ レがあっても第 1連続ビア導体 34Aが第 2ビア導体 32B側に張り出さないようにして ある。また、図 3の (b)、 （c)に示すように第 1ライン導体 33Aの第 1連続ビア導体 34A との接続部には円柱状導体の外径より大きな径をもった接続ランド 35Aがー体的に 形成されている。尚、本実施例では、第 1ビア導体 32Aと第 1ライン導体 33Aとは第 1 連続ビア導体 34Aの同一側の面（上面)側にそれぞれ接続されて!、る。
[0041] 図 3に示す多層基板 30をセラミック層 31 A毎に分解して示したものが図 4である。
尚、図 4には 2行目の第 1一第 5ビア導体 32A— 32Eに関連する部分にのみ符号を 付してある。図 4に示すように、積層体 31の上面を形成する第 1層目のセラミック層 3 1Aには第 1一第 5ビア導体 32A— 32Eが複数行（同図では 3行）に渡って配置され、 これらのビア導体 32A— 32Eは全体としてマトリックス状に配列されている。第 2層目 のセラミック層 31Aには第 1一第 5ビア導体 32A— 32E、及び連続ビア導体 34A、 3 4E及びライン導体 33A、 33Eが形成されている。第 3層目のセラミック層 31Aには第 2、第 3、第 4ビア導体 32B、 32C、 32Dのみが形成されている。第 4層目のセラミック 層 31 Aには第 2、第 3、第 4ビア導体 32B、 32C、 32D、それぞれの連続ビア導体 34 B、 34C、 34D及びライン導体 33B、 33C、 33Dが形成されている。そして、いずれ のセラミック層 31 Aの連続ビア導体も隣接するビア導体から遠ざかる方向に延びるよ うに形成されて 、る。図 4にお 、て連続ビア導体とライン導体の接続部の大きな外径 の部分はライン導体の接続ランドである。
[0042] また、図 3の（a)に示すように隣接する第 1、第 2ビア導体 32A、 32Bがそれぞれ第 1、第 2連続ビア導体 34A、 34Bを介して第 1、第 2ライン導体 33A (第 2ライン導体は 図示せず）に接続されている場合には、第 1、第 2連続ビア導体 34A、 34Bを異なる 上下のセラミック層 31 A、 31 Aに設け、ライン導体間の干渉を防止することができ、ビ ァ導体を高密度化できる。
[0043] 而して、セラミック層 31 Aを形成する材料としては、例えば低温焼結セラミック材料 を用いることが好ましい。低温焼結セラミック材料とは、例えば 1000°C以下の焼成温 度で焼結可能な材料であり、 Agや Cu等の低融点金属と共焼結可能なセラミック材 料のことを云う。低温焼結セラミック材料としては、例えばアルミナ、フォルステライト等 のセラミック粉末にホウ珪酸系ガラスを混合してなるガラス複合系材料、 ZnO-MgO -A1 O SiO系の結晶化ガラスを用いた結晶化ガラス系材料、 BaO— Al O SiO
2 3 2 2 3 2 系セラミック粉末や Al O -CaO-SiO -MgO-B O系セラミック粉末等を用いた非
2 3 2 2 3
ガラス系材料等を挙げることができる。
[0044] また、ビア導体、連続ビア導体及びライン導体としては、比抵抗の小さ！ヽ導電性材 料を用いることができる。導電性材料としては、例えば低温焼結セラミック材料と同時 焼結可能な Agや Cuを主成分とする導電性材料を用いることが好ま ヽ。 Agや Cuを 主成分とする導体は、電気抵抗が小さぐセラミック多層基板 30を高周波部品として 用いる場合に有利である。
[0045] 次に、本実施例のセラミック多層基板 30の製造方法について概説する。
[0046] まず、低温焼結セラミック材料をビニルアルコール系バインダ中に分散させてスラリ 一を調製した後、このスラリーをドクターブレード法等によってキャリアフィルム上に塗 布して低温焼結用のセラミックグリーンシートを作製する。その後、セラミックグリーン シートを所定の大きさに切断する。
[0047] 次いで、出力制御されたレーザ光（例えば COレーザ光）をキャリアフィルム側から
2
照射し、キャリアフィルム及びセラミックグリーンシートを貫通させてこれら両者にビア 導体用のスルーホールを形成する。また、セラミックグリーンシートに連続ビア導体用 の貫通孔を形成する場合にはレーザ光を所定寸法ずつ移動させて例えば 4個のス ルーホールを連続的に連通するように形成する。この際各スルーホールが部分的に 重なるようにレーザ光を移動させる。キャリアフィルムの強度が不足する場合には、弱 粘着フィルム (例えば、アクリル系粘着剤を約 10 μ m塗布した PETフィルム）をセラミ ックグリーンシート面に貼り付けてセラミックグリーンシートを保持した後、レーザ光を 照射し、キャリアフィルム、セラミックグリーンシート及び弱粘着フィルムを貫通させてス ルーホールを形成するようにしても良 、。
[0048] 然る後、キャリアフィルム側力 スルーホール内に導電性ペーストを充填し、余分な 導電性ペーストをキャリアフィルムから除去する。導電性ペーストをスルーホール内に 充填する際、吸引機構を付設した支持台にセラミックグリーンシートを配置し、スルー ホール内を負圧にすることによってスルーホール内に導電性ペーストを確実に充填 することができる。弱粘着フィルムを使用した場合には導電性ペーストの乾燥後、弱 粘着フィルムをセラミックグリーンシートから剥離する。
[0049] また、キャリアフィルム上のセラミックグリーンシートに導電性ペーストをスクリーン印 刷することによって所定のパターンで塗布して接続ランドを有するライン導体用の配 線パターンを形成する。
[0050] 上述の手順でビア導体、連続ビア導体及びライン導体用の導電性ペーストを充填 し、塗布したセラミックグリーンシートを必要枚数作製した後、これらのセラミックダリー ンシートを積層し、所定の圧力で圧着して生の積層体を作製する。この際、加工誤差 や積層ズレ等によってビア導体用の導電性ペーストの充填部とライン導体用の配線 パターンに位置ズレがあっても、この位置ズレを接続ランドで吸収することができるた め、連続ビア導体を含むビア導体用の導電性ペーストの充填部とライン導体用の配 線パターンとを確実に接続することができる。
[0051] その後、個々のセラミック多層基板に分割するための分割線を生の積層体の表面 に形成する。そして、生の積層体を 1000°C以下の所定の温度で焼成して焼結体を 得る。この焼結体にメツキ処理を施した後、焼結体を分割して本実施例のセラミック多 層基板を複数得ることができる。
[0052] 以上説明したように本実施例によれば、複数のセラミック層 31 Aを積層してなる積 層体 31と、この積層体 31の上面において互いに所定間隔を隔てて隣接する位置か ら積層体 31内にそれぞれ延びる、第 1、第 2ビア導体 32A、 32Bと、第 1ビア導体 32 Aに接続された第 1ライン導体 33Aと、を有し、第 1ビア導体 32Aは、第 2ビア導体 32 Bから遠ざかる方向に延設された第 1連続ビア導体 34Aを含み、且つ、第 1ビア導体 32Aは、第 1連続ビア導体 34Aを介して第 1ライン導体 33Aに接続されているため、 即ち、第 1ビア導体 32Aと第 1ライン導体 33Aの接続構造は前述した内部導体の接 続構造 10と同一の構成を有するため、集積回路 40の外部端子に即して第 1、第 2ビ ァ導体 32A、 32Bを狭ピッチ化することができる。また、他の隣接するビア導体、例え ば第 2ビア導体 32Bと第 3ビア導体 32Cとの間においても上述した関係が成り立ち、 全方向のビア導体間の狭ピッチ化を実現することができる。従って、本実施例の多層 セラミック基板 30は、集積回路 40に即した高密度配線を実現することができる。
[0053] また、本実施例によれば、例えば隣接する第 1、第 2ビア導体 32A、 32Bの第 1、第 2連続ビア導体 34A、 34Bを異なるセラミック層 31A、 31Aに設けたため、第 1、第 2 連続ビア導体 34A、 34Bが互いに干渉することなく確実にそれぞれが隣接する第 2、 第 3ビア導体 32B、 32C力も遠ざ力る方向に形成することができる。
実施例 3
[0054] 本実施例のセラミック多層基板は、実施例 2のセラミック多層基板 30と連続ビア導 体及びライン導体の形態を異にする以外は実施例 2のセラミック多層基板 30に準じ て構成されている。従って、実施例 2のセラミック基板 30と同一または相当部分には 同一符号を附し、本実施例の特徴部分にっ 、てのみ説明する。
[0055] 本実施例では実施例 2の第 1ライン導体 33Aの接続ランド 35Aに代えて、図 5の（a )一（c)に示すように第 1連続ビア導体 34Aの第 1ライン導体 33Aとの接続部 (延設端 部）に接続ランド 36Aが形成されている。この接続ランド 36Aは第 1ビア導体 32Aの 外径及び第 1ライン導体 33Aの幅より大きい径を有する円柱状導体によって形成さ れている。第 1連続ビア導体 34Aの他の円柱状導体は第 1ビア導体 32Aと同一外径 として形成されている。本実施例においても実施例 2と同様の作用効果を期すること 力 Sできる。尚、本実施例では、第 1ライン導体 33Aは、第 1連続ビア導体 34Aに関し、 第 1ビア導体 32Aとは反対側の面に接続されている。
実施例 4
[0056] 本実施例のセラミック多層基板は、実施例 2のセラミック多層基板 30と連続ビア導 体の形態を異にする以外は実施例 2のセラミック多層基板 30に準じて構成されてい る。従って、実施例 1のセラミック基板 30と同一または相当部分には同一符号を附し 、本実施例の特徴部分についてのみ説明する。
[0057] 本実施例では図 6に示すように第 1連続ビア導体 34Aはセラミック層 31Aを貫通せ ず、セラミック層 31Aに形成された凹陥部を埋めて形成されている。そして、第 1連続 ビア導体 34Aの上面で第 1ライン導体 33Aに接続されている。第 1ライン導体 33Aは 実施例 2と同様に接続ランドを有している。実施例 2の場合よりもレーザ光がセラミック グリーンシートを貫通しないようにレーザ光出力を制御してレーザ光をセラミックダリー ンシートに照射することによってセラミックグリーンシートに凹陥部を形成することがで きる。そして、この凹陥部に導電性ペーストを充填し、焼成することによって図 6に示 す第 1連続ビア導体 34Aを得ることができる。本実施例では凹陥部内に導電性べ一 ストを充填するため、導電性ペーストの漏れを防止することができ、信頼性の高いビ ァ導体を得ることができる。また、第 1連続ビア導体 34Aは、セラミック層 31Aを貫通 しないため、図 6に示すように第 1連続ビア導体 34Aと重なる位置にライン導体 33X を配置しても、第 1ビア導体 32Aとライン導体 33Xが接触することがないため、実施 例 1一 3のように製造段階で印刷のないセラミックグリーンシートを間に挟む必要がな ぐ積層層 31の厚みを薄くすることができ、セラミック多層基板 30の低背化を促進す ることができる。また、セラミックグリーンシートを挟む場合でもシート厚を薄くすること ができ、延いては低背化に寄与することができる。その他、実施例 2、 3と同様の作用 効果を期することができる。
[0058] また、実施例 2— 4のセラミック多層基板 30は、例えば図 7に示すようにマザ一ボー ド 50に実装することができる。この場合には、積層体 31の下面に表出したビア導体 3 2をマザ一ボード 50の端子電極 51に半田を介して接続する。また、露出したビア導 体 32を、表面電極 (接合用パッド)を介することなぐマザ一ボード 50の端子電極 51 に直接接続することができ、端子電極 51の狭ピッチ化にも対応することができる。従 つて、上面に集積回路等の能動部品やチップ型セラミック電子部品等の受動部品を 搭載したセラミック多層基板 30をマザ一ボード 50に高密度実装することができる。 実施例 5
[0059] 本実施例のセラミック多層基板は、連続ビア導体を含む絶縁体層（例えば、セラミツ ク層）が他の絶縁体層よりも薄く形成されて 、ること以外は実施例 2のセラミック多層 基板 30に準じて構成されている。従って、実施例 2のセラミック基板 30と同一または 相当部分には同一符号を附し、本実施例の特徴部分についてのみ説明する。
[0060] 本実施例では図 8に示すように第 1連続ビア導体 34Aが形成されたセラミック層 31 ， Aが他のセラミック層 31Aよりも薄く形成されている。この第 1連続ビア導体 34Aは 実施例 1一 3と同様にセラミック層 31 ' Aを貫通して形成されている。更に、この第 1連 続ビア導体 34Aと重なる位置にライン導体 33Xを配置する場合には同図に示すよう に他のセラミック層 31 Aより薄!、セラミック層 31， Aをこれら両者 34A、 33X間に介在 させる。このような構成により、実施例 1一 3の場合と比較して積層体 31を薄層化して セラミック多層基板 30の低背化を促進することができ、また、実施例 4の場合と比較し てレーザ光出力の制御が不要になる。
[0061] 即ち、実施例 1一 3の場合には、第 1連続ビア導体 34Aがセラミック層 31Aを貫通し て 、るため、第 1連続ビア導体 34Aと重なる位置にライン導体 33Xを配置する場合に は第 1連続ビア導体 34Aとの接触を避けるために印刷のな 、セラミックグリーンシート を介在させる必要があり、印刷のないセラミック層の分だけセラミック多層基板 30が厚 くなる。また、実施例 4の場合には、第 1連続ビア導体 34Aがセラミック層 31Aを貫通 しない非貫通型であるため、第 1連続ビア導体 34A用の凹陥部を設ける際にレーザ 光出力を制御する必要がある。ところが、実施例 5の場合には実施例 1一 4の場合の 不都合を解消することができる。
[0062] また、上記各実施例では連続ビア導体をビア導体とライン導体を接続する場合に ついて説明したが、本発明における連続ビア導体は、ライン導体に代えてビア導体 同士を接続する場合にも利用することができる。ビア導体がマトリックス状に配置され 、接続するビア導体同士が他のビア導体に両側から挟まれた状態で配置されて 、る 場合には、連続ビア導体を用いてこれら両者を接続することによって確実に接続する ことができる。連続ビア導体用のスルーホールはビア導体用のスルーホールを形成 する段階で設けるため、ライン導体の印刷等による位置ズレを生じることなく正確に形 成することができる。ライン導体でビア導体同士を接続する場合には、ライン導体の 印刷ズレゃセラミックグリーンシートの積層段階でビア導体とライン導体との間で位置 ズレを生じ易ぐまたライン導体が接続ランドを有するため、ライン導体とビア導体間 に位置ズレがあると、これらのビア導体を挟むビア導体と接続ランドが接近し、あるい は接触する虞がある。また、接続し得たとしても接続ランドと隣接するビア導体との間 でショートしたりする虞がある。
[0063] 尚、本発明は上記各実施例に何等制限されるものではない。例えば、連続ビア導 体がセラミック層を貫通するタイプの場合には、連続ビア導体の各円柱状導体を逆 円錐台状に形成することによって、換言すればセラミックグリーンシートに設ける各円 柱状導体用のスルーホールを逆円錐台状に形成することによって、導電性ペースト の漏れを確実に防止することができる。
産業上の利用可能性
[0064] 本発明は、種々のチップ型電子部品を搭載するための多層基板として好適に利用 することができる。

Claims

請求の範囲
[1] 絶縁体基板内で互いに所定間隔を隔てて隣接する、少なくとも 2箇所のビア導体と 、上記絶縁体基板内に形成されたライン導体とを接続する内部導体の接続構造にお いて、上記一方のビア導体は、上記他方のビア導体力も遠ざ力る方向に延設された 連続ビア導体を含み、且つ、上記一方のビア導体は、上記連続ビア導体を介して上 記ライン導体に接続されてなることを特徴とする内部導体の接続構造。
[2] 上記ライン導体の上記連続ビア導体との接続部、または上記連続ビア導体の上記 ライン導体との接続部は、相手側の接続部よりも大きな面積を有する接続ランドとして 形成されてなることを特徴とする請求項 1に記載の内部導体の接続構造。
[3] 複数の絶縁体層を積層してなる積層体と、この積層体の一方の主面において互い に所定間隔を隔てて隣接する位置力も上記積層体内にそれぞれ延びる、少なくとも 第 1、第 2ビア導体と、第 1ビア導体に接続された第 1ライン導体と、を有する多層基 板において、上記第 1ビア導体は、上記第 2ビア導体力 遠ざ力る方向に延設された 第 1連続ビア導体を含み、且つ、上記第 1ビア導体は、上記第 1連続ビア導体を介し て上記第 1ライン導体に接続されてなることを特徴とする多層基板。
[4] 上記第 1、第 2ビア導体とは所定間隔を隔てて上記積層体の一方の主面力 上記 積層体内に延びる第 3ビア導体を有し、上記第 2ビア導体は、上記第 1、第 3ビア導 体それぞれから遠ざかる方向に延設された第 2連続ビア導体を含み、且つ、上記第 2 ビア導体は、上記第 2連続ビア導体を介して第 2導体ラインに接続されてなることを特 徴とする請求項 3に記載の多層基板。
[5] 上記第 1、第 2連続ビア導体は、互いに異なる絶縁体層に形成されてなることを特 徴とする請求項 4に記載の多層基板。
[6] 上記第 1、第 2連続ビア導体は、他の絶縁体層よりも薄い絶縁体層に形成されてな ることを特徴とする請求項 4または請求項 5に記載の多層基板。
[7] 上記第 1、第 2連続ビア導体は、それぞれの絶縁体層を貫通することを特徴とする 請求項 4一請求項 6のいずれか 1項に記載の多層基板。
[8] 上記第 1、第 2連続ビア導体は、それぞれの絶縁体層を貫通しないことを特徴とす る請求項 4一請求項 6のいずれ力 1項に記載の多層基板。
[9] 上記第 1ライン導体の上記第 1連続ビア導体との接続部、または上記第 1連続ビア 導体の上記第 1ライン導体との接続部は、相手側の接続部よりも大きな接続ランドとし て形成されてなることを特徴とする請求項 3—請求項 8のいずれか 1項に記載の多層 基板。
[10] 上記第 2連続ビア導体の上記第 2ライン導体との接続部、または上記第 2ライン導 体の上記第 2連続ビア導体との接続部は、相手側の接続部よりも大きな接続ランドと して形成されてなることを特徴とする請求項 4一請求項 9のいずれか 1項に記載の多 層基板。
[11] 上記一方の主面に、上記各ビア導体にそれぞれ接続された表面電極を設けたこと を特徴とする請求項 3—請求項 10のいずれ力 1項に記載の多層基板。
[12] 上記一方の主面に電子部品が搭載されており、この電子部品の外部端子電極が 上記主面に露出した上記第 1ビア導体及び第 2ビア導体に表面電極を介することなく 接続されて 、ることを特徴とする請求項 3—請求項 10の 、ずれ力 1項に記載の多層 基板。
[13] 上記一方の主面側はマザ一ボードに接続可能に構成されてなることを特徴とする 請求項 3—請求項 12のいずれか 1項に記載の多層基板。
[14] 上記絶縁体層は、低温焼結セラミック材料力 なることを特徴とする請求項 3—請求 項 13のいずれか 1項に記載の多層基板。
[15] 上記各ビア導体及び各ライン導体は、それぞれ銀または銅を主成分とする導電性 材料力もなることを特徴とする請求項 3—請求項 14のいずれ力 1項に記載の多層基 板。
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