JPWO2003026019A1 - 半導体装置及びその製造方法 - Google Patents

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Abstract

MIS(金属−絶縁膜−半導体)構造を有する半導体装置において、半導体上にAl、O、N原子を主体とする膜を用いる。または、MIS構造を有する半導体装置において、ソース、ドレインの間のチャネル領域上に、ゲート絶縁膜としてAl、O、N原子を主体とする膜を設ける。ゲート長0.05μm世代の半導体トランジスタのゲート絶縁膜に要求される特性を満足する。特に、膜中の固定電荷を持たず、不純物拡散が低減される。

Description

技術分野
本発明は、半導体装置に用いられる絶縁膜及びその絶縁膜の製造方法に関する。また、本発明は、その絶縁膜を用いたトランジスタ素子、半導体装置及びその製造法に関する。
背景技術
近年、半導体デバイスの更なる高集積化・高性能化・省消費電力を実現するために、半導体デバイスに用いる絶縁膜に関して、その特性を改善するために様々な研究がなされている。半導体デバイスに用いられる絶縁膜としては、トランジスタのゲート絶縁膜、素子分離膜、キャパシタ絶縁膜、層間絶縁膜、パッシベーション膜などがあり、それぞれ用いる箇所に応じた絶縁膜材料の研究が進められている。
絶縁膜については、リーク電流を保持しつつシリコン酸化膜換算膜厚toxの縮小を図ることが試みられている。シリコン酸化膜換算膜厚toxは、比誘電率ε、実膜厚tの薄膜に対して tox=εSiOt/εで定義される。
例えば、ゲート長0.05μm世代の半導体トランジスタのゲート絶縁膜には、シリコン酸化膜換算膜厚1nm以下でゲートリーク電流密度がゲート電圧1.0V時に1A/cm以下である絶縁特性が要求されている。
従来、トランジスタのゲート絶縁膜として、シリコン酸化膜が使用されてきた。しかし、膜厚1nm以下のシリコン酸化膜に電圧1Vを印加すると、直接トンネル電流だけでも10A/cmを超えるため、使用することができない。
そこで、上記絶縁膜として高誘電率を有する金属酸化物を適用することが試みられている。ゲート絶縁膜への金属酸化物の適用によりチャネル中電子の移動度の劣化がなければ、トランジスタの速度を落とすことなく低電圧化・省消費電力が実現できる。
ゲート絶縁膜に適用される金属絶縁物には、上記の絶縁特性だけではなく、次のような特性も求められる。
第一に、トランジスタ製造プロセス中熱処理によるゲート容量の低下を防ぐために、シリコン基板(もしくは極薄のシリコン酸化膜・シリコン窒化膜・シリコン酸窒化膜のうちいずれかに覆われたシリコン基板)との界面が熱力学的に安定であることである。
第二に、トランジスタの閾値シフト・チャネル移動度低下抑制のため膜中に固定電荷を持たないことである。
第三に、トランジスタの閾値シフト・ばらつきを抑制するため膜中の不純物拡散が起こらないことである。
絶縁性、シリコン基板との界面安定性の観点から、現在までにZrO、HfO及びそのシリケート、ランタン系の酸化物及びそのシリケートのゲート絶縁膜への適用が研究されている。ZrO、HfO及びランタン系の酸化物は誘電率が20以上と高く、絶縁性に優れているが、ゲート絶縁膜として使用するには以下のような問題がある。
まず、結晶化温度が400〜600度と低いため、トランジスタを作成した場合、その形成時プロセス中の熱処理により絶縁膜の顕著な結晶化が起きる。そのため、シリコンとの界面の平坦性が低下しチャネル中の移動度が低下する。さらに、絶縁膜にランダムにできた粒界は特性ばらつきの原因となる可能性がある。また、結晶の粒界を通して上部電極の物質がシリコン基板に到達するとトランジスタ作製時にチャネルの移動度の低下、閾値のシフトのばらつきが起きトランジスタ性能が劣化する可能性が高い。
さらに、結晶化が面内でランダムに起こると、ゲート絶縁膜エッチング時に均一にエッチングできず、その結果ソース・ドレイン領域にエッチング残りが生じる可能性がある。その上、ジルコニウム、ハフニウム、ランタン系の金属は従来のシリコン半導体デバイスのプロセスには存在しなかった物質であり、シリコン半導体製造ライン導入のためには多くの汚染調査を行う必要がある。よって、ZrO、HfO及びランタン系の酸化物をシリコン半導体トランジスタのゲート絶縁膜として用いるのは現在のところ難しい。
ZrO、HfO及びランタン系の酸化物のシリケートは誘電率が10程度ではあるが大きなバンドギャップを持ち、また、相分離・結晶化温度が800度以上と高温であるためゲート絶縁膜として有望視されている。しかし、シリケートは、膜厚の均一性などの観点からゲート絶縁膜の成膜方法として最も有望視されている気相原子層成長を用いて成膜できない。
また、ZrO、HfO及びランタン系の酸化物を含むので、やはり製造ライン導入のためには多くの汚染調査を行う必要がある。よって、ZrO、HfO及びランタン系の酸化物のシリケートをシリコン半導体トランジスタのゲート絶縁膜として用いるのは現在のところ難しい。
結晶化温度が高く、またAlがシリコン半導体プロセスにすでに存在することから、ゲート絶縁膜として酸化アルミニウム(Al)の適用の研究もなされている。Alは比較的高い比誘電率(非晶質で8〜10程度、単結晶では12程度)と高い絶縁性を持ち且つシリコンとの界面が熱力学的に安定である。また、Alは、800度以上の結晶化温度を持つ。Alがシリコン半導体プロセスにすでに常用されている元素である。また、Alは、ゲート絶縁膜の成膜方法として最も有望視されている気相成長原子層成長を用いて成膜可能である。以上の理由から、Alは、上記のゲート絶縁膜として、近年盛んに研究されている。
インターナショナル・エレクトロン・デバイス・ミーティング・テクニカル・ダイジェスト2000年度版223ページ(International Electron Device Meeting 2000 P.223)には、ゲート絶縁膜として酸化アルミニウム膜を、ゲート電極として多結晶シリコンを用いゲート長0.08μmの微細トランジスタを試作した報告がある。しかしながら、これには以下の問題点がある。
第一に、酸化アルミニウム(Al)膜中には負の固定電荷が存在する点である。酸化アルミニウム中にAl欠損もしくは格子間酸素があると負に帯電した固定電荷が発生すると考えられる。現在この負電荷の起源がどちらであるかについては明らかになっていないが、この負の固定電荷のため酸化アルミニウム(Al)膜をゲート絶縁膜に適用した場合チャネル中の電子の移動度が低下してしまう。またトランジスタの閾値もシフトしてしまう。実際にこの報告では、膜中の負の固定電荷のために電子の移動度がシリコン酸化膜を用いた場合の1/3になりゲート絶縁膜として酸化アルミニウム膜を用いた利点が見出せない。
第二に、酸化アルミニウム薄膜にホウ素に対する拡散耐性がないことである。このため、従来のようにゲート電極としてホウ素をドープした多結晶シリコンを用いた場合トランジスタの閾値シフトが起こってしまう。
アプライド・フィジックス・レターズ77巻2207ページ(Appl.Phys.Lett.,Vol.77(2000),P.2207)には、ホウ素ドープ多結晶シリコン電極/Al(8nm)/n−Si系においてアニール温度を800度から850度とした場合、多結晶シリコン電極よりAlを通ってシリコン基板に8.8×1012Bions/cmのホウ素が拡散しフラットバンド電圧が1.54Vと大幅にシフトしたとの報告がある。
トランジスタを形成する際には1000℃程度の熱処理があるため、ホウ素の拡散により、トランジスタの大幅な閾値のシフト・ばらつきが起こってしまう。そこで、この報告は、Al膜とSiとの間に0.5nm以下の非常に薄いシリコン酸窒化膜を設け、ホウ素の拡散をブロックすることで800℃〜850℃のアニール後も、フラットバンドシフト電圧差を90mV程度にすることができたと報告している。しかしながら、先に述べたように、Alをゲート絶縁膜に適用する場合に、負の固定電荷によるチャネル電子の移動度低下してしまう。また、界面にシリコン窒化膜を用いると、シリコンとの界面の窒素濃度が大きくなり、正の固定電荷によりチャネル中の電子の移動度が低下してしまう。
特開平7−193147号公報には、SiOとSiの積層膜にAlを導入し、サイアロン(Si−AlN−Al系固容体)をゲート絶縁膜として適用することにより、絶縁性と誘電率の向上を図っている。しかしながら、Siを多量に含んでいるので、誘電率が低下してしまう。
以上のように、Alをゲート絶縁膜として使用可能とするには、絶縁性及びシリコンとの界面安定性を保持しつつ、固定電荷を低減し且つ膜中不純物拡散を低減する必要がある。しかし、現在のところそれを同時に実現することは困難であり、特にAlの固定電荷を減少させるための解決策は存在しない。
本発明は、これらの問題に鑑みてなされたものであり、特に半導体トランジスタのゲート絶縁物として酸化アルミニウムを用いる際の問題点を解決する。本発明は、ゲート長0.05μm世代の半導体トランジスタのゲート絶縁膜に要求される特性を満足する、特に膜中固定電荷を持たずまた膜中不純物拡散が低減された金属絶縁体薄膜をゲート絶縁膜に用いたデバイスの構造・製造方法を提供することを目的とする。
発明の開示
本発明の半導体装置は、MIS(金属−絶縁膜−半導体)構造を有する半導体装置において、半導体がシリコンを主とする膜、またはシリコンであり、絶縁膜はAl、O、N原子を主体とする膜であることを特徴とする。また、本発明は、MIS(金属−絶縁膜−半導体)構造を有する半導体装置において、前記半導体がシリコンを主とする膜、またはシリコンであり、前記絶縁膜が、(1−x)AlO3/2・xAlN(ただし0<x<1)であることを特徴とする。
本発明は、ソース領域とドレイン領域とチャネル領域と、チャネル領域と絶縁膜を介して形成されたゲート電極とを有するトランジスタを備えた半導体装置において、チャネル領域がシリコンを主とする膜、またはシリコンであり、絶縁膜がAl、O、N原子を主体とする膜であることを特徴とする。また、ソース領域とドレイン領域とチャネル領域と、チャネル領域と絶縁膜を介して形成されたゲート電極とを有するトランジスタを備えた半導体装置において、チャネル領域がシリコンを主とする膜、またはシリコンであり、絶縁膜が、(1−x)AlO3/2・xAlN(ただし0<x<1)であることを特徴とする。
さらに、本発明の半導体装置の絶縁膜は、非金属原子中の窒素濃度比が0.1%以上10%以下であり、絶縁膜の膜厚が5nm以下であることを特徴とする。
本発明は、ソース領域とドレイン領域と、チャネル領域と、チャネル領域と第1の絶縁膜、第2の絶縁膜を介して形成されたゲート電極とを有するトランジスタを備えた半導体装置において、第1の絶縁膜が、シリコン酸化膜またはシリコン酸窒化膜であり、第2の絶縁膜が、Al、O、N原子を主体とする膜であることを特徴とする。また、ソース領域とドレイン領域とチャネル領域と、チャネル領域と第1の絶縁膜、第2の絶縁膜を介して形成されたゲート電極とを有するトランジスタを備えた半導体装置において、第1の絶縁膜が、シリコン酸化膜またはシリコン酸窒化膜であり、第2の絶縁膜が、(1−x)AlO3/2・xAlN(ただし0<x<1)であることを特徴とする。さらに、本発明の半導体装置は、第1の絶縁膜が第2の絶縁膜よりもチャネル領域側に存在することを特徴とし、ゲート電極が、多結晶シリコンまたはシリコンゲルマニウム混晶、金属窒化物であることを特徴とする。
本発明の絶縁膜の製造方法は、アルミニウムを堆積する工程と、酸化剤と窒化剤を同時に供給し酸化と窒化を行う工程とにより酸窒化アルミニウム膜を形成することを特徴とする。または、アルミニウムを堆積する工程と酸化剤と窒化剤を交互に供給し酸化と窒化を行う工程とにより酸窒化アルミニウム膜を形成することを特徴とする。また、本発明の絶縁膜の製造方法は、酸化アルミニウム堆積する工程と、酸化アルミニウムを窒化する工程とにより酸窒化アルミニウム膜を形成することを特徴とする。また、本発明の絶縁膜の製造方法は、非金属原子中の窒素濃度比が0.1%以上10%以下であることを特徴とする。
さらに本発明の半導体装置の製造方法は、上記記載の絶縁膜を形成する工程を含むことを特徴とする。また本発明の半導体装置の製造方法は、上記の絶縁膜の製造方法によりゲート絶縁膜を形成する工程を含むことを特徴とする。
本発明者は、絶縁膜にAl、O、N原子を主体とする膜を用いることにより、優れた絶縁特性、シリコンとの界面安定性を示し、かつ高誘電率で固定電荷が低く、膜中の不純物拡散が抑制できることを見出した。Al、O、N原子を主体とする膜、例えば、酸化アルミニウムに窒素添加を行った酸窒化アルミニウムを用いた場合には、膜中の負の固定電荷密度は著しく低減した。また、窒素添加された酸窒化アルミニウムとシリコン界面(もしくは極薄のシリコン酸化膜・シリコン酸窒化膜等のうちいずれかに覆われたシリコン基板)との界面が熱力学的に安定であり、膜中の不純物原子の拡散が抑制されることを確認した。
Al、O、N原子を主体とする膜において、膜中の負の固定電荷密度が低減する理由については、定かではないが、窒素が固定電荷の起源となる欠陥を補償することによるものと推論している。また、膜中の不純物拡散が低減する理由についても定かではないが、窒素の添加により固定電荷の起源となる欠陥が低減したためと推論している。
ここでいうAl、O、Nを主体とする膜とは、基本的にはアルミナ(Al)と窒化アルミニウム(AlN)の固溶体の薄膜であり、その化学組成は(1−x)AlO3/2・xAlNと表記できる。ここに、(1−x)、xはそれぞれ固溶体中でのAlとAlNの構成比を表し、0<x<1である。このような絶縁膜を指して、以後は酸窒化アルミニウム膜と称する。
なお、実施の形態においては、SIMS等による組成分析から直接に求められることから、非金属元素(酸素と窒素の和)のうちの窒素原子の比で酸窒化アルミニウム絶縁膜の組成比を表すこともある。この「非金属元素中の窒素濃度比」と上記した固溶体表式中のモル組成比xとの換算は容易であり、非金属元素中の窒素濃度比は、 2x/(3−x) という式から換算できる。
このような酸窒化アルミニウム膜は、その構造として結晶構造、アモルファス構造のいずれもとることができる。しかし、半導体装置中の絶縁膜としての利用を考慮すると、結晶粒界が存在せずリーク電流が低く抑えられるアモルファス構造であることが好ましい。
また、上記した固溶体表式は、それぞれ化学量論組成のアルミナ、窒化アルミニウムが固溶した理想的な場合を示すものであるが、実際の、特にアモルファス状態の膜ではこの元素構成比は理想状態からずれることがある。しかし、リーク電流や固定電荷密度が許容される範囲において若干のずれは許容される。具体的には、Alに対する酸素及び窒素量が、化学量論組成の場合の−10%〜+5%の範囲で変動しても、絶縁膜の特性には殆ど影響を与えない。本発明における酸窒化アルミニウムには、このような若干の組成のずれがある場合も含まれる。
さらに、本発明の酸窒化アルミニウム膜は、Al、O、N以外の原子を添加物として含有していてもよい。ただし、膜中へのAl、O、N以外の添加は、膜の結晶化温度、誘電率、絶縁性に影響を及ぼすことがあるので、結晶化温度の低下、誘電率の低下、絶縁性等の特性劣化を生じないことが好ましい。具体的には、本発明で用いる酸窒化アルミニウム膜には、Zr、Hfあるいはランタノイド系金属を添加することができる。これらの金属はZrO、HfOなどの絶縁性酸化物の形で添加し、母体となる酸窒化アルミニウムと固溶体を形成することが好ましい。この際、添加する金属酸化物の量を全体の20%以内、好ましくは10%以内とするならば、特性劣化は殆ど無視できる。
すなわち、添加する金属酸化物をMO、添加物のモル比をyとするとき、
(1−y){(1−x)AlO3/2・xAlN}・yMO
においてy≦0.2、好ましくはy≦0.1であることが望ましい。
また、金属酸化物以外にも、絶縁性金属窒化物などの絶縁性物質を添加することも可能である。
酸窒化アルミニウム膜は、半導体デバイスに適用可能な絶縁体膜のどれに使用しても良い。ここでは、主にゲート絶縁膜として用いた例を示しているが、高誘電率を有するため、例えばDRAMの容量絶縁膜として使用しても良い。また、MIS構造の半導体としては、シリコンを主とする膜を用いることができる。
シリコンを主とする膜とは、シリコン以外の、例えばゲルマニウム、炭素等を添加したものであっても良い。しかし、例えば、ゲルマニウム、炭素を添加した場合には、ゲルマニウムは全体の20%、または10%以下、炭素は全体の1%以下程度であることが望ましい。例えば、Si(1−x−y)・Gex・Cyと表すとすると、x、yはそれぞれ0≦x≦0.2、0≦y≦0.01であることが望ましい。このように、半導体としては、シリコン単結晶だけでなく、ゲルマニウム等のIV族半導体、シリコン基板だけでなく、SOIでも用いることができる。
また、基板の厚さ、半導体の膜厚もトランジスタの形成に有効な膜厚であれば、どのような厚さでも可能である。本発明の絶縁膜を用いることにより、アルミナに比較して固定電荷密度を低くすることができる。これはトランジスタのゲート絶縁膜として使用した場合も劣化を起こさず安定である。
さらに、上記絶縁膜は、窒素の濃度比が、0.1%以上10%以下であることが望ましい。ここでいう窒素の濃度比とは、酸窒化アルミニウム膜中の非金属原子(主に窒素原子と酸素原子の総量)を1としたときの窒素原子の割合を示している。窒素の濃度比が0.1〜10%の時には、フラットバンドシフトが低減され不純物の拡散が抑制でき、かつ固定電荷密度が低減される。
また、窒素の濃度比が、0.1〜10%であれば、窒化アルミニウムの誘電率・バンドギャップ(比誘電率:6.2、バンドギャップ:6.2eV)が酸化アルミニウム(比誘電率(非晶質):8〜10程度、バンドギャップ:8.3eV)に比べ小さいことによる絶縁性の劣化がほとんど無く、不純物拡散の抑制が得られるからである。
窒素の濃度比が0.1%となった場合に、アルミナに比べ固定電荷密度が急激に減少し、さらに窒素の濃度比が3.5%となるに従い減少傾向は飽和しほぼ固定電荷密度の最小値に近づく。従って、窒素の濃度比は少なくとも0.1%以上、さらに好ましくは3.5%以上とすることが望ましい。窒素の濃度比が10%より増えると、リーク電流密度が急激に増え、また誘電率が急激に低下し、結晶化温度が急激に下がる。このような理由から、窒素の濃度比を10%以下にすることが望ましい。
さらに、上部電極が不純物添加多結晶シリコンの場合、熱処理前後のフラットバンド電圧の差がより減少することから、窒素の濃度比がさらに5%以下であることが好ましい。なお、これを(1−x)AlO3/2・xAlNで表現したxに換算すると、窒素の濃度比が0.1〜10%では、xは約1.50×10−3〜1.43×10−1(0.15%〜14.3%)となる。
結晶化温度は窒素濃度の増加により低下するが、窒素濃度が5%以下の場合は結晶化温度が800度以上に保たれていること、さらに結晶化した場合においても粒界が十分発達したり表面平坦性が低下したりしないからである。
絶縁膜の膜厚は5nm以下であることが望ましい。これは、欠陥を効果的に補償させることができる窒素プラズマを用いる場合に、窒素プラズマ中の活性種が、5nmよりも深いと付近で急激に失活してしまうため、5nmより深い領域には窒素が入っていかないからである。
絶縁膜は、2種以上の積層膜であっても良く、この場合にはいずれかの層に酸窒化アルミニウム膜があれば良い。酸窒化アルミニウム膜以外の層には、シリコン酸化膜または、シリコン酸窒化膜が考えられる。好ましくは、絶縁膜が、第1の絶縁膜、第2の絶縁膜を有する2種の積層膜であり、第2の絶縁膜として酸窒化アルミニウム膜、第1絶縁膜としてシリコン酸化膜またはシリコン酸窒化膜であることが好ましい。
絶縁膜をゲート絶縁膜として用いる場合には、チャネル領域側から第1の絶縁膜、第2の絶縁膜、ゲート電極という順で構成することが望ましい。この場合、第1の絶縁膜の厚さは、0.5nm程度の極薄であることが望ましい。これは、極薄にすることで、酸窒化アルミニウム膜の実効比誘電率の低下を防ぎ、またシリコンとの界面準位密度も低減されるためチャネル中の電子の移動度の低下が抑制でき更なるトランジスタの高速化を実現できるためである。
ここで、高温での熱処理等により、これら第1の絶縁膜、第2の絶縁膜との界面にSiを含有した新たな層が形成されることも考えられる。しかしながら、Siの含有量は、それによる誘電率の低下を無視できる程度のわずかな量であり、そのような層が形成されたとしても本発明の絶縁膜の少なくとも一部にはAl、O、Nのみからなる層が存在するため、高誘電率を保持することができる。
シリコン半導体トランジスタのゲート絶縁膜として酸窒化アルミニウムを用いた場合に、ゲート電極として多結晶シリコンもしくはシリコン・ゲルマニウム混晶を用いると、酸窒化アルミニウムの高い不純物拡散耐性のために、ホウ素などのドーピング元素拡散による閾値シフト・移動度の低下がほとんどないシリコン半導体トランジスタを実現できる。
シリコン半導体トランジスタのゲート絶縁膜として酸窒化アルミニウムを、ゲート電極として金属窒化物を用いると、ゲート電極形成以後のトランジスタ作製プロセスで金属窒化膜の仕事関数は変化しない。これは、酸窒化アルミニウムでは欠陥が補償されているため金属窒化物から窒素が抜けるための経路が存在せず、金属窒化物の酸窒化アルミニウムと接する部分の窒素量が一定に保たれるためである。よって、ゲート電極形成以後のトランジスタ作製プロセスの自由度が向上し生産性が向上する。
また、この絶縁膜をトランジスタのゲート絶縁膜として使用した場合、ゲート電極の側壁に用いるサイドウオールとしては、既知の材料のどんなものを用いることもでき、シリコン酸化膜、シリコン酸窒化膜等を用いることができる。
酸窒化アルミニウムを反応性スパッタで形成することにより、シリコン表面に効率良く非晶質の酸窒化アルミニウムを堆積することができる。反応性スパッタ法としては、従来行われているどの方法を用いても良い。反応性スパッタ装置としては、平行平板型、ナローギャップ型、マグネトロン型、3極管型の各種のプラズマ発生装置等、いかなるものも使用可能である。
本発明の絶縁膜形成における反応性スパッタのターゲットとしては、アルミニウム、酸化アルミニウム、窒化アルミニウム、酸窒化アルミニウム等を用いることができるが、Al、酸素、窒素を効果的に導入できるものであればどんなものでも良い。また、チャンバー内に供給する酸素と窒素の混合ガスの混合比を変化させることにより、酸窒化アルミニウム中の窒素の濃度比を容易に制御することが可能である。
ターゲットとしてアルミニウムを用いる場合には、チャンバー内に少なくとも窒素、酸素を導入し、必要によっては、その他のプラズマ生成維持あるいはスパッタ効率向上のための各種供給ガス、例えばAr等の希ガスを導入しても良い。
ターゲットに酸化アルミニウムを用いる場合には、少なくとも窒素ガスを導入し、必要に応じて希ガス、酸素を供給することができる。窒化アルミニウムをターゲットとした場合には、少なくとも酸素を供給ガスとして導入し、必要に応じて希ガス、窒素を供給することができる。ターゲットとして酸窒化アルミニウムを用いる場合には、少なくとも希ガスを供給ガスとして導入し、必要に応じて窒素と酸素の混合ガスを供給することができる。この場合には、通常の反応性スパッタで用いる基板温度(400℃以下)で、非晶質の酸窒化アルミニウム膜を形成することができる。
また、ここで形成した酸窒化アルミニウムは、酸化アルミニウムを窒化した酸窒化アルミニウムの場合と比べて、酸窒化アルミニウムの構成元素として添加されているので、形成後の脱離工程が不要である。
また、形成した酸窒化アルミニウム膜を熱処理することにより、膜中に含有する酸素空孔を効果的に補償できる。ここでいう熱処理とは、シリコン表面上に形成した酸窒化アルミニウムを、酸素を含む雰囲気内でアニールすることを指す。
また、シリコン表面上にアルミニウム原料を供給し、アルミニウムを吸着する工程と、酸化剤と窒化剤の混合比を調整しながら供給し酸化と窒化を行う工程と、を同時または交互に繰り返す原子層堆積法(ALD法)により、シリコン表面上に非金属原子中の窒素の濃度比が0.1%以上10%以下の酸窒化アルミニウム膜を形成することができる。
このALD法によれば、原料前駆体のウエハー表面への吸着と酸化反応を交互に繰り返すことにより、ゲート絶縁膜に要求されるウエハー内の優れた均一性を保持することができる。アルミニウムを吸着する際の金属原料としては、アルミニウムを効果的に吸着できればどのようなものでも良く、トリメチルアルミニウム等のAlを含む有機金属が考えられる。
また、酸化剤、窒化剤としても十分に酸化と窒化を行えるものであればどのようなものでも良い。例えば、酸化剤としてはHOもしくは酸素、窒化剤としては、アンモニアを用いることができる。酸窒化反応では、例えば酸化剤としてのHOと、窒化剤としてアンモニアとを混合したものでも良いし、酸化剤として酸素プラズマを、窒化剤としてヒドラジンもしくは窒素プラズマを用いてもよい。
また、トリメチルアルミニウムを照射後に、水や酸素プラズマを照射し、酸化アルミニウムを一原子層堆積後、窒素プラズマを照射して膜中に窒素を含有させても良い。反応性スパッタと同様に、形成した酸窒化アルミニウムを加熱しても良い。
シリコン表面上に酸化アルミニウムを形成後、酸化アルミニウムを窒化する工程により酸窒化アルミニウム膜を形成することもできる。酸化アルミニウムの形成は、反応性スパッタもしくはALD法等、酸化アルミニウムを形成することができればどの方法を用いても良い。窒化方法としては、窒素プラズマすなわち窒素イオンと窒素ラジカルの混合体、もしくはアンモニアもしくはヒドラジンを用いる等、各種の窒化手段が可能である。
特に、窒化方法として、窒素プラズマを用いた場合には、プラズマの高い反応性のため窒化活性種がシリコン基板まで到達しない。よって、シリコン基板の窒化による固定電荷の形成を防ぎ酸化アルミニウム膜中の固定電荷を補償することが可能なため、この方法によれば閾値シフトのない、低電圧・省消費電力のトランジスタを作成することが出来る。
また、窒素プラズマを用いて窒化を行う場合には、圧力を変化させることにより膜中の窒素の濃度比を制御することができる。プラズマ生成圧力を低下するほど窒素の濃度比は増加する。これは生成圧力が低下するほど、平均自由行程の上昇やプラズマ電子温度の上昇によって、プラズマ中の窒素ラジカル等の活性効率が上昇するためである。これを利用して、例えば、圧力を10−1Paから1Paまで変化させることにより、酸窒化アルミニウム膜中の窒素の濃度比を1〜10%の範囲で容易に制御でき、固定電荷を低減し不純物拡散を効果的に抑制することが可能となる。
また、窒化工程後の熱処理によっても、酸窒化アルミニウム膜中の窒素の濃度比を好ましい範囲に制御することができることがわかった。これは、熱処理により、酸窒化アルミニウム膜中の窒素が容易に脱離するためと考えられる。熱処理の温度は、Siの酸化を防ぐため、Siの酸化温度の600℃以下であることが望ましい。この熱処理を行うことにより、非金属原子中の窒素の濃度比が0.1%以上10%以下の酸窒化アルミニウム膜を形成することができる。このように、窒素を熱処理によって除去すると、ゲート絶縁膜堆積以後のトランジスタ形成プロセスでの熱処理によってシリコンとゲート絶縁膜の界面においてシリコン窒化膜が生じない。従って、シリコン基板窒化による固定電荷の形成を防ぐことが出来るため、閾値シフトのない高速のトランジスタを作成することが出来る。
特開昭64−23571号公報には、III−V族化合物半導体上に形成した窒化アルミニウム膜の表面または側面を酸化層で覆った構造が記載されている。これは、III−V族化合物半導体上に形成した窒化アルミニウムが吸湿性であるため、ゲート絶縁膜の上側または側面から水分が浸透することを防止する保護層として酸化層を設けたものである。従って、本発明の主な目的として挙げられるゲート絶縁膜の絶縁特性、固定電荷の低減、シリコンとの界面安定性を実現しているものではなく、シリコン上に絶縁膜を形成する本発明とは本質的に異なるものである。
発明を実施するための最良の形態
(第1の実施形態)
第1の実施形態では、シリコン基板上に反応性スパッタで酸窒化アルミニウム膜を堆積した。反応性スパッタ装置として、マグネトロンスパッタ装置を使用した。基板としてはn型シリコン基板(100)を使用した。ターゲットとしてアルミニウムを用い、ターゲットと基板間距離を約10cmとして反応性スパッタを行い、厚さ5nmの酸窒化アルミニウム薄膜を成膜した。スパッタをしていないときのチャンバー内の圧力は5×10−5Paであった。
成膜時には酸素・窒素混合ガスを供給した。混合ガスの全圧は、基板へのスパッタ粒子の打ち込みを抑制するため、ガスの平均自由行程がターゲットとウェハーとの距離の数分の一程度になるようにするのが好ましい。ガスの平均自由行程L(cm)は、圧力がP(Pa)のときL=1.33/Pとあらわされるので、例えばターゲットとウェハー間距離が10cmの時にはガス圧を0.5Pa程度以上にするのが好ましい。ガス圧が安定したらRF電源で周波数13.56MHzの高周波をターゲットと基板を載せたサセプター(ヒーターを内臓)の間に印加した。反応性スパッタ時、基板加熱は行わず窒素・酸素混合気体を供給しチャンバー内圧を0.6PaとしRF電源(周波数13.56MHz)の高周波のパワーは500Wであった。酸素空孔の補償のために基板温度400℃にて1気圧、10分の酸素雰囲気中でのアニールを施した。アニール後に酸窒化アルミニウム上に上部電極としてシリコン多結晶を成膜し、それにホウ素を打ち込んで窒素中熱処理(700℃)で活性化した。
反応性スパッタにより成膜された酸窒化アルミニウム薄膜の固定電荷密度をフラットバンド電圧シフトから計算し求めた。固定電荷密度は10−8C/cm以下となり、アルミナを用いた場合と比べて固定電荷が低減されていることがわかった。また、この膜のリーク電流密度を求めると、10−2A/cm以下となった。このリーク電流密度はフラットバンド電圧を1V超えた電圧印加時のものである。この結果により、酸窒化アルミニウム膜では、リーク電流が抑制されていることがわかった。さらに、この膜の誘電率を求めると9.5程度の値となり、酸化アルミニウムに比べ高誘電率特性が実現されることが明らかとなった。
また、この膜の結晶化温度は800℃以上となり、高温での結晶化温度が達成された。これら窒素の濃度比と比誘電率、固定電荷密度、リーク電流密度の関係については、第2の実施の形態で詳細に述べることとする。
以上ターゲットしてアルミニウムを用いた場合について述べたが、酸化アルミニウムもしくは窒化アルミニウムもしくは酸窒化アルミニウムのいずれをターゲットに用いてもターゲットとしてアルミニウムを用いた場合と同様な結果が得られた。
(第2の実施形態)
第2の実施の形態は、シリコン基板と酸窒化アルミニウムとの間に第1の絶縁膜を設けて積層膜とした以外は、第1の実施の形態とほぼ同様である。第2の実施の形態では、基板として0.5nmのシリコン酸化膜(第1の絶縁膜)付きn型シリコン基板(100)を使用した点が第1の実施の形態を異なる。
アルミニウムをターゲットとして用い、ターゲットと基板間距離は約10cmで反応性スパッタを行い、厚さ5nmの酸窒化アルミニウム薄膜を堆積した。スパッタをしていないときのチャンバー内の圧力は5×10−5Paであった。成膜時には酸素・窒素混合ガスを供給し、チャンバー内圧を0.6PaとしRF電源(周波数13.56MHz)の高周波のパワーは500Wであった。酸素空孔の補償のために基板温度400℃にて1気圧、10分の酸素雰囲気中でのアニールを施した。アニール後に酸窒化アルミニウム上に上部電極としてシリコン多結晶を成膜し、それにホウ素を打ち込んで窒素中熱処理(700℃)で活性化した。
反応性スパッタにより成膜された酸窒化アルミニウム薄膜の、固定電荷量、不純物拡散、結晶化温度、リーク電流及び比誘電率の組成依存性を調べた。ここでの酸窒化アルミニウムの厚さは5nmでほぼ一定とし、組成比による成膜時間の違いを考慮して膜厚一定になるように成膜を行った。
図1に活性化アニール温度が700℃の場合における比誘電率の組成依存性を示す。比誘電率は、シリコン基板上に形成した第1の絶縁膜であるシリコン酸化膜、第2の絶縁膜である酸窒化アルミニウム膜の積層膜全体の静電容量を測定し、その値から酸窒化アルミニウム膜の比誘電率を求めた。
図1により、膜厚が一定の条件において、窒素の濃度比が10%を超えると誘電率が急激に低下することが分かる。図1において、窒素の濃度比が75%を超える領域についてはデータがないが、この窒素濃度領域においては絶縁性が酸化アルミニウムに対して著しく劣る点及び結晶化温度が著しく低下する点などの理由から本発明の目的に適さない領域であるためである。
図2Aに、フラットバンド電圧シフトから計算した酸窒化アルミニウム薄膜中の固定電荷密度の組成依存性を示す。図2Bは図2Aの一部を拡大したものである。図2Aおよび図2Bより酸化アルミニウムに窒素を添加した結果、固定電荷密度が減少していることがわかる。また、図2Bにより、窒素の濃度比が0.1%となったときに固定電荷がアルミナに比べて急激に減少しており、さらに1%となった場合には、アルミナに比べ固定電荷密度が約1/10以下に減少しているのがわかる。また、さらに窒素の濃度比が3.5%となった場合に固定電荷密度が最小値に近づいていき、5%付近で最小値となっているのがわかる。この後、窒素の濃度比を増加し続けても、固定電荷密度の減少が起こっていない。図1の比誘電率の組成依存性から換算膜厚を考慮すると、窒素の濃度比が増加するに従って換算膜厚は増加する。このため、換算膜厚を一定値とするという要求のもとでは、実際の膜厚は小さくなり、それに伴って固定電荷密度も減少することが予想される。しかしながら、比誘電率の組成による変化量は、図2Aおよび図2Bの固定電荷密度の変化量とケタ違いに小さいので、換算膜厚を所定の条件で一定とした場合にも、窒素の濃度比が、0.1〜10%であれば、十分に固定電荷を低減することができる。
次に、図3に、リーク電流の組成依存性を示した。リーク電流密度はフラットバンド電圧を1V超えた電圧印加時のものである。窒素の濃度比が10%以上になるとリーク電流密度が急増することがわかる。これについても、換算膜厚を一定値にするという要求のもとでは、窒素の濃度比の増加に伴い実際の膜厚が小さくなることを考慮すると、リーク電流密度は実線の傾きより大きくなり急激に増加することが考えられる。しかし、先に述べたことと同様、図3のリーク電流密度の変化量に比べて比誘電率の変化量がケタ違いに小さいので、換算膜厚を所定条件で一定としても窒素の濃度比が0〜10%とした場合に、リーク電流を低減させることができる。
また、図2A、図3には窒素濃度が75%を超える領域についてはデータがないが、この窒素濃度領域においては絶縁性が酸化アルミニウムに対して著しく劣る点及び結晶化温度が著しく低下する点などの理由から本発明の目的に適さない領域である。
図4に活性化アニール温度が700℃と800℃時のフラットバンド電圧差の組成依存性を示す。図4より酸化アルミニウムに5%以下の窒素を添加した結果フラットバンドの差がほとんどなくなっていることがわかる。また、窒素の濃度比が0.1〜10%の範囲では、フラットバンド電圧の差が、0.6V以下であり、さらに、窒素の濃度比が1〜5%の範囲であれば、フラットバンド電圧の差が0.3V以下となり、不純物の拡散が抑えられていることがわかる。また、窒素の濃度比が5%を超えるとホウ素の拡散抑制効果が低下する。それは、後述するように当該窒素濃度領域においては酸窒化アルミニウム薄膜の著しい結晶化によって上部電極とシリコン基板を結ぶ結晶粒界が形成されホウ素がその粒界を介してシリコン基板に拡散するためと考えられる。また、これについても、換算膜厚を所定条件とすると、グラフの形状が若干変化することが考えられるが、比誘電率の変化量が小さいため、影響は及ばない。図4においても窒素濃度が75%を超える領域についてはデータがないが、理由は上記と同様で、この窒素濃度領域においては絶縁性が酸化アルミニウムに対して著しく劣る点及び結晶化温度が著しく低下する点などの理由から本発明の目的に適さない領域であるためである。
また、作成した酸窒化アルミニウムの結晶化温度の組成依存性を、酸窒化アルミニウムを窒素中で1分間急速加熱しX線回折測定することにより求めた。この結果を図5に示す。使用X線はCuKα(波長:0.15418nm)である。測定に用いた酸窒化アルミニウム膜の膜厚は25nmであった。図5より非金属原子中の窒素濃度が10%を超える場合結晶化温度が800℃以下となり、800℃以上の加熱により酸窒化アルミニウムが相分離を起こしかつ窒化アルミニウムが結晶化していることが分かる。よって非金属原子中の窒素濃度が10%を超える場合上記のような不純物拡散が起きているものと推論される。
さらに、第1の絶縁膜、第2の絶縁膜を有する積層膜である場合に、第1の絶縁膜として本実施の形態のようにシリコン酸化膜だけでなく、シリコン酸窒化膜等の他の絶縁膜を用いた場合であっても、シリコンとの界面が熱力学的に安定となることはTEM観察を用いて確認できた。これにより、シリコンと酸窒化アルミニウムとの界面に第1の絶縁膜を設け積層膜とすることによって、シリコン界面順位密度が低減されることがわかった。
以上ターゲットしてアルミニウムを用いた場合について述べたが酸化アルミニウムもしくは窒化アルミニウムもしくは酸窒化アルミニウムのいずれをターゲットに用いてもターゲットしてアルミニウムを用いた場合と同様な結果が得られた。
(第3の実施形態)
第3の実施の形態では、原子層堆積法(ALD法)により酸窒化アルミニウムを形成した。本実施の形態で用いたプラズマ源付原子層堆積装置の概念図を図6に示す。本装置は試料処理室101と交換室102から成り、交換室102には複数枚のウェハ103が収納可能である。試料処理室101と交換室102の間にはゲートバルブ104が設けられており、それそれの部屋は複数のポンプにより構成される排気系105、106により排気される。
交換室より試料処理室に運ばれたウェハ108の直下にはヒータ107があり、ウェハを所定の温度に加熱する。また、ウェハ108の上方部、チャンバー上部にはプラズマ源としてECRプラズマ源109がある。
また、ウェハ上面に金属酸窒化物を形成するために、金属材料ガス及び酸化剤及び窒化剤ガス供給系110〜121により導入される。
ガス供給系110〜121は、金属材料ガス供給系110〜113及び酸化剤供給系114〜117及び窒化剤供給系118〜121より構成される。各々のガス供給系は基本的に同じ構成であり、110、114、118の原料シリンダ、111及び113、115及び117、119及び121のストップバルブ、112、116、120のマスフローコントローラから成る。原料シリンダ110には金属材料ガスのトリメチルアルミニウムが、原料シリンダ114には酸化剤の水もしくは酸素が、原料シリンダ118には窒化剤のアンモニアもしくはヒドラジンもしくは窒素が入っている。トリメチルアルミニウムの原料シリンダ110はマスフローコントローラ112の正常動作のため45℃に加熱されている。
次に、成膜手順について説明する。ALD法による酸化アルミニウムの堆積には、通常はトリメチルアルミニウムと酸化剤の水の交互照射が行われる。ALD法で酸窒化アルミニウムを堆積するには、酸化剤の水にアンモニアを加えて基板に照射する。
基板としては、n型シリコン基板(100)を使用した。堆積装置は10−5Pa以下の減圧下に排気され、基板温度300℃で、まずトリメチルアルミニウムを分圧1Pで10秒照射し、つづいてHOとアンモニアの混合気体を1Paで10秒照射する。1サイクルあたりの堆積は約0.1nmであり、20回繰り返して2nmの酸窒化アルミニウムを堆積した。本手法では、HOとアンモニアの混合比を任意に可変することにより膜中の窒素量を任意に可変できることを確認した。上記の手順により原子層堆積法で成膜した場合酸窒化アルミニウムの構成元素として窒素は添加された。
つづいて、基板温度400℃にて1気圧、10分の酸素雰囲気中でのアニールを施した。アニール後に酸窒化アルミニウム上に上部電極としてシリコン多結晶を成膜し、それにホウ素を打ち込んで窒素中熱処理で活性化し、膜特性を評価した。本手法で堆積した酸窒化アルミニウムは、スパッタ法で堆積した前記酸窒化アルミニウム膜と、同じ窒素含有量において同等の性質を示すことを確認した。
(第4の実施の形態)
第4の実施の形態では、第3の実施の形態と同様のALD法を用いるが、酸窒化方法として、第3の実施の形態ではHOとアンモニアの混合気体を用いたのに対し、第4の実施の形態ではプラズマ照射を行った点が異なる。
プラズマ照射を行う場合にも、第3の実施の形態と同様のシリコン基板を用い、図6に示した装置を使用した。プラズマ源はウエハー直上20cmの位置に取り付けてある。基板温度300℃でトリメチルアルミニウムを照射後に、圧力10−1PaでOとNの混合ガスを導入し、電力80Wで15秒プラズマを照射し、以後各照射を交互に繰り返すことにより酸窒化アルミニウムを堆積した。1サイクルあたりの堆積は同様に約0.1nmであり、20回繰り返して2nmの酸窒化アルミニウムを堆積した。本手法では、OとNの混合比を任意に可変することにより、膜中の窒素量を任意に可変できることを確認した。つづいて、基板温度400℃にて1気圧、10分の酸素雰囲気中でのアニールを施した。アニール後に酸窒化アルミニウム上に上部電極としてシリコン多結晶を成膜し、それにホウ素を打ち込んで窒素中熱処理で活性化し膜特性を評価した。
この方法により作成した酸窒化アルミニウムは、スパッタ法で堆積した前記酸窒化アルミニウム膜と、同じ窒素含有量において同等の性質を示すことを確認した。また、トリメチルアルミニウム照射後に水や酸素プラズマを照射して通常の酸化アルミニウムを堆積後、窒素プラズマを照射して膜中に窒素を含有させ、以後各照射を繰り返しても同等の膜が堆積できることを確認した。
以上示したように、ALD法により作成した酸窒化アルミニウム膜においても、固定電荷を低減し、不純物拡散を抑制でき、かつ高誘電率特性が実現できた。
(第5の実施の形態)
第5の実施形態は、シリコンと酸窒化アルミニウムとの界面に第1の絶縁膜としてシリコン酸化膜を有し、積層膜としている点が第3の実施の形態と異なる。
ALD法により酸窒化アルミニウム膜を堆積した。基板としては0.5nmのシリコン酸化膜(第1の絶縁膜)付きn型シリコン基板(100)を使用した。第3の実施の形態と同様の条件でトリメチルアルミニウムを照射し、つづいて水とアンモニアの混合気体を照射した。これを交互に繰り返し、2nmの酸窒化アルミニウムを堆積した。第3の実施の形態と同様にアニールを行った後、上部電極を成膜して膜特性を評価した。本手法で堆積した酸窒化アルミニウムは、スパッタ法で堆積した前記酸窒化アルミニウム膜と、同じ窒素含有量において同等の性質を示すことを確認した。
第5の実施の形態で作成した酸窒化アルミニウム膜は、積層膜としているため、第3の実施の形態に比べて界面順位密度が低減されチャネル電子の移動度の低下が抑制できることも確認した。酸窒化アルミニウム膜とシリコンとの間の第1の絶縁膜として、シリコン酸化膜以外の絶縁膜、例えばシリコン酸窒化膜と用いても同様であった。また、HOとアンモニアの混合気体を用いる代わりに、第4の実施の形態と同様、OとNの混合ガスから生成した混合プラズマを用いてプラズマ照射を行った場合においても、同等の酸窒化アルミニウム膜が得られることができた。
(第6の実施の形態)
第6の実施の形態では、酸化アルミニウムを所定の膜厚堆積し、続いて膜表面より窒化して酸窒化アルミニウム薄膜を形成する手法を行った。酸化アルミニウムがALD法を用いて形成し、窒素プラズマ(窒素イオンと窒素ラジカルの混合体)で窒化反応を行った。
0.5nmのシリコン酸化膜付きn型シリコン基板(100)を基板に使用し、ALD法により2nmのAlを堆積した。つづいて、Al膜表面に窒素プラズマを照射した。真空反応に小型ECRプラズマ源を装着した前述の装置に基板を導入し窒化を行った。基板温度300℃、圧力10−1Pa、電力80Wで10分窒化を行ったところ、膜に窒素が含有されていることが確認できた。
次に、基板温度400℃にて1気圧、10分の酸素雰囲気中でのアニールを施した。以上のアニールの結果、膜中に含まれる大部分の窒素は離脱し、アニール前の窒素含有量によらず約1atom%の微量の窒素が含有されるのみになった。アニールによる窒素脱離は、窒化反応にアンモニアやヒドラジンを用い場合でも同様に見られた。よって、後窒化によって酸化アルミニウムに添加される容易に除去できない窒素の最大量は約1atom%程度になる。
つづいて、酸窒化アルミニウム上に上部電極としてシリコン多結晶を成膜し、それにホウ素を打ち込んで窒素中熱処理で活性化し、膜特性を評価した。以上の窒化処理を行った膜は、スパッタ法で堆積した窒素量が約1%の酸窒化アルミニウム膜と同等の性質を示すことを確認した。
また、膜中の固定電荷を1/10に低減するまでにシリコン基板に結びついた窒素原子の面密度は、1×10−10/cmとなり、小さくすることができることを確認した。これはプラズマの高い反応性のため窒化活性種がシリコン基板まで到達しないことによる。よって、この方法によれば閾値シフトのない、低電圧・省消費電力のトランジスタを作成することが出来る。
以上窒素プラズマを使用した例について述べたが、窒化反応にアンモニアやヒドラジンを用い窒化しても同様の効果が得られることを確認した。
(第7の実施の形態)
第7の実施の形態では、第6の実施の形態で行った酸化アルミニウムを窒化する方法において、圧力の変化による窒素の濃度比変化を調べた。
シリコン酸化膜に覆われたシリコン基板上に、100nmの酸化アルミニウム堆積し、窒素圧力を変化させて、窒素プラズマによって窒化した場合の窒素プロファイルを調べた。窒化の条件は第3の実施形態と同様に行った。圧力を低くしていくとプラズマ中粒子の温度上昇のためより深くまで窒素が添加されるようになるが、プラズマが安定して生成できる最低圧力(10−1Pa)時においては、5nm程度までしか窒素は入っていかなかった。よって、酸化アルミニウムへの窒素添加の際に、固定電荷を補償できる能力が高い窒素プラズマを用いる場合、酸化アルミニウムの膜厚は5nm以下とするべきであることがわかった。
以上の実施形態では、基板としてシリコン酸化膜に覆われたシリコン基板を用いたが、これらの結果は、シリコン基板もしくは極薄のシリコン酸窒化膜のうちいずれかに覆われたシリコン基板を用いた場合においても同様である。
(第8の実施の形態)
図7Dに第1の実施形態に係わるn型トランジスタの断面図を示す。
不純物濃度5×1015cm−3程度のn型単結晶シリコン基板201上にSTI構造の素子分離領域202が形成されている。また、n型トランジスタ形成領域にはpウェル(図示せず)が形成されている。この素子分離領域202で分離されたトランジスタ領域には、しきい値をコントロールするための不純物濃度5×1016cm−3程度のp型チャネル不純物層が形成されており(図示せず)、不純物濃度5×1019cm−3程度のn型拡散層からなるソース−ドレイン領域203が形成されている。チャネル領域204上に、シリコン酸窒化膜205(シリコン酸化膜換算膜厚0.5nm)が形成され、更にその上に1.2nmの膜厚の酸窒化アルミニウム(N/(O+N)=5%)206が形成されている。
酸窒化アルミニウム膜206上に多結晶シリコンとWSiからなるゲート電極207がソース−ドレイン領域203に対して自己整合的に形成されている。層間絶縁膜208に設けたコンタクト孔を介して各ソース−ドレイン領域203と電気的に導通した各ソース−ドレイン電極209が形成されている。さらに、パッシベーション膜210によって全体が覆われている。
次に、第1の実施形態に係わるn型単体トランジスタの製造方法について図7A〜図7Dを用いて順次説明する。
まず、n型単結晶シリコン基板201の表面を、過酸化水素、アンモニア、塩酸の混合水溶液を用いる洗浄法により洗浄する。なお、単結晶シリコン基板201表面を洗浄することが目的であるため、上記以外の洗浄法を用いてもよい。
次に、シリコン基板201上にpウェルを形成する。次に、RIE(Reactive Ion Etch)法を用いて基板201上に溝を掘り、その溝に絶縁膜を埋め込みトレンチ型の素子分離領域202を形成する。
続いて、厚さ5nm程度のシリコン酸化膜211を形成した後、チャネルイオン注入を行いp型チャネル不純物層(図示せず)を形成する。さらに、800℃、10秒程度のRTA(Rapid Thermal Anneal)によりp型チャネル不純物層の活性化を行う。(図7A)
次に、シリコン酸化膜をフッ酸により剥離し、シリコン酸窒化膜205(シリコン酸化膜換算膜厚0.5nm)を形成後、膜厚1.2nmの金属酸窒化物絶縁膜206として酸窒化アルミニウム(N/O+N)=5%)を、アルミニウムターゲットを用いた反応性スパッタ法にて基板加熱を行わず形成する。反応性スパッタ時、窒素・酸素混合気体を供給しチャンバー内圧を0.6PaとしRF電源(周波数13.56MHz)の高周波のパワーは500Wであった。ターゲットしてはアルミニウムだけではなく、酸化アルミニウムもしくは窒化アルミニウムもしくは酸窒化アルミニウムのいずれも用いることが可能であるし、反応性スパッタ法ではなく、ALD法もしくは酸化アルミニウムの窒化を用いても良い。
ALD法を用いる場合、先に示した第3、第4、および第5の実施の形態で行った酸窒化アルミニウムの形成と同様に行うことができる。酸化アルミニウムの窒化を用いる場合は、第6の実施の形態と同様に行うことができる。次に、1気圧酸素雰囲気400℃で、10分のアニールを行った。
さらに、次に、金属酸窒化物絶縁膜206上に低圧気相成長法(LPCVD)により多結晶シリコン207を形成する。次に、多結晶シリコン207上にフォトレジストパターン(図示せず)を形成する。(図7B)。このフォトレジストパターンをエッチング用マスクとして用いる異方性エッチングにより、多結晶シリコン207及び金属酸窒化物絶縁膜206をパターニングする。
次に、フォトレジストパターン、多結晶シリコン207、金属酸化物絶縁膜206をイオン注入用マスクとして用い、基板201に不純物イオン(砒素)を注入することにより、多結晶シリコン207、金属酸化物絶縁膜206に対して自己整合的にソース−ドレイン領域203を形成する(図7C)。
次に、フォトレジストパターンを除去し、ソース−ドレイン及び多結晶シリコン207活性化のための熱処理(1気圧窒素雰囲気、1000℃、1秒)を行う。次に、層間絶縁膜208を形成する。次に、ソース−ドレイン領域203及び多結晶シリコン207まで達するコンタクト孔を形成し、Co及びTiN(図示せず)を堆積し、窒素中で700℃、10秒のRTA(Rapid Thermal Anneal)処理を施した後、これをパターニングしてソース電極及びドレイン電極209及び多結晶シリコン207とWSiからなるゲート電極を形成する(図7D)。
さらに、窒素:水素比9:1雰囲気中で400℃、10分のアニールを行い、最後に全面にパッシベイション膜210を形成し、図7Dに示すトランジスタを得る。
第8実施の形態のトランジスタでは、酸窒化アルミニウムが固定電荷を持たず且つ高い不純物拡散耐性を持つことから、閾値シフト・チャネル中の移動度の劣化は見られなかった。また、単位面積当たりのゲート容量は3.7[μF/cm]であり、ゲート絶縁膜のシリコン換算膜厚が1.0nmのとき期待される単位面積当たりのゲート容量3.6[μFrad/cm]を上回っていた。つまり、作成したトランジスタのゲート絶縁膜のシリコン換算膜厚は1.0nm以下である。
また、図8に上記工程で作成したトランジスタのゲートリーク電流密度のゲート電圧依存性を示す。ゲート電圧1.0V時のゲートリーク電流密度は1A/cm2である。また、上記工程で作成したトランジスタのゲート絶縁膜とシリコン界面の界面準位密度は5×1010/cmeVであった。この値は通常の熱酸化で形成されたシリコン酸化膜とシリコン界面の界面準位密度とほぼ同じ値であった。このように作成されたトランジスタの動作を確認したところ正常な動作を示した。
上記の構造においてゲート電極としてシリコン・ゲルマニウム混晶体を用いた場合でも、多結晶シリコンを用いた場合と同様な効果が得られた。
(第9の実施形態)
図9Eに第9の実施形態に係わるn型単体トランジスタの断面図を示す。不純物濃度5×1015cm−3程度のn型単結晶シリコン基板301上にSTI構造の素子分離領域302が形成されている。
また、n型トランジスタ形成領域にはpウェル(図示せず)が形成されている。この素子分離領域302で分離されたトランジスタ領域には、不純物濃度5×1019cm−3程度(303a)と不純物濃度5×1020cm−3程度(303b)のLDD(Lightly Doped Drain)構造を有するn型拡散層からなるソース・ドレイン領域303が形成されている。閾値をコントロールするための不純物濃度5×1016cm−3程度のp型チャネル不純物層がチャネル領域304のみに選択的に形成されている(図示せず)。
チャネル領域304上には、膜厚0.5nmのシリコン酸化膜305が形成され、更にその上に1.2nmの膜厚の酸窒化アルミニウム(N/(O+N)=1%)306が形成されている。また、酸窒化アルミニウム膜306上にはTiNとWからなるゲート電極307がソース−ドレイン領域303bに対して自己整合的に形成されている。
金属酸窒化物絶縁膜306と層間絶縁膜308の間にはシリコン酸化膜309がある。層間絶縁膜308及び310に設けたコンタクト孔を介して各ソース−ドレイン領域303と電気的に導通した各ソース−ドレイン電極311が形成されている。更にパッシベイション膜312によって全体が覆われている。
次に、第9の実施形態に係わる単体トランジスターの製造方法について図9A〜図9Dを用いて順次説明する。
n型単結晶シリコン基板301の表面を第一の実施例と同様に洗浄しpウェルを形成する。
次に、RIE法を用いて基板301上に溝を掘り、その溝に絶縁膜を埋め込みトレンチ型の素子分離領域302を形成する。次に、厚さ5nm程度のシリコン酸化膜313を形成し、このシリコン酸化膜の上にダミーゲートパターン314を形成するための多結晶シリコン膜を膜厚300nm程度全面に堆積し、リソグラフィー法とRIE法によりダミーゲートパターンに加工する。ダミーゲートパターン314に多結晶シリコンを用いたのはRIE時にシリコン酸化膜313に対して選択比が取り易いため、シリコン基板301へのRIEによるエッチングダメージが抑えやすいためである。
次に、LDD構造を形成するため、ダミーゲートパターン314となる多結晶シリコン膜をマスクとして、リンのイオン注入を70KeV、4×1013cm−2程度行い、n−型拡散層303aを形成する(図9A)。次に、シリコン酸化膜を全面に堆積した後、全面のRIEを行い、ダミーゲートパターン305の側壁に厚さ20nm程度のシリコン酸化膜309を形成する。
その後、砒素のイオン注入を30KeV、5×1015cm−2程度行い、n+型拡散層303bを形成し、LDD構造を形成する(図9B)。次に、全面にCVDにてシリコン酸化膜308を300nm程度堆積し、窒素雰囲気中750℃、30分アニールする。
次に、窒素雰囲気中950℃、10秒のRTAを行いソース・ドレインのイオン注入層の活性化を行う。次に、CMP(Chemical Mechanical Polishing)によって全面の平坦化を行い、ダミーゲートパターン314になる多結晶シリコン膜の表面を露出させる。
次に、露出したダミーゲートパターン314をRIEによって選択的に除去しシリコン酸化膜313の表面を露出させる。次に、層間絶縁膜308及び側壁絶縁膜309をマスクとして、所望のチャネル領域304にのみイオン注入を行う。nチャネルトランジスタの場合、0.7V程度の閾値を設定するためには、ホウ素を10KeV、5×1012cm−2程度イオン注入し、チャネル領域にのみ選択的にp型チャネル領域を形成する(図9C)。
次に、シリコン酸化膜313を希釈したフッ酸で除去し、露出したシリコン基板表面に膜厚0.5nmのシリコン酸化膜305を形成する。次に、全面にALDを用いて膜厚1.2nmの酸化アルミニウムを堆積した。次に、酸化アルミニウムを窒素プラズマによって後窒化して金属酸窒化物絶縁膜306として酸窒化アルミニウム(N/(O+N)=1%)を形成する。
酸化アルミニウムを堆積するのに用いるALD法では原料としてはトリメチルアルミニウムを、酸化剤としては水もしくは酸素プラズマを用いた。基板温度300℃で1Paのトリメチルアルミニウムを10秒間、つづいて酸化剤を照射し、それを交互に繰り返すことにより成膜した。なおプラズマを用いる場合には電力80Wで15秒プラズマを照射した。
ここでは酸化アルミニウムの堆積にALD法を用いているが、反応性スパッタを用いてもよい。酸化アルミニウムを窒化するのに窒素プラズマを用いる場合では基板温度300℃、圧力10−1Pa、電力80Wで10分窒化を行った。なお、窒化にはアンモニアもしくはヒドラジンを用いて行っても良い。また、ここでは酸化アルミニウムの窒化によって酸窒化アルミニウムを堆積しているが、酸窒化アルミニウムを直接堆積することも可能である。
次に、窒素雰囲気中800℃、10秒のRTAを行いチャネル領域不純物の活性化を行う。また、この工程によりシリコン基板301・シリコン酸化膜305の界面に存在する終端されていない結合数が減少し界面準位密度の低減が実現できる。更に、酸素雰囲気中400℃、10分の熱処理を行い酸窒化アルミニウム(N/(O+N)=1%)薄膜膜中の酸素空孔の補償を行う。
次に、ゲート電極307としてTiN及びWを全面に形成する。次に、全面をCMPすることにより、ゲート電極及び金属酸窒化物絶縁膜306を、ダミーゲートが除去された溝の中に埋め込み、ゲート電極307を形成する(図9D)。
次に、全面に層間絶縁膜310としてシリコン酸化膜を200nm程度堆積し、ソース−ドレイン領域303まで達するコンタクト孔を形成する。
次に、Co及びTiN(図示せず)及びWを堆積し、窒素中で700℃、10秒のRTA(Rapid Thermal Anneal)処理した後、これをパターニングしソース電極及びドレイン電極311を形成する。更に、窒素:水素比9:1雰囲気中で400℃、10分のアニールを行い、最後に全面にパッシベイション膜312を形成し図9Eに示すトランジスタを得る。
本発明者はこのように形成されたトランジスタの性能が第8の実施の形態のトランジスタと同等な性質を有し正常な動作を行うことを確認した。
本実施例のようにゲート電極に金属窒化物であるTiNを用いた場合、酸窒化アルミニウムが高い不純物拡散耐性を持つため金属窒化物からの窒素抜けを抑制できた。よってゲート電極形成以後のトランジスタ作製プロセスによる閾値が変動を抑制できた。また同様な効果を、ゲート電極がTi、Zr、Hf、W、Taの窒化物及びそれらの化合物もしくはそのいくつかを積層したものである場合にも確認した。
また、酸化アルミニウムの窒化後に、熱処理により容易に脱離する窒素を除去すると、ゲート絶縁膜堆積以後のプロセスにおいてシリコン基板の窒化するを抑制できた。その結果、良好な移動度を有するトランジスタを実現できることを確認した。
産業上の利用可能性
本発明の半導体装置、その製造方法により、ゲート長0.05μm世代の半導体トランジスタのゲート絶縁膜に要求される特性を満足することが可能となった。特に、膜中固定電荷を低減し、不純物拡散を抑制できるため、閾値シフト・移動度の劣化を防ぐことができる。
【図面の簡単な説明】
図1は、本発明の実施例で使用した、シリコン酸化膜上に成膜された金属酸窒化物薄膜の誘電率の組成依存性を表すグラフである。
図2Aおよび図2Bは、本発明の実施例で使用した、シリコン酸化膜上に成膜された金属酸窒化物薄膜中の固定電荷の組成依存性を表すグラフである。
図3は、本発明の実施例で使用した、シリコン酸化膜上に成膜された金属酸窒化物薄膜のリーク電流の組成依存性を表すグラフである。
図4は、本発明の実施例で使用した、熱処理によって金属酸窒化物薄膜をホウ素が通過することにより生じるフラットバンド電圧の変化の組成依存性を表すグラフである。
図5は、本発明の実施例で使用した、シリコン酸化膜上に成膜された金属酸窒化物薄膜の結晶化温度の組成依存性を示すグラフである。
図6は、本発明で使用した原子層堆積装置の装置図である。
図7A〜図7Dは、本発明の実施例で使用した半導体装置の構造及び製造過程を示す断面図である。
図8は、本発明の実施例で使用した半導体装置のゲートリーク特性を示すグラフである。
図9A〜図9Eは、本発明の実施例で使用した半導体装置の構造及び製造過程を示す断面図である。

Claims (21)

  1. MIS(金属−絶縁膜−半導体)構造を有する半導体装置において、
    前記半導体はシリコンを主とする膜であり、前記絶縁膜は、Al、O、N原子を主体とする膜であることを特徴とする半導体装置。
  2. MIS(金属−絶縁膜−半導体)構造を有する半導体装置において、
    前記半導体はシリコンを主とする膜であり、前記絶縁膜が、(1−x)AlO3/2・xAlN(ただし0<x<1)であることを特徴とする半導体装置。
  3. 前記半導体が、シリコンであることを特徴とする請求項1または2に記載の半導体装置。
  4. ソース領域と、ドレイン領域と、前記ソース領域及び前記ドレイン領域に挟まれたチャネル領域と、前記チャネル領域と絶縁膜を介して形成されたゲート電極とを有するトランジスタを備えた半導体装置において、
    前記チャネル領域はシリコンを主とする膜であり、前記絶縁膜は、Al、O、N原子を主体とする膜であることを特徴とする半導体装置。
  5. ソース領域と、ドレイン領域と、前記ソース領域及び前記ドレイン領域に挟まれたチャネル領域と、前記チャネル領域と絶縁膜を介して形成されたゲート電極とを有するトランジスタを備えた半導体装置において、
    前記チャネル領域はシリコンを主とする膜であり、前記絶縁膜が、(1−x)AlO3/2・xAlN(ただし0<x<1)であることを特徴とする半導体装置。
  6. 前記チャネル領域がシリコンであることを特徴とする請求項4または5に記載の半導体装置。
  7. 前記絶縁膜は、非金属原子中の窒素濃度比が0.1%以上10%以下であることを特徴とする請求項1から6のいずれか一項に記載の半導体装置。
  8. 前記絶縁膜の膜厚が5nm以下であることを特徴とする請求項1から7のいずれか一項に記載の半導体装置。
  9. ソース領域と、ドレイン領域と、前記ソース領域及び前記ドレイン領域に挟まれたチャネル領域と、前記チャネル領域と第1の絶縁膜、第2の絶縁膜を介して形成されたゲート電極とを有するトランジスタを備えた半導体装置において、
    第1の絶縁膜が、シリコン酸化膜またはシリコン酸窒化膜であり、
    第2の絶縁膜が、Al、O、N原子を主体とする膜であることを特徴とする半導体装置。
  10. ソース領域と、ドレイン領域と、前記ソース領域及び前記ドレイン領域に挟まれたチャネル領域と、前記チャネル領域と第1の絶縁膜、第2の絶縁膜を介して形成されたゲート電極とを有するトランジスタを備えた半導体装置において、
    第1の絶縁膜が、シリコン酸化膜またはシリコン酸窒化膜であり、
    第2の絶縁膜が、(1−x)AlO3/2・xAlN(ただし0<x<1)であることを特徴とする半導体装置。
  11. 前記チャネル領域はシリコンを主とする膜であることを特徴とする請求項9または10に記載の半導体装置。
  12. 前記チャネル領域がシリコンであることを特徴とする請求項9から11のいずれか一項に記載の半導体装置。
  13. 第1の絶縁膜が第2の絶縁膜よりもチャネル領域側に存在することを特徴とする請求項9から12のいずれか一項に記載の半導体装置。
  14. 前記ゲート電極が、多結晶シリコンまたはシリコンゲルマニウム混晶であることを特徴とする請求項4から13のいずれか一項に記載の半導体装置。
  15. 前記ゲート電極が、金属窒化物であることを特徴とする請求項4から13のいずれか一項に記載の半導体装置。
  16. 絶縁膜の製造方法において、
    アルミニウムを堆積し、
    酸化剤と窒化剤を同時に供給して、酸化と窒化を行い、
    これにより、酸窒化アルミニウム膜を形成することを特徴とする絶縁膜の製造方法。
  17. 絶縁膜の製造方法において、
    アルミニウムを堆積し、
    酸化剤と窒化剤を交互に供給して、酸化と窒化を行い、
    これにより、酸窒化アルミニウム膜を形成することを特徴とする絶縁膜の製造方法。
  18. 絶縁膜の製造方法において、
    酸化アルミニウム堆積し、
    前記酸化アルミニウムを窒化し、
    これにより、酸窒化アルミニウム膜を形成することを特徴とする絶縁膜の製造方法。
  19. 前記絶縁膜の非金属原子中の窒素濃度比が0.1%以上10%以下であることを特徴とする請求項16から18のいずれか一項に記載の絶縁膜の製造方法。
  20. 請求項16〜19のいずれか一項に記載の方法により絶縁膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
  21. 請求項16〜20のいずれか一項に記載の方法によりゲート絶縁膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
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Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6680130B2 (en) * 2002-05-28 2004-01-20 Agere Systems, Inc. High K dielectric material and method of making a high K dielectric material
US6954121B2 (en) * 2003-06-09 2005-10-11 Agilent Technologies, Inc. Method for controlling piezoelectric coupling coefficient in film bulk acoustic resonators and apparatus embodying the method
JP4887604B2 (ja) * 2003-08-29 2012-02-29 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP4741792B2 (ja) * 2003-12-18 2011-08-10 日本電気株式会社 窒化物半導体mis型電界効果トランジスタの製造方法
KR20050065716A (ko) * 2003-12-23 2005-06-30 삼성전자주식회사 강유전성 액정 소자의 배향 방법 및 배향 장치
JP2005260091A (ja) * 2004-03-12 2005-09-22 Philtech Inc 半導体装置およびその製造方法
KR100609542B1 (ko) * 2004-06-08 2006-08-08 주식회사 하이닉스반도체 알루미늄 질화막을 게이트 절연막으로 하는 반도체 소자의게이트 전극 제조 방법
KR20060072680A (ko) * 2004-12-23 2006-06-28 주식회사 하이닉스반도체 반도체 장치의 커패시터 및 그 제조방법
JP4867225B2 (ja) * 2005-07-27 2012-02-01 セイコーエプソン株式会社 半導体基板の製造方法及び、半導体装置の製造方法
US7436034B2 (en) * 2005-12-19 2008-10-14 International Business Machines Corporation Metal oxynitride as a pFET material
US20070141798A1 (en) * 2005-12-20 2007-06-21 Intel Corporation Silicide layers in contacts for high-k/metal gate transistors
JP4864498B2 (ja) * 2006-03-15 2012-02-01 株式会社東芝 半導体装置およびその製造方法
US7910497B2 (en) * 2007-07-30 2011-03-22 Applied Materials, Inc. Method of forming dielectric layers on a substrate and apparatus therefor
JP4963455B2 (ja) * 2007-09-04 2012-06-27 国立大学法人北海道大学 半導体基板の表面に絶縁膜を形成する方法と装置
WO2009031886A2 (en) * 2007-09-07 2009-03-12 Fujifilm Manufacturing Europe B.V. Method and apparatus for atomic layer deposition using an atmospheric pressure glow discharge plasma
GB0805328D0 (en) * 2008-03-25 2008-04-30 Aviza Technologies Ltd Deposition of an amorphous layer
JP5136986B2 (ja) * 2008-04-30 2013-02-06 独立行政法人産業技術総合研究所 圧電体の製造方法および圧電素子
KR101648927B1 (ko) 2009-01-16 2016-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US8492756B2 (en) 2009-01-23 2013-07-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN105810753A (zh) 2009-09-04 2016-07-27 株式会社半导体能源研究所 半导体器件及其制造方法
US20110083735A1 (en) * 2009-10-13 2011-04-14 Ips Ltd. Solar cell and method of fabricating the same
KR20110049218A (ko) * 2009-11-04 2011-05-12 삼성전자주식회사 태양 전지 및 그 제조 방법
JP2011151366A (ja) * 2009-12-26 2011-08-04 Canon Anelva Corp 誘電体膜の製造方法
CN102534488A (zh) * 2010-12-30 2012-07-04 鸿富锦精密工业(深圳)有限公司 具有硬质涂层的被覆件及其制备方法
US20190148234A1 (en) * 2011-06-28 2019-05-16 Monolithic 3D Inc. Method for producing a 3d memory device
JP5789149B2 (ja) * 2011-07-21 2015-10-07 Jswアフティ株式会社 原子層成長方法及び原子層成長装置
EP2842158A4 (en) * 2012-04-24 2015-12-02 Applied Materials Inc PVD ALN FILM WITH OXYGEN DOPING OF LOW SPEED MASK FILM
JP2014057039A (ja) * 2012-08-10 2014-03-27 Fujifilm Corp 半導体基板製品の製造方法及びエッチング液
JP2014110402A (ja) 2012-12-04 2014-06-12 Rohm Co Ltd 半導体装置
KR102079715B1 (ko) * 2013-02-13 2020-02-20 삼성전자주식회사 박막 및 그 형성방법과 박막을 포함하는 반도체소자 및 그 제조방법
CN103500763B (zh) * 2013-10-15 2017-03-15 苏州晶湛半导体有限公司 Ⅲ族氮化物半导体器件及其制造方法
US9379164B2 (en) * 2014-03-06 2016-06-28 Kabushiki Kaisha Toshiba Integrated circuit device
CN103887163B (zh) * 2014-04-03 2016-04-20 中国科学院半导体研究所 用于SiC基MOS器件栅介质薄膜的制备方法
JP6102823B2 (ja) * 2014-05-14 2017-03-29 信越半導体株式会社 Soi基板の評価方法
CN107615483B (zh) * 2015-06-05 2022-05-17 索尼公司 固态摄像元件
CN106298780A (zh) * 2016-09-27 2017-01-04 中国科学院微电子研究所 一种InP衬底MOSCAP的结构及其制备方法
US10176984B2 (en) 2017-02-14 2019-01-08 Lam Research Corporation Selective deposition of silicon oxide
US10242866B2 (en) * 2017-03-08 2019-03-26 Lam Research Corporation Selective deposition of silicon nitride on silicon oxide using catalytic control
US10043656B1 (en) 2017-03-10 2018-08-07 Lam Research Corporation Selective growth of silicon oxide or silicon nitride on silicon surfaces in the presence of silicon oxide
US9911595B1 (en) 2017-03-17 2018-03-06 Lam Research Corporation Selective growth of silicon nitride
US10559461B2 (en) 2017-04-19 2020-02-11 Lam Research Corporation Selective deposition with atomic layer etch reset
JP6346341B2 (ja) * 2017-05-15 2018-06-20 ローム株式会社 半導体装置
CN110998788B (zh) * 2017-08-01 2024-08-23 应用材料公司 金属氧化物后处理方法
JP2019087698A (ja) * 2017-11-10 2019-06-06 株式会社日立製作所 半導体装置および半導体装置の製造方法
US10460930B2 (en) 2017-11-22 2019-10-29 Lam Research Corporation Selective growth of SiO2 on dielectric surfaces in the presence of copper
JP6773629B2 (ja) * 2017-11-22 2020-10-21 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、昇降機、電源回路、及び、コンピュータ
KR20200118504A (ko) 2018-03-02 2020-10-15 램 리써치 코포레이션 가수분해를 사용한 선택적인 증착
JP2018129558A (ja) * 2018-05-24 2018-08-16 ローム株式会社 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000058832A (ja) * 1998-07-15 2000-02-25 Texas Instr Inc <Ti> オキシ窒化ジルコニウム及び/又はハフニウム・ゲ―ト誘電体
JP2001077111A (ja) * 1999-07-19 2001-03-23 Sharp Corp アルミニウムをドープしたジルコニウム誘電体膜のトランジスタ構造およびその堆積方法
JP2002299607A (ja) * 2001-03-28 2002-10-11 Toshiba Corp Mis型電界効果トランジスタ及びこれの製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5833841A (ja) * 1981-08-24 1983-02-28 Hitachi Ltd 半導体装置
JPS6423571A (en) 1987-07-20 1989-01-26 Nec Corp Semiconductor element
JP2518406B2 (ja) * 1989-06-23 1996-07-24 日本電気株式会社 容量絶縁膜の形成方法
JP3388001B2 (ja) 1993-12-27 2003-03-17 三菱電機株式会社 電荷蓄積素子、不揮発性メモリ素子及び絶縁ゲート型トランジスタ
JPH10178170A (ja) * 1996-12-19 1998-06-30 Fujitsu Ltd 半導体装置及びその製造方法
US6013553A (en) * 1997-07-24 2000-01-11 Texas Instruments Incorporated Zirconium and/or hafnium oxynitride gate dielectric
US6297538B1 (en) * 1998-03-23 2001-10-02 The University Of Delaware Metal-insulator-semiconductor field effect transistor having an oxidized aluminum nitride gate insulator formed on a gallium nitride or silicon substrate
US6246076B1 (en) * 1998-08-28 2001-06-12 Cree, Inc. Layered dielectric on silicon carbide semiconductor structures
KR100343210B1 (ko) * 1999-08-11 2002-07-10 윤종용 단일 전자 충전 mnos계 메모리 및 그 구동 방법
JP2001077355A (ja) * 1999-08-13 2001-03-23 Texas Instr Inc <Ti> トランジスタを形成する方法
JP3425579B2 (ja) * 1999-12-08 2003-07-14 Necエレクトロニクス株式会社 半導体装置の製造方法
JP4505098B2 (ja) * 2000-03-08 2010-07-14 株式会社アルバック 絶縁膜の成膜方法及びその成膜装置
US6383873B1 (en) * 2000-05-18 2002-05-07 Motorola, Inc. Process for forming a structure
US6664186B1 (en) * 2000-09-29 2003-12-16 International Business Machines Corporation Method of film deposition, and fabrication of structures
JP2002184973A (ja) * 2000-12-11 2002-06-28 Hitachi Ltd 半導体装置及びその製造方法
US7192827B2 (en) * 2001-01-05 2007-03-20 Micron Technology, Inc. Methods of forming capacitor structures
US6891231B2 (en) * 2001-06-13 2005-05-10 International Business Machines Corporation Complementary metal oxide semiconductor (CMOS) gate stack with high dielectric constant gate dielectric and integrated diffusion barrier

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000058832A (ja) * 1998-07-15 2000-02-25 Texas Instr Inc <Ti> オキシ窒化ジルコニウム及び/又はハフニウム・ゲ―ト誘電体
JP2001077111A (ja) * 1999-07-19 2001-03-23 Sharp Corp アルミニウムをドープしたジルコニウム誘電体膜のトランジスタ構造およびその堆積方法
JP2002299607A (ja) * 2001-03-28 2002-10-11 Toshiba Corp Mis型電界効果トランジスタ及びこれの製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
DAE-GYU PARK, HEUNG-JAE CHO, IN-SEOK YEO, JAE-SUNG ROH, AND JEONG-MO HWANG: "Boron penetration in p+ polycrystalline-Si/Al2O3/Si metal-oxide-semiconductor system", APPL. PHYS. LETT., vol. 77, no. 14, JPN6009023532, 2 October 2000 (2000-10-02), pages 2207 - 2209, XP012026292, ISSN: 0001323626, DOI: 10.1063/1.1315346 *

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