JPS63250853A - 材料層の平坦化方法 - Google Patents

材料層の平坦化方法

Info

Publication number
JPS63250853A
JPS63250853A JP63007091A JP709188A JPS63250853A JP S63250853 A JPS63250853 A JP S63250853A JP 63007091 A JP63007091 A JP 63007091A JP 709188 A JP709188 A JP 709188A JP S63250853 A JPS63250853 A JP S63250853A
Authority
JP
Japan
Prior art keywords
layer
semiconductor material
uniform thickness
reference plane
polishing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP63007091A
Other languages
English (en)
Other versions
JP2661089B2 (ja
Inventor
ジエローム・ブレツト・ラスキイー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPS63250853A publication Critical patent/JPS63250853A/ja
Application granted granted Critical
Publication of JP2661089B2 publication Critical patent/JP2661089B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76275—Vertical isolation by bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76289—Lateral isolation by air gap
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/959—Mechanical polishing of wafer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/97—Specified etch stop material

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は絶縁体上のシリコン層の高さの一様性を改良す
る方法に関する。
Ｂ、従来技術 現在の超大規模集積（ＶＬＳ　Ｉ　）回路では、トラン
ジスタ及び他の半導体構造体を縮小して、実装密度を高
める傾向にある。半導体装置のこのような縮小及び高密
度の実装化によって、基板のリーク電流及び装置の相互
作用が問題となり、装置間に何等かの形の分離手段を必
要とするようになった。
多くの方法がこの分離手段のために提案されている。た
とえば米国特許第５９７９２３７号は半導体基板中に溝
を形成して、この溝を絶縁材料でコーティングし、さら
に溝中にシリコン材料を充填し、充填した溝の最上部を
平坦化して、シリコン領域の最上部が平坦であることを
確実にしている。このようにして半導体材料が充填され
た絶縁溝が与えられる。
より良い絶縁性を与えるのに特に有望と見られる最近の
技術は絶縁体上のシリコン（ｓｏｒ）層を与える方法で
ある。たとえば、１９８２年２月刊ＩＢＭテクニカル・
ディスクロージャーブレティン（Ｔｅｃｈｎｉｃａｌ　
Ｄｉｇｃｌｏｓｕｒｅ　Ｂｕｌｌｅｔｉｎ）第２４Ｌ第
９号はアイソレーション・シリコン領域を誘電体基板中
のくぼみに埋没する方法を開示している。同じ（１９８
５年１月ＩＢＭテクニカル・ディスクロージャ嘩プレテ
ィン（ＴｅｃｈｎｉｃａＩＤｉｓｃｌｏｓｕｒｅ　　Ｂ
ｕｌｌｅｔｉｎ）は絶縁体上に十分にアイソートされた
エピタキシャル・シリコン成長領域を形成し、次にこれ
を使用して十分にアイソレートされたＦＥＴ、バイポー
ラ及びＭＯ８ＦＥＴ集積回路構造体を与える方法を開示
している。
所望のＳＯ工溝構造体構成する際にはしばしば、ボンデ
ング法を使用して１つのシリコン拳ウェハを第２のハン
ドル（Ｈａｎｄｌｅ）−ウエノ１に溶融している。これ
等のポンディング法の例は１９８６年１月刊応用物理論
文集（Ａｐｐ　１．　Ｐｈｙｓ、　Ｌｅ　ｔ　ｔ、）第
４８（１）巻、第６号のラスキ（Ｌａｓｋｅｙ）著「絶
縁体上のシリコンのためのウエノ・・ポンディング技術
Ｊ　（Ｗａｆｅｒ　Ｂｏｎｄｉｎｇ　　ｆｏｒ　　５ｉ
ｌｉｃｏｎ　−０ｎ−Ｉｎｓｕｌａｔｏｒ　　Ｔｅｃｈ
ｎｏｌｏｇｉｅｓ）、及び、１９８５年１２月１−４日
刊ＩＥＤＭ第２８巻、第４号のラスキ、ステイファ、ホ
ワイト、アバ−ナシ−（Ｌａ５ｋｅｙ、　５ｔｉｆｆｅ
ｒ、Ｗｈｉｔｅ、　Ａｂｅｒｎａｔｈｙ　）著［ポンデ
ィング及びエッチ・バックによる絶縁体上のシリコン（
Ｉｏｓ）Ｊ（５ｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏ
ｒ　（ＳＯＩ　）Ｂｙ　　Ｂｏｎｄｉｎｇ　　ａｎｄＥ
ｔｃｈ−Ｂａｃｋ″Ｉ　ＥＤＭ２８．４．１−４　　Ｄ
ｅｃｅｍｂｅｒ。
１９８５″）に見られる。
本発明の先行技術に関連する絶縁体上のシリコン構造体
の１つのタイプを第２Ａ図及び第２Ｂ図を参照して説明
する。第２Ａ図において、薄いシリコン層１０４が薄い
絶縁体層１０２の上に存在する。絶縁体層１０２は任意
の絶縁体材料、代表的には２酸化シリコンから形成され
ている。機械的支持及び一体化は又代表的にはシリコン
・ウェハである支持基板１００上に形成することによっ
て与えられる。
第２Ｂ図で、第２Ａ図の絶縁体上のシリコン層がマスク
され、エツチングされ他の方法で処理され、夫々シリコ
ンのアイランド１２０．１２２．１２４及び１２６上に
分離された装置１１０．１２２．１２４及び１２６上に
形成される。これ等のシリコンのアイランドはドーピン
グもしくは他の手段で処理されて、たとえばＦＥＴ増幅
器、バイポーラ増幅器、ＭＯＳＦＥＴ等の多くの種類の
うちの任意の半導体デバイスが与えられる。デバイスは
互に完全に分離されていて、基板の漂遊リーク電流及び
デバイス間の望ましくない相互作用が防止されている。
デバイス１１２の高さはデバイス１１０．１１４及び１
１６の高さと異なることに注意されたい。
この非一様性は第２Ａ図に示された局所的な平坦性の非
均一性１０６によるものである。デバイス１１２は夫々
デバイス１１０．１１４及び１１６のシリコンのアイラ
ンド１２０．１２４及び１２６よりも低いシリコンのア
イランドを有するので、デバイス１１２は結果的にデバ
イス１１０．１１４及び１１６とは異なる動作パラメー
タを有するデバイスを生ずる小さなシリコン基板領域を
有する。同一の動作パラメータを有する半導体デバイス
の構造を与えるためには、平坦な最上部の表面を有し、
厚さが一様なＳＯＩ層を与える必要がある。
又いくつかの理由で平坦な最上部表面及び均一な厚さの
基板を有するＳＯＩ層を与えることが望ましい。第１に
局所的な平坦の不均一性があるところでは、投影された
ホトマスクの露光はわずかに焦点がずれる。第２に、も
し結果の装置の最上部が平坦ならば、金属化結線構造体
のマスクの公差がいく分緩和され、デバイスに接続する
スタッド・ダウン（ｓｔｕｄ　　ｄｏｗｎ）構造体を形
成する度にマスクの公差が正確に予測される。
第３Ａ図は平坦な最上部表面及び均一な厚さの基体を有
するという所望の特性を有する絶縁体上のシリコン（ｓ
ｏｒ）を示す。特に、シリコン層２０４は支持基体１０
０の最上部上に与えられた絶縁体層１０２の最上部上に
存在する。第６Ｂ図で、第３Ａ図の絶縁体上のシリコン
層はマスク、エッチ及び他の処理によって、夫々均一な
シリコン・アイランド２２０．２２２．２２４及び２２
６上に構成された分離されたデバイス２１０．２１２．
２１４及び２１６が与えられる。シリコンのアイランド
２２０．２２２．２２４及び２２６は厚さが均一である
から、デバイス２１０．２１２．２１４及び２１６夫々
は実質上同一の動作パラメータを有する。又結果のデバ
イスの最上部は略平坦であるから、金属化結線構造体を
加えるための線処理の終りの公差の条件は幾分緩和する
。
略均一で平坦なＳＯＩ層を形成する際に優れた結果を達
成する１つの従来技術は米国特許第４６０１７７９号に
開示されている。結果のＳＯ■構。
遺体は本発明の好ましい出発構造体として働（。
しかしながら絶縁体層のためにさらに平坦性及び厚さの
均一性を与える方法の必要性が認められる。
Ｃ０発明が解決しようとする問題点 本発明の目的は、改良された絶縁体上のシリコン層の製
造方法を与えることにある。
本発明の他の目的は、絶縁体上のシリコン層の最上部の
表面が略平坦な表面に研磨できる製造方法を与えること
にある。
本発明の他の目的は、絶縁体上のシリコン層が略均一な
厚さを有するように構成できる製造方法を与えることに
ある。
本発明のさらに他の目的は、絶縁体上のシリコン層の均
一性を改良するのに研磨工程が使用できる製造方法を与
えることにある。
本発明のさらに他の目的は、厚い半導体材料の層を均一
な厚さの層にするのに均一な厚さの薄い研磨停止層を使
用する製造方法を与えることにある。
Ｄ０問題点を解決するための手段 本発明は上記の必要性を満足するために絶縁体上のシリ
コン層を研磨する方法を与える。
さらに具体的に説明すると、改良された平坦性及び厚さ
の均一性を有する絶縁体上のシリコン構造体は略一様な
厚さの研磨停止層を使用することによって与えられる。
研磨停止層は半導体材料のより厚い層の第１の表面と同
じ平面をなす第１の表面を有する。半導体材料の厚い層
の第２の表面が次にプレーナーモードでより薄い研磨停
止層に遭遇する点に迄化学的・機械的に研磨される。こ
の結果、薄い停止層の略均一の厚さを使用して厚い半導
体層を均一な厚さの層に画定できる。
従って本発明は材料層をパターン化してその中に開孔を
形成し、上記開孔の各々の中に上記材料層よりも薄い均
一な厚さの研磨停止層を形成し、及び上記材料層をその
表面が上記研磨停止層の表面と実質的に同一平面になる
迄研磨して、上記研磨停止層を使用して上記材料層を均
一な厚さの層に画定する、材料層の平坦化方法に関する
。
Ｅ、実施例 次に本発明を説明する。第１Ａ図乃至第１Ｆ図は好まし
い実施例の処理段階を示している。第１Ａ図乃至第１Ｆ
図に示した高さ、幅及び厚さの寸法は例示と図面を明確
にするためだけのものであり、相対的なもしくは実際の
寸法を示す意図はな（、成る寸法は図示を明瞭にするた
めに誇張されている。一般に知られている代表的な寸法
は次の説明中で明らかにされる。
次に第１Ａ図を参照するに、未処理の従来の絶縁体上の
シリコン構造体の簡単化された断面図が示されている。
さらに具体的には、シリコン層６０４は絶縁体層３０２
上に存在し、絶縁体層３０２は支持基体５００上に存在
する。絶縁体層６０２は代表的に酸化物層であり、好ま
しい実施例では２酸化シリコン層である。支持基体３０
０は絶縁体上のシリコン層に支持及び一体化を与え、代
表的にはシリコン・ウェハである。上述の米国特許第４
６０１７７９号は第１Ａ図に示したＳＯＩ構造体を形成
する好ましい方法を開示している。
シリコン層３０４は局所的な、平坦性が一様でない部分
３０６を有する。この従来の特許の形成方法によって達
成される代表的な厚さの不均一性は約０．２ミクロンの
変動を有する。
又、シリコン層３０４の底面即ち第１の表面は絶縁体層
３０２の最上部表面と接触していることに注意されたい
。以下の説明でさらに明らかにされるように、絶縁体層
３０２の最上部は結果的に基準平面として使用される。
第１Ｂ図は第１Ａ図の絶縁体上のシリコン層が最初の好
ましい処理段階を受けた後の、第１Ａ図の絶縁体上のシ
リコン層の簡単化された断面図である。さらに具体的に
は、シリコン層６０４にレジスト層６１０を付着し、次
にこれがマスクされ、エツチングされて、装置の構造体
のための分離されたシリコン基体が望まれている個所が
画定される。
一度しシスト層がマスクされ及び画定されると、次にシ
リコン層６０４は下層の絶縁体層６０２迄異方的にエツ
チング・ダウンされ、分離されたシリコン・スタッド３
２０．３２２及び３２４が画定される。下の絶縁層３０
２を撹乱することなくシリコン層５０４を異方的にエツ
チングする任意の方法、たとえばシリコン及び下層の酸
化物層間に高いエツチング選択率を与える任意のＲＩＥ
（反応性イオン・エツチング）が使用できる。この高い
エツチングの選択性を与えるエッチャントは好ましい実
施例では、塩素をペースとするエッチャントである。
シリコン層３０４のエツチングの後に、シリコンのスタ
ッド（柱体）間に形成された分離領域５２６．３２８は
下層の絶縁体層３０２に至る開孔としての働きをなす。
この機能は本発明にとって、絶縁層３０２の最上部表面
の露出部分が再び基準平面として使用可能になる点で有
用である。
ここで、これ迄に説明された処理段階は本発明にとって
は本質的ではないことに注意されたい。
これ等は単に本発明の好ましい処理の実施例の例を示す
にすぎず、シリコンの基体、及び絶縁体層３０２に整置
された開孔を画定する任意の方法は容易に置換でき本発
明の使用とともに優れた均一性が達成できる。代換実施
例の例はエツチングされた溝によって分離されたシリコ
ンの条片及びエツチングされた堀領域によって縁どられ
たシリコンの面である。
第１Ｃ図を参照するに、次に薄い絶縁体薄膜３２９がシ
リコン・スタッド３２０．３２２及び３２４を覆うよう
に与えられる。この絶縁体薄膜６２９は露出したシリコ
ン・スタッドの側壁を次の処理段階中の化学的反応から
保護する点で重要である。適切な絶縁体薄膜３２９の例
は２００Ａのプラズマ増強化学蒸着（ＰＥＣＶＤ）酸化
物の付着物である。
一度絶縁体薄膜３２９が与えられると、均一層６３０が
指向的に付着され、シリコン中スタッドの最上部及びそ
の間の開孔を被覆する。この層６３０は露出したすべて
の水平表面上に均一な厚さを与えるものでなければなら
ない。分離領域内の層の均一な厚さは研磨工程を停止す
るための研磨停止層として使用される点で重要である。
研磨工程はこの均一な研磨停止層で効果的に停止するの
で、研磨されるシリコン層は効果的に均一な厚さの層に
画定される。水平な表面上に均一な厚さの層を生ずる任
意の指向性の付着方法、たとえば蒸着方法が使用できる
。
層６６０には適用されなければならないさらに２つの制
約が存在する。第１に、層６３０は研磨停止層として使
用され、これによって研磨されたシリコン層が均一な厚
さの層に画定されるので、この表面形状一致（共形）層
はシリコン層の最も薄い部分よりも薄くな（ではならな
い。第２の制約は研磨工程に停止を与えるために層３３
０はシリコンの研磨速度よりもかなり遅い研磨速度を有
する材料でなければならない。比較的低い研磨速度を与
える材料の例にはタングステン、モリブテン、チタン、
タンタル、白金、パラジウム、ニッケル及びコバルトを
含む耐火金属がある。好ましい実施例においては、良好
な材料はタングステンであり、これはシリコンと比較し
た時に略１：２００の研磨速度の比を有する。適切な層
の例として、良好な結果は蒸着工程によって０．２ミク
ロンのタングステンを付着することによって達成できる
。層６６０が一度第１Ｃ図に示したように与えられると
、開孔即ち分離領域内の層３３０の底面は絶縁体層６０
２の最上部の表面と接触している。
要するに、残りのシリコン層の部分の底面即ち第１の表
面は分離領域内に存在する共形層３３０の底面即ち第１
の表面と同一平面をなす。従って、上述のように、下の
絶縁体層５０２は要するに、残りのシリコン層と共形層
６３０の底面即ち第１の表面が互に整列する基準平面と
して使用される。
次に、シリコン・スタッドを覆う層３６０のキャップが
レジスト層の部分３１０とともに除去される。好適実施
例では、キャップは除去される。
それは上述のように、共形層３３０が研磨速度の遅い材
料であるからである。適用すべき次の処理段階は研磨工
程であるから、研磨工程を使用してキャップを研磨し去
る場合には、研磨工程は不必要な時間を要し及び消耗を
受ける。従って好ましい実施例では、キャップの除去は
レジスト層３１０のリフト・オフ（たとえばｎ−メチル
・ピロリドン中での剥離）によって達成される。このリ
フト・オフ方法が有効である。ためには、レジスト１０
は材料６３０よりも厚（なければならない。
キャップが除去された結果の絶縁体上のシリコン構造体
は第１Ｄ図に示されている。第１Ｄ図でシリコン・スタ
ッド３２２はシリコンΦスタッド３２０及び５２４より
もわずかに低いことに注意されたい。この高さの変動は
第１Ａ図に関連して説明した元の局所的な平坦性の非一
様性３０６を原因とする。又、絶縁体領域内に存在する
共形層６３０はこの低いシリコン・スタッド３２２より
も薄いことに注意されたい。
研磨工程を適用する前に、経験的に層５３０をさらに処
理する必要があることがわかっている。
タングステンを使用した実験中に、タングステンをアニ
ールして付着力を改良しない限り、タングステン層の大
きな破片がポリッシング中にはがれることか発見されて
いる。従って、好ましい実施例では、この半導体構造体
はウェット・フォーミング気体中で５分間、９００℃の
温度でアニールされる。さらに、アニール工程を適用す
るその後の実験中に、タングステンの共形層３３０とシ
リコン・スタッドとの間に絶縁体の薄膜（第１Ｃ図の６
２９）を与えないと、望ましくないタングステン・シリ
サイドが形成されることがわかった。
従って上述のように、絶縁体薄膜３２９がシリコン・ス
タンドの露出シリコン側壁を望ましくない化学反応から
保護するのに必要である。
一度アニール工程が完了すると、研磨工程がプレーナＯ
モードでシリコン・スタッドの最上部に適用される。こ
の研磨工程は停止層に行き当たり研磨装置が分離領域中
の広い表面積の層３３０に達する迄行われる。一般に、
研磨工程はスラリーが存在する中で遂行される物理的研
磨工程である。
適切な研磨装置及び方法の例として、実験中にはローチ
ルＩＣ４０ポリツシングφパツ）’（Ｒｏｄｅｌｆｃ４
０　　Ｐｏｌｉｓｈｉｎｇ　　Ｐａｄ）を（略１プサイ
の圧力で）使用し１．ｐＨ：１０．８のカーボシル（ｃ
ａｂｏｓｉｌ）スラリーの存在下でウェハを研磨した。
「カーボシル（ｃａｂｏｓ　Ｓ　１　）　ｊはキャボッ
ト社（ｃａｂｏｔＣｏｒｐ、）によって販売されている
フユーミュド（煙霧状）シリカ・スラリーの商標名であ
る。実際に高いｐＨを有し、シリコン・アルミニウムも
しくは他の類似の微粒子を有する任意のスラリーは以下
に説明される一般的結果を与えな（てはならない。
実験中に、個有抵抗測定を使用して、７ｉＡ／分の研磨
速度で７分間の研磨中に５０ＯＡのタングステンが除去
されることがわかった。同じ研磨手順で、１．３３ミク
ロン／分の研磨速度を使用すると、２０秒間で０．４ミ
クロンのポリシリコンが除去される。このデータはシリ
コンとタングステンの研磨速度の比が２００：１である
という計算値と略一致する。
一度研磨停止層６６０に遭遇して、研磨工程が停止する
と、この結果前のシリコン・スタッド３２Ｇ、５２２及
び６２４がポリッシュ・ダウンされて、シリコンのアイ
ランド３７０．３７２及び３７４（第１Ｅ図）が得られ
る。これ等のシリコン・アイランド３７０．３７２及び
６７４は分離領域中に与えられた層３６０の均一な厚さ
に対応する均一な厚さに対応する。従って、分離領域中
に与えられた層３６０の均一な厚さは、残ったシリコン
層の厚さの均一性を画定するための排他的な機能として
使用される。層３６０の厚さは付着工程中に高精度に制
御されるので、付着されるシリコン層の厚さも又高精度
に制御される。従って、研磨速度の小さい材料の均一な
層が研磨工程を機械的に停止するのに使用され、厚いシ
リコンの層が均一な厚さの層に研磨できる。
一度シリコンのスタッド３２０．３２２及び６２４が研
磨されて、夫々低いシリコンのアイランド３７０．３７
２及び６７４が形成されると、分離領域中の残りの共形
層３３０及び絶縁体薄膜３２９が除去され、露出した側
壁を有する分離されたシリコンのアイランドが残される
。このようにして側壁イオン打込、パシベーション及び
通常の処理が容易になる。最後に第１Ｆ図では、共形層
６６０及び絶縁薄膜６２９は除去されており、シリコン
のアイランド５７０．３７２及び６７４はさらに処理さ
れて、夫々半導体デバイス３９０．６９２及び３９４が
与えられる。
Ｆ０発明の効果 本発明に従い、改良された絶縁体上のシリコン層の製造
方法が与えられる。
本発明の実施例に従えば、絶縁体上のシリコン層の最上
部の表面が略平坦な表面に研磨できる製造方法が与えら
れる。
【図面の簡単な説明】
第１Ａ図ないし第１Ｆ図は、本発明の方法の好ましい実
施例によって製造される絶縁体上のシリコン構造体の簡
単化された断面図である。第２Ａ図は、局所的な平坦性
の非均一性を有する従来技術の絶縁体上のシリコン構造
体の簡単化された断面図である。第２Ｂ図は第１Ａ図の
絶縁体上のシリコン構造体から形成された半導体デバイ
スの簡単化された断面図である。第３Ａ図は略平坦な最
上部表面及び略均一な厚さの基本を有する絶縁体上の構
造体の簡単な断面図である。第３Ｂ図は第６Ａ図の絶縁
体上のシリコン構造体から製造された半導体デバイスの
簡単化された断面図である。 ３００・・・・支持基体、３０２・・・・絶縁体層、３
０４・・・・シＩＪコン層、３０６・・・・平坦性の一
様でない部分、３１０・・・・レジスト層、３２０，３
２２．３２４・・・・シリコンのスタッド、３２６．３
２８・・・・アイソレーション領域、３２９・・・・絶
縁体領域、３３０・・・・均一層、３７０．３７２．６
７４・・・・シリコンのアイランド、３９０．３９２．
３９４・・・・半導体デバイス。 出願人　インター六月か・ビ銅・マシーＸズ奉コーポレ
ーンヨン代理人　弁理士　　山　　　本　　　仁　　　
朗（外１名） 手ηＨ＠／１一様て−なし・部イト 第１Ｃ図 第１Ｄ図

Claims (7)

    【特許請求の範囲】
  1. （１）材料層を平坦化するため、 （ａ）上記材料層をパターン化してその中に開孔を形成
    し、 （ｂ）上記開孔の各々の中に、上記材料層よりも薄い均
    一な厚さの研磨停止層を形成し、（ｃ）上記材料層をそ
    の表面が上記研磨停止層の表面と略同一平面になるよう
    に研磨し、上記研磨停止層の均一な厚さを使用して上記
    材料層を均一な厚さに画定する段階を有する、 材料層の平坦化方法。
  2. （２）材料層の厚さの均一性を改良するため、 （ａ）基準平面として使用される略平坦な表面を有する
    支持構造体に材料層を付着し、 （ｂ）上記材料層中に開孔を与えて、上記基準表面を露
    出し、 上記基準平面に、上記開孔の各々を通して均一な厚さの
    、上記材料層よりも薄い研磨停止材料の共形層を付着し
    、 （ｃ）上記材料層をプレーナ・モードでこれが上記研磨
    停止材料の表面と略同一平面になる迄研磨して、上記共
    形研磨停止層の略均一な厚さを使用して、上記材料層を
    均一な厚さの層に画定する段階を有する、 材料層の厚さの均一性を改良する方法。
  3. （３）均一な厚さの半導体材料の層を与えるため、 （ａ）基板上に少なくとも第１の表面及び第２の表面を
    有し、上記第２の表面が上記第１の表面のレベルの上に
    延在する半導体材料層を与え、 （ｂ）上記半導体材料の層の上記第１の表面と略同一平
    面にある上方表面を有する均一な厚さの研磨停止層を与
    え、 （ｃ）上記半導体材料の相対的に厚い層の上記第２の表
    面を上記研磨停止層の上記表面に遭遇する迄研磨して、
    上記研磨停止層の均一な厚さを使用して、上記半導体の
    層を均一な厚さの層に画定する段階を有する、 均一な厚さの半導体材料の層を与える方法。
  4. （４）均一な厚さの半導体材料の層を与えるため、 （ａ）基準平面の１部の上に半導体材料の層を与え、 （ｂ）上記基準平面の異なる部分上に略均一な厚さの、
    上記半導体材料の層よりも薄い研磨停止層を、上記半導
    体材料の層の第１の表面と上記研磨停止層の第１の表面
    が略同一平面になるように与え、 （ｃ）上記半導体材料の層の第２の表面をプレーナ・モ
    ードで上記研磨停止層の第２の表面に遭遇する迄研磨し
    て、上記研磨停止層の略均一な厚さを使用して、上記半
    導体材料の層を均一な厚さの層に画定する段階を有する
    、 均一な厚さの半導体の材料層を与える方法。
  5. （５）均一な厚さの半導体材料層を与えるため、 （ａ）基準平面を表わす略平坦な表面を有する支持構造
    体を与え、 （ｂ）上記基準平面の一部の上に半導体の材料の層を与
    え、 （ｃ）上記基準平面の異なる部分上に略均一な厚さの上
    記半導体の材料層よりも薄い研磨停止層を、上記半導体
    材料の第１の表面及び上記研磨停止層の第１の表面が略
    同一平面になるように与え、 （ｄ）上記半導体の材料の層をプレーナ・モードで上記
    研磨停止層に遭遇する点迄研磨して、上記研磨停止層の
    略均一な厚さを使用して、上記半導体の材料を略均一な
    厚さの層に画定する段階を有する、 均一な厚さの半導体の材料の層を与える方法。
  6. （６）均一な厚さの半導体の材料の層を与えるため、 （ａ）基準平面の一部上に半導体材料の層を与え、上記
    基準平面の他の部分を露出のまま残し、 （ｂ）略均一な厚さの、上記半導体の材料の層よりも薄
    い共形研磨停止層を、上記基準平面の上記露出部分に、
    上記半導体の材料の層の第１の表面が上記共形研磨停止
    層の第１の表面と略同一平面になるように付着し、 （ｃ）上記半導体の材料の層の第２の表面をプレーナ・
    モードで、上記共形研磨停止層の第２の表面に遭遇する
    点迄研磨して、上記共形研磨停止層の略均一な厚さを使
    用して上記半導体材料を略均一な厚さ層を画定する段階
    を有する、均一な厚さの半導体の材料の層を与える方法
    。
  7. （７）均一な厚さの半導体の材料の層を与えるため、 （ａ）基準平面の一部の上に半導体の材料の層を与え、
    上記基準平面の他の部分を露出のまま残し、 （ｂ）上記半導体材料及び上記基準平面の上記露出部分
    に略均一な厚さの上記半導体の材料の層よりも薄い共形
    研磨停止層を、上記半導体材料の層の第１の表面と上記
    基準平面の上記露出部分上の上記共形研磨停止層の第１
    の表面が略同一平面になるように付着し、 （ｃ）上記共形研磨停止層の一部を上記半導体の材料の
    層の第２の表面から除去し、 （ｄ）上記半導体の材料の層を上記基準平面の露出部分
    上の上記共形研磨停止層の第２の表面に遭遇する点迄研
    磨して、上記基準平面の上記露出部分上の上記共形研磨
    停止層の略均一な厚さを使用して上記半導体材料を均一
    の厚さの層に画定する段階を有する、 均一な厚さの半導体の材料の層を与える方法。
JP63007091A 1987-03-30 1988-01-18 材料層の平坦化方法 Expired - Fee Related JP2661089B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/031,809 US4735679A (en) 1987-03-30 1987-03-30 Method of improving silicon-on-insulator uniformity
US031809 1987-03-30

Publications (2)

Publication Number Publication Date
JPS63250853A true JPS63250853A (ja) 1988-10-18
JP2661089B2 JP2661089B2 (ja) 1997-10-08

Family

ID=21861510

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63007091A Expired - Fee Related JP2661089B2 (ja) 1987-03-30 1988-01-18 材料層の平坦化方法

Country Status (5)

Country Link
US (1) US4735679A (ja)
EP (1) EP0284840B1 (ja)
JP (1) JP2661089B2 (ja)
CA (1) CA1247259A (ja)
DE (1) DE3885637T2 (ja)

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8700033A (nl) * 1987-01-09 1988-08-01 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting van het type halfgeleider op isolator.
NL8800953A (nl) * 1988-04-13 1989-11-01 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderlichaam.
DE68927871T2 (de) * 1988-11-09 1997-07-03 Sony Corp Herstellungsverfahren eines Halbleiterwafers
US4874463A (en) * 1988-12-23 1989-10-17 At&T Bell Laboratories Integrated circuits from wafers having improved flatness
FR2651068B1 (fr) * 1989-08-16 1994-06-10 France Etat Procede de fabrication de transistor mos mesa de type silicium sur isolant
US5110755A (en) * 1990-01-04 1992-05-05 Westinghouse Electric Corp. Process for forming a component insulator on a silicon substrate
US5142828A (en) * 1990-06-25 1992-09-01 Microelectronics And Computer Technology Corporation Correcting a defective metallization layer on an electronic component by polishing
US5085015A (en) * 1990-06-26 1992-02-04 E. I. Du Pont De Nemours And Company Process for improving the surface of liquid crystal polymers
US5055158A (en) * 1990-09-25 1991-10-08 International Business Machines Corporation Planarization of Josephson integrated circuit
JP3362397B2 (ja) * 1991-03-28 2003-01-07 ソニー株式会社 ポリッシュによる平坦化工程を含む電子装置の製造方法
US5137597A (en) * 1991-04-11 1992-08-11 Microelectronics And Computer Technology Corporation Fabrication of metal pillars in an electronic component using polishing
JP2833305B2 (ja) * 1991-12-05 1998-12-09 富士通株式会社 半導体基板の製造方法
JP3141486B2 (ja) * 1992-01-27 2001-03-05 ソニー株式会社 半導体装置
US5314843A (en) * 1992-03-27 1994-05-24 Micron Technology, Inc. Integrated circuit polishing method
JP3060714B2 (ja) * 1992-04-15 2000-07-10 日本電気株式会社 半導体集積回路の製造方法
US5334281A (en) * 1992-04-30 1994-08-02 International Business Machines Corporation Method of forming thin silicon mesas having uniform thickness
US5258318A (en) * 1992-05-15 1993-11-02 International Business Machines Corporation Method of forming a BiCMOS SOI wafer having thin and thick SOI regions of silicon
US5445996A (en) * 1992-05-26 1995-08-29 Kabushiki Kaisha Toshiba Method for planarizing a semiconductor device having a amorphous layer
US5264387A (en) * 1992-10-27 1993-11-23 International Business Machines Corporation Method of forming uniformly thin, isolated silicon mesas on an insulating substrate
US5234868A (en) * 1992-10-29 1993-08-10 International Business Machines Corporation Method for determining planarization endpoint during chemical-mechanical polishing
JPH07111962B2 (ja) * 1992-11-27 1995-11-29 日本電気株式会社 選択平坦化ポリッシング方法
JPH06232141A (ja) * 1992-12-07 1994-08-19 Sony Corp 半導体基板の作成方法及び固体撮像装置の製造方法
US5264395A (en) * 1992-12-16 1993-11-23 International Business Machines Corporation Thin SOI layer for fully depleted field effect transistors
US5262346A (en) * 1992-12-16 1993-11-16 International Business Machines Corporation Nitride polish stop for forming SOI wafers
US5318663A (en) * 1992-12-23 1994-06-07 International Business Machines Corporation Method for thinning SOI films having improved thickness uniformity
JP3139877B2 (ja) * 1993-04-14 2001-03-05 株式会社東芝 半導体装置の製造装置およびその製造方法
US5433650A (en) * 1993-05-03 1995-07-18 Motorola, Inc. Method for polishing a substrate
US5310451A (en) * 1993-08-19 1994-05-10 International Business Machines Corporation Method of forming an ultra-uniform silicon-on-insulator layer
US5395801A (en) * 1993-09-29 1995-03-07 Micron Semiconductor, Inc. Chemical-mechanical polishing processes of planarizing insulating layers
US5422316A (en) * 1994-03-18 1995-06-06 Memc Electronic Materials, Inc. Semiconductor wafer polisher and method
US5668045A (en) * 1994-11-30 1997-09-16 Sibond, L.L.C. Process for stripping outer edge of BESOI wafers
US5937312A (en) * 1995-03-23 1999-08-10 Sibond L.L.C. Single-etch stop process for the manufacture of silicon-on-insulator wafers
US5494849A (en) * 1995-03-23 1996-02-27 Si Bond L.L.C. Single-etch stop process for the manufacture of silicon-on-insulator substrates
US6069081A (en) * 1995-04-28 2000-05-30 International Buiness Machines Corporation Two-step chemical mechanical polish surface planarization technique
JP3514908B2 (ja) * 1995-11-13 2004-04-05 株式会社東芝 研磨剤
JP3230986B2 (ja) * 1995-11-13 2001-11-19 株式会社東芝 ポリッシング方法、半導体装置の製造方法及び半導体製造装置。
US5968239A (en) * 1996-11-12 1999-10-19 Kabushiki Kaisha Toshiba Polishing slurry
US5882987A (en) * 1997-08-26 1999-03-16 International Business Machines Corporation Smart-cut process for the production of thin semiconductor material films
JP3664987B2 (ja) * 2001-03-14 2005-06-29 シャープ株式会社 電子顕微鏡観察用試料の作成方法及び半導体装置の解析方法
US20020163072A1 (en) * 2001-05-01 2002-11-07 Subhash Gupta Method for bonding wafers to produce stacked integrated circuits
US7024756B2 (en) * 2003-07-30 2006-04-11 Hitachi Global Storage Technologies Netherlands, B.V. Method of making a perpendicular recording magnetic head pole tip with an etchable adhesion CMP stop layer
JP4238097B2 (ja) * 2003-09-04 2009-03-11 Ｔｄｋ株式会社 コイル部品の製造方法
JP4449076B2 (ja) * 2004-04-16 2010-04-14 セイコーエプソン株式会社 半導体装置の製造方法
US7829464B2 (en) * 2006-10-20 2010-11-09 Spansion Llc Planarization method using hybrid oxide and polysilicon CMP
US8017451B2 (en) 2008-04-04 2011-09-13 The Charles Stark Draper Laboratory, Inc. Electronic modules and methods for forming the same
US7960247B2 (en) * 2008-04-04 2011-06-14 The Charles Stark Draper Laboratory, Inc. Die thinning processes and structures
US8273603B2 (en) * 2008-04-04 2012-09-25 The Charles Stark Draper Laboratory, Inc. Interposers, electronic modules, and methods for forming the same
US8740668B2 (en) * 2010-03-12 2014-06-03 Wayne O. Duescher Three-point spindle-supported floating abrasive platen
US8500515B2 (en) * 2010-03-12 2013-08-06 Wayne O. Duescher Fixed-spindle and floating-platen abrasive system using spherical mounts
US8647171B2 (en) * 2010-03-12 2014-02-11 Wayne O. Duescher Fixed-spindle floating-platen workpiece loader apparatus
US8602842B2 (en) * 2010-03-12 2013-12-10 Wayne O. Duescher Three-point fixed-spindle floating-platen abrasive system
US9806025B2 (en) 2015-12-29 2017-10-31 Globalfoundries Inc. SOI wafers with buried dielectric layers to prevent Cu diffusion

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57134961A (en) * 1981-02-16 1982-08-20 Nippon Telegr & Teleph Corp <Ntt> Complementary type mis transistor device
JPS5939044A (ja) * 1982-08-26 1984-03-03 Toko Inc 絶縁分離集積回路用基板の製造方法
JPS59129439A (ja) * 1983-01-14 1984-07-25 Nec Corp 半導体装置用基板の製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3009841A (en) * 1959-03-06 1961-11-21 Westinghouse Electric Corp Preparation of semiconductor devices having uniform junctions
US3386864A (en) * 1963-12-09 1968-06-04 Ibm Semiconductor-metal-semiconductor structure
US3740280A (en) * 1971-05-14 1973-06-19 Rca Corp Method of making semiconductor device
US3979237A (en) * 1972-04-24 1976-09-07 Harris Corporation Device isolation in integrated circuits
US3911562A (en) * 1974-01-14 1975-10-14 Signetics Corp Method of chemical polishing of planar silicon structures having filled grooves therein
US4037306A (en) * 1975-10-02 1977-07-26 Motorola, Inc. Integrated circuit and method
US4057939A (en) * 1975-12-05 1977-11-15 International Business Machines Corporation Silicon wafer polishing
JPS5534442A (en) * 1978-08-31 1980-03-11 Fujitsu Ltd Preparation of semiconductor device
EP0023146B1 (en) * 1979-07-23 1987-09-30 Fujitsu Limited Method of manufacturing a semiconductor device wherein first and second layers are formed
JPS5982746A (ja) * 1982-11-04 1984-05-12 Toshiba Corp 半導体装置の電極配線方法
JPS6054450A (ja) * 1983-09-05 1985-03-28 Oki Electric Ind Co Ltd 半導体装置の製造方法
US4571819A (en) * 1984-11-01 1986-02-25 Ncr Corporation Method for forming trench isolation structures
JPS61120424A (ja) * 1984-11-16 1986-06-07 Oki Electric Ind Co Ltd 誘電体分離基板の研磨方法
FR2582445B1 (fr) * 1985-05-21 1988-04-08 Efcis Procede de fabrication de transistors mos a electrodes de siliciure metallique
US4601779A (en) * 1985-06-24 1986-07-22 International Business Machines Corporation Method of producing a thin silicon-on-insulator layer

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57134961A (en) * 1981-02-16 1982-08-20 Nippon Telegr & Teleph Corp <Ntt> Complementary type mis transistor device
JPS5939044A (ja) * 1982-08-26 1984-03-03 Toko Inc 絶縁分離集積回路用基板の製造方法
JPS59129439A (ja) * 1983-01-14 1984-07-25 Nec Corp 半導体装置用基板の製造方法

Also Published As

Publication number Publication date
EP0284840A3 (en) 1990-10-31
JP2661089B2 (ja) 1997-10-08
DE3885637D1 (de) 1993-12-23
DE3885637T2 (de) 1994-05-11
US4735679A (en) 1988-04-05
EP0284840A2 (en) 1988-10-05
CA1247259A (en) 1988-12-20
EP0284840B1 (en) 1993-11-18

Similar Documents

Publication Publication Date Title
JPS63250853A (ja) 材料層の平坦化方法
KR100274924B1 (ko) 라인에서 불량으로 판별된 웨이퍼를 새 것처럼 사용할 수 있도록 복원하기 위한 공정
JP3297359B2 (ja) 半導体ウェハを平坦化する方法
JPH09107028A (ja) 半導体装置の素子分離方法
JPH06318687A (ja) Ｓｏｉウェーハの形成方法
KR0179289B1 (ko) 금속배선 형성방법
US5051378A (en) Method of thinning a semiconductor wafer
JP3063686B2 (ja) 半導体装置の製造方法
JPH04229625A (ja) 半導体装置の製造方法
JP3267199B2 (ja) 半導体装置の製造方法
US5763324A (en) Method of manufacturing a semiconductor device with improved uniformity of buried conductor in contact holes
EP0430040A2 (en) Method of forming a conductive via plug or an interconnect line of ductile metal within an integrated circuit using mechanical smearing
US6613643B1 (en) Structure, and a method of realizing, for efficient heat removal on SOI
TWI220058B (en) Method of removing HDP oxide deposition
JP5575217B2 (ja) 半導体装置の製造方法
JP2001176872A (ja) 半導体装置の製造方法
JPH11145285A (ja) 配線形成方法
KR100190065B1 (ko) 트렌치 소자분리방법
JPH09181077A (ja) 半導体装置およびその製造方法
JPH08264534A (ja) 配線形成方法
TW297139B (en) Method of manufacturing metal layer alignment mark of integrated circuit
TW465027B (en) Modified manufacture process to improve etching resistance of etching stop layer
TW301044B (en) Method of increasing O3 TEOS void filling deposition
JPS63257244A (ja) 半導体装置およびその製造方法
JPH11145140A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees