JPS59129439A - 半導体装置用基板の製造方法 - Google Patents
半導体装置用基板の製造方法Info
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- JPS59129439A JPS59129439A JP434683A JP434683A JPS59129439A JP S59129439 A JPS59129439 A JP S59129439A JP 434683 A JP434683 A JP 434683A JP 434683 A JP434683 A JP 434683A JP S59129439 A JPS59129439 A JP S59129439A
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- Japan
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- film
- substrate
- single crystal
- silicon
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76294—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using selective deposition of single crystal silicon, i.e. SEG techniques
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は単結晶基板上に微細構造をもち、表面が平坦な
シリコン単結晶膜を備えた半導体装置用基板の製造方法
に関するものである。
シリコン単結晶膜を備えた半導体装置用基板の製造方法
に関するものである。
近年の著しいＬＳＩ技術の進展に伴い、集積回路がＭＷ
度になってきており、それに対応して、素子寸法が微細
化している。
度になってきており、それに対応して、素子寸法が微細
化している。
しかし、従来の素子分離の方法である選択酸化法を用い
るとシリコン窒化膜下で横方向の酸化が進み、いわゆる
バーズビークが発生するため２μｍ以下の素子分離領域
を実現することは困難であった。
るとシリコン窒化膜下で横方向の酸化が進み、いわゆる
バーズビークが発生するため２μｍ以下の素子分離領域
を実現することは困難であった。
そこで、初めに、ｇＬ＃Ｉな累子分離狽域となる絶縁膜
パターンを形成し露出した基板上にのみ選択的にシリコ
ンをエピタキシャル成長して、素子活性割載とする素子
分離構造が例えば特願昭５６−１０５８８６ ＶＣｔｆ
［；滅されている。
パターンを形成し露出した基板上にのみ選択的にシリコ
ンをエピタキシャル成長して、素子活性割載とする素子
分離構造が例えば特願昭５６−１０５８８６ ＶＣｔｆ
［；滅されている。
また、前６ｃ：ｇ己載の出１ｍ特許において、ジクロル
シラン（８ｉＨ２ｅＪ２ ）を水素で希釈し塩化水素を
加えて選択成長がなされ、特に１０００℃程度の基板温
度と５０ｔｏｒｒ程度の減圧下でエピタキシャル成長を
行なうとエビタキシャルシリコンノ結晶性が優れている
ことが報告されている。
シラン（８ｉＨ２ｅＪ２ ）を水素で希釈し塩化水素を
加えて選択成長がなされ、特に１０００℃程度の基板温
度と５０ｔｏｒｒ程度の減圧下でエピタキシャル成長を
行なうとエビタキシャルシリコンノ結晶性が優れている
ことが報告されている。
この選択エピタキシャル法を用いた素子分離構造は微細
な素子間分離を可能にするものである。そこで、選択エ
ピタキシャル法を用いて、絶縁膜パターン内にのみシリ
コンを成長させる場合、シリコンエピタキシャル成長後
のシリコン単結晶膜の表面形状は単結晶基板の面方位に
依存し例えば面方位（ｌＯｏ）のシリコン単結晶基板を
用いると、絶縁族との界面付近のエピタキシャルシリコ
ンＪ換に傾斜面いわゆるファセットが形成される。
な素子間分離を可能にするものである。そこで、選択エ
ピタキシャル法を用いて、絶縁膜パターン内にのみシリ
コンを成長させる場合、シリコンエピタキシャル成長後
のシリコン単結晶膜の表面形状は単結晶基板の面方位に
依存し例えば面方位（ｌＯｏ）のシリコン単結晶基板を
用いると、絶縁族との界面付近のエピタキシャルシリコ
ンＪ換に傾斜面いわゆるファセットが形成される。
従って、シリコン単結晶膜表面の平坦性が者しく損なわ
れる欠点がある。このような、選択エピタキシャル成長
により形成されたシリコン単結晶膜表面の凹凸はエピタ
キシャルシリコン膜厚が厚くなる程大きくなり、ファセ
ットの形成鎖酸も広がる。そのため、エビタキシャ〃成
艮によ多形成されたシリコン単結晶膜への倣細な素子の
製造は困難になり、実用化への問題となっていた。
れる欠点がある。このような、選択エピタキシャル成長
により形成されたシリコン単結晶膜表面の凹凸はエピタ
キシャルシリコン膜厚が厚くなる程大きくなり、ファセ
ットの形成鎖酸も広がる。そのため、エビタキシャ〃成
艮によ多形成されたシリコン単結晶膜への倣細な素子の
製造は困難になり、実用化への問題となっていた。
本発明はこのような問題点を解決し、絶縁族と選択エピ
タキシャル膜が混在する膜表面に関して、平坦なエピタ
キシャルシリコン単結晶膜を備えた半導体装置用基板を
製造する方法を提供するものである。
タキシャル膜が混在する膜表面に関して、平坦なエピタ
キシャルシリコン単結晶膜を備えた半導体装置用基板を
製造する方法を提供するものである。
不発明によれば単結晶半導体基板上に絶縁膜のパターン
を形成し、次いで選択エピタキシャル成長法？用いて８
０記絶縁膜の開孔部に選択面に単結晶シリコン膜を堆積
し、次いでメカノケミカルボリジングを施して表向を平
坦化することを特徴とする半導体装置用基板の製造方法
が得られる。
を形成し、次いで選択エピタキシャル成長法？用いて８
０記絶縁膜の開孔部に選択面に単結晶シリコン膜を堆積
し、次いでメカノケミカルボリジングを施して表向を平
坦化することを特徴とする半導体装置用基板の製造方法
が得られる。
メカノケミカルボリジングは例えばシリコンウェハに対
しては約直径０．Ｏ１μｍ のシリカ（Ｓｉ（Ｊ２）の
砥粒を弱アルカリ液に懸濁させた研摩液とポリウレタン
糸の布を使って、ボリシング金行なうもので、砥粒（８
＞ （Ｊ ２ ） とシリコンウェハとの摩擦による
物理的な研摩作用と摩襟中の発熱温度上昇による弱アル
カリの研／Ｇｔｌ中へのシリコンの化学的なｍ表作用が
混在したポリシングをいう。また、メカノケミカルボリ
ジングはシリコンウェハ等の基板を研摩する際の最終工
程に用いられておシ、ボリシングされた基板表面は平坦
な無歪鋭部である。
しては約直径０．Ｏ１μｍ のシリカ（Ｓｉ（Ｊ２）の
砥粒を弱アルカリ液に懸濁させた研摩液とポリウレタン
糸の布を使って、ボリシング金行なうもので、砥粒（８
＞ （Ｊ ２ ） とシリコンウェハとの摩擦による
物理的な研摩作用と摩襟中の発熱温度上昇による弱アル
カリの研／Ｇｔｌ中へのシリコンの化学的なｍ表作用が
混在したポリシングをいう。また、メカノケミカルボリ
ジングはシリコンウェハ等の基板を研摩する際の最終工
程に用いられておシ、ボリシングされた基板表面は平坦
な無歪鋭部である。
このようなメカノケミカルボリジングをシリコンウェハ
のボリシングに適用する場合には、研摩量にきびしい制
限はないが、本発明で用いられている部分的に絶縁膜と
エピタキシャルシリコン膜とが混在するシリコン単結晶
膜表面のボリシングに適用する場合には、シリコン単結
晶膜表面の凹凸量が数千へ程度で、しかもシリコンの平
均膜厚がせいぜい３μｍ以丁と非常に薄いため、研摩液
がかな９大きく制限される。このよりｌ市１１限のもと
で、敬千へ捏ｌ隨の凹凸を低減させることばシリコンウ
ェハの刀ロエにみられるような従来のボリシングに比べ
て容易ではなく、このような凹凸ｍをしかも膜厚の小さ
なシリコン単結晶表面をメカノケミカルボリジングによ
り平坦化することはいまだに行なわれていない。
のボリシングに適用する場合には、研摩量にきびしい制
限はないが、本発明で用いられている部分的に絶縁膜と
エピタキシャルシリコン膜とが混在するシリコン単結晶
膜表面のボリシングに適用する場合には、シリコン単結
晶膜表面の凹凸量が数千へ程度で、しかもシリコンの平
均膜厚がせいぜい３μｍ以丁と非常に薄いため、研摩液
がかな９大きく制限される。このよりｌ市１１限のもと
で、敬千へ捏ｌ隨の凹凸を低減させることばシリコンウ
ェハの刀ロエにみられるような従来のボリシングに比べ
て容易ではなく、このような凹凸ｍをしかも膜厚の小さ
なシリコン単結晶表面をメカノケミカルボリジングによ
り平坦化することはいまだに行なわれていない。
本発明は、糧々の実績を試みたｍｌ来、従来に比ベボリ
シング速度１００Ａ／分 と非常におそくした制御性の
よいメカノケミカルボリジングを用いることにより、絶
に膜と選択エピタキシャル膜とが混在する単結晶シリコ
ン膜表面の凹凸を者しく低減することができ、しかも単
結晶膜の結晶性を損うことなく、平坦な単結晶膜を得る
仁とを新たに見出したことに基づくものである。
シング速度１００Ａ／分 と非常におそくした制御性の
よいメカノケミカルボリジングを用いることにより、絶
に膜と選択エピタキシャル膜とが混在する単結晶シリコ
ン膜表面の凹凸を者しく低減することができ、しかも単
結晶膜の結晶性を損うことなく、平坦な単結晶膜を得る
仁とを新たに見出したことに基づくものである。
以上°実施例を用いて、本発明の詳細な説明する。
第１図は単結晶シリコン基板ｌ上に絶縁Ｊ臭２會５−
２μｍ根度堆積し、 リソグラフィ技術とドライエツチ
ング技術を用いて、その線幅が０．５〜３μｍとなり、
しかもシリコン基板ｌにほぼ垂直な形状を有する微細パ
ターンを形成したところを示す。
ング技術を用いて、その線幅が０．５〜３μｍとなり、
しかもシリコン基板ｌにほぼ垂直な形状を有する微細パ
ターンを形成したところを示す。
第２図は単結晶シリコン膜３を成長温度１０００℃、８
Ｎ（２０）２とＨＯ２を原料ガスとして２０分間選択エ
ピタキシャル成長を行なった状態を示す。
Ｎ（２０）２とＨＯ２を原料ガスとして２０分間選択エ
ピタキシャル成長を行なった状態を示す。
その場合シリコン単結晶膜３に４０００Ａ程度の凹凸が
発生する。それを直径約１００Ａ以下のシリカの微粉末
を弱アルカリ液に懸濁した研摩液で圧力１１０ｇ／Ｃ７
７１でメカノケミカルボリジングを行なったところ、第
３図に示すように、単結晶シリコン膜３の表面凹凸はな
くなり、ｌ籾の基板内で１００Ａ以下の平坦な無歪表面
が得られた。従来のボリシングは、効率良く、平面を得
ることを目的にしているため、高圧をかけ、発泡状の表
面構造をもつパッドを用いて行なわれていたが、本発明
における薄膜の凹凸低減（用いる場合Ｋｉ、加工普に制
限があるため、加える圧力を低くし、表面の平坦性を得
ることを重視した、表面が繊維状６一 の硬いパッドを用いることにより、表面の凹凸のみを除
去することが可能となった。
発生する。それを直径約１００Ａ以下のシリカの微粉末
を弱アルカリ液に懸濁した研摩液で圧力１１０ｇ／Ｃ７
７１でメカノケミカルボリジングを行なったところ、第
３図に示すように、単結晶シリコン膜３の表面凹凸はな
くなり、ｌ籾の基板内で１００Ａ以下の平坦な無歪表面
が得られた。従来のボリシングは、効率良く、平面を得
ることを目的にしているため、高圧をかけ、発泡状の表
面構造をもつパッドを用いて行なわれていたが、本発明
における薄膜の凹凸低減（用いる場合Ｋｉ、加工普に制
限があるため、加える圧力を低くし、表面の平坦性を得
ることを重視した、表面が繊維状６一 の硬いパッドを用いることにより、表面の凹凸のみを除
去することが可能となった。
以上述べたように、部分的に絶縁膜を有するシリコン単
結晶基板上に該絶縁膜に堆積しない選択的なシリコンエ
ピタキシャル成長を施すこトニよって得られたシリコン
単結晶膜表面の凹凸をメカノケミカルボリジングを行な
うことにより平坦な表面のシリコン単結晶膜を得ること
ができる。
結晶基板上に該絶縁膜に堆積しない選択的なシリコンエ
ピタキシャル成長を施すこトニよって得られたシリコン
単結晶膜表面の凹凸をメカノケミカルボリジングを行な
うことにより平坦な表面のシリコン単結晶膜を得ること
ができる。
従って、本発明はＬＳＩの高密度化を十分に可能ならし
めるものとして多大の効果を発揮するものである。
めるものとして多大の効果を発揮するものである。
なお、前記実施例では単結晶シリコン膜の選択エピタキ
シャル成長に８ｉＨ２ｅノ。とＨｅノを原料ガスとして
用いたが、他のガス例えば５ｉＣＪ４とＨＣノ、８ｔｌ
（Ｃ−ｅ３とｆ−ＩＣ）等でもよい。ｊたＨｅノの代わ
９にＨｋ、 Ｈｌ（ｒ等の他のハロゲン化水素で
シャル成長に８ｉＨ２ｅノ。とＨｅノを原料ガスとして
用いたが、他のガス例えば５ｉＣＪ４とＨＣノ、８ｔｌ
（Ｃ−ｅ３とｆ−ＩＣ）等でもよい。ｊたＨｅノの代わ
９にＨｋ、 Ｈｌ（ｒ等の他のハロゲン化水素で
第１図は、シリコン単結晶基板上の絶縁膜に微細加工を
施し、絶縁膜の幅０．５〜３μｍ にした絶縁膜を含む
基板の模式的な断面図を示す。 第２図は絶縁膜に微細加工を施した後、シリコン単結晶
を選択エピタキシャル成長を行なった後の基板の模式的
断面図を示す。 第３図は選択エピタキシャル成＊を行なった後、メカノ
ケミカルボリジングを施した後の基板の模式的断面図を
示す。 図において、ｌはシリコン単結晶基板、２は絶陶も ３
はエピタキシャル成長させたシリコン単結晶膜である。 １６９
施し、絶縁膜の幅０．５〜３μｍ にした絶縁膜を含む
基板の模式的な断面図を示す。 第２図は絶縁膜に微細加工を施した後、シリコン単結晶
を選択エピタキシャル成長を行なった後の基板の模式的
断面図を示す。 第３図は選択エピタキシャル成＊を行なった後、メカノ
ケミカルボリジングを施した後の基板の模式的断面図を
示す。 図において、ｌはシリコン単結晶基板、２は絶陶も ３
はエピタキシャル成長させたシリコン単結晶膜である。 １６９
Claims (1)
- 単結晶半導体基板上に絶縁膜のパターンを形成し、仄い
て選択エピタキシャル成艮沃を用いて前記肥ｍ膜の開孔
部に選択的に単結晶シリコン膜を堆積し、欠いてメカノ
ケミカルボリジング（ｉｌ−施シて表面を平坦化するこ
とを籍慎とする半導体装置用基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP434683A JPS59129439A (ja) | 1983-01-14 | 1983-01-14 | 半導体装置用基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP434683A JPS59129439A (ja) | 1983-01-14 | 1983-01-14 | 半導体装置用基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59129439A true JPS59129439A (ja) | 1984-07-25 |
Family
ID=11581859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP434683A Pending JPS59129439A (ja) | 1983-01-14 | 1983-01-14 | 半導体装置用基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59129439A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0166121A2 (en) * | 1984-06-25 | 1986-01-02 | International Business Machines Corporation | Integrated circuit isolation structure and method of making it |
| JPS61208844A (ja) * | 1985-03-13 | 1986-09-17 | Rohm Co Ltd | 半導体装置の製造方法 |
| JPS63181366A (ja) * | 1987-01-22 | 1988-07-26 | Nec Corp | 半導体装置の製造方法 |
| JPS63250853A (ja) * | 1987-03-30 | 1988-10-18 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 材料層の平坦化方法 |
| JPH02181924A (ja) * | 1989-01-09 | 1990-07-16 | Nec Corp | シリコン研磨方法 |
| US6737315B2 (en) | 2001-09-20 | 2004-05-18 | Renesas Technology Corp. | Method of manufacturing semiconductor device including steps of forming both insulating film and epitaxial semiconductor on substrate |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5525499A (en) * | 1978-08-10 | 1980-02-23 | Eaton Corp | Semiconductive polymer composition and electrical heating use thereof |
-
1983
- 1983-01-14 JP JP434683A patent/JPS59129439A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5525499A (en) * | 1978-08-10 | 1980-02-23 | Eaton Corp | Semiconductive polymer composition and electrical heating use thereof |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0166121A2 (en) * | 1984-06-25 | 1986-01-02 | International Business Machines Corporation | Integrated circuit isolation structure and method of making it |
| JPS61208844A (ja) * | 1985-03-13 | 1986-09-17 | Rohm Co Ltd | 半導体装置の製造方法 |
| JPS63181366A (ja) * | 1987-01-22 | 1988-07-26 | Nec Corp | 半導体装置の製造方法 |
| JPS63250853A (ja) * | 1987-03-30 | 1988-10-18 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 材料層の平坦化方法 |
| JPH02181924A (ja) * | 1989-01-09 | 1990-07-16 | Nec Corp | シリコン研磨方法 |
| US6737315B2 (en) | 2001-09-20 | 2004-05-18 | Renesas Technology Corp. | Method of manufacturing semiconductor device including steps of forming both insulating film and epitaxial semiconductor on substrate |
| US6890837B2 (en) | 2001-09-20 | 2005-05-10 | Renesas Technology Corp. | Method of manufacturing semiconductor device including steps of forming both insulating film and epitaxial semiconductor on substrate |
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